JP6889872B2 - 半導体素子の駆動回路、半導体素子の駆動方法、およびモータ制御装置 - Google Patents

Description

開示の実施形態は、半導体素子の駆動回路、半導体素子の駆動方法、およびそれを用いたモータ制御装置に関する。

特許文献１には、主電流の通電状態に応じてスイッチング素子のスイッチング速度を制御する駆動回路の構成が開示されている。

特許第４７１３３４７号公報

しかしながら上記従来技術では、電流変化によりスイッチング速度制御を開始するため通電状態の切り替え時間を所定時間以上確保した場合には電力ロスが増大してしまう。

本発明はこのような問題点に鑑みてなされたものであり、切り替え時間を確保しつつ電力ロスの削減が可能な半導体素子の駆動回路、半導体素子の駆動方法、およびそれを用いたモータ制御装置を提供することを目的とする。

上記課題を解決するため、本発明の一の観点によれば、主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動回路であって、前記制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部と、前記制御電圧を低速で増減変化させる低速制御部と、前記低速制御部による前記制御電圧の変化速度を増速させる増速制御部と、前記増速制御部による増速制御の有無と増速変化の大きさを切り替える増速切替部と、を有する半導体素子の駆動回路が適用される。

また、本発明の別の観点によれば、直流電力を交流に電力変換してモータに給電するモータ制御装置であって、請求項１乃至１０のいずれか１項に記載の半導体素子の駆動回路と、前記主電流の流通状態の制御により前記電力変換を行う前記半導体素子と、前記制御信号を出力する制御部と、を有するモータ制御装置が適用される。

また、本発明の別の観点によれば、主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動方法であって、前記制御信号の変化に応じて出力する駆動電圧を切り替えることと、前記制御電圧を低速で増減変化させることと、前記制御電圧の変化速度を増速させることと、増速制御の有無と増速変化の大きさを切り替えることと、を実行する半導体素子の駆動方法が適用される。

本発明によれば、切り替え時間を確保しつつ電力ロスの削減が可能となる。

一実施形態の駆動回路の制御内容を模式的に表す制御ブロック図である。 実施形態の駆動回路の具体的な実装例を表す回路図である。 比較例の駆動回路の回路図である。 比較例の駆動回路によるターンＯＮシーケンスのタイムチャートである。 比較例の駆動回路によるターンＯＦＦシーケンスのタイムチャートである。 実施形態の駆動回路のうちターンＯＮ制御で機能する部分を表す部分回路図である。 実施形態の駆動回路によるターンＯＮシーケンスのタイムチャートである。 実施形態の駆動回路のうちターンＯＦＦ制御で機能する部分を表す部分回路図である。 実施形態の駆動回路によるターンＯＦＦシーケンスのタイムチャートである。 実施形態の駆動回路による制御フローを表すフローチャートである。 通電検出部をサーチコイルで実装する場合の構成例を示す図である。 通電検出部をトランスで実装する場合の構成例を示す図である。 駆動回路を適用したモータ制御装置全体の回路構成を概略的に表す図である。

以下、一実施形態について図面を参照しつつ説明する。

＜半導体素子の駆動回路の制御構成例＞
まず、図１を参照しつつ、本実施形態の半導体素子の駆動回路の制御構成の一例について説明する。

図１は本実施形態の半導体素子の駆動回路の制御内容を模式的な制御ブロック図で示している。本実施形態の例では、駆動対象の半導体素子としてＭＯＳＦＥＴを適用するものとし、主回路に設けたこのＭＯＳＦＥＴのターンＯＮとターンＯＦＦのそれぞれのスイッチング制御においてそのゲート端子とソース端子間に付加するゲート電圧（制御電圧）の経時的増減変化を当該駆動回路が制御する。この図１において、駆動回路１は、駆動電圧切替部２と、低速制御部３と、増速制御部４と、増速切替部５とを有する。

駆動電圧切替部２は、特に図示しない外部の上位制御装置から入力される制御信号の変化に応じて、出力する駆動電圧を正極電位（図示する例の＋Ｖｃｃ電位）と負極電位（図示する例の０電位）のいずれかに切り替える機能を有している。制御信号は、ＨレベルとＬレベルの２値で表される信号であり、駆動電圧切替部２は制御信号がＨレベルである場合には駆動電圧を正極電位で出力し、制御信号がＬレベルである場合には駆動電圧を負極電位で出力する。

低速制御部３は、主回路のＭＯＳＦＥＴ（以下、主回路ＭＯＳＦＥＴ１００という）のゲート端子Ｇｍ（制御端子）とソース端子Ｓｍ間に付加するゲート電圧（制御電圧）を低速で増減変化させるよう、上記ゲート電圧を印加させる機能を有している。例えば低速制御部３は、後述するように上記駆動電圧切替部２によって駆動電圧が切り替わった際にゲート端子Ｇｍに流入または流出する電流を制限し、ゲート電圧を低速で増減変化させる。

増速制御部４は、上記低速制御部３による主回路ＭＯＳＦＥＴ１００のゲート電圧の増減変化の変化速度を増速させるよう制御する機能を有している。図示する例では、増速制御部４は、上記低速制御部３が主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに流入する電流に対してさらに多い電流を流入させ充電する、または流出する電流に対してさらに多い電流を流出され放電することで上述した増速制御を行う。この増速制御の内容については、後に詳述する。

増速切替部５は、上記増速制御部４による増速制御の有無（作動・非作動、機能・非機能）と増速変化の大きさを切り替える機能を有している。この図１において、増速切替部５は、タイミング調整部６と、通電検出部７と、通電切替部８とを有している。

タイミング調整部６は、上記駆動電圧切替部２による駆動電圧の切り替え後から所定時間経過した切替タイミングで上記増速制御部４による増速制御の有無を切り替える機能を有している。

通電検出部７は、主回路ＭＯＳＦＥＴ１００がそのドレイン端子Ｄｍとソース端子Ｓｍ（一対の主端子）の間で通電する主電流の増減変化状態（経時的に一定状態ではなく増減変化している状態）を検出する機能を有している。

通電切替部８は、上記通電検出部７が主電流の増減変化状態を検出した際に上記増速制御部４による増速制御の増速変化を大きくさせるよう切り替える機能を有している。

なお、以上の増速切替部５における増速制御の切り替え機能についても、後に詳述する。

＜駆動回路の具体的な回路構成例＞
次に、上記図１で示した本実施形態の駆動回路１の具体的な実装例である回路図を図２に示す。この図２において、上記駆動電圧切替部２は、いわゆるプッシュプル回路２１で構成されており、制御信号がＨレベルである場合には駆動電圧を＋Ｖｃｃ電位で出力し、制御信号がＬレベルである場合には駆動電圧を０電位で出力する。

上記低速制御部３は、上記プッシュプル回路２１の出力と主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍとの間に接続された固定抵抗値のゲート抵抗３１（制御抵抗）で構成されており、プッシュプル回路２１が出力する電流を制限して主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに入力する。

上記タイミング調整部６は、例えば特に図示しないＣＲ時定数タイマ回路などで構成されており、本実施形態の例ではターンＯＮタイミング調整回路６１とターンＯＦＦタイミング調整回路６２の２つの調整回路を有している。

ターンＯＮタイミング調整回路６１は、上記プッシュプル回路２１が出力する駆動電圧が０電位から＋Ｖｃｃ電位に切り替わった際に、後述するターンＯＮ増速制御用ＭＯＳＦＥＴ４１のゲート閾値電圧を超える電圧を出力する。それから経時的に出力電圧を連続降下させ、駆動電圧の切り替わりから所定時間経過した切り替えタイミングで上記ゲート閾値電圧以下となるようＣＲ時定数が設定されている。

ターンＯＦＦタイミング調整回路６２は、上記プッシュプル回路２１が出力する駆動電圧が＋Ｖｃｃ電位から０電位に切り替わった際に、後述するターンＯＦＦ増速制御用ＭＯＳＦＥＴ４２のゲート閾値電圧より低い電圧を出力する。それから経時的に出力電圧を連続上昇させ、駆動電圧の切り替わりから所定時間経過した切り替えタイミングで上記ゲート閾値電圧以上となるようＣＲ時定数が設定されている。

上記通電検出部７は、主回路ＭＯＳＦＥＴ１００が接続する主回路（図示する例ではソース端子Ｓｍに接続する回路部分）において主電流の通電量が増減変化した際に、その潜在インダクタンス成分や配線間の磁気的結合によって生じる変化量に応じた電圧を検出する回路で構成されている。なお、この通電検出部７の具体的な実装構成例については、後に詳述する。

上記通電切替部８は、例えば特に図示しないＣＲ回路などで実装する通電切替回路８１で構成されており、上記通電検出部７が上記変化量に応じた電圧を検出した際に所定の電圧を電流検出信号として出力する。

上記増速制御部４は、図示する例では半導体スイッチング素子のＭＯＳＦＥＴで構成されており、本実施形態の例ではターンＯＮ増速制御用ＭＯＳＦＥＴ４１とターンＯＦＦ増速制御用ＭＯＳＦＥＴ４２の２つのＭＯＳＦＥＴを有している。

ターンＯＮ増速制御用ＭＯＳＦＥＴ４１は、そのソース端子Ｓ１が＋Ｖｃｃ側に接続され、そのドレイン端子Ｄ１が主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに接続され、そのゲート端子Ｇ１には上記ターンＯＮタイミング調整回路６１の出力電圧と上記通電切替回路８１の出力電圧を加算した電圧が付加される。

ターンＯＦＦ増速制御用ＭＯＳＦＥＴ４２は、そのソース端子Ｓ２が主回路ＭＯＳＦＥＴ１００のソース端子Ｓｍに接続され、そのドレイン端子Ｄ２が主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに接続され、そのゲート端子Ｇ２には上記ターンＯＦＦタイミング調整回路６２の出力電圧と上記通電切替回路８１の出力電圧を加算した電圧が付加される。

なお以上において、各調整回路６１，６２の出力電圧と通電切替回路８１の出力電圧を加算する加算器４３，４４は、例えば特に図示しないＣＲ回路等で実装すればよい。また、セルフターンオンなど誤ったターンＯＮの防止のため、プッシュプル回路２１とターンＯＦＦ増速制御用ＭＯＳＦＥＴ４２と主回路（つまり主回路ＭＯＳＦＥＴ１００のソース端子Ｓｍ側）間の回路構成を、制御信号がＬレベルである場合には駆動電圧を０未満の負電圧とする逆バイアスになるようにしてもよい（特に図示せず）。

＜本実施形態の特徴＞
上述したようにＭＯＳＦＥＴ（この場合は主回路ＭＯＳＦＥＴ１００）などの半導体素子は、主回路における大電流の通電と遮断を切り替えるスイッチング素子に用いられる。このような半導体素子は、ゲート端子Ｇｍとソース端子Ｓｍ間に付加するゲート電圧（制御電圧）の高さとその付加時間に応じて他のソース端子Ｓｍとドレイン端子Ｄｍの間における主電流（つまり主回路ＭＯＳＦＥＴ１００のドレイン電流）の流通状態（通電、遮断）と通電量、及び主端子間電圧（つまり主回路ＭＯＳＦＥＴ１００のドレイン電圧）が変化する。そして例えばインバータ等の電力変換装置への適用を想定した場合は、モータ端子に発生するサージの回避などを理由として、主端子間電圧の増減変化期間を所定時間以上に確保する規格が規定されている。

しかしながら、通電と遮断を切り替えている間には、瞬時的な主端子間電圧と主電流の積であるスイッチングロスが生じてしまい、通電と遮断の切り替え時間を長く取るほどスイッチングロスを積算した消費電力の総量が増大してしまう。

これに対して本実施形態では、主回路ＭＯＳＦＥＴ１００のゲート電圧を制御する駆動回路１において、制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部２と、ゲート電圧を低速で増減変化させる低速制御部３と、低速制御部３によるゲート電圧の変化速度を増速させる増速制御部４と、増速制御部４による増速制御の有無と増速変化の大きさを切り替える増速切替部５と、を有している。

これにより、制御信号の変化後における主電流と主端子間電圧の増減変化シーケンスを低速モードと増速モード（後述する第一増速区間、第二増速区間）の組合せで設定できる。つまり、主電流と主端子間電圧それぞれの時系列増減変化曲線における傾斜を多様な組合せで設計できる。このため、どのような時系列制御特性を有する半導体素子を駆動対象とした場合でも、その制御特性曲線と主端子間電圧の最低増減変化期間に応じてスイッチングロスの総量が少なくなるように主電流と主端子間電圧の増減変化シーケンスを設計できる。以下、このような本実施形態の機能の詳細について、順次説明する。

＜主回路ＭＯＳＦＥＴの時系列制御特性とスイッチングロスについて＞
まず、主回路ＭＯＳＦＥＴ１００の時系列制御特性とスイッチングロスについて詳細に説明するために、図３に示すような比較例の駆動回路９１を適用した場合について説明する。この図３に示す比較例の駆動回路９１においては、上記図２に示した本実施形態の駆動回路１と比較して各タイミング調整回路６１，６２と、各増速制御用ＭＯＳＦＥＴ４１，４２と、各加算器４３，４４と、通電検出部７と、通電切替回路８１を備えていない点で相違している。つまり、比較例の駆動回路９１は、駆動電圧切替部２のプッシュプル回路２１が制御信号に応じて切り替えて出力する＋Ｖｃｃ電位と０電位の各駆動電圧を、それぞれ低速制御部３であるゲート抵抗３１の電流制限によりゲート電圧が低速で増減変化するよう主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに入力するだけの構成となる。このような比較例の駆動回路９１で主回路ＭＯＳＦＥＴ１００をターンＯＮ制御した場合のシーケンスタイムチャートを図４に、ターンＯＦＦ制御した場合のシーケンスタイムチャートを図５にそれぞれ示す。

まず図４のターンＯＮシーケンスにおいては、当該シーケンス開始前の初期状態として主回路ＭＯＳＦＥＴ１００のドレイン電流（つまり主回路の主電流に相当）が０であり、また主回路ＭＯＳＦＥＴ１００のドレイン電圧（この場合のソース端子Ｓｍとドレイン端子Ｄｍの間の端子間電圧に相当）がほぼ直流母線２０４（後述の図１３参照）間の電圧（ＯＦＦ電圧）となっている。そして、制御信号がＬレベルからＨレベルに切り替えられた際に（図中のｔ１のタイミング参照）、当該ターンＯＮシーケンスが開始され、それまで０電位であった主回路ＭＯＳＦＥＴ１００のゲート電圧が増加する（図中の工程Ｉ参照）。

そして ゲート電圧が主回路ＭＯＳＦＥＴ１００のゲート閾値電圧を超えた際には（図中のｔ２のタイミング参照）、ゲート電圧の上昇に従い主回路ＭＯＳＦＥＴ１００のドレイン電流が０から負荷電流まで増加する（図中の工程ＩＩ参照）。ここで、本比較例において、このようにドレイン電流が増加する工程ＩＩに要した時間をドレイン電流の増減変化期間Ｔｉとする。

そして上記工程ＩＩの終了時点（図中のｔ３のタイミング参照）から後には、ドレイン電圧がＯＦＦ電圧からＭＯＳＦＥＴ１００のＯＮ電圧まで減少する（図中の工程ＩＩＩ参照）。また、この工程ＩＩＩの間においては、ゲート電圧はほぼ一定に維持し続ける。このようにドレイン電圧が減少する工程ＩＩＩに要した時間をドレイン電圧の増減変化期間Ｔｖとする。

そして上記工程ＩＩＩの終了時点（図中のｔ４のタイミング参照）から後には、ゲート電圧が駆動電圧の＋Ｖｃｃまで増加する（図中の工程ＩＶ参照）。そしてこの工程ＩＶが終了した際には（図中のｔ５タイミング参照）、当該主回路ＭＯＳＦＥＴ１００が主電流の遮断状態から通電状態へ移行するターンＯＮシーケンスが終了する。

以上のように主回路ＭＯＳＦＥＴ１００の半導体素子では、ターンＯＮシーケンスの全工程Ｉ〜ＩＶ中においてゲート電圧の上昇に従い、先にドレイン電流が０から負荷電流に増加した後にドレイン電圧がＯＦＦ電圧からＯＮ電圧へ減少するという時系列制御特性を有している。

このような主回路ＭＯＳＦＥＴ１００の時系列制御特性は、図５に示すターンＯＦＦシーケンスにおいても逆の時系列順で現れる。すなわち、上記工程Ｉをゲート閾値電圧以下でのゲート電圧の増減変化工程、上記工程ＩＩをドレイン電流の増減変化工程、上記工程ＩＩＩをドレイン電圧の増減変化工程、及び上記工程ＩＶを最大値近傍のゲート電圧の増減変化工程とした場合、制御信号がＨレベルからＬレベルに切り替えられて当該ターンＯＦＦシーケンスが開始されてから工程ＩＶ→工程ＩＩＩ→工程ＩＩ→工程Ｉの逆順を経る時系列制御特性となる。

つまり、主回路ＭＯＳＦＥＴ１００の半導体素子では、ターンＯＦＦシーケンスの全工程ＩＶ〜Ｉ中においてゲート電圧の減少に従い、先にドレイン電圧がＯＮ電圧からＯＦＦ電圧に増加した後にドレイン電流が負荷電流から０へ減少するという時系列制御特性を有している。

以上のようなＭＯＳＦＥＴの時系列制御特性に起因して、ドレイン電流とドレイン電圧のいずれかが増減変化して通電と遮断を切り替えている間においては、逐次、瞬時的に主端子間電圧（ドレイン電圧）と主電流（ドレイン電流）の積で算出されるスイッチングロスが生じてしまう。そして、ターンＯＮシーケンスとターンＯＦＦシーケンスのいずれにおいても、それぞれのシーケンス全体で見ればドレイン電流の増減変化期間Ｔｉとドレイン電圧の増減変化期間Ｔｖの各期間で積算した総量でスイッチングロス（各図中のハッチング部分参照）が発生する。

また一方で、主回路ＭＯＳＦＥＴ１００の半導体素子では、例えばゲート抵抗３１の抵抗値を下げて、ターンＯＮシーケンスにおけるゲート端子Ｇｍに流入する電流を増やすほど、もしくはターンＯＦＦシーケンスにおけるゲート端子Ｇｍから流出する電流を増やすほど、各工程Ｉ〜ＩＶにおけるゲート電圧の増減変化の変化率を大きくでき、つまりその増減変化曲線の傾きを大きくできる（ただし、工程ＩＩＩにおけるゲート電圧はほぼ一定）。これは、各工程Ｉ〜ＩＶそれぞれの経時的な進行速度を増速させ、ドレイン電流、ドレイン電圧、及びゲート電圧の増減変化を増速させることに相当する。

このことから、ゲート抵抗３１の固定抵抗値を低く設定してゲート端子Ｇｍから流入または流出する電流を増やした場合には、各工程Ｉ〜ＩＶのそれぞれに要する時間を短縮化することになり、すなわちスイッチング時間全体（つまりターンＯＮシーケンス又はターンＯＦＦシーケンスの全体所要時間）の短縮化によるスイッチングロス総量の削減が可能となる。

しかしながら、主回路ＭＯＳＦＥＴ１００の半導体素子の利用に当たっては、モータ端子に発生するサージ電圧回避などを理由として主端子間電圧の増減変化期間Ｔｖを所定時間以上に確保する規格が制定されている。つまり、スイッチング時間の短縮化によるスイッチングロス総量の削減と、主回路の健全性との間にはトレードオフの関係がある。

以上のような主回路ＭＯＳＦＥＴ１００の制御特性に対して、本実施形態の駆動回路１ではスイッチング時間を確保しつつ電力ロスの削減が可能となるよう、ゲート電圧に対する増速制御を局所的に行える機能を有している。

＜実施形態の駆動回路による増速制御について＞
以下、本実施形態の駆動回路１が備える増速制御の機能について説明する。まず図６は、上記図２に示した本実施形態の駆動回路１のうちターンＯＮ制御に対応して機能する部分だけを抜き出した部分回路図を示し、図７はそのターンＯＮシーケンスのタイムチャートを示している。

これら図６、図７において、上述したようにターンＯＮタイミング調整回路６１は、制御信号がＨレベルに立ち上がった際に＋Ｖｃｃ電位に切り替わった駆動電圧に基づいて、ターンＯＮ増速制御用ＭＯＳＦＥＴ４１のゲート閾値電圧を超える電圧を出力する。それからターンＯＮタイミング調整回路６１は経時的にその出力電圧を連続降下させ、工程ＩＩＩの途中（ドレイン電圧の増減変化期間Ｔｖの途中）の切り替えタイミングで上記ゲート閾値電圧以下となるよう変化させる。なお、ターンＯＮ増速制御用ＭＯＳＦＥＴ４１はＰチャンネル型であるため、ターンＯＮタイミング調整回路６１の出力電圧は＋Ｖｃｃ電位を基準で示されている。

また、主回路における主電流の増加状態を通電検出部７が検出している間、つまりドレイン電流が増加している工程ＩＩの間だけ、通電切替回路８１が電流検出信号として電流変化量に応じた所定の電圧（上記理由で負電位で図示）を出力する。

ここで、各増速制御用ＭＯＳＦＥＴ４１，４２の半導体スイッチング素子は、そのゲート電圧が当該素子特有のゲート閾値電圧よりも低い場合には、ソース端子Ｓ１，Ｓ２とドレイン端子Ｄ１，Ｄ２の間が遮断状態となる。また、ゲート電圧がゲート閾値電圧より高い場合には、その電圧超過分に応じてソース端子Ｓ１，Ｓ２とドレイン端子Ｄ１，Ｄ２の間の通電量が増大する。このように各増速制御用ＭＯＳＦＥＴ４１，４２の半導体スイッチング素子は、スイッチング機能と通電量の調整機能を併せ持つ制御特性を有している。そして、このターンＯＮ制御の場合における増速制御とは、ターンＯＮ増速制御用ＭＯＳＦＥＴ４１が主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに対してゲート抵抗３１から流入する電流よりも増加させるかを操作することになる。

このような制御特性のターンＯＮ増速制御用ＭＯＳＦＥＴ４１に対し上記のように増減変化するゲート電圧を付加することで、ターンＯＮシーケンス中の各工程Ｉ〜ＩＶではそれぞれ対応した増速制御が行われる。

すなわち、工程Ｉにおいては、ゲート閾値電圧を少しだけ超過したターンＯＮタイミング調整回路６１の出力電圧だけでターンＯＮ増速制御用ＭＯＳＦＥＴ４１に増速制御を行わせる。つまり、ゲート抵抗３１のみから流入する電流よりも、主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに流入する電流を少しだけ多い電流となるようにする。これにより、当該工程Ｉでは、上記比較例と比較して少しだけ主回路ＭＯＳＦＥＴ１００のゲート電圧の増加率を大きくした増速制御が行われ、当該工程Ｉの所要時間が短縮化される。以下、このような比較的低速での増速制御を行う区間を第一増速区間という。

また工程ＩＩにおいては、ゲート閾値電圧を超過したターンＯＮタイミング調整回路６１の出力電圧と所定の一定正電圧で出力される電流検出信号との和で、ターンＯＮ増速制御用ＭＯＳＦＥＴ４１に増速制御を行わせる。つまり、主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに流入する電流を当該工程Ｉよりも多い電流となるようにする。これにより、当該工程ＩＩでは、上記比較例と比較して主回路ＭＯＳＦＥＴ１００のゲート電圧の増加率を十分大きくした増速制御が行われ、当該工程ＩＩの所要時間であるドレイン電流の増加変化期間Ｔｉ′（＜Ｔｉ）が短縮化される。以下、このような比較的高速での増速制御を行う区間を第二増速区間という。

また工程ＩＩＩにおいては、ターンＯＮタイミング調整回路６１の出力電圧がゲート閾値電圧を超過している前半期間（図中に示す工程ＩＩＩ′参照）と、ゲート閾値電圧を下回る後半期間（図中に示す工程ＩＩＩ′′参照）とに区画される。

そのうち工程ＩＩＩ′においては、上記工程Ｉと同様に比較的低速での増速制御が行われる第一増速区間となり、上記比較例と比較して主回路ＭＯＳＦＥＴ１００のドレイン電圧の減少率を大きくした増速制御が行われる（ただしゲート電圧はほぼ一定）。

また工程ＩＩＩ′′においては、ターンＯＮタイミング調整回路６１の出力電圧がゲート閾値電圧を下回り、また通電切替回路８１からの電流検出信号の加算もないため、ターンＯＮ増速制御用ＭＯＳＦＥＴ４１による増速制御が無い状態となる。これにより、当該工程ＩＩＩ′′では、上記比較例と同様にゲート抵抗３１による電流のみが主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに付加され、第一増速区間である上記工程ＩＩＩ′よりも長い所要時間で当該工程ＩＩＩ′′が実行される。

ここで、工程ＩＩＩ′の所要時間は上記比較例と比較して短縮化されるが、その他方で工程ＩＩＩ′′の所要時間が伸長化されていることで、結果的に工程ＩＩＩ′と工程ＩＩＩ′′を併せたドレイン電圧の減少変化期間Ｔｖで規定の最短時間を確保できるようになり、ドレイン電圧の減少変化期間Ｔｖ全体における平均的な減少変化率ｄＶ／ｄｔの増大を抑制できる。そしてこのようにドレイン電圧の減少変化期間Ｔｖが規定の最短時間以上に確保できるよう工程ＩＩＩ′から工程ＩＩＩ′′への切り替えタイミングを設定するには、ターンＯＮタイミング調整回路６１のＣＲ時定数とゲート抵抗３１の抵抗値の組合せを適宜調整すればよい。

そして工程ＩＶにおいては、上記工程ＩＩＩ′′と同様にターンＯＮ増速制御用ＭＯＳＦＥＴ４１による増速制御が無い状態となり、上記比較例における工程ＩＶと同等の所要時間と増加率で主回路ＭＯＳＦＥＴ１００のゲート電圧が増加する。

以上のような本実施形態の駆動回路１によるターンＯＮシーケンスにおいては、上記比較例と比較してスイッチングロスの総量を減少させることができる。具体的には、工程ＩＩにおけるドレイン電流の増加変化期間Ｔｉ′が短縮化（＜Ｔｉ）された分だけその間のスイッチングロスの総量が減少する。また、工程ＩＩＩ′と工程ＩＩＩ′′におけるドレイン電圧の増減変化曲線が減少方向で凹状に屈曲している分だけその間のスイッチングロスの総量が減少する。したがって、これらを併せた全体のスイッチングロスの総量（図７中のハッチング面積）が、上記比較例の場合（図７中の点線領域参照）と比較して十分に削減できる。

このような本実施形態の増速制御によるドレイン電圧増減変化期間Ｔｖの維持とシーケンス全体におけるスイッチングロス総量の削減効果は、ターンＯＦＦシーケンスにおいても同様に得ることができる。図８は、上記図２に示した本実施形態の駆動回路１のうちターンＯＦＦ制御に対応して機能する部分だけを抜き出した部分回路図を示し、図９はそのターンＯＦＦシーケンスのタイムチャートを示している。なお、このターンＯＦＦ制御の場合における増速制御とは、ターンＯＦＦ増速制御用ＭＯＳＦＥＴ４２が主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍに対してどれだけ放電するかを操作することになる。

図９に示すタイムチャートにおいては、制御信号がＨレベルからＬレベルに切り替えられて当該ターンＯＦＦシーケンスが開始されてから、工程ＩＶ→工程ＩＩＩ′′→工程ＩＩＩ′→工程ＩＩ→工程Ｉの逆順を経て実行される。そして工程ＩＶと工程ＩＩＩ′′では増速制御が行われず、工程ＩＩＩ′では比較的低速での増速制御が行われる第１増速区間となり、工程ＩＩでは比較的高速での増速制御が行われる第２増速区間となり、工程Ｉでは比較的低速での増速制御が行われる第１増速区間となる。これにより、工程ＩＩＩ′′と工程ＩＩＩ′を併せたドレイン電圧の増加変化期間Ｔｖで規定の最短時間を確保できるとともに、工程ＩＩＩ′′、工程ＩＩＩ′、及び工程ＩＩを併せた全体のスイッチングロスの総力を上記比較例と比較して十分に削減できる。

＜制御フロー＞
本実施形態の駆動回路１による制御フローを図１０に示す。この図１０に示すフローチャートは、上記図１に示した駆動回路１による主回路ＭＯＳＦＥＴ１００の駆動方法を、当該駆動回路１における各部の機能で逐次処理したとみなした場合の処理手順を示したものである。

まずステップＳＴ１０で、駆動電圧切替部２が、制御信号の変化に応じて駆動電圧を切り替えて出力する。

次にステップＳＴ２０へ移り、低速制御部３が、主回路ＭＯＳＦＥＴ１００のゲート電圧を低速で増減変化させるようゲート端子Ｇｍにゲート電圧を印加する。

次にステップＳＴ３０へ移り、増速切替部５が、増速制御部４による増速制御の有無と増速変化の大きさを切り替え、上記増速制御部４が、上記低速制御部３によるゲート電圧の変化速度を制御する。そして、上記ステップＳＴ１０へ戻り、同様の手順を繰り返す。

＜実施形態の効果＞
以上説明したように、本実施形態の半導体素子の駆動回路１は、制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部２と、主回路ＭＯＳＦＥＴ１００のゲート電圧を低速で増減変化させるようそのゲート端子Ｇｍにゲート電圧を印加させる低速制御部３と、低速制御部３によるゲート電圧の変化速度を増速させる増速制御部４と、増速制御部４による増速制御の有無と増速変化の大きさを切り替える増速切替部５と、を有している。

これにより、制御信号の変化後における主回路ＭＯＳＦＥＴ１００のドレイン電流（主電流）とドレイン電圧（主端子間電圧）の増減変化シーケンスを低速モードと増速モード（第一増速区間、第二増速区間）の組合せで設定できる。つまり、ドレイン電流とドレイン電圧それぞれの時系列増減変化曲線における傾斜を多様な組合せで設計できる。このため、どのような時系列制御特性を有する主回路の半導体素子を駆動対象とした場合でも、その制御特性曲線とドレイン電圧の最低増減変化期間Ｔｖに応じてスイッチングロスの総量が少なくなるようにドレイン電流とドレイン電圧の増減変化シーケンスを設計できる。この結果、切り替え時間を確保しつつ電力ロスの削減が可能となる。なお、駆動回路１が駆動対象とする主回路の半導体素子は、上記ＭＯＳＦＥＴに限られず絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）と逆並列ダイオードの組み合わせを駆動対象としてもよい。

また、本実施形態では特に、増速切替部５は、駆動電圧切替部２による駆動電圧の切り替え後から所定時間経過した切替タイミングで増速制御部４による増速制御の有無を切り替えるタイミング調整部６を有している。これにより、主回路ＭＯＳＦＥＴ１００におけるターンＯＮ及びターンＯＦＦのいずれの切り替えシーケンスにおいても、駆動電圧の切り替えタイミングを基準とした所定時間経過後の意図したタイミングでドレイン電流とドレイン電圧の増減変化曲線の傾斜を変化させることができるよう増減変化シーケンスを任意に設計できる。

また、本実施形態では特に、切替タイミングは、主回路ＭＯＳＦＥＴ１００におけるドレイン電圧の増減変化期間Ｔｖ中に設定される。これにより、主回路ＭＯＳＦＥＴ１００におけるターンＯＮ及びターンＯＦＦのいずれの切替シーケンスにおいても、ドレイン電圧の増減変化期間Ｔｖ中における増減変化曲線の傾斜を変化させることができ、切り替え時間を確保しつつスイッチングロスの総量が少なくなるよう、ドレイン電圧の増減変化シーケンスを任意に設計できる。

また、本実施形態では特に、増速切替部５は、主回路ＭＯＳＦＥＴ１００をターンＯＮする場合には、切替タイミングで増速制御部４の増速制御を有りから無しに切り替える。これにより、ターンＯＮの切替シーケンスにおいて、ドレイン電圧の減少変化期間Ｔｖ中における減少変化曲線の傾斜を急傾斜（低い増速モード：第二増速区間）から緩傾斜（低速モード）に変化させることができ、切り替え時間を確保しつつスイッチングロスの総量が少なくなるよう、ドレイン電圧の増減変化シーケンスを設計できる。

また、本実施形態では特に、増速切替部５は、主回路ＭＯＳＦＥＴ１００をターンＯＦＦする場合には、切替タイミングで増速制御部４の増速制御を無しから有りに切り替える。これにより、ターンＯＦＦの切替シーケンスにおいて、ドレイン電圧の増加変化期間Ｔｖ中における増加変化曲線の傾斜を緩傾斜（低速モード）から急傾斜（低い増速モード：第二増速区間）に変化させることができ、切り替え時間を確保しつつスイッチングロスの総量が少なくなるよう、ドレイン電圧の増減変化シーケンスを設計できる。

また、本実施形態では特に、増速切替部５は、ドレイン電流の増減変化状態（一定状態ではなく増減変化している状態）を検出する通電検出部７と、通電検出部７がドレイン電流の増減変化状態を検出した際に増速制御部４による増速制御の増速変化を大きくさせる（第二増速区間）よう切り替える通電切替部８と、を有する。これにより、ドレイン電流の増減変化期間Ｔｉ′中においてさらに増速変化の大きい増速モード（第二加速区間）でゲート電圧を増減変化させることができ、スイッチングロスの総量が少なくなるようドレイン電流の増減変化シーケンスを設計できる。

また、本実施形態では特に、低速制御部３は、増速制御部４による増速制御時よりも増速変化が小さくなるよう主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍへの電流を制限するゲート抵抗３１で実装される。これにより、低速制御部３を安価かつ機能的に実装できる。

また、本実施形態では特に、増速制御部４は、主回路ＭＯＳＦＥＴ１００のゲート端子Ｇｍへ追加する電流の付加と非付加の切り替えとその電流量を制御する半導体スイッチング素子（実施形態の例のＭＯＳＦＥＴ）で実装される。これにより、増速制御部４を機能的に実装できる。なお、増速制御部４に用いられる半導体スイッチング素子は、上記ＭＯＳＦＥＴに限られずバイポーラトランジスタで実装してもよい。

＜通電検出部の実装構成例＞
上記実施形態で説明したように、通電検出部７は、主回路ＭＯＳＦＥＴ１００が接続する主回路において主電流の通電量が増減変化した際に、その潜在インダクタンス成分によって当該主回路に生じる変化量に応じた電圧を検出する回路で構成してもよい。しかしながら、主回路ＭＯＳＦＥＴ１００のモジュールパッケージ内の回路配線では、主電流の増減変化状態を検出するのに必要な潜在インダクタンスが得られない場合がある。この場合には、主回路ＭＯＳＦＥＴ１００のモジュールパッケージの外部において主回路に相当する主電流通電配線に対して通電検出部７を配置することが考えられる。以下においては、そのように主回路ＭＯＳＦＥＴ１００のモジュールパッケージの外部に配置する場合の通電検出部７の実装構成例について説明する。

（通電検出部をサーチコイルで実装する場合）
図１１は、通電検出部７をいわゆるサーチコイルで実装する場合の構成例を示しており、図１１（ａ）はサーチコイルを備えた回路基板の平面図、図１１（ｂ）はその回路基板及び装着した主回路ＭＯＳＦＥＴモジュールパッケージの側面図を示している。この図１１において、主回路ＭＯＳＦＥＴモジュールパッケージ１０１は、その内部で主回路に接続するパッケージ端子１０２（図示する例では３本）が回路基板１０３を直交して貫通するよう固定され、主電流は回路基板１０３を貫通して図示しない配線へ流れるよう構成されている。そしてそのパッケージ端子１０２に対し、その主電流の通電方向（つまり円柱形状にあるパッケージ端子１０２の軸方向）を軸とした軸周りに包囲する配置で回路基板１０３の表面に配線されたパターン配線１０４がサーチコイルとして機能する。なお、このサーチコイルのパターン配線１０４は、図示するように主回路ＭＯＳＦＥＴモジュールパッケージ１０１と逆側の回路基板１０３の表面に配線する以外にも、主回路ＭＯＳＦＥＴモジュールパッケージ１０１と同じ側の回路基板１０３の表面に配線してもよい（図示省略）。このように通電検出部７をサーチコイルで実装することで、主回路ＭＯＳＦＥＴモジュールパッケージ１０１の内部配線レイアウトによらず安定した主電流の増減変化状態の検出機能を安価に実装できる。

（通電検出部をトランスで実装する場合）
図１２は、通電検出部７をトランスで実装する場合の構成例を示しており、図１２（ａ）はトランスを備えた回路基板の平面図（図１２（ｂ）中の矢視ＸＩＩａ−ＸＩＩａの断面図）、図１２（ｂ）はその回路基板の側断面図（図１２（ａ）中の矢視ＸＩＩｂ−ＸＩＩｂの断面図）を示している。この図１２において、回路基板１０３には主電流が通電する主回路パターン配線１０５が配線されており、その通電方向を軸とした軸周りに包囲する配置で環状の磁性体コア１０６が回路基板１０３を貫通するよう設けられている。そして、その磁性体コア１０６の通磁方向（つまり環状にある磁性体コア１０６の周方向）を軸とした軸周りに包囲する配置で回路基板１０３の表面に検出用パターン配線１０７が配線されている。これら主回路パターン配線１０５と、磁性体コア１０６と、検出用パターン配線１０７の組合せがトランスとして機能する。なお、検出用パターン配線１０７は、図示するように主回路パターン配線１０５と同じ側の回路基板１０３の表面に配線する以外にも、主回路パターン配線１０５と逆側の回路基板１０３の表面に配線してもよい（図示省略）。このように通電検出部７をトランスで実装することでも、主回路ＭＯＳＦＥＴモジュールパッケージ１０１の内部配線レイアウトによらず安定した主電流の増減変化状態の検出機能を安価に実装できる。

＜駆動回路の適用例＞
上記実施形態の駆動回路１の適用例としては、例えば直流電力を所定周波数の交流電力にＰＷＭ電力変換し、これを駆動電力としてモータ（回転型、直動型）に給電するモータ制御装置などがある。以下、このモータ制御装置の構成例について説明する。

図１３を用いて、本実施形態に係るモータ制御装置全体の回路構成について説明する。図１３に示すように、モータ制御装置２００は、３相交流電源２０１に接続するコンバータ２０２と、モータ２０３に接続するとともに直流母線２０４を介してコンバータ２０２にも接続するインバータ２０５を備える。

コンバータ２０２は、整流部２１１と、平滑コンデンサ２１２とを備えている。整流部２１１は、６つのダイオード２１３からなるダイオードブリッジであり、３相交流電源２０１からの交流電力を全波整流して直流母線２０４に出力する。平滑コンデンサ２１２は、直流母線２０４間を渡すように接続され、上記整流部２１１が全波整流した直流電力を平滑する。以上の構成によって、コンバータ２０２は、３相交流電源２０１から供給される交流電力を整流、平滑して直流電力に変換し、正極側のＰ線及び負極側のＮ線の２本１組からなる直流母線２０４に直流電力を出力する。

インバータ２０５は、ブリッジ回路２２１と、上記実施形態の駆動回路１と、制御電源２２３と、制御回路２２４と、Ｉ／Ｏ２２５とを備えている。

ブリッジ回路２２１は、この例の上記主回路ＭＯＳＦＥＴ１００の半導体素子で構成する６つのアームスイッチング素子１００をブリッジ接続したデバイスである。詳しくは、この例の主回路ＭＯＳＦＥＴ１００を２つ直列に接続して１組とし、上記直流母線２０４に対して３組並列に接続している。そのうち、以下では、直流母線２０４の正極側（Ｐ線側）に接続する主回路ＭＯＳＦＥＴ１００を上アームスイッチング素子１００Ｕといい、負極側（Ｎ線側）に接続する主回路ＭＯＳＦＥＴ１００を下アームスイッチング素子１００Ｄという。３組それぞれにおける上アームスイッチング素子１００Ｕと下アームスイッチング素子１００Ｄの間の中間点が、各相に対応してモータ２０３に接続されている。各アームスイッチング素子１００は、それぞれのゲート電圧（制御電圧）を駆動回路１により制御されることでその導通状態（ＯＮ状態）と遮断状態（ＯＦＦ状態）を切り替える（つまりターンＯＮ、ターンＯＦＦ）。

駆動回路１は、後述の制御回路２４から入力される制御信号に基づき、ブリッジ回路２２１の各アームスイッチング素子１００に対しそれぞれのゲート電圧（制御電圧）を制御することでそのＯＮ状態とＯＦＦ状態を切り替える（つまり、ターンＯＮ、ターンＯＦＦ）。なお、駆動回路１は、ブリッジ回路２２１における６つのアームスイッチング素子１００（主回路ＭＯＳＦＥＴ１００）にそれぞれ個別に対応して設けられ、各ゲート端子Ｇｍとソース端子Ｓｍにそれぞれ接続されるものであるが、この図１３中では図示の煩雑を避けるために１つの駆動回路１のみ示している。

制御回路２２４（制御部）は、電力制御用のソフトウェアを実行するＣＰＵ等で構成されており、図示しない上位制御装置からＩ／Ｏ２２５や図示しない信号入力回路等を介して入力されるモータ制御指令に基づいて、モータ２０３に所望の電力を供給するよう各駆動回路１に制御信号を出力する。この制御信号は上記モータ制御指令に対応するＰＷＭ制御により出力されるものであり、ブリッジ回路２２１の各アームスイッチング素子１００に対してそれぞれ直流母線２０４間の直流電力を各組の中間接続位置から３相交流モータ２０３の各相に対応して出力させるよう駆動回路１を制御する。

制御電源２２３は、例えば３相交流電源２０１の２相に接続してインバータ２０５内の各部に電力を供給する。

以上の構成のモータ制御装置２００では、上記実施形態の駆動回路１を適用していることで、モータ端子でのサージを回避しつつ、スイッチングロスを削減したモータへの駆動電力の給電が可能となる。

なお、以上の説明において、「垂直」「平行」「平面」等の記載がある場合には、当該記載は厳密な意味ではない。すなわち、それら「垂直」「平行」「平面」とは、設計上、製造上の公差、誤差が許容され、「実質的に垂直」「実質的に平行」「実質的に平面」という意味である。

また、以上の説明において、外観上の寸法や大きさが「同一」「等しい」「異なる」等の記載がある場合は、当該記載は厳密な意味ではない。すなわち、それら「同一」「等しい」「異なる」とは、設計上、製造上の公差、誤差が許容され、「実質的に同一」「実質的に等しい」「実質的に異なる」という意味である。

また、以上既に述べた以外にも、上記実施形態や各変形例による手法を適宜組み合わせて利用しても良い。

その他、一々例示はしないが、上記実施形態や各変形例は、その趣旨を逸脱しない範囲内において、種々の変更が加えられて実施されるものである。

１ 駆動回路
２ 駆動電圧切替部
３ 低速制御部
４ 増速制御部
５ 増速切替部
６ タイミング調整部
７ 通電検出部
８ 通電切替部
２１ プッシュプル回路（駆動電圧切替部）
３１ ゲート抵抗（低速制御部、制御抵抗）
４１ ターンＯＮ増速制御用ＭＯＳＦＥＴ（増速制御部、半導体スイッチング素子）
４２ ターンＯＦＦ増速制御用ＭＯＳＦＥＴ（増速制御部、半導体スイッチング素子）
６１ ターンＯＮタイミング調整回路（タイミング調整部）
６２ ターンＯＦＦタイミング調整回路（タイミング調整部）
８１ 通電切替回路（通電切替部）
１００ 主回路ＭＯＳＦＥＴ（半導体素子）
１０３ 回路基板
１０４ パターン配線
１０５ 主回路パターン配線
１０６ 磁性体コア
１０７ 検出用パターン配線
２２４ 制御回路（制御部）
Ｇｍ 主回路ＭＯＳＦＥＴのゲート端子（制御端子）
Ｄｍ 主回路ＭＯＳＦＥＴのドレイン端子（主端子）
Ｓｍ 主回路ＭＯＳＦＥＴのソース端子（主端子）

Claims (12)

1. 主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動回路であって、
   前記制御信号の変化に応じて出力する駆動電圧を切り替える駆動電圧切替部と、
   前記制御電圧を低速で増減変化させる低速制御部と、
   前記低速制御部による前記制御電圧の変化速度を増速させる増速制御部と、
   前記増速制御部による増速制御の有無と増速変化の大きさを切り替える増速切替部と、
   を有することを特徴とする半導体素子の駆動回路。
2. 前記増速切替部は、
   前記駆動電圧切替部による前記駆動電圧の切り替え後から所定時間経過した切替タイミングで前記増速制御部による増速制御の有無を切り替えるタイミング調整部を有していることを特徴とする請求項１記載の半導体素子の駆動回路。
3. 前記切替タイミングは、
   前記半導体素子における前記一対の主端子の間の主端子間電圧の増減変化期間中に設定されることを特徴とする請求項２記載の半導体素子の駆動回路。
4. 前記増速切替部は、
   前記半導体素子をターンＯＮする場合には、前記切替タイミングで前記増速制御部の増速制御を有りから無しに切り替えることを特徴とする請求項３記載の半導体素子の駆動回路。
5. 前記増速切替部は、
   前記半導体素子をターンＯＦＦする場合には、前記切替タイミングで前記増速制御部の増速制御を無しから有りに切り替えることを特徴とする請求項３記載の半導体素子の駆動回路。
6. 前記増速切替部は、
   前記主電流の増減変化状態を検出する通電検出部と、
   前記通電検出部が増減変化状態を検出した際に前記増速制御部による増速制御の増速変化を大きくさせるよう切り替える通電切替部と、
   を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子の駆動回路。
7. 前記通電検出部は、
   前記主端子に対してその通電方向を軸とした軸周りに包囲する配置の回路基板上のパターン配線であることを特徴とする請求項６記載の半導体素子の駆動回路。
8. 前記通電検出部は、
   回路基板上の前記主電流のパターン配線に対してその通電方向を軸とした軸周りに包囲する配置の磁性体コアと、
   前記磁性体コアに対してその通磁方向を軸とした軸周りに包囲する回路基板上のパターン配線とを有していることを特徴とする請求項６記載の半導体素子の駆動回路。
9. 前記低速制御部は、
   前記増速制御部による増速制御時よりも増速変化が小さくなるよう前記制御端子の電流を制限する制御抵抗であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体素子の駆動回路。
10. 前記増速制御部は、
    前記制御端子へ追加する電流の付加と非付加の切り替えとその電流量を制御する半導体スイッチング素子であることを特徴とする請求項１乃至９のいずれか１項に記載の半導体素子の駆動回路。
11. 直流電力を交流に電力変換してモータに給電するモータ制御装置であって、
    請求項１乃至１０のいずれか１項に記載の半導体素子の駆動回路と、
    前記主電流の流通状態の制御により前記電力変換を行う前記半導体素子と、
    前記制御信号を出力する制御部と、
    を有することを特徴とするモータ制御装置。
12. 主電流を通電する一対の主端子と前記主電流の流通状態を制御する制御電圧を付加する制御端子とを備える半導体素子に対し、入力される制御信号の変化に対応して前記制御電圧の経時的増減変化を制御する半導体素子の駆動方法であって、
    前記制御信号の変化に応じて出力する駆動電圧を切り替えることと、
    前記制御電圧を低速で増減変化させることと、
    前記制御電圧の変化速度を増速させることと、
    増速制御の有無と増速変化の大きさを切り替えることと、
    を実行することを特徴とする半導体素子の駆動方法。
    

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