JP7254970B2

JP7254970B2 - 電力変換装置

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Publication number: JP7254970B2
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Inventors: 佑弥高橋
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Current assignee: Mitsubishi Electric Corp
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Description

本開示は、複数のスイッチング素子を含むスイッチング回路を備える電力変換装置に関する。

一般的な電力変換装置は、複数のスイッチング素子を含むスイッチング回路を備えている。電力変換装置の大容量化は、電力変換装置自体の並列接続、もしくはスイッチング素子の並列接続によって実現可能であるが、複数のスイッチング素子を並列接続してスイッチング回路を構成することにより、電力変換装置自体を並列接続するよりも電力変換装置を小型化することができる。また、電力変換装置では、小型化と同時に電力損失の低減が求められる。

特許文献１には、並列接続された複数のスイッチング素子のそれぞれの電流経路において、自己インダクタンスと相互インダクタンスとの和を等しくすることによって、各スイッチング素子を流れる電流を均等化する技術が記載されている。

また、特許文献２には、並列接続された複数のスイッチング素子において、各スイッチング素子のゲート抵抗を異なる値に設定することによって、各スイッチング素子を流れる電流を均等化する技術が記載されている。

特許文献２では、電流経路のインダクタンスが大きいスイッチング素子の場合には、ゲート抵抗は小さく設定され、電流経路のインダクタンスが小さいスイッチング素子の場合には、ゲート抵抗は大きく設定される。各スイッチング素子のスイッチング速度は、それぞれのゲート抵抗値に応じて異なる値となる。

また、特許文献３では、並列接続された複数のスイッチング素子において、事前に測定された各スイッチング素子のスイッチング特性に基づいて、各スイッチング素子のスイッチング損失を均等化する技術が記載されている。

特許文献３では、各スイッチング素子のスイッチング特性、具体的にはゲート電圧値およびゲート電圧値の傾きをパラメータとするスイッチング速度ｄｉ／ｄｔが事前に測定される。各スイッチング素子の実際の動作時には、事前に測定されたスイッチング特性に基づいて、各スイッチング素子の電圧値および電圧値の傾きが可変制御されることによって、各スイッチング素子のスイッチング損失が均等化される。

特開２０１９－２９４５７号公報特開２００５－２６１０３５号公報特開２０１８－８２５８７号公報

特許文献１および２では、各スイッチング素子を流れる電流が均等化されることにより、各スイッチング素子の導通損失が均等化される。結果として、複数のスイッチング素子における導通損失の最大値が低減されることが予想される。

しかしながら、特許文献１では、複数のスイッチング素子の閾値電圧、ゲート電圧等の諸特性のばらつきまでは考慮されていない。そのため、特定のスイッチング素子のスイッチング損失が、他のスイッチング素子のスイッチング損失に比べて、突出して増大してしまう可能性がある。そのため、特許文献１では、複数のスイッチング素子における「最大スイッチング損失」、すなわち複数のスイッチング素子におけるスイッチング損失の最大値を低減することはできない。

また、特許文献２では、スイッチング素子のゲート抵抗値を大きく設定した場合には、それに応じてスイッチング速度が遅くなるため、結果としてスイッチング損失が増大してしまう。また、特許文献１と同様に、複数のスイッチング素子の閾値電圧、ゲート電圧等の諸特性のばらつきまでは考慮されていない。そのため、特許文献２でも、複数のスイッチング素子における「最大スイッチング損失」を低減することはできない。

また、特許文献３では、複数のスイッチング素子のスイッチング損失が均等化されることにより、複数のスイッチング素子における「最大スイッチング損失」が低減されることが予想される。しかしながら、特許文献３では、各スイッチング素子のスイッチング特性を事前に測定する必要があり、これは製造工数の大幅な増加を伴う。また、特許文献３では、ゲート電圧値およびゲート電圧値の傾きを可変制御するための追加部品が必要であり、これは製造コストの大幅な増加を伴う。

本開示は、上記のような課題を解決するためのものであり、並列接続された複数のスイッチング素子の諸特性にばらつきが存在する場合でも、製造工数および製造コストの増加を伴うことなく、複数のスイッチング素子における最大スイッチング損失を低減することができる、電力変換装置を提供することを目的とする。

上記の課題を解決するために、本開示に係る電力変換装置は、２以上の整数であるＭ個の並列接続されたスイッチング素子を含むスイッチング回路と、Ｍ個のスイッチング素子のスイッチング動作をそれぞれ制御することによって、スイッチング回路を制御する制御部とを備え、制御部は、スイッチング回路のスイッチング周期の１以上の整数倍である第１の設定周期毎に、Ｍ個のスイッチング素子の中から、１個以上かつＭ個未満の第１の対象スイッチング素子および１個以上かつＭ個未満の第２の対象スイッチング素子をそれぞれ選択し、スイッチング回路のターンオン動作時において、第１の対象スイッチング素子のターンオン開始時刻が、第１の対象スイッチング素子でない他のスイッチング素子のターンオン開始時刻よりも、第１の設定時間だけ早くなるように制御し、第１の設定時間は、第１の対象スイッチング素子のターンオン動作におけるターンオン時間以上に設定され、スイッチング回路のターンオフ動作時において、第２の対象スイッチング素子のターンオフ開始時刻が、第２の対象スイッチング素子でない他のスイッチング素子のターンオフ開始時刻よりも、第２の設定時間だけ遅くなるように制御し、第２の設定時間は、第２の対象スイッチング素子でない他のスイッチング素子のターンオフ動作におけるターンオフ時間以上に設定される。

本開示に係る電力変換装置によれば、並列接続された複数のスイッチング素子の諸特性にばらつきが存在する場合でも、製造工数および製造コストの増加を伴うことなく、複数のスイッチング素子における最大スイッチング損失を低減することができる。

実施の形態１に係る電力変換装置の回路図である。比較例に係る制御において、第１のスイッチング素子および第２のスイッチング素子の閾値電圧のばらつきを考慮しない場合の動作波形を示す図である。比較例に係る制御において、第１のスイッチング素子および第２のスイッチング素子の閾値電圧のばらつきを考慮した場合の動作波形を示す図である。図１の電力変換装置における、第１のスイッチング素子および第２のスイッチング素子の諸特性にばらつきが存在しない場合の動作波形を示す図である。図１の電力変換装置における、第１の設定周期ＴＰ１＝Ｔ、第２の設定周期ＴＰ２＝２×Ｔの場合の例である。図１の電力変換装置における、第１の設定周期ＴＰ１＝２×Ｔ、第２の設定周期ＴＰ２＝４×Ｔの場合の例である。図１の電力変換装置における、第１のスイッチング素子および第２のスイッチング素子の諸特性にばらつきが存在する場合の動作波形を示す図である。実施の形態２に係る電力変換装置における、電流経路の寄生インダクタンスを考慮した等価回路図である。実施の形態３に係る電力変換装置の回路図である。実施の形態４に係る電力変換装置の回路図である。実施の形態５に係る電力変換装置の回路図である。図１１の電力変換装置における、第１～第３のスイッチング素子の動作波形を示す図である。実施の形態６に係る電力変換装置の回路図である。図１３の電力変換装置における、第１～第４のスイッチング素子の動作波形の第１の例を示す図である。図１３の電力変換装置における、第１～第４のスイッチング素子の動作波形の第２の例を示す図である。実施の形態１～６に係る電力変換装置の各機能を専用のハードウェアである処理回路で実現する場合を示した構成図である。実施の形態１～６に係る電力変換装置の各機能をプロセッサおよびメモリを備えた処理回路より実現する場合を示した構成図である。

以下、添付図面を参照して、本開示の実施の形態について、詳細に説明する。ただし、以下に示す実施の形態は一例であり、これらの実施の形態によって、本開示が限定されるものではない。

実施の形態１．
図１は、実施の形態１に係る電力変換装置１００の回路図である。電力変換装置１００は、スイッチング回路１１０と、制御部１２０とを備えている。

スイッチング回路１１０は、第１のスイッチング素子１０１と、第２のスイッチング素子１０２とを含んでいる。第１のスイッチング素子１０１と第２のスイッチング素子１０２とは、並列接続されている。

第１のスイッチング素子１０１および第２のスイッチング素子１０２は、自己消弧型の半導体素子である。例えば、第１のスイッチング素子１０１および第２のスイッチング素子１０２は、Ｓｉ－ＭＯＳＦＥＴ（ＳｉｌｉｃｏｎＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）である。

また、第１のスイッチング素子１０１および第２のスイッチング素子１０２は、ＳｉＣ（ＳｉｌｉｃｏｎＣａｒｂｉｄｅ）、ＧａＮ（ＧａｌｌｉｕｍＮｉｔｒｉｄｅ）等のワイドバンドギャップ半導体素子であってもよい。あるいは、第１のスイッチング素子１０１および第２のスイッチング素子１０２は、ダイヤモンド半導体素子であってもよい。

制御部１２０は、第１のスイッチング素子１０１および第２のスイッチング素子１０２のスイッチング動作をそれぞれ制御することによって、スイッチング回路１１０を制御する。

詳細には、制御部１２０は、第１のスイッチング素子１０１のゲート信号を制御することによって、第１のスイッチング素子１０１のスイッチング動作を制御する。

また、制御部１２０は、第２のスイッチング素子１０２のゲート信号を制御することによって、第２のスイッチング素子１０２のスイッチング動作を制御する。

まず、本実施の形態１に係る電力変換装置１００の動作を説明するのに先立って、比較例に係る制御における、図１のスイッチング回路１１０の動作について、図２および図３を参照して説明する。

図２は、比較例に係る制御における、第１のスイッチング素子１０１および第２のスイッチング素子１０２の動作波形を示す図である。ただし、図２は、２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在しない理想的な場合のものである。２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在しない場合には、両者の閾値電圧、ゲート抵抗、電流経路の寄生インダクタンス等は、全て同一である。

図２の時刻ｔ０において、制御部１２０は、第１のスイッチング素子１０１および第２のスイッチング素子１０２のゲート信号を、ともに増加させていく。これにより、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１および第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が、ともに立ち上がり始める。

時刻ｔ１において、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１および第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が、ともに閾値電圧Ｖｔｈに到達する。

これにより、第１のスイッチング素子１０１および第２のスイッチング素子１０２のターンオン動作が、ともに開始される。具体的には、第１のスイッチング素子１０１のドレイン電流Ｉｄ１および第２のスイッチング素子１０２のドレイン電流Ｉｄ２が、ともに流れ始める。同時に、第１のスイッチング素子１０１と第２のスイッチング素子１０２とで共通のドレイン－ソース電圧Ｖｄｓが下降し始める。

時刻ｔ２において、ドレイン－ソース電圧Ｖｄｓがゼロになる。これにより、第１のスイッチング素子１０１および第２のスイッチング素子１０２のターンオン動作が、ともに完了する。すなわち、第１のスイッチング素子１０１および第２のスイッチング素子１０２が、ともに導通状態になる。

時刻ｔ１から時刻ｔ２までの時間において、第１のスイッチング素子１０１および第２のスイッチング素子では、ともにスイッチング損失が発生する。このとき、２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在しない理想的な場合には、両者のスイッチング損失は等しくなる。しかしながら、両者の諸特性にばらつきが存在する実際の場合には、両者のスイッチング損失は等しくならない。

図３は、比較例に係る制御において、２つのスイッチング素子１０１および１０２の閾値電圧のばらつきを考慮した場合における動作波形を示す図である。

図３の時刻ｔ０において、制御部１２０は、第１のスイッチング素子１０１および第２のスイッチング素子１０２のゲート信号を、ともに増加させていく。これにより、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１および第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が、ともに立ち上がり始める。

時刻ｔ１において、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１が閾値電圧Ｖｔｈ１に到達する。これにより、第１のスイッチング素子１０１のターンオン動作が開始される。具体的には、第１のスイッチング素子１０１のドレイン電流Ｉｄ１が流れ始め、同時にドレイン－ソース電圧Ｖｄｓが下降し始める。

この時、第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２は、閾値電圧Ｖｔｈ２に到達していない。そのため、第２のスイッチング素子１０２は非導通状態であり、ドレイン電流Ｉｄ２はゼロである。

時刻ｔ２において、第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が閾値電圧Ｖｔｈ２に到達する。これにより、第２のスイッチング素子１０２のターンオン動作が開始され、ドレイン電流Ｉｄ２が流れ始める。

この時、ドレイン－ソース電圧Ｖｄｓはゼロになっている。そのため、第２のスイッチング素子１０２のターンオン動作は、ゼロボルトスイッチングとなる。したがって、第２のスイッチング素子１０２のターンオン動作時のスイッチング損失はゼロである。

これに対して、第１のスイッチング素子１０１では、時刻ｔ１から時刻ｔ２までの時間において、スイッチング損失が発生する。一般的に、スイッチング素子のスイッチング損失Ｐｓｗは、スイッチング動作時のドレイン－ソース電圧およびドレイン電流に比例する。

ここで、図３の２つのスイッチング素子１０１および１０２の閾値電圧のばらつきを考慮した場合と、図２の２つのスイッチング素子１０１および１０２の閾値電圧のばらつきを考慮しない理想的な場合とを、比較してみる。

時刻ｔ１から時刻ｔ２までの時間において、図３の第１のスイッチング素子１０１のドレイン電流Ｉｄ１は、図２の第２のスイッチング素子１０１のドレイン電流Ｉｄ１の２倍になっている。したがって、図３の第１のスイッチング素子１０１のスイッチング損失は、図２の第１のスイッチング素子１０１のスイッチング損失の２倍になる。

上記を考慮すると、図３の２つのスイッチング素子１０１および１０２の閾値電圧のばらつきを考慮した場合における、第１のスイッチング素子１０１の最大スイッチング損失Ｐｓｗ＿ｍａｘ［Ｗ］は、次式のように表される。

Ｐｓｗ＿ｍａｘ＝２×Ｐｓｗ＿ｒｅｆ×ｆｓｗ（１）

上式において、Ｐｓｗ＿ｒｅｆは、図２の２つのスイッチング素子１０１および１０２の閾値電圧のばらつきを考慮しない理想的な場合におけるスイッチング損失である。また、ｆｓｗは、スイッチング回路１１０のスイッチング周波数である。

次に、本実施の形態１に係る電力変換装置１００の動作について、図４～図６を参照して説明する。

図４は、本実施の形態１に係る電力変換装置１００における、第１のスイッチング素子１０１および第２のスイッチング素子１０２の動作波形を示す図である。

ただし、図４は、２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在しない理想的な場合のものである。これは以降の説明を容易にするためであり、図４を参照して行われる以降の説明は、２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在する実際の場合についても、容易に拡張することができる。

また、図４では、スイッチング素子の数は２個である。しかしながら、以降の説明は、スイッチング素子の数が３個以上の場合についても、同様に成立する。

まず、スイッチング回路１１０のターンオン動作について説明する。図４の時刻ｔ０において、制御部１２０は、第１のスイッチング素子１０１および第２のスイッチング素子１０２の中から、第１のスイッチング素子１０１を「第１の対象スイッチング素子」として選択する。そして、制御部１２０は、第１の対象スイッチング素子である第１のスイッチング素子１０１のゲート信号を増加させていく。これにより、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１が立ち上がり始める。

時刻ｔ１において、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１が閾値電圧Ｖｔｈに到達する。これにより、第１のスイッチング素子１０１のターンオン動作が開始される。具体的には、第１のスイッチング素子１０１のドレイン電流Ｉｄ１が流れ始め、同時にドレイン－ソース電圧Ｖｄｓが下降し始める。

この時、第１の対象スイッチング素子でない他方のスイッチング素子である第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２はゼロのままであり、閾値電圧Ｖｔｈに到達していない。そのため、第２のスイッチング素子１０２は非導通状態であり、ドレイン電流Ｉｄ２はゼロである。

時刻ｔ２において、制御部１２０は、第２のスイッチング素子１０２のゲート信号を増加させていく。これにより、第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が立ち上がり始める。この時、第１のスイッチング素子１０１のドレイン電流Ｉｄ１は増加し続け、同時にドレイン－ソース電圧Ｖｄｓは下降し続ける。

時刻ｔ３において、第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が閾値電圧Ｖｔｈに到達する。これにより、第２のスイッチング素子１０２のターンオン動作が開始され、ドレイン電流Ｉｄ２が流れ始める。

この時、ドレイン－ソース電圧Ｖｄｓはゼロになっている。換言すれば、制御部１２０は、ドレイン－ソース電圧Ｖｄｓがゼロになるタイミングで、第２のスイッチング素子１０２のターンオン動作が開始されるように、前述した時刻ｔ２を設定する。

第２のスイッチング素子１０２のターンオン動作は、時刻ｔ３でドレイン－ソース電圧Ｖｄｓがゼロになっているため、ゼロボルトスイッチングとなる。したがって、第２のスイッチング素子１０２のターンオン動作時のスイッチング損失はゼロである。

これに対して、第１のスイッチング素子１０１では、時刻ｔ１から時刻ｔ３までの時間において、スイッチング損失が発生する。

ここで、スイッチング素子のゲート－ソース電圧の上昇が開始される時刻を「ターンオン開始時刻」と定義する。したがって、第１のスイッチング素子１０１のターンオン開始時刻は、時刻ｔ０である。また、第２のスイッチング素子１０２のターンオン開始時刻は、時刻ｔ２である。さらに、第１の設定時間ΔＴ１＝ｔ２－ｔ０と定義する。

上記の用語によってこれまでの動作を要約すると、制御部１２０は、スイッチング回路１１０のターンオン動作時において、第１の対象スイッチング素子である第１のスイッチング素子１０１のターンオン開始時刻が、第１の対象スイッチング素子でない他方のスイッチング素子である第２のスイッチング素子１０２のターンオン開始時刻よりも、第１の設定時間ΔＴ１だけ早くなるように制御する。

ただし、第１の設定時間ΔＴ１＝ｔ２－ｔ０は、第１の対象スイッチング素子である第１のスイッチング素子１０１のターンオン動作におけるターンオン時間ｔ３－ｔ１と同一になるように設定される。これにより、第２のスイッチング素子１０２のターンオン動作時のスイッチング損失をゼロにすることができる。

なお、図４では、制御部１２０は、第１のスイッチング素子１０１を第１の対象スイッチング素子として選択した。そして、制御部１２０は、スイッチング回路１１０のターンオン動作時において、第１のスイッチング素子１０１のターンオン開始時刻が、第２のスイッチング素子１０２のターンオン開始時刻よりも、第１の設定時間ΔＴ１だけ早くなるように制御した。

これに替えて、第２のスイッチング素子１０２を第１の対象スイッチング素子として選択してもよい。この場合、制御部１２０は、スイッチング回路１１０のターンオン動作時において、第２のスイッチング素子１０２のターンオン開始時刻が、第１のスイッチング素子１０１のターンオン開始時刻よりも、第１の設定時間ΔＴ１だけ早くなるように制御する。

また、この場合、第１の設定時間Δ１は、第２のスイッチング素子１０２のターンオン動作におけるターンオン時間と同一になるように設定される。これにより、第１のスイッチング素子１０１のターンオン動作時のスイッチング損失をゼロにすることができる。

続いて、スイッチング回路１１０のターンオフ時の動作について説明する。図４の時刻ｔ４において、制御部１２０は、第１のスイッチング素子１０１および第２のスイッチング素子１０２の中から、第１のスイッチング素子１０１を「第２の対象スイッチング素子」として選択する。そして、制御部１２０は、第２の対象スイッチング素子でない他方のスイッチング素子である第２のスイッチング素子１０２のゲート信号を減少させていく。これにより、第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２が下降し始める。

この時、第２の対象スイッチング素子である第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１は変化しない。そのため、第１のスイッチング素子１０１は、導通状態のままである。

時刻ｔ５において、第２のスイッチング素子１０２のゲート－ソース電圧Ｖｇｓ２がミラー電圧Ｖｐｌａｔを下回る。これにより、第２のスイッチング素子１０２のターンオフ動作が開始される。具体的には、第２のスイッチング素子１０２のドレイン電流Ｉｄ２が減少し始める。ただし、ドレイン－ソース電圧Ｖｄｓはゼロのままである。

また、時刻ｔ５において、制御部１２０は、第１のスイッチング素子１０１のゲート信号を減少させていく。これにより、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１が下降し始める。

時刻ｔ６において、第１のスイッチング素子１０１のゲート－ソース電圧Ｖｇｓ１がミラー電圧Ｖｐｌａｔを下回る。これにより、第１のスイッチング素子１０１のターンオフ動作が開始される。具体的には、第１のスイッチング素子１０１のドレイン電流Ｉｄ１が減少し始め、同時にドレイン－ソース電圧Ｖｄｓが上昇し始める。

この時、第２のスイッチング素子１０２のターンオフ動作が完了し、ドレイン電流Ｉｄ２はゼロになっている。換言すれば、制御部１２０は、ドレイン電流Ｉｄ２がゼロになるタイミングで、第１のスイッチング素子１０１のターンオフ動作が完了するように、前述した時刻ｔ５を設定する。

時刻ｔ７において、第１のスイッチング素子１０１のターンオフ動作が完了し、ドレイン電流Ｉｄ１がゼロになる。

第２のスイッチング素子１０２のターンオフ動作は、時刻ｔ５から時刻ｔ６までの時間において、ドレイン－ソース電圧Ｖｄｓがゼロであるため、ゼロボルトスイッチングとなる。したがって、第２のスイッチング素子１０２のターンオフ動作時のスイッチン損失はゼロである。

これに対して、第１のスイッチング素子１０１では、時刻ｔ６から時刻ｔ７までの時間において、スイッチング損失が発生する。

ここで、スイッチング素子のゲート－ソース電圧の下降が開始される時刻を「ターンオフ開始時刻」と定義する。したがって、第２のスイッチング素子１０２のターンオフ開始時刻は、時刻ｔ４である。また、第１のスイッチング素子１０１のターンオフ開始時刻は、時刻ｔ５である。さらに、第２の設定時間ΔＴ２＝ｔ５－ｔ４と定義する。

上記の用語によってこれまでの動作を要約すると、制御部１２０は、スイッチング回路１１０のターンオフ動作時において、第２の対象スイッチング素子である第１のスイッチング素子１０１のターンオフ開始時刻が、第２の対象スイッチング素子でない他方のスイッチング素子である第２のスイッチング素子１０２のターンオフ開始時刻よりも、第２の設定時間ΔＴ２だけ遅くなるように制御する。

ただし、第２の設定時間ΔＴ２＝ｔ５－ｔ４は、第２の対象スイッチング素子でない他方のスイッチング素子である第２のスイッチング素子１０２のターンオフ動作のターンオフ時間ｔ６－ｔ５と同一になるように設定される。これにより、第２のスイッチング素子１０２のターンオフ動作時のスイッチング損失をゼロにすることができる。

なお、図４では、制御部１２０は、第１のスイッチング素子１０１を第２の対象スイッチング素子として選択した。そして、制御部１２０は、スイッチング回路１１０のターンオフ動作時において、第１のスイッチング素子１０２のターンオフ開始時刻が、第２のスイッチング素子１０２のターンオフ開始時刻よりも、第２の設定時間ΔＴ２だけ遅くなるように制御した。

これに替えて、第２のスイッチング素子１０２を第２の対象スイッチング素子として選択してもよい。この場合、制御部１２０は、スイッチング回路１１０のターンオフ動作時において、第２のスイッチング素子１０２のターンオフ開始時刻が、第１のスイッチング素子１０１のターンオフ開始時刻よりも、第２の設定時間ΔＴ２だけ遅くなるように制御する。

また、この場合、第２の設定時間ΔＴ２は、第１のスイッチング素子１０１のターンオフ動作におけるターンオフ時間と同一になるように設定される。これにより、第２のスイッチング素子１０２のターンオフ動作時のスイッチング損失をゼロにすることができる。

なお、図４では、スイッチング回路１１０のスイッチング動作の１周期、すなわち１回のターンオン動作および１回のターンオフ動作のみが記載されている。しかしながら、実際のスイッチング回路１１０の動作では、ターンオン動作およびターンオフ動作が一定の周期で繰り返されることになる。

そのため、制御部１２０は、スイッチング回路１１０のスイッチング周期の１以上の整数倍である第１の設定周期ＴＰ１毎に、第１の対象スイッチング素子および第２の対象スイッチング素子をそれぞれ変更する。

また、好ましくは、制御部１２０は、第１の設定周期ＴＰ１の２以上の整数倍である第２の設定周期において、第１のスイッチング素子１０１および第２のスイッチング素子１０２が第１の対象スイッチング素子として選択される回数が等しくなるようにする。

同様に、好ましくは、制御部１２０は、第１の設定周期ＴＰ１の２以上の整数倍である第２の設定周期において、第１のスイッチング素子１０１および第２のスイッチング素子１０２が第２の対象スイッチング素子として選択される回数が等しくなるようにする。

図５は、第１の設定周期ＴＰ１＝Ｔ、第２の設定周期ＴＰ２＝２×Ｔの場合の例である。ただし、Ｔはスイッチング回路１１０のスイッチング周期である。図５では、第１の対象スイッチング素子と第２の対象スイッチング素子とは、同一である。

図５では、１周期目において、第１のスイッチング素子１０１が第１の対象スイッチング素子および第２の対象スイッチング素子として選択される。また、２周期目において、第２のスイッチング素子１０２が第１の対象スイッチング素子および第２の対象スイッチング素子として選択される。以降、これが繰り返される。

図６は、第１の設定周期ＴＰ１＝２×Ｔ、第２の設定周期ＴＰ２＝４×Ｔの場合の例である。ただし、Ｔはスイッチング回路１１０のスイッチング周期である。図６では、第１の対象スイッチング素子と第２の対象スイッチング素子とは、同一ではない。

図６では、１周期目および２周期目において、第１のスイッチング素子１０１が第１の対象スイッチング素子として選択され、第２のスイッチング素子１０２が第２の対象スイッチング素子として選択される。また、３周期目および４周期目において、第２のスイッチング素子１０２が第１の対象スイッチング素子として選択され、第１のスイッチング素子１０１が第２の対象スイッチング素子として選択される。

上記のように制御することによって、第２の設定周期ＴＰ２において、第１のスイッチング素子１０１および第２のスイッチング素子１０２におけるスイッチング損失を均等化することができる。

引き続き、第２の設定周期ＴＰ２において、第１のスイッチング素子１０１および第２のスイッチング素子１０２が第１の対象スイッチング素子として選択される回数が等しく、かつ第１のスイッチング素子１０１および第２のスイッチング素子１０２が第２の対象スイッチング素子として選択される回数も等しい場合について考える。

この時、２つのスイッチング素子１０１および１０２における、最大スイッチング損失Ｐｓｗ＿ｍａｘ，ｎｅｗ［Ｗ］は、次式のように表される。

Ｐｓｗ＿ｍａｘ，ｎｅｗ＝２×Ｐｓｗ＿ｒｅｆ×ｆｓｗ×（１／２）（２）

式（２）と式（１）を比較すると、本実施の形態１に係る電力変換装置１００では、２つのスイッチング素子１０１および１０２における最大スイッチング損失Ｐｓｗ＿ｍａｘ，ｎｅｗは、比較例に係る最大スイッチング損失Ｐｓｗ＿ｍａｘの１／２になっている。

ただし、以上の説明は、２つのスイッチング素子１０１および１０２の閾値電圧、ゲート抵抗、電流経路の寄生インダクタンス等の諸特性が等しいと仮定する理想的な場合のものであった。そのため、第１の設定時間ΔＴ１は、第１の対象スイッチング素子のターンオン動作におけるターンオン時間と等しくなるように設定された。また、第２の設定時間ΔＴ２は、第２の対象スイッチング素子でない他方のスイッチング素子のターンオフ動作におけるターンオフ時間と等しくなるように設定された。

しかしながら、先述したように実際の場合には、２つのスイッチング素子１０１および１０２の閾値電圧、ゲート抵抗、電流経路の寄生インダクタンス等の諸特性にばらつきが存在する。

これに対応するために、本実施の形態１では、第１の設定時間ΔＴ１を、第１の対象スイッチング素子のターンオン動作におけるターンオン時間以上に設定する。また、第２の設定時間ΔＴ２を、第２の対象スイッチング素子でない他方のスイッチング素子のターンオフ動作におけるターンオフ時間以上に設定する。このように設定することによって、２つのスイッチング素子１０１および１０２の諸特性のばらつきを吸収することができる。

図７は、２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在する実際の場合における、第１のスイッチング素子１０１および第２のスイッチング素子１０２の動作波形を示す図である。図７では、第１のスイッチング素子１０１が第１の対象スイッチング素子および第２の対象スイッチング素子として選択されている。

図７において、第１の設定時間ΔＴ１＝ｔ３－ｔ０は、第１の対象スイッチング素子である第１のスイッチング素子１０１のターンオン動作におけるターンオン時間ｔ２－ｔ１よりも長く設定されている。

また、第２の設定時間ΔＴ２＝ｔ７－ｔ５は、第２の対象スイッチング素子でない他方のスイッチング素子である第２のスイッチング素子１０２のターンオフ動作におけるターンオフ時間ｔ８－ｔ６よりも長く設定されている。

本実施の形態１に係る電力変換装置１００では、第１の設定時間ΔＴ１および第２の設定時間ΔＴ２を上記のように設定することによって、２つのスイッチング素子１０１および１０２の諸特性にばらつきが存在する場合でも、２つのスイッチング素子１０１および１０２における最大スイッチング損失を低減することができる。

なお、図７では、時刻ｔ２から時刻ｔ４までの時間、および時刻ｔ８から時刻ｔ９までの時間において、第１のスイッチング素子１０１のみが導通状態になっている。そのため、これらの時間における第１のスイッチング素子１０１の導通損失の増大が懸念される。

しかしながら、一般的なスイッチング素子のターンオン時間およびターンオフ時間は、数十ナノ秒程度である。そのため、図７における第１の設定時間ΔＴ１および第２の設定時間ΔＴ２は、数ナノ秒程度である。したがって、図７の１周期において、第１のスイッチング素子１０１のみが導通状態になる時間は、数ナノ秒程度である。

また、一般的な電力変換装置の駆動周波数は、数十ｋＨｚから数百ｋＨｚ程度である。そのため、図７の１周期において、第１のスイッチング素子１０１が導通状態になる総時間は、数マイクロ秒程度である。したがって、第１のスイッチング素子１０１のみが導通状態になる数ナノ秒程度の時間における導通損失の増大の影響はごく僅かである。

以上説明したように、本実施の形態１に係る電力変換装置１００において、制御部１２０は、第１の設定周期ＴＰ１毎に、２つのスイッチング素子１０１および１０２の中から、第１の対象スイッチング素子および第２の対象スイッチング素子をそれぞれ選択する。ただし、第１の設定周期ＴＰ１は、スイッチング回路１１０のスイッチング周期Ｔの１以上の整数倍である。

より一般的には、制御部１２０は、スイッチング回路１１０のスイッチング周期Ｔの１以上の整数倍である第１の設定周期ＴＰ１毎に、Ｍ個のスイッチング素子の中から、１個以上かつＭ個未満の第１の対象スイッチング素子および１個以上かつＭ個未満の第２の対象スイッチング素子をそれぞれ選択する。この際、第１の対象スイッチング素子と第２の対象スイッチング素子とは、同一であってもよいし、異なっていてもよい。

制御部１２０は、スイッチング回路１１０のターンオン動作時において、第１の対象スイッチング素子のターンオン開始時刻が、第１の対象スイッチング素子でない他のスイッチング素子のターンオン開始時刻よりも、第１の設定時間ΔＴ１だけ早くなるように制御する。ただし、第１の設定時間ΔＴ１は、第１の対象スイッチング素子のターンオン動作におけるターンオン時間以上に設定される。

また、制御部１２０は、スイッチング回路１１０のターンオフ動作時において、第２の対象スイッチング素子のターンオフ開始時刻が、第２の対象スイッチング素子でない他のスイッチング素子のターンオフ開始時刻よりも、第２の設定時間ΔＴ２だけ遅くなるように制御する。ただし、第２の設定時間ΔＴ２は、第２の対象スイッチング素子でない他のスイッチング素子のターンオフ動作におけるターンオフ時間以上に設定される。

上記の特徴によって、本実施の形態１に係る電力変換装置１００では、並列接続される複数のスイッチング素子の諸特性にばらつきが存在する場合でも、製造工数および製造コストの増加を伴うことなく、複数のスイッチング素子における最大スイッチング損失を低減することができる。

また、複数のスイッチング素子における最大スイッチング損失が低減されることにより、電力変換装置１００の発熱が抑制される。結果として、電力変換装置１００に搭載される図示しない冷却器の小型化および低コスト化も可能になる。

さらに近年では、ＳｉＣ、ＧａＮ等の高速スイッチング可能なスイッチング素子を用いた電力変換装置の高周波駆動化が進められている。スイッチング素子の導通損失は、駆動周波数が高周波になると概ね不変である。これに対して、スイッチング素子のスイッチング損失は、駆動周波数に比例して増加する。したがって、複数のスイッチング素子における最大スイッチング損失を低減可能であることは、非常に有利である。

また、本実施の形態１に係る電力変換装置１００では、第１の設定周期ＴＰ１の２以上の整数倍である第２の設定周期ＴＰ２において、複数のスイッチング素子のそれぞれが、第１の対象スイッチング素子として選択される回数は全て等しく、かつ第２の対象スイッチング素子として選択される回数も全て等しい。これにより、各スイッチング素子のスイッチング損失を均等化することができる。

実施の形態２．
図８は、実施の形態２に係る電力変換装置２００における、電流経路の寄生インダクタンスを考慮した等価回路図である。電力変換装置２００は、スイッチング回路２１０と、制御部２２０とを備えている。図８のＬ１～Ｌ４は、スイッチング回路２１０の基板パターン、バスバー等の電流経路に存在する寄生インダクタンスである。

先述した特許文献１では、複数のスイッチング素子のそれぞれの電流経路において、自己インダクタンスと相互インダクタンスとの和を等しくすることによって、各スイッチング素子を流れる電流を均等化していた。

しかしながら、特許文献１では、複数のスイッチング素子のそれぞれの電流経路において、自己インダクタンスと相互インダクタンスとの和を等しくするために、スイッチング回路のレイアウトを工夫する必要がある。結果として、電流経路の長大化、回路の大型化、レイアウトの自由度の低下等を招くことになる。

これに対して、本実施の形態２に係る電力変換装置２００では、制御部２２０は、２つのスイッチング素子１０１および１０２のそれぞれの電流経路の寄生インダクタンスに基づいて、第２の設定周期ＴＰ２において、２つのスイッチング素子１０１および１０２のそれぞれが、第１の対象スイッチング素子として選択される回数および第２の対象スイッチング素子として選択される回数を決定する。

詳細には、制御部２２０は、第２の設定周期ＴＰ２において、２つのスイッチング素子１０１および１０２のそれぞれが、第１の対象スイッチング素子として選択される回数および第２の対象スイッチング素子として選択される回数を、両者の寄生インダクタンス差分に基づく導通損失差を打ち消すように選択する。

上記の特徴によって、本実施の形態２に係る電力変換装置２００では、電流経路の長大化、回路の大型化、レイアウトの自由度の低下等を招くことなく、各スイッチング素子の導通損失を均等化することができる。

実施の形態３．
図９は、実施の形態３に係る電力変換装置３００の回路図である。電力変換装置３００は、スイッチング回路３１０と、制御部３２０と、第１の温度検出器３０１と、第２の温度検出器３０２とを備えている。

第１の温度検出器３０１は、第１のスイッチング素子１０１の温度またはその周辺の温度を検出する。第２の温度検出器３０２は、第２のスイッチング素子１０２の温度またはその周辺の温度を検出する。

スイッチング回路３１０の内部または周辺のレイアウトによっては、図示しない冷却器の冷却能力、図示しない他の発熱部品からの熱干渉等に起因して、２つのスイッチング素子１０１および１０２の温度が大きく異なる場合がある。また、２つのスイッチング素子１０１および１０２の導通損失のばらつきに起因して、２つのスイッチング素子１０１および１０２の温度が大きく異なる場合もある。

制御部３２０は、第１の温度検出器３０１および第２の温度検出器３０２によってそれぞれ検出される温度に基づいて、第２の設定周期ＴＰ２において、２つのスイッチング素子１０１および１０２のそれぞれが、第１の対象スイッチング素子として選択される回数および第２の対象スイッチング素子として選択される回数を決定する。

詳細には、制御部３２０は、第２の設定周期ＴＰ２において、２つのスイッチング素子１０１および１０２のそれぞれが、第１の対象スイッチング素子として選択される回数および第２の対象スイッチング素子として選択される回数を、温度の高いスイッチング素子がより多く第１の対象スイッチング素子および第２の対象スイッチング素子として選択されるように決定する。

上記の特徴によって、本実施の形態３に係る電力変換装置３００では、各スイッチング素子の温度を均等化することができる。

実施の形態４．
図１０は、実施の形態４に係る電力変換装置４００の回路図である。電力変換装置４００は、スイッチング回路４１０と、制御部４２０と、第１の電流検出器４０１と、第２の電流検出器４０２と、電圧検出器４０３とを備えている。

第１の電流検出器４０１は、第１のスイッチング素子１０１のドレイン電流Ｉｄ１を検出する。

第２の電流検出器４０２は、第２のスイッチング素子１０２のドレイン電流Ｉｄ２を検出する。

電圧検出器４０３は、２つのスイッチング素子１０１および１０２において共通のドレイン－ソース電圧Ｖｄｓを検出する。

制御部４２０は、電圧検出器４０３によって検出されるドレイン－ソース電圧Ｖｄｓが予め決定される電圧閾値を下回る時刻として、第１の設定時間ΔＴ１の終了時刻を決定する。

また、制御部４２０は、第１の電流検出器４０１または第２の電流検出器４０２によって検出される第２の対象スイッチング素子でない他方のスイッチング素子のドレイン電流が、予め決定される電流閾値を下回る時刻として、第２の設定時間ΔＴ２の終了時刻を決定する。

先述した実施の形態１の図７では、２つのスイッチング素子１０１および１０２の諸特性のばらつきに対応するために、第１の対象スイッチング素子または第２の対象スイッチング素子のみが導通状態になる時間が存在していた。

これに対して、本実施の形態４に係る電力変換装置４００では、上記の電圧閾値および電流閾値を適切に調整することによって、第１の対象スイッチング素子または第２の対象スイッチング素子のみが導通状態になる時間を最大限短縮することができる。結果として、２つのスイッチング素子１０１および１０２の動作波形を、先述した実施の形態１の図４の動作波形に近づけることができる。

実施の形態５．
図１１は、実施の形態５に係る電力変換装置５００の回路図である。電力変換装置５００は、スイッチング回路５１０と、制御部５２０とを備えている。スイッチング回路５１０は、並列接続された第１～第３のスイッチング素子１０１～１０３を含んでいる。

図１２は、本実施の形態５に係る電力変換装置５００における、第１～第３のスイッチング素子１０１～１０３の動作波形を示す図である。ただし、図１２は、３つのスイッチング素子１０１～１０３の諸特性にばらつきが存在しない理想的な場合のものである。

図１２において、Ｖｇｓ１～Ｖｇｓ３は、各スイッチング素子１０１～１０３のゲート－ソース電圧である。また、Ｉｄ１～Ｉｄ３は、各スイッチング素子１０１～１０３のドレイン電流である。

図１２の動作波形と、先述した実施の形態１の図４の動作波形とを比較すると、基本的な振る舞いは同様である。ただし、図１２では、並列接続されるスイッチング素子の数が３個であるため、時刻ｔ３から時刻ｔ５までの導通時間において、各スイッチング素子１０１～１０３のドレイン電流Ｉｄ１～Ｉｄ３は、それぞれトータル電流の１／３になっている

また、図１２では、第１の対象スイッチング素子である第１のスイッチング素子１０１のターンオン開始時刻が、第１の対象スイッチング素子でない他のスイッチング素子である第２のスイッチング素子１０２および第３のスイッチング素子１０３のターンオン開始時刻よりも、第１の設定時間ΔＴ１だけ早くなっている。この場合、第２のスイッチング素子１０２および第３のスイッチング素子１０３のターンオン動作時のスイッチング損失はゼロになる。

図１２には示されていないが、第１の対象スイッチング素子が第２のスイッチング素子１０２である場合には、第１のスイッチング素子１０１および第３のスイッチング素子１０３のターンオン動作時のスイッチング損失がゼロになる。

同様に、第１の対象スイッチング素子が第３のスイッチング素子１０３である場合には、第１のスイッチング素子１０１および第２のスイッチング素子１０２のターンオン動作時のスイッチング損失がゼロになる。

また、図１２では、第２の対象スイッチング素子である第１のスイッチング素子１０１のターンオフ開始時刻が、第２の対象スイッチング素子でない他のスイッチング素子である第２のスイッチング素子１０２および第３のスイッチング素子１０３のターンオフ開始時刻よりも、第２の設定時間ΔＴ２だけ遅くなっている。この場合、第２のスイッチング素子１０２および第３のスイッチング素子１０３のターンオフ動作時のスイッチング損失はゼロになる。

図１２には示されていないが、第２の対象スイッチング素子が第２のスイッチング素子１０２である場合には、第１のスイッチング素子１０１および第３のスイッチング素子１０３のターンオフ動作時のスイッチング損失がゼロになる。

同様に、第２の対象スイッチング素子が第３のスイッチング素子１０３である場合には、第１のスイッチング素子１０１および第２のスイッチング素子１０２のターンオフ動作時のスイッチング損失がゼロになる。

以上説明したように、並列接続されるスイッチング素子の数が３個の場合でも、複数のスイッチング素子のスイッチング損失を均等化すると共に、最大スイッチング損失を低減することができる。ただし、先述した実施の形態１では最大スイッチング損失が１／２に低減されたのに対して、本実施の形態３では、スイッチング素子の数が３個であるため、最大スイッチング損失は１／３に低減される。

実施の形態６．
図１３は、実施の形態６に係る電力変換装置６００の回路図である。電力変換装置６００は、スイッチング回路６１０と、制御部６２０とを備えている。スイッチング回路６１０は、並列接続された第１～第４のスイッチング素子１０１～１０４を含んでいる。

図１４は、本実施の形態６に係る電力変換装置６００における、第１～第４のスイッチング素子１０１～１０４の動作波形を示す図である。ただし、図１４は、４つのスイッチング素子１０１～１０４の諸特性にばらつきが存在しない理想的な場合のものである。

図１４において、Ｖｇｓ１～Ｖｇｓ４は、各スイッチング素子１０１～１０４のゲート－ソース電圧である。また、Ｉｄ１～Ｉｄ４は、各スイッチング素子１０１～１０４のドレイン電流である。

図１４の動作波形と、先述した実施の形態１の図４の動作波形とを比較すると、基本的な振る舞いは同様である。ただし、図１４では、並列接続されるスイッチング素子の数が４個であるため、時刻ｔ３から時刻ｔ５までの導通時間において、各スイッチング素子１０１～１０４のドレイン電流Ｉｄ１～Ｉｄ４は、それぞれトータル電流の１／４になっている。

また、図１４では、第１の対象スイッチング素子である第１のスイッチング素子１０１のターンオン開始時刻が、第１の対象スイッチング素子でない他のスイッチング素子である第２～第４のスイッチング素子１０２～１０４のターンオン開始時刻よりも、第１の設定時間ΔＴ１だけ早くなっている。この場合、第２～第４のスイッチング素子１０２～１０４のターンオン動作時のスイッチング損失はゼロになる。

図１４には示されていないが、第１の対象スイッチング素子として、第２のスイッチング素子１０２、第３のスイッチング素子１０３および第４のスイッチング素子１０４がそれぞれ選ばれた場合についても、同様である。

また、図１４では、第２の対象スイッチング素子である第１のスイッチング素子１０１のターンオフ開始時刻が、第２の対象スイッチング素子でない他のスイッチング素子である第２～第４のスイッチング素子１０２～１０４のターンオフ開始時刻よりも、第２の設定時間ΔＴ２だけ遅くなっている。この場合、第２～第４のスイッチング素子１０２～１０４のターンオフ動作時のスイッチング損失はゼロになる。

図１４には示されていないが、第２の対象スイッチング素子として、第２のスイッチング素子１０２、第３のスイッチング素子１０３および第４のスイッチング素子１０４がそれぞれ選ばれた場合についても、同様である。

以上説明したように、並列接続されるスイッチング素子の数が４個の場合でも、複数のスイッチング素子のスイッチング損失を均等化すると共に、最大スイッチング損失を低減することができる。ただし、本実施の形態６では、スイッチング素子の数が４つであるため、最大スイッチング損失は１／４に低減される。

なお、先述したように、第１の対象スイッチング素子として選択されるスイッチング素子の数は、２個以上であってもよい。詳細には、並列接続されるスイッチング素子の数をＭ個とすると、第１の対象スイッチング素子の数は、１個以上かつＭ個未満であればよい。

同様に、第２の対象スイッチング素子として選択されるスイッチング素子の数は、２個以上であってもよい。詳細には、並列接続されるスイッチング素子の数をＭ個とすると、第２の対象スイッチング素子の数は、１個以上かつＭ個未満であればよい。

図１５は、並列接続された４つのスイッチング素子１０１～１０４の中から、第１の対象スイッチング素子および第２の対象スイッチング素子として、２つのスイッチング素子１０１および１０２を選択した場合の例である。

図１５では、４つのスイッチング素子１０１～１０４の動作を、２つのゲート信号によって制御することができる。通常、スイッチング素子のスイッチング動作を制御するドライバＩＣ（ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）は、１出力または２出力である。そのため、スイッチング素子の制御に必要なゲート信号の数を減らすことにより、ドライバＩＣの数を削減することができる。結果として、電力変換装置の小型化および低コスト化が可能になる。

なお、上述した実施の形態１～６に係る電力変換装置における各機能は、処理回路によって実現される。各機能を実現する処理回路は、専用のハードウェアであってもよく、メモリに格納されるプログラムを実行するプロセッサであってもよい。図１６は、実施の形態１～６に係る電力変換装置の各機能を専用のハードウェアである処理回路４０００で実現する場合を示した構成図である。また、図１７は、実施の形態１～６に係る電力変換装置の各機能をプロセッサ５００１およびメモリ５００２を備えた処理回路５０００により実現する場合を示した構成図である。

処理回路が専用のハードウェアである場合、処理回路４０００は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、またはこれらを組み合わせたものが該当する。電力変換装置の各部の機能それぞれを個別の処理回路４０００で実現してもよいし、各部の機能をまとめて処理回路４０００で実現してもよい。

一方、処理回路がプロセッサ５００１の場合、電力変換装置の各部の機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアおよびファームウェアは、プログラムとして記述され、メモリ５００２に格納される。プロセッサ５００１は、メモリ５００２に記憶されたプログラムを読み出して実行することにより、各部の機能を実現する。すなわち、電力変換装置は、処理回路５０００により実行されるときに、上述した各制御が結果的に実行されることになるプログラムを格納するためのメモリ５００２を備える。

これらのプログラムは、上述した各部の手順あるいは方法をコンピュータに実行させるものであるともいえる。ここで、メモリ５００２とは、例えば、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等の、不揮発性または揮発性の半導体メモリが該当する。また、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等も、メモリ２００２に該当する。

なお、上述した各部の機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。

このように、処理回路は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述した各部の機能を実現することができる。

１００，２００，３００，４００，５００，６００電力変換装置、１０１第１のスイッチング素子（スイッチング素子）、１０２第２のスイッチング素子（スイッチング素子）、１０３第３のスイッチング素子（スイッチング素子）、１０４第４のスイッチング素子（スイッチング素子）、１１０，２１０，３１０，４１０，５１０，６１０スイッチング回路、１２０，２２０，３２０，４２０，５２０，６２０制御部、３０１第１の温度検出器（温度検出器）、３０２第２の温度検出器（温度検出器）、４０１第１の電流検出器（電流検出器）、４０２第２の電流検出器（電流検出器）、４０３電圧検出器。

Claims

２以上の整数であるＭ個の並列接続されたスイッチング素子を含むスイッチング回路と、
前記Ｍ個のスイッチング素子のスイッチング動作をそれぞれ制御することによって、前記スイッチング回路を制御する制御部とを備え、
前記制御部は、
前記スイッチング回路のスイッチング周期の１以上の整数倍である第１の設定周期毎に、前記Ｍ個のスイッチング素子の中から、１個以上かつＭ個未満の第１の対象スイッチング素子および１個以上かつＭ個未満の第２の対象スイッチング素子をそれぞれ選択し、
前記スイッチング回路のターンオン動作時において、前記第１の対象スイッチング素子のターンオン開始時刻が、前記第１の対象スイッチング素子でない他のスイッチング素子のターンオン開始時刻よりも、第１の設定時間だけ早くなるように制御し、該第１の設定時間は、前記第１の対象スイッチング素子のターンオン動作におけるターンオン時間以上に設定され、
前記スイッチング回路のターンオフ動作時において、前記第２の対象スイッチング素子のターンオフ開始時刻が、前記第２の対象スイッチング素子でない他のスイッチング素子のターンオフ開始時刻よりも、第２の設定時間だけ遅くなるように制御し、該第２の設定時間は、前記第２の対象スイッチング素子でない他のスイッチング素子のターンオフ動作におけるターンオフ時間以上に設定され、
前記ターンオン時間は、前記スイッチング素子のゲート－ソース電圧が閾値電圧に到達する時刻からミラー電圧に到達する時刻までの時間であり、前記ターンオフ時間は、前記スイッチング素子の前記ゲート－ソース電圧が前記ミラー電圧を下回る時刻から前記閾値電圧を下回る時刻までの時間であり、
前記制御部は、前記Ｍ個のスイッチング素子のそれぞれの電流経路の寄生インダクタンスに基づいて、前記第１の設定周期の２以上の整数倍である第２の設定周期において、前記Ｍ個のスイッチング素子のそれぞれが、前記第１の対象スイッチング素子として選択される回数および前記第２の対象スイッチング素子として選択される回数を決定する、
電力変換装置。
前記制御部は、前記Ｍ個のスイッチング素子のゲート信号をそれぞれ制御することによって、前記Ｍ個のスイッチング素子のスイッチング動作をそれぞれ制御する、請求項１に記載の電力変換装置。
前記Ｍ個のスイッチング素子に共通のドレイン－ソース電圧を検出する電圧検出器と、
前記Ｍ個のスイッチング素子のドレイン電流をそれぞれ検出する電流検出器と
をさらに備え、
前記制御部は、前記電圧検出器によって検出される前記ドレイン－ソース電圧が予め決定される電圧値を下回る時刻によって、前記第１の設定時間の終了時刻を決定し、
前記電流検出器によって検出される前記第２の対象スイッチング素子でない他のスイッチング素子のドレイン電流が予め決定される電流値を下回る時刻によって、前記第２の設定時間の終了時刻を決定する、請求項２に記載の電力変換装置。
前記第１の対象スイッチング素子の数および前記第２の対象スイッチング素子の数は、それぞれ１個である、請求項１～３のいずれか一項に記載の電力変換装置。
前記第１の対象スイッチング素子と前記第２の対象スイッチング素子とは、同一である、請求項１～４のいずれか一項に記載の電力変換装置。
前記Ｍ個のスイッチング素子は、ワイドバンドギャップ半導体である、請求項１～５のいずれか一項に記載の電力変換装置。