JP2016181606A - 半導体装置 - Google Patents

Abstract

【課題】ゲート電極を有するスイッチング素子において効率よく放熱が可能な半導体装置を提供する。
【解決手段】この半導体装置は、半導体基板の表層に互いに独立した複数のゲート電極を有するスイッチング素子と、ゲート電極に所定の電圧を印加してスイッチング素子のオンオフを制御する制御部と、を備える。スイッチング素子は、ゲート電極が形成された一面において、ゲート電極への電圧の印加により通電に寄与する有効領域を有する。有効領域を正面視するとき、制御部は、有効領域の外縁に沿う周辺領域から有効領域の中央の中央領域に向かって、対応するゲート電極に電圧を印加して順にオンしていく。
【選択図】図２

Description

本発明は、複数のゲート電極を有する半導体装置に関する。

モータなどの駆動や、駆動のための電圧の調整には、それぞれインバータやコンパレータが用いられる。これらにはＦＥＴやＩＧＢＴといったパワースイッチング素子が利用される。インバータあるいはコンパレータを安定して動作させるために、パワースイッチング素子の温度を抑制する必要があり、空冷や水冷などによる冷却が行われている。パワースイッチング素子の冷却を行う冷却器は、モータの駆動ユニットや電力変換ユニットの体格の多くを占めるため、ユニット全体の小型化の要請に対して、冷却器の小型化が求められている。

近年、ＧａＮやＳｉＣなどのワイドバンドギャップ半導体をパワースイッチング素子の構成材料に採用することによって、高耐圧、高耐熱、低損失を実現しようとする傾向がある。これは、高耐熱特性を有するパワースイッチング素子を採用することによって冷却器の冷却能力を抑制して、冷却器を小型化しようとするものである。

しかしながら、パワースイッチング素子自身の信頼性の確保に加えてスイッチング損失を抑制するためにはジャンクション温度を抑制することが必要であり、ワイドバンドギャップ半導体を採用しても冷却器の小型化は十分ではない。

これに対して、特許文献１には、同時に駆動する発熱素子を分散配置して、ユニット全体として熱分散の効率を向上させる半導体装置が提案されている。

特開２０１４−１５５２８７号公報

しかしながら、特許文献１に記載の半導体装置は、例えばひとつのＩＧＢＴを構成する複数のセル間における熱干渉への対策がとられていない。すなわち、個々のセルの発熱に対して局所的な放熱対策は行われていない。還流ダイオード（ＦＷＤ）についても同様であり、特許文献１に記載の半導体装置では、セルにおける発熱量によって冷却器の体格が律速してしまう虞がある。

また、特許文献１に記載された、ＩＧＢＴとＦＷＤとが両方形成された半導体装置においては、各素子を分散配置することが可能である。しかしながら、近年注目されているＳｉＣ−ＭＯＳＦＥＴやＧａＮ−ＦＥＴ、ＧａＮ−ＨＥＭＴではＦＷＤが必要でない場合があり、素子の高密度化が可能である。このため、ユニットの小型化の要請に対して、特許文献１に記載の技術を採用できない場合がある。

本発明は、上記問題点を鑑みてなされたものであり、ゲート電極を有するスイッチング素子において効率よく放熱が可能な半導体装置を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、半導体基板（１９）の表層に互いに独立した複数のゲート電極（１１）を有するスイッチング素子（１０，１２，１３）と、ゲート電極に所定の電圧を印加してスイッチング素子のオンオフを制御する制御部（２０）と、を備え、スイッチング素子が、ゲート電極が形成された一面において、ゲート電極への電圧の印加により通電に寄与する有効領域（Ｒ）を有する半導体装置であって、有効領域を正面視するとき、制御部は、有効領域の外縁に沿う周辺領域から有効領域の中央の中央領域に向かって、対応するゲート電極に電圧を印加して順にオンしていくことを特徴としている。

周辺領域は、スイッチング素子を含む半導体チップの側面の近傍に位置することになる。このため、本発明を採用すれば、スイッチング素子の側面も含んだより放熱に寄与する面積の広い周辺領域を、中央領域よりも先にターンオンするので、スイッチング素子の温度の上昇を抑制することができる。

第１実施形態にかかる半導体装置の概略構成を示す回路図である。 スイッチング素子の概略構成を示す上面図である。 タイミングジェネレータの構成を示すブロック図である。 半導体装置の動作を示すタイミングチャートである。 スイッチング素子における熱の移動ベクトルを示す断面図である。 変形例１にかかるスイッチング素子の構成を示す上面図である。 第２実施形態にかかる半導体装置の概略構成を示す回路図である。 半導体装置の動作を示すタイミングチャートである。 第３実施形態にかかる半導体装置の概略構成を示す回路図である。 半導体装置の動作を示すタイミングチャートである。 変形例２にかかる半導体装置の概略構成を示す回路図である。 半導体装置の動作を示すタイミングチャートである。 第４実施形態にかかるスイッチング素子の構成を示す上面図である。 第５実施形態にかかるスイッチング素子の構成を示す上面図である。 第５実施形態にかかるスイッチング素子の構成を示す上面図である。 半導体装置の実装構造を示す斜視図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１〜図３を参照して、本実施形態に係る半導体装置の概略構成について説明する。

この半導体装置は、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子と、スイッチング素子を駆動するドライバを含む制御部と、を備え、インバータやコンバータに用いられる。図１に示すように、半導体装置１００は、スイッチング素子１０と制御部２０とを備えている。

本実施形態におけるスイッチング素子１０はダブルゲート型のＭＯＳＦＥＴであり、図１に示すように、同一の半導体基板にゲート電極１１として第１ゲート電極Ｇ１および第２ゲート電極Ｇ２とが形成されている。

より詳しくは、スイッチング素子１０は、矩形の半導体基板１９の表層に、不純物のドープにより形成され、ドレイン電流あるいはソース電流を流すための有効領域Ｒが形成されている。本実施形態における有効領域Ｒは、半導体基板１９の形状に基づいて矩形とされている。

そして、図２に示すように、半導体基板１９における有効領域Ｒが形成された一面に４つの第１ゲートパッドＰ１と、１つの第２ゲートパッドＰ２が形成されている。本実施形態における第２ゲートパッドＰ２は、半導体基板１９、ひいては有効領域Ｒの中心に形成されている。一方、第１ゲートパッドＰ１は、有効領域Ｒの対角線上であって、第２ゲートパッドＰ２を挟むように４つ形成されている。

第１ゲートパッドＰ１および第２ゲートパッドＰ２からは、各ゲートパッドＰ１，Ｐ２と電気的に接続されたゲート電極１１が、有効領域Ｒが形成された一面に沿って延びて形成されている。上記した第２ゲート電極Ｇ２は第２ゲートパッドＰ２から延びて形成されている。第２ゲート電極Ｇ２は、有効領域Ｒと中心を同じくし、有効領域Ｒと相似な矩形の領域に電圧を印加できるように網羅的に形成されている。第２ゲート電極Ｇ２が形成された領域は、第２ゲート電極Ｇ２への電圧の印加によってドレイン電流あるいはソース電流を生じる領域であり、以降、第２領域Ｒ２と称する。

また、上記した第１ゲート電極Ｇ１は第１ゲートパッドＰ１から延びて形成されている。第１ゲート電極Ｇ１は、有効領域Ｒのうち第２領域Ｒ２を除いた領域に電圧を印加できるように網羅的に形成されている。第１ゲート電極Ｇ１が形成された領域は、第１ゲート電極Ｇ１への電圧の印加によってドレイン電流あるいはソース電流を生じる領域であり、以降、第１領域Ｒ１と称する。

図２に示すように、第２領域Ｒ２は中心を有効領域Ｒと同じくしつつ、有効領域Ｒと相似形を成す矩形状であり、第１領域Ｒ１は第２領域Ｒ２を取り囲むようにされた領域である。有効領域Ｒは第１領域Ｒ１および第２領域Ｒ２の２領域によって構成されている。

制御部２０は、図１に示すように、ゲート電極１１に電圧を印加するドライバ２１と、ドライバ２１による電圧の印加タイミングを決定および制御するタイミングジェネレータ２２（以下、ＴＧ２２と示す）と、を有している。

ドライバ２１は、第１ゲート電極Ｇ１に電圧を供給する第１ドライバ２１ａと、第２ゲート電極Ｇ２に電圧を供給する第２ドライバ２１ｂと、を有している。第１ドライバ２１ａの出力端子はスイッチング素子１０における第１ゲートパッドＰ１に電気的に接続されており、第１ゲートパッドＰ１に供給された電圧Ｖｇ１は第１ゲート電極Ｇ１にも印加されて第１領域Ｒ１のオンオフが制御される。同様に、第２ドライバ２１ｂの出力端子はスイッチング素子１０における第２ゲートパッドＰ２に電気的に接続されており、第２ゲートパッドＰ２に供給された電圧Ｖｇ２は第２ゲート電極Ｇ２にも印加されて第２領域Ｒ２のオンオフが制御される。なお、第１ドライバ２１ａおよび第２ドライバ２１ｂは、同一のドライバを採用しても良いし、互いに異なるドライバを採用しても良い。例えば、Ｖｇ１とＶｇ２の印加タイミングをずらしてスイッチング素子１０をオンする場合、後にオンする側のドライバ２１は、先にオンする側のドライバ２１よりもドライブ能力を抑制できることがある。このような場合には、後にオンする側のドライバ２１を低ドライブ能力のものを採用することで、回路規模やコストの低減が実現できる。

ＴＧ２２は、図３に示すように、外部から入力されるデューティ比に関する情報に基づいて所定のデューティ比を有する周期的な制御信号ＣＴＬを生成する主生成部２２１と、主生成部２２１が出力する制御信号ＣＴＬよりも所定の時間だけ遅相した制御信号ＴＭを生成する副生成部２２２と、を有している。さらに、ＴＧ２２は、ＡＮＤゲート２２３とＯＲゲート２２４とを有している。ＡＮＤゲート２２３、ＯＲゲート２２４ともに、２つの入力端子には、それぞれ制御信号ＣＴＬおよびＴＭが入力されている。ＡＮＤゲート２２３の出力信号は第２ドライバ２１ｂに入力されており、出力信号がＨｉｇｈ（以下、単にＨと示す）のときに第２ドライバ２１ｂからＶｇ２が出力され、Ｌｏｗ（以下、単にＬと示す）のときにＶｇ２の印加が停止される。同様に、ＯＲゲート２２４の出力信号は第１ドライバ２１ａに入力されており、出力信号がＨのときに第１ドライバ２１ａからＶｇ１が出力され、ＬのときにＶｇ１の印加が停止される。

次に、図４を参照して、本実施形態における半導体装置１００の動作について説明する。

図４に示すように、主生成部２２１から出力される制御信号ＣＴＬは、所定のデューティ比でＨとＬを繰り返す周期的な信号である。副生成部２２２は、制御信号ＣＴＬに対して予め決められた時間だけ遅相した制御信号ＴＭを出力している。すなわち、図４に示すように、制御信号ＣＴＬは、時刻ｔ１でＬからＨに遷移し、時刻ｔ３でＨからＬに遷移し、時刻ｔ５で再びＬからＨに遷移する。以降同様に周期的にＨとＬを繰り返す。制御信号ＴＭは、時刻ｔ２でＬからＨに遷移し、時刻ｔ４でＨからＬに遷移し、時刻ｔ６で再びＬからＨに遷移する。以降同様に周期的にＨとＬを繰り返す。時刻ｔ１とｔ２との間、時刻ｔ３とｔ４との間、時刻ｔ５とｔ６との時間間隔は、予め決められた所定の時間であり、本実施形態では一定値となっている。

第１電極Ｇ１に印加される電圧Ｖｇ１は、制御信号ＣＴＬとＴＭの論理和であるから、時刻ｔ１においてＬからＨに遷移し、時刻ｔ４においてＨからＬに遷移する。そして、時刻ｔ５において再びＬからＨに遷移する。一方、第２電極Ｇ２に印加される電圧Ｖｇ２は、制御信号ＣＴＬとＴＭの論理積であるから、時刻ｔ２においてＬからＨに遷移し、時刻ｔ３においてＨからＬに遷移する。そして、時刻ｔ６において再びＬからＨに遷移する。

このように、本実施形態では、第２ゲート電極Ｇ２への電圧の印加が、第１ゲート電極Ｇ１への電圧の印加よりも、予め決められた所定時間だけ遅れるようになっている。且つ、第２ゲート電極Ｇ２への電圧の印加の停止は、第１ゲート電極Ｇ１への電圧の印加の停止よりも、予め決められた所定時間だけ早まるようになっている。つまり、スイッチング素子１０のうち、第１領域Ｒ１に属するＭＯＳＦＥＴセルは第２領域Ｒ２に属するセルよりも早くオンする。そして、第２領域Ｒ２に属するセルのオン状態の継続時間は、第１領域Ｒ１に属するセルのオン状態の継続時間よりも短くなっている。

以上説明したように、本実施形態における半導体装置１００では、有効領域Ｒにおける周辺領域に相当する第１領域Ｒ１から、有効領域Ｒにおける中央領域に相当する第２領域Ｒ２に向かって、対応するゲート電極１１に電圧が印加されて順にオンするようになっている。

次に、図４および図５を参照して、本実施形態における半導体装置１００を採用することによる作用効果を説明する。

上記したように、第１領域Ｒ１と第２領域Ｒ２とで、ＭＯＳＦＥＴセルがオンするタイミングが異なる。このため、図４に示すように、第１領域Ｒ１と第２領域Ｒ２とで、スイッチング損失に起因する発熱の開始時刻にもずれが生じる。これにより、有効領域Ｒのすべてのセルが同時にオンする場合に較べて、スイッチング素子１０の温度の上昇速度を低下させることができる。よって、従来に較べて小さい冷却能力であっても、スイッチング素子１０が耐熱温度に到達する前に、冷却を行うことができる。

ところで、有効領域Ｒに属するすべてのセルが同時にオンする従来の構成では、有効領域Ｒの全体が同時に昇温を開始するので、スイッチング素子の中央付近で生じた熱は、半導体基板において、ゲート電極１１が形成されていない裏面側から放熱するしかなく、スイッチング素子の中央付近で高温になる虞があった。また、スイッチング素子における周辺領域で生じた熱は、同時に熱を生じている中央付近に対して熱量を輸送するので、スイッチング素子の中央付近の昇温を加速してしまう。

これに対して、本実施形態では、先にオンする第１領域Ｒ１が、後にオンする第２領域Ｒ２よりも半導体基板１９において外側に位置している。第１領域Ｒ１は、スイッチング素子１０を含む半導体基板１９の側面の近傍に位置することになる。スイッチング素子１０の側面は、放熱に寄与する面積が広く放熱効率が良いので、第１領域Ｒ１に属するセルが発熱することによる温度上昇を抑制することができる。このようにして第１領域Ｒ１の昇温速度を抑制しつつ、追って第２領域Ｒ２に属するセルがオンされるので、すべてのセルが同時にオンされる場合に較べて、第２領域Ｒ２と第１領域Ｒ１における温度勾配を大きくでき、第２領域Ｒ２における熱を、半導体基板１９全体に放熱することができる。

さらに、第２領域Ｒ２に属するセルのオン状態の継続時間は、第１領域Ｒ１に属するセルのオン状態の継続時間よりも短くなっている。すなわち、スイッチング素子１０のターンオフ時において、中央領域に相当する第２領域Ｒ２が先にオフ状態となる。このため、周辺領域に相当する第１領域Ｒ１は、第２領域Ｒ２からの熱量の供給を受けることなくオフ状態になる。したがって、スイッチング素子１０を効率よく冷却することができる。

（変形例１）
なお、スイッチング素子１０において、第１領域Ｒ１と第２領域Ｒ２、および、第１ゲートパッドＰ１と第２ゲートパッドＰ２の形成位置を適切に設定すると、より効果的である。

図６に示すように、第２ゲートパッドＰ２は、有効領域Ｒの中心Ｏ上に配置されている。有効領域Ｒの頂点をＢとし、第２領域Ｒ２の頂点をＡとする。有効領域Ｒは矩形であり、第２領域Ｒ２は、有効領域Ｒに相似形であるので、点Ｏ，Ａ，Ｂは有効領域Ｒの対角線上に位置している。第１ゲートパッドＰ１は、中心Ｏから延びる対角線ＯＢ上に位置しており、線分ＡＢの中点に配置されている。また、第２領域Ｒ２は、頂点Ａが、線分ＯＢを、Ｄ_２：Ｄ_１に内分する点となるように形成されている。なお、図６においては、ゲート電極１１の図示を省略している。また、各ゲートパッドＰ１，Ｐ２に電圧が印加された際、ゲートパッドを中心として、等方的に伝熱していくものと仮定する。

ここで、第２ゲートパッドＰ２には、第１ゲートパッドＰ１よりも時間τ_１だけ遅れてＶｇ２が印加されるとする。すなわち、図３において、時刻ｔ１と時刻ｔ２の間がτ_１である場合を仮定する。また、本実施形態におけるスイッチング素子１０を構成する半導体基板１９において、中心Ｏに生じた熱が点Ａに到達するまでに時間をτ_２とする。τ_２は、半導体基板１９の構成材料によって変化し得る。

このように仮定するとき、Ｄ_２とＤ_１の関係について、Ｄ_２：Ｄ_１＝τ_２：２（τ_１＋τ_２）の関係を満たすことが好ましい。この関係を満たすとき、第１ゲートパッドＰ１に電圧Ｖｇ１が印加されてからτ_１＋τ_２経過後において、有効領域Ｒの全域が発熱した状態となる。換言すれば、電圧Ｖｇ１が印加されてからτ_１＋τ_２経過後にスイッチング素子１０全体がオン状態となる。単位時間あたり、１セルあたりの発熱量をＷと置くと、スイッチング素子１０がフルオンになるまでの発熱量は、第１領域Ｒ１においてＷ（τ_１＋τ_２）であり、第２領域Ｒ２においてＷτ_２である。すなわち、総発熱量は、Ｗ（τ_１＋２τ_２）となる。

これに対して、ゲートパッドがＰ２のみであり、ゲートパッドＰ２のみで有効領域Ｒの全域をオンする場合には、フルオンするために２τ_１＋３τ_２だけ時間がかかるため、総発熱量は、Ｗ（２τ_１＋３τ_２）となる。これは、変形例１の形態に較べて、発熱量が大きくなることを示している。

このように、変形例１の関係を満たすスイッチング素子１０を採用すれば、有効領域Ｒを同時にオンした場合に較べて、スイッチング素子１０総発熱量を小さくすることができる。

（第２実施形態）
第１実施形態およびその変形例１では、第２領域Ｒ２が第１領域Ｒ１に対して、予め決められた所定の時間だけ遅れてオンする形態について説明したが、各領域Ｒ１，Ｒ２におけるドレイン電流あるいはソース電流に基づいて、第２領域Ｒ２のオンタイミングを決定するようにしても良い。以下、ドレイン電流あるいはソース電流を、単に出力電流と云う。

具体的には、本実施形態における半導体装置２００は、図７に示すように、スイッチング素子１０および制御部２０に加えて、第１領域Ｒ１における出力電流を検出する第１電流検出部３１と、第２領域Ｒ２における出力電流を検出する第２電流検出部３２と、検出された電流値を一時的に記憶するメモリ３３と、を備えている。なお、第１電流検出部３１および第２電流検出部３２は、特許請求の範囲における電流検出部に相当する。

第１電流検出部３１および第２電流検出部３２は、一般的に知られた電流検出装置を採用することができる。例えば、抵抗値が既知であるシャント抵抗器を用いて、ドレイン端子あるいはソース端子における電圧を、該抵抗値に基づいて電流値に変換する構成を採用することができる。検出された電流値はメモリ３３に記録されるとともに、ＴＧ２２に入力されている。

メモリ３３は、電流検出部３１，３２により検出されたスイッチング素子１０の出力電流を一時的に記録する記憶装置であり、揮発性あるいは不揮発性のメモリを採用することができる。

ＴＧ２２は、電流検出部３１，３２により検出された出力電流に基づいて、第２領域Ｒ２における、第１領域Ｒ１に対するオンタイミングのずれ量を決定する。以下、図８を参照して具体的に説明する。

ＴＧ２２における副生成部２２２は、制御信号ＴＭの立ち上がりタイミング（図８における時刻ｔ８）を、第１領域Ｒ１の出力電流に基づいて決定する。具体的には、第１領域Ｒ１の出力電流の上昇に際して、上昇前に最小値が記録された時刻と、上昇後に最大値が記録された時刻との間の時間を、第２領域Ｒ２における第１領域Ｒ１に対するオンタイミングのずれ量として採用する。すなわち、図８において制御信号ＣＴＬの立ち上がり時刻ｔ７から時刻ｔ８に至る時間は、第１領域Ｒ１の出力電流における上昇前に最小値が記録された時刻と、上昇後に最大値が記録された時刻との間の時間に相当している。

また、副生成部２２２は、制御信号ＴＭの立ち下がりタイミング（図８における時刻ｔ１０）を、第２領域Ｒ２の出力電流に基づいて決定する。具体的には、第２領域Ｒ２の出力電流の下降に際して、下降前に最大値が記録された時刻と、下降後に最小値が記録された時刻との間の時間を、第１領域Ｒ１における第２領域Ｒ２に対するオフタイミングのずれ量として採用する。すなわち、図８において制御信号ＣＴＬの立ち下がり時刻ｔ９から時刻ｔ１０に至る時間は、第２領域Ｒ２の出力電流における下降前に最大値が記録された時刻と、下降後に最小値が記録された時刻との間の時間に相当している。

なお、制御信号ＴＭの生成に用いられる出力電流の電流値は、メモリ３３に記録された過去の電流値を用いる必要がある。例えば、電流値時刻ｔ８における制御信号ＴＭの立ち上がりタイミングは、１周期前に記録された第１領域Ｒ１における電流値をメモリ３３から読み出して用いる。同様に、電流値時刻ｔ１０における制御信号ＴＭの立ち下がりタイミングは、１周期前に記録された第２領域Ｒ２における電流値をメモリ３３から読み出して用いる。なお、利用する過去の電流値は、１周期前のものに限定されるものではない。数周期前のものを利用しても良いし、過去数周期の電流の平均値を利用しても良い。

以上のように構成することにより、本実施形態における半導体装置２００は、各領域Ｒ１，Ｒ２のオンタイミングを、スイッチング素子１０に流れる出力電流に基づいてアクティブに変更することができる。このため、第１実施形態の態様に較べて、より正確な放熱動作を行うことができる。

（第３実施形態）
第２実施形態では、スイッチング素子１０の出力電流に基づいて、ＴＧ２２における副生成部２２２が制御信号ＴＭの立ち上がりおよび立ち下がりをアクティブに制御する例を示した。これに対して、本実施形態では、副生成部２２２を設けることなく、スイッチング素子１０の出力電流に基づいて、各領域Ｒ１，Ｒ２のオンタイミングあるいはオフタイミングをアクティブに制御する例を示す。

具体的には、本実施形態における半導体装置３００は、図９に示すように、第２実施形態と同様、スイッチング素子１０および制御部２０に加えて、第１領域Ｒ１における出力電流を検出する第１電流検出部３１と、第２領域Ｒ２における出力電流を検出する第２電流検出部３２と、を備えている。なお、本実施形態における制御部２０は、１つのドライバ２１が第１ゲート電極Ｇ１、第２ゲート電極Ｇ２の双方に電圧を供給するようになっている。よって、図示しないが、本実施形態のＴＧ２２は、主生成部２２１を有していれば事足り、第１実施形態および第２実施形態において必要であった副生成部２２２は必ずしも必要でない。

さらに、この半導体装置３００はスルーレート制御部４０を備えている。スルーレート制御部４０は、図９に示すように、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２と、制御部２０との間に介在して設けられている。スルーレート制御部４０は、互いに抵抗値の異なる抵抗器４１，４２，４３を有している。抵抗値は抵抗器４１，４２，４３の順に大きくなっていくように設定されている。

ドライバ２１の出力は抵抗器４１を介して第１ゲート電極Ｇ１に入力されている。また、ドライバ２１の出力は、抵抗器４２または抵抗器４３を介して第２ゲート電極Ｇ２に入力されている。図９に示すように、抵抗器４２および４３は、ドライバ２１と第２ゲート電極Ｇ２との間で並列に接続されている。そして、スイッチ４４およびスイッチ４５の開閉によって、抵抗器４２，４３のいずれか、あるいは両方がドライバ２１と第２ゲート電極Ｇ２とを仲介するように構成されている。

スルーレート制御部４０は、スイッチ制御回路４６を有しており、このスイッチ制御回路４６がスイッチ４４，４５の開閉を制御している。スイッチ制御回路４６は、電流検出部３１，３２により検出された出力電流に基づいて、第２ゲート電極Ｇ２に接続される抵抗器を決定する。第２ゲート電極Ｇ２に印加される電圧Ｖｇ２は、第２ゲート電極Ｇ２に接続される抵抗器の抵抗値によってそのスルーレートが変化するので、第２領域Ｒ２のオンタイミングの、第１領域Ｒ１のオンタイミングに対する遅延時間を制御することができる。

なお、本実施形態における第１ゲート電極Ｇ１とドライバ２１とは抵抗器４１のみを介して接続されているので、電圧Ｖｇ１のスルーレートを制御することができない。したがって、第１領域Ｒ１のオンタイミングあるいはオフタイミングは、ＴＧ２２により生成される制御信号ＣＴＬにより一意に決まる。

また、第２領域Ｒ２のターンオン時において第２ゲート電極Ｇ２に接続される抵抗器の決定は、第２実施形態と同様に、第１領域Ｒ１の出力電流の上昇に際して、上昇前に最小値が記録された時刻と、上昇後に最大値が記録された時刻との間の時間に基づいて行われる。

半導体装置３００の動作について、図１０を参照して具体的に説明する。図１０においては、第１領域Ｒ１および第２領域Ｒ２の電流の挙動を、それぞれの領域のオンオフとして簡単化して図示しているが、実際の電流は、第２実施形態と同様にアナログ的な挙動を示す。また、Ｖｇ２の波形に加えて図示している一点鎖線は、対応するセルがオンするための閾値電圧を示している。

図１０に示すように、時刻ｔ１１においてＴＧ２２が制御回路ＣＴＬをＬからＨに遷移させるとする。ドライバ２１は抵抗器４１を介して電圧Ｖｇ１を第１ゲート電極Ｇ１に印加する。これにより、図１０に示すように、第１領域Ｒ１に所属するセルがオン状態となる。

同時に、時刻ｔ１１において、ドライバ２１は抵抗器４２あるいは抵抗器４３を介して電圧Ｖｇ２を第２ゲート電極Ｇ２に印加する。抵抗器４２および抵抗器４３は、いずれも抵抗器４１よりも高抵抗であるから、Ｖｇ２のスルーレートは小さくなる。よって、第２領域Ｒ２に所属するセルにおいて、スイッチング素子１０がオンするための閾値電圧に到達するまでの時間が、第１領域Ｒ１に対して長くなる。すなわち、図１０に示すように、時刻ｔ１１よりも遅れた時刻ｔ１２において、第２領域Ｒ２に所属するセルがオン状態となる。

このように、第２ゲート電極Ｇ２に接続される抵抗器を適宜選択することにより、第２領域Ｒ２を第１領域Ｒ１に対して遅くオン状態にすることができる。なお、抵抗器４２および抵抗器４３のいずれの抵抗器が選択されるかは、第１領域Ｒ１における出力電流の上昇前に最小値が記録された時刻と、上昇後に最大値が記録された時刻との間の時間に基づいて決定される。例えば、出力電流の上昇率が比較的大きい場合には、抵抗値の低い抵抗器４２を接続し、出力電流の上昇率が比較的小さい場合には、抵抗値の大きい抵抗器４３を接続する。

これにより、本実施形態における半導体装置３００は、各領域Ｒ１，Ｒ２のオンタイミングを、スイッチング素子１０に流れる出力電流に基づいてアクティブに変更することができる。このため、第１実施形態の態様に較べて、より正確な放熱動作を行うことができる。

また、第２実施形態では、ＴＧ２２が副生成部２２２を有していたが、本実施形態では副生成部２２２を用いる必要がないので、ＴＧ２２の構成を簡素化することができる。

（変形例２）
上記した第３実施形態における半導体装置３００は、第１ゲート電極Ｇ１とドライバ２１とが抵抗器４１のみを介して接続されているので、電圧Ｖｇ１のスルーレートを制御することができない構成であった。これに対して、本変形例では、Ｖｇ１のスルーレートも可変にする例について、図１１および図１２を参照して説明する。なお、スルーレート制御部５０を除く部分は、第３実施形態と同様の構成であるため、詳しい説明を省略する。

本変形例における半導体装置４００はスルーレート制御部５０を備えている。スルーレート制御部５０は、図１１に示すように、第１ゲート電極Ｇ１および第２ゲート電極Ｇ２と、制御部２０との間に介在して設けられている。

このスルーレート制御部５０は、第３実施形態と同様に、互いに抵抗値の異なる抵抗器４１，４２，４３、スイッチ４４，４５、および、スイッチ制御回路４６を有している。これらの構成は第３実施形態と同様であるから、第３実施形態と同一の符号として図示している。加えて、このスルーレート制御部５０は、ドライバ２１から第１ゲート電極Ｇ１に向かう方向に順方向となるようにダイオード４７を有し、ドライバ２１から第２ゲート電極Ｇ２に向かう方向に順方向となるようにダイオード４８を有している。すなわち、抵抗器４１，４２，４３によるＶｇ１およびＶｇ２のスルーレートの変動は、スイッチング素子１０のターンオンのときのみ有効になるように構成されている。

そして、本変形例におけるスルーレート制御部５０は、図１１に示すように、互いに抵抗値の異なる抵抗器５１，５２，５３を有している。抵抗値は抵抗器５１，５２，５３の順に大きくなっていくように設定されている。

ドライバ２１の出力は、抵抗器５２または抵抗器５３を介して第１ゲート電極Ｇ１に入力されている。また、ドライバ２１の出力は抵抗器５１を介して第２ゲート電極Ｇ２に入力されている。図１１に示すように、抵抗器５２および５３は、ドライバ２１と第１ゲート電極Ｇ１との間で並列に接続されている。そして、スイッチ５４およびスイッチ５５の開閉によって、抵抗器５２，５３のいずれか、あるいは両方がドライバ２１と第１ゲート電極Ｇ１とを仲介するように構成されている。

加えて、このスルーレート制御部５０は、第１ゲート電極Ｇ１からドライバ２１に向かう方向に順方向となるようにダイオード５７を有し、第２ゲート電極Ｇ２からドライバ２１に向かう方向に順方向となるようにダイオード５８を有している。すなわち、抵抗器５１，５２，５３によるＶｇ１およびＶｇ２のスルーレートの変動は、スイッチング素子１０のターンオフのときのみ有効になるように構成されている。

スルーレート制御部５０は、スイッチ制御回路５６を有しており、このスイッチ制御回路５６がスイッチ５４，５５の開閉を制御している。スイッチ制御回路５６は、電流検出部３１，３２により検出された出力電流に基づいて、第１ゲート電極Ｇ１に接続される抵抗器を決定する。第１ゲート電極Ｇ１に印加される電圧Ｖｇ１は、第１ゲート電極Ｇ１に接続される抵抗器の抵抗値によってそのスルーレートが変化するので、第１領域Ｒ１のオフタイミングの、第２領域Ｒ２のオンタイミングに対する遅延時間を制御することができる。

第３実施形態と同様に、第２領域Ｒ２のターンオン時において第２ゲート電極Ｇ２に接続される抵抗器の決定は、第２実施形態と同様に、第１領域Ｒ１の出力電流の上昇に際して、上昇前に最小値が記録された時刻と、上昇後に最大値が記録された時刻との間の時間に基づいて行われる。また、第１領域Ｒ１のターンオフ時において第１ゲート電極Ｇ１に接続される抵抗器の決定は、第２領域Ｒ２の出力電流の下降に際して、下降前に最大値が記録された時刻と、下降後に最小値が記録された時刻との間の時間に基づいて行われる。

半導体装置４００の動作について、図１２を参照して具体的に説明する。図１２においては、第１領域Ｒ１および第２領域Ｒ２の電流の挙動を、それぞれの領域のオンオフとして簡単化して図示しているが、実際の電流は、第２実施形態と同様にアナログ的な挙動を示す。また、Ｖｇ１およびＶｇ２の波形に加えて図示している一点鎖線は、対応するセルがオンするための閾値電圧を示している。

図１２に示すように、時刻ｔ１３においてＴＧ２２が制御回路ＣＴＬをＬからＨに遷移させるとする。これはターンオン動作であり、ゲート電極１１へ印加される電圧Ｖｇ１，Ｖｇ２のスルーレートは、抵抗器４１，４２，４３に依存し、抵抗器５１，５２，５３には依存しない。ドライバ２１は抵抗器４１を介して電圧Ｖｇ１を第１ゲート電極Ｇ１に印加する。これにより、図１２に示すように、第１領域Ｒ１に所属するセルがオン状態となる。

同時に、時刻ｔ１３において、ドライバ２１は抵抗器４２あるいは抵抗器４３を介して電圧Ｖｇ２を第２ゲート電極Ｇ２に印加する。抵抗器４２および抵抗器４３は、いずれも抵抗器４１よりも高抵抗であるから、Ｖｇ２のスルーレートは小さくなる。よって、第２領域Ｒ２に所属するセルにおいて、スイッチング素子１０がオンするための閾値電圧に到達するまでの時間が、第１領域Ｒ１に対して長くなる。すなわち、図１２に示すように、時刻ｔ１３よりも遅れた時刻ｔ１４において、第２領域Ｒ２に所属するセルがオン状態となる。

さらに、図１２に示すように、時刻ｔ１５においてＴＧ２２が制御回路ＣＴＬをＨからＬに遷移させるとする。これはターンオフ動作であり、ゲート電極１１へ印加される電圧Ｖｇ１，Ｖｇ２のスルーレートは、抵抗器５１，５２，５３に依存し、抵抗器４１，４２，４３には依存しない。ドライバ２１は抵抗器４１を介して第２ゲート電極Ｇ２から電荷を引き抜く。これにより、図１２に示すように、第２領域Ｒ２に所属するセルがオフ状態となる。

同時に、時刻ｔ１５において、ドライバ２１は抵抗器５２あるいは抵抗器５３を介して第１ゲート電極Ｇ１から電荷を引き抜く。抵抗器５２および抵抗器５３は、いずれも抵抗器５１よりも高抵抗であるから、Ｖｇ１のスルーレートは小さくなる。よって、第１領域Ｒ１に所属するセルにおいて、スイッチング素子１０がオフするための閾値電圧に到達するまでの時間が、第２領域Ｒ２に対して長くなる。すなわち、図１２に示すように、時刻ｔ１５よりも遅れた時刻ｔ１６において、第１領域Ｒ１に所属するセルがオフ状態となる。

このように、スイッチング素子１０のターンオン時においては、第２ゲート電極Ｇ２に接続される抵抗器を適宜選択することにより、第２領域Ｒ２を第１領域Ｒ１に対して遅くオン状態にすることができる。また、スイッチング素子１０のターンオフ時においては、第１ゲート電極Ｇ１に接続される抵抗器を適宜選択することにより、第１領域Ｒ１を第２領域Ｒ２に対して遅くオフ状態にすることができる。

なお、ターンオン時において、抵抗器４２および抵抗器４３のいずれの抵抗器が選択されるかは、第１領域Ｒ１における出力電流の上昇前に最小値が記録された時刻と、上昇後に最大値が記録された時刻との間の時間に基づいて決定される。例えば、出力電流の上昇率が比較的大きい場合には、抵抗値の低い抵抗器４２を接続し、出力電流の上昇率が比較的小さい場合には、抵抗値の大きい抵抗器４３を接続する。

また、ターンオフ時において、抵抗器５２および抵抗器５３のいずれの抵抗器が選択されるかは、第２領域Ｒ２における出力電流の下降前に最大値が記録された時刻と、下降後に最小値が記録された時刻との間の時間に基づいて決定される。例えば、出力電流の下降率が比較的大きい場合には、抵抗値の低い抵抗器５２を接続し、出力電流の下降率が比較的小さい場合には、抵抗値の大きい抵抗器５３を接続する。

これにより、本実施形態における半導体装置４００は、各領域Ｒ１，Ｒ２のオンタイミングを、スイッチング素子１０に流れる出力電流に基づいてアクティブに変更することができる。かつ、第１実施形態および第２実施形態と同様に、第２領域Ｒ２のオン状態の継続時間を第１領域Ｒ１よりも短くできるので、周辺領域に相当する第１領域Ｒ１は、中央領域に相当する第２領域Ｒ２からの熱量の供給を受けることなくオフ状態になる。したがって、スイッチング素子１０を効率よく冷却することができる。

（第４実施形態）
上記した各実施形態および変形例では、有効領域Ｒが、周辺領域としての第１領域Ｒ１と、中央領域としての第２領域Ｒ２に２分される例について説明した。換言すれば、ゲート電極１１が、独立した第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とを有する例について説明した。しかしながら、独立して動作するゲート電極１１の数は３以上であっても良い。

本実施形態の半導体装置５００におけるスイッチング素子１２は、６つの独立したゲート電極１１を有している。具体的には、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６、第７ゲート電極Ｇ７、第８ゲート電極Ｇ８、を有している。

第３ゲート電極Ｇ３に電圧が印加されることによりオンになる領域は、図１３に示すように、矩形の有効領域Ｒのうち、４辺の中点を結んで形成される四角形の領域を除く領域Ｒ３である。第４ゲート電極Ｇ４に電圧が印加されることによりオンになる領域は、領域Ｒ３を除く矩形領域の４辺の中点を結んで形成される四角形の領域を除く領域Ｒ４である。以下、同様に、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６、第７ゲート電極Ｇ７に対応する領域Ｒ５〜Ｒ７は、自己相似的に有効領域Ｒの中央に向かって設定されている。第８ゲート電極Ｇ８に対応する領域Ｒ８は、有効領域Ｒから、領域Ｒ３〜Ｒ７を除いた矩形領域である。なお、図１３では、各ゲート電極Ｇ３〜Ｇ８、および各ゲート電極Ｇ３〜Ｇ８に対応するゲートパッドの図示は省略している。

制御部２０は、スイッチング素子１２のターンオンに際して、第３ゲート電極Ｇ３から第８ゲート電極Ｇ８に対して逐次ゲート電圧を印加して、領域Ｒ３から領域Ｒ８に向かって所属するセルを逐次オン状態にしていく。スイッチング素子１２のターンオフに際しては逆の操作が行われる。すなわち、第８ゲート電極Ｇ８から第３ゲート電極Ｇ３に対して逐次ゲート電圧の印加を停止して、領域Ｒ８から領域Ｒ３に向かって所属するセルを逐次オフ状態にしていく。

このような構成を採用することにより、有効領域Ｒの外縁に沿う周辺領域から有効領域Ｒの中央の中央領域に向かって、対応するゲート電極１１に電圧を印加して順にオンしていくことになるので、第１〜第３実施形態と同様に、スイッチング素子１２を効率よく冷却する効果を奏することができる。

さらに、本実施形態における領域Ｒ３は、図１３に示すように、４つの直角三角形を成す領域から構成されている。スイッチング素子１２のターンオンに際して、それぞれの三角形の長辺が、有効領域Ｒのうちオンしていない矩形領域に面するようになっているので、領域Ｒ３において生じた熱を、比較的大きな放熱面を以って、領域Ｒ４〜Ｒ８に対応する部分に放熱することができる。以下、領域Ｒ４〜Ｒ７も同様に、比較的大きな放熱面を以って、有効領域Ｒの中央の中央領域に向かって放熱することができる。

（第５実施形態）
上記した各実施形態および変形例のように、有効領域Ｒを複数の領域に分割して独立にオンまたはオフする構成として、図１４および図１５に示すように、有効領域Ｒをマトリクス状に分割して、各分割された単位領域Ｓのオンオフを制御部２０により制御する方法を採用することもできる。換言すれば、このスイッチング素子１３は、矩形の単位領域Ｓが複数集まって有効領域Ｒを形成している。図１４および図１５では、ゲート電極１１、およびゲート電極１１に対応するゲートパッドの図示は省略している。

第１〜第３実施形態のように、有効領域Ｒのうち矩形の第２領域Ｒ２と、第２領域Ｒ２を取り囲む第１領域Ｒ１とに分けてオンする場合には、図１４に示すように、単位領域Ｓのうち、第１領域Ｒ１に相当する部分を先にオンし、第２領域Ｒ２に相当する部分を後にオンする。なお、図１４には、スイッチング素子１３のターンオン時における単位領域Ｓのオン順を数字で示している。ターンオフ時は、その順番が逆となる。

また、第４実施形態のように、有効領域Ｒが自己相似的に６つの領域Ｒ３〜Ｒ８に分割されている形態では、図１５に示すように、各領域Ｒ３〜Ｒ８の形状にほぼ相当する単位領域Ｓを各々選択して、順次オンする。図１５には、スイッチング素子１３のターンオン時における単位領域Ｓのオン順を数字で示している。ターンオフ時は、その順番が逆となる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態では、スイッチング素子１０，１２，１３として、ＭＯＳＦＥＴを例に説明したが、ＩＧＢＴやＨＥＭＴについても本発明を適用することができる。

また、第１実施形態の説明にて参照した図２において、ゲート電極の引き回しを具体的に図示しているが、図２はあくまで実施の一例であって引き回しの仕方を限定するものではない。

また、上記した各実施形態では、出力電流が流れる有効領域Ｒが矩形の例を示したが、円形や、その他多角形を採用しても良い。例えば、第１実施形態における有効領域Ｒを円形とする場合、第２領域Ｒ２を、有効領域Ｒと中心を同じくする円形とし、第１領域Ｒ１を、第２領域Ｒ２を取り囲む環状の領域とすることで、本発明を実施することができる。

なお、上記した各実施形態では、制御部２０とスイッチング素子１０，１２，１３の接続の具体的な形態を説明していないが、制御部２０とゲートパッドとをボンディングワイヤで電気的に接続しても良いし、はんだボールＢを利用しても良い。はんだボール６０を利用する場合は、図１６に示すように、制御部２０を含む制御回路チップ２０ａと、スイッチング素子１０を含むスイッチング素子チップ１０ａとを別チップとして用意し、制御回路チップ２０ａを、はんだボール６０をバンプとして、ゲートパッドＰ１，Ｐ２に接続する。はんだボール６０を用いた実装では、ワイヤボンディングに較べて低インダクタンスを実現できるとともに、低ノイズを実現することができる。

１０…スイッチング素子，２０…制御部，２１…ドライバ，２２…タイミングジェネレータ，Ｇ１…第１ゲート電極，Ｇ２…第２ゲート電極，Ｐ１…第１ゲートパッド，Ｐ２…第２ゲートパッド，Ｒ…有効領域，Ｒ１…第１領域（周辺領域），Ｒ２…第２領域（中央領域）

Claims (13)

1. 半導体基板（１９）の表層に互いに独立した複数のゲート電極（１１）を有するスイッチング素子（１０，１２，１３）と、前記ゲート電極に所定の電圧を印加して前記スイッチング素子のオンオフを制御する制御部と、を備え、
   前記スイッチング素子が、前記ゲート電極が形成された一面において、前記ゲート電極への電圧の印加により通電に寄与する有効領域（Ｒ）を有する半導体装置であって、
   前記有効領域を正面視するとき、前記スイッチング素子のターンオンに際して、前記制御部は、前記有効領域の外縁に沿う周辺領域から前記有効領域の中央の中央領域に向かって、対応する前記ゲート電極に電圧を印加して順にオンしていくことを特徴とする半導体装置。
2. 前記有効領域を正面視するとき、前記スイッチング素子のターンオフに際して、前記制御部は、前記中央領域から前記周辺領域に向かって、対応する前記ゲート電極への電圧の印加を停止して順にオフしていくことを特徴とする請求項１に記載の半導体装置。
3. 前記周辺領域から前記中央領域に向かうにつれて、オン状態の継続時間が短くされることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 複数の各ゲート電極に対応する前記有効領域に流れる電流の電流値を検出する電流検出部（３１，３２）を備え、
   前記制御部は、複数の各ゲート電極に対応する前記有効領域に流れる電流の電流値に基づいて、各ゲート電極への電圧の印加、あるいは、電圧の印加の停止を制御することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
5. 先に電圧が印加される前記ゲート電極を電極Ｇ_ｎとし、該電極Ｇ_ｎよりも後に電圧が印加される前記ゲート電極を電極Ｇ_ｎ＋１とするとき、
   電極Ｇ_ｎへ電圧が印加されてから電極Ｇ_ｎ＋１へ電圧が印加されるまでの時間は、電極Ｇ_ｎに対応する前記有効領域に流れる電流の電流値が上昇を開始してから最大値に到達するまでの時間に設定されることを特徴とする請求項４に記載の半導体装置。
6. 先に電圧の印加が停止される前記ゲート電極を電極Ｈ_ｎとし、該電極Ｈ_ｎよりも後に電圧の印加が停止される前記ゲート電極を電極Ｈ_ｎ＋１とするとき、
   電極Ｈ_ｎへの電圧の印加が停止されてから電極Ｈ_ｎ＋１への電圧の印加が停止されるまでの時間は、電極Ｈ_ｎに対応する前記有効領域に流れる電流の電流値が下降を開始してから最小値に到達するまでの時間に設定されることを特徴とする請求項４または請求項５に記載の半導体装置。
7. 複数の各ゲート電極に対応する前記有効領域に流れる電流の電流値を検出する電流検出部（３１，３２）と、
   前記制御部と前記ゲート電極との間に介在され、前記ゲート電極に印加される電圧のスルーレートを制御するスルーレート制御部（４０，５０）と、を備え、
   前記スルーレート制御部は、複数の各ゲート電極に対応する前記有効領域に流れる電流の電流値に基づいて、各ゲート電極への電圧の立ち上がり、あるいは、電圧の立ち下がりのスルーレートを制御することにより、対応する前記有効領域のオンオフのタイミングを制御することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
8. 先にオンする前記有効領域に対応する前記ゲート電極を電極Ｇ_ｎとし、該電極Ｇ_ｎよりも後にオンする前記有効領域に対応する前記ゲート電極を電極Ｇ_ｎ＋１とするとき、
   電極Ｇ_ｎ＋１における電圧のスルーレートは、電極Ｇ_ｎにおける電圧のスルーレートよりも小さくされることを特徴とする請求項７に記載の半導体装置。
9. 先にオフする前記有効領域に対応する前記ゲート電極を電極Ｈ_ｎとし、該電極Ｈ_ｎよりも後にオフする前記有効領域に対応する前記ゲート電極を電極Ｈ_ｎ＋１とするとき、
   電極Ｈ_ｎ＋１における電圧のスルーレートは、電極Ｈ_ｎにおける電圧のスルーレートよりも小さくされることを特徴とする請求項７または請求項８に記載の半導体装置。
10. 前記有効領域は矩形を成し、
    前記有効領域は、
    前記有効領域の外縁に沿って形成された、前記周辺領域としての第１領域（Ｒ１）と、
    前記有効領域と中心を同じくしつつ前記有効領域と相似形を成して前記第１領域に取り囲まれるように形成された、前記中央領域としての第２領域（Ｒ２）と、に２分割されることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
11. 前記スイッチング素子は、前記有効領域上において、前記第１領域に対応する前記ゲート電極に電圧を供給する第１ゲートパッド（Ｐ１）と、前記第２領域に対応する前記ゲート電極に電圧を供給する第２ゲートパッド（Ｐ２）と、を有し、
    前記第２ゲートパッドは、前記有効領域の中心に配置され、
    前記第１ゲートパッドは、前記有効領域の中心から延びる４つの各対角線上において、前記第１領域の外縁の頂点と、前記第２領域の外縁の頂点との中点に配置されることによって合計で４つ配置され、
    前記制御部は、前記第２ゲートパッドに、前記第１ゲートパッドよりもτ_１だけ遅れて電圧を印加するように構成され、
    前記有効領域の中心に生じた熱が、前記有効領域の対角線に沿って前記第２領域の頂点に到達するまでの時間をτ_２とするとき、
    前記第２領域の外縁の頂点は、前記有効領域の対角線のうち、前記有効領域の中心と前記第１領域の外縁の頂点を結ぶ線分をＤ_２：Ｄ_１に内分して、Ｄ_２：Ｄ_１＝τ_２：２（τ_１＋τ_２）の関係を満たすことを特徴とする請求項１０に記載の半導体装置。
12. 前記制御部は、前記スイッチング素子のターンオンに際して、
    前記有効領域のうち、オンしていない領域における４辺の中点を結んで形成される四角形の領域を除く領域に対応するゲート電極に電圧を印加する操作を順次繰り返して、前記周辺領域から前記中央領域に向かって、前記スイッチング素子をオンしていくことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
13. 前記制御部は、前記スイッチング素子のターンオフに際して、ターンオンとは逆の順で対応するゲート電極への電圧の印加を停止する操作を順次繰り返して、前記スイッチング素子をオフしていくことを特徴とする請求項１２に記載の半導体装置。

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