JP2021012927A - 半導体装置 - Google Patents

Abstract

【課題】チップ構造の変更や損失増加あるいは耐圧低下をまねくことなく、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供する。【解決手段】半導体装置１は、半導体基板２の主面２１側に、複数のトランジスタセルＴが並設されるセル領域３と、ゲート配線部４を介してトランジスタセルＴのゲート電極１０にゲート電位を付与するゲートパッド部ＧＰとを備える。セル領域３は、熱抵抗の最小領域を含む第１領域３Ａ、第１領域３Ａよりも熱抵抗が大きい第２領域３Ｂに、ゲート配線部４の第１ゲート配線４１、第２ゲート配線４２がそれぞれ配置され、ゲートパッド部ＧＰからのゲート制御信号Ｓにより、第２領域３Ｂに先んじて第１領域３Ａがターンオン動作を開始し、第２領域３Ｂに遅れて第１領域３Ａがターンオフ動作を開始する。【選択図】図１

Description

本発明は、スイッチング素子等に用いられる半導体装置に関する。

例えば、電力用スイッチング素子に用いられる半導体装置は、大電流を制御するために比較的大きなチップ面積を有する。この場合、発熱部となるトランジスタセルが形成されたセル領域において、チップ中央部と外周部との温度差が大きくなりやすく、温度分布が生じやすい。一方、半導体装置のチップサイズは、発熱領域の最高温度が耐熱温度を超えないように制限されるため、コスト増を抑制しつつ大電流化を進めるには、温度分布を均一にすることが求められる。

チップ面内に温度アンバランスが生じる要因として、チップ中央部と外周部との放熱性の違いがある。これに対して、特許文献１には、中心部分と周囲部分とでチップ構造、例えば、チャネル長、ゲート酸化膜厚、不純物濃度等を変更し、中心部分の発熱量を抑制してチップ内の温度分布を緩和する構成とした半導体装置が開示されている。具体的には、中心部分におけるチャネル長を周囲部分よりも長くするか又はゲート酸化膜を厚くすることで、オン電圧を印加したときの抵抗がより大きくなり、中心部分の通電電流が抑制されて、発熱量が抑制される。また、中心部分における不純物濃度を高くすることで、スイッチング動作のための閾値電圧が高くなり、通電電流が抑制されて、発熱量が抑制される。

特開２００８-１７１８９１号公報

特許文献１の構成を採用した場合には、チップ中央部と外周部とでチップ構造が異なるために、成膜工程やエッチング工程等を共通化することができず、製造工程が複雑化する。また、その際、チップ構造が均一となる通常構成を基準として、チップ中央部のオン抵抗がより大きくなるように構成すると、温度分布は改善されるものの、損失が増加する。あるいは、チップ中央部に対して外周部のオン抵抗がより小さくなるように構成することも可能であるが、オン抵抗とトレードオフの関係にある耐圧が低下する。

一方、スイッチング時には、スイッチング動作に伴う過渡電流が流れ、スイッチング損失が発生する。その際に、セル領域に温度分布が存在すると、スイッチング動作を規定する閾値電圧にばらつきが生じ、温度が高い領域ほど閾値電圧が低下して、ターンオン電流又はターンオフ電流が集中しやすくなる。特に、ゲート配線構造の工夫等により、高速スイッチング化した場合には、ターンオフ損失の割合が相対的に増加することから、ターンオフ損失が集中する領域で、温度が高くなりやすく、さらに温度分布を加速させるおそれがある。

本発明は、かかる課題に鑑みてなされたものであり、チップ構造を変更する必要がなく、また、オン抵抗の増減による損失増加あるいは耐圧低下をまねくことなく、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供しようとするものである。

本発明の一態様は、
半導体基板（２）の主面（２１）側に、複数のトランジスタセル（Ｔ）が並設されるセル領域（３）と、上記トランジスタセルのゲート電極（１０）に接続されるゲート配線部（４）と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部（ＧＰ）とを備える半導体装置（１）であって、
上記セル領域は、上記セル領域の熱抵抗分布に基づいて設定され、熱抵抗の最小領域を含む第１領域（３Ａ）と、上記第１領域よりも熱抵抗が大きい第２領域（３Ｂ）とを有し、
上記ゲート配線部は、上記第１領域に配置される第１ゲート配線（４１）と、上記第２領域に配置される第２ゲート配線（４２）とを有しており、
上記ゲートパッド部からのゲート制御信号（Ｓ）により、上記トランジスタセルのスイッチング時には、上記第２領域に先んじて上記第１領域がターンオン動作を開始し、上記第２領域に遅れて上記第１領域がターンオフ動作を開始する、半導体装置にある。

上記構成の半導体装置において、ゲートパッド部からゲート配線部を介してゲート制御信号が入力すると、熱抵抗の最小領域を含む第１領域において、これより熱抵抗が高い第２領域よりも先に、トランジスタセルがターンオン動作を開始する。また、第２領域に遅れて、トランジスタセルがターンオフ動作を開始する。したがって、ターンオン時及びターンオフ時には、第１領域にターンオン電流及びターンオフ電流が集中することで、スイッチング損失が集中して温度が上昇しやすくなり、第２領域における温度上昇が抑制される。これにより、熱抵抗の分布に対し、スイッチング損失の分布が逆の特性となるように、スイッチング電流が流れることで、温度分布が緩和される。

以上のごとく、上記態様によれば、チップ構造を変更する必要がなく、また、オン抵抗の増減による損失増加あるいは耐圧低下をまねくことなく、セル領域における温度分布を緩和し、高速スイッチングに対応可能な半導体装置を提供することができる。
なお、特許請求の範囲及び課題を解決する手段に記載した括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものであり、本発明の技術的範囲を限定するものではない。

実施形態１における、半導体装置の概略構成を示す平面図とそのＩ−Ｉ線断面図。 実施形態１における、半導体装置のセル領域に形成される半導体素子の構成例を示す図で、図１のII部拡大断面図及び半導体素子の回路記号図。 実施形態１における、半導体装置の冷却機構の構成例を示す概略断面図。 実施形態１における、セル領域の面内の温度分布と、そのＡ−Ａ断面における熱抵抗（温度）分布を示す図。 試験例１における、試験用の従来の半導体装置における基本的なスイッチング特性を示す動作波形図。 試験例１において、試験用の半導体装置における基本的なスイッチング特性を評価するためのダブルパルス試験回路図。 試験例１において、従来の半導体装置と実施形態１の半導体装置の損失と温度分布を比較して示す図。 試験例１において、従来の半導体装置のオン抵抗と電流密度分布を示す図。 試験例１において、従来の半導体装置のターンオン時の動作波形とスイッチング電流分布を示す図。 試験例１において、実施形態１の半導体装置のスイッチング動作波形を示す図。 実施形態２における、半導体装置の概略構成を示す平面図とゲート制御信号の波形図。 実施形態２における、半導体装置の概略構成を示す平面図と、スイッチング動作波形を示す図。 実施形態３における、半導体装置の概略構成を示す平面図と、スイッチング動作波形を示す図。 実施形態３における、半導体装置の概略構成を示す平面図と、スイッチング動作波形を示す図。 実施形態４における、半導体装置の概略構成を示す平面図と、スイッチング動作波形を示す図。 実施形態４の変形例における、半導体装置の概略構成を示す平面図と、スイッチング動作波形を示す図。 実施形態５における、半導体装置の概略構成を示す平面図。

（実施形態１）
半導体装置に係る実施形態について、図面を参照して説明する。
本形態の半導体装置は、例えば、大電流用のスイッチング素子として電力変換装置等に用いられるものであり、高速スイッチングに伴う温度分布を抑制可能に構成されている。
以下に、その概略を示す。
図１に示すように、半導体装置１は、半導体基板２の主面２１側に、複数のトランジスタセルＴが並設されるセル領域３と、ゲート配線部４と、ゲートパッド部ＧＰとを備えている。ゲート配線部４は、セル領域３の表面に形成されて、トランジスタセルＴのゲート電極１０に接続され（例えば、図２参照）、ゲートパッド部ＧＰは、ゲート配線部４を介してゲート電極１０にゲート電位を付与するように構成されている。

詳細を後述するように、セル領域３は、熱抵抗の最小領域を含む第１領域３Ａと、第１領域３Ａよりも熱抵抗が大きい第２領域３Ｂとを有しており、ゲート配線部４は、第１領域３Ａに配置される第１ゲート配線４１と、第２領域３Ｂに配置される第２ゲート配線４２とを有する。第１領域３Ａと第２領域３Ｂとは、セル領域３における熱抵抗分布に基づいて設定される（例えば、図１中に網掛領域として示す）。

このとき、セル領域３には、外部のドライブ回路４０から、ゲートパッド部ＧＰ及びゲート配線部４を介してゲート制御信号Ｓが入力されて、トランジスタセルＴのスイッチング動作が制御される。トランジスタセルＴのスイッチング時には、セル領域３において、第２領域３Ｂに先んじて第１領域３Ａがターンオン動作を開始し、第２領域３Ｂに遅れて第１領域３Ａがターンオフ動作を開始する。このような構成により、熱抵抗が最小となる第１領域３Ａに、スイッチング損失を集中させて、温度分布を緩和する効果が得られる。

好適には、第２領域３Ｂは、セル領域３の熱抵抗分布に基づく熱抵抗の最大領域を含む。そして、トランジスタセルＴのターンオン時には、第２領域３Ｂに先んじて、第１領域３Ａのゲート電極１０へゲート電位が付与され、トランジスタセルＴのターンオフ時には、第１領域３Ａに先んじて、第２領域３Ｂのゲート電極１０からゲート電位が引き抜かれる構成とする。これにより、熱抵抗が最大となる第２領域３Ｂでは、第１領域３Ａよりもターンオン動作が遅れる一方、ターンオフ動作が早まることで、スイッチング損失の集中が抑制され、温度分布を緩和する効果が高まる。

具体的には、ゲートパッド部ＧＰは、第１ゲート配線４１に接続される第１ゲートパッドＧＰ１と、第２ゲート配線４２に接続される第２ゲートパッドＧＰ２とを有する構成とすることができる。ドライブ回路４０から第１ゲートパッドＧＰ１を通る信号経路に、第１ゲート配線４１へ向かう方向を順方向とする第１整流素子Ｄ１が介設されると共に、第２ゲートパッドＧＰ２を通る信号経路に、上記第２ゲート配線へ向かう方向と逆の方向を順方向とする第２整流素子Ｄ２が介設される。

この構成により、ターンオン時には、第１領域３ＡのトランジスタセルＴを先にターンオンさせ、ターンオフ時には、第１領域３ＡのトランジスタセルＴを後からターンオフさせることが可能になる。このように、セル領域３の熱抵抗の分布に対して、スイッチング損失の分布が逆の特性となるように、スイッチング電流が流れることで、均一な温度分布が可能になる。

次に、半導体装置１の各部構成について具体的に説明する。
図１、図２において、半導体装置１は、概略矩形の半導体基板２を有し、その主面２１側に、セル領域３を有する半導体層が積層されている。本形態において、半導体層は、半導体基板２の外周形状に沿う概略矩形の領域を、トランジスタセルＴが形成されるセル領域３とし、セル領域３の外側を取り囲む矩形環状の領域を、例えば、ゲートパッド部ＧＰが配置される周辺領域３０としている。ゲートパッド部ＧＰには、ドライブ回路４０が接続されて、スイッチング動作を制御するためのゲート制御信号Ｓが入力されるようになっている。

半導体基板２の主面２１は、Ｙ方向における一方の面であり、主面２１と反対側の面は、放熱面２２として機能する。半導体装置１は、半導体基板２の放熱面２２が、後述する冷却機構５０（例えば、図３参照）上に載置されて、発熱領域であるセル領域３を冷却可能となっている。このとき、半導体装置１は、素子構造や冷却構造に応じた熱抵抗分布（例えば、図４参照）を有しており、本形態では、ゲート配線部４の配置やドライブ回路４０との接続構造の工夫等により、セル領域３の温度分布を緩和して、所定の耐熱温度を超えないようにしている。

セル領域３には、例えば、図２に例示するトレンチ構造のトランジスタセルＴが多数形成されている。これらトランジスタセルＴは、セル領域３の全体に均等に配置されて、電気的に並列に接続されており、ここでは、図１に模式的に示すように、ゲート電極のトレンチが、半導体基板２の矩形の縦横に沿う方向に直交する格子状の配置となっている。ゲートパッド部ＧＰは、セル領域３の一辺に沿って配置されており、この一辺と直交する一辺の方向を、Ｘ方向（例えば、図１中に示す上下方向）とし、セル領域３と直交する方向、すなわち半導体基板２の厚さ方向を、Ｙ方向（例えば、図１中に示す上下方向）として、以下説明する。

トランジスタセルＴを構成する半導体素子としては、例えば、ＭＯＳＦＥＴ（すなわち、金属酸化膜半導体電界効果トランジスタ）、ＩＧＢＴ（すなわち、絶縁ゲート型バイポーラトランジスタ)等のトランジスタが挙げられる。半導体基板２には、ＳｉＣ、ＧａＮ等の半導体を用いることができる。

図２に縦型のＭＯＳＦＥＴの構成例と回路図記号を示すように、ｎ型の半導体基板２の主面２１には、ｎ⁻型ドリフト層２００が設けられており、ｎ⁻型ドリフト層２００の表層部にｐ型ベース領域１１が設けられる。ｐ型ベース領域１１の表層部には、ｎ^＋型ソース領域１２が設けられる。これらｐ型ベース領域１１とｎ^＋型ソース領域１２を貫通して、ｎ⁻型ドリフト層２００に達するトレンチ１３が設けられ、その内表面とｎ^＋型ソース領域１２の表面の一部に、例えば、酸化シリコンからなるゲート酸化膜１４が設けられる。

トレンチ１３の内部には、例えば、ポリシリコンからなるゲート電極１０が埋設されており、ゲート電極１０を覆って、例えば、酸化シリコンからなる絶縁膜１５が設けられる。この絶縁膜１５と、ｐ型ベース領域１１及びｎ^＋型ソース領域１２の表面を覆って、ソース電極１６が設けられ、半導体基板２の放熱面２２側には、ドレイン電極１７が設けられる。ゲート電極１０、ソース電極１６及びドレイン電極１７は、それぞれゲート端子Ｇ、ソース端子Ｓ及びドレイン端子Ｄに接続されている。

上記構成のＭＯＳＦＥＴにおいて、ゲート端子Ｇは、図１におけるゲートパッド部ＧＰに対応して設けられ、ゲートパッド部ＧＰ及びゲート配線部４を介して、ゲート電極１０に接続される。ソース端子Ｓ及びドレイン端子Ｄは、図示しないソースパッド及びドレインパッドを介して、ソース電極１６及びドレイン電極１７に接続される。

そして外部のドライブ回路４０から出力されるゲート制御信号Ｓが、ゲートパッド部ＧＰ及びゲート配線部４を介して、ゲート電極１０へ入力されることによって、ソース端子Ｓとドレイン端子Ｄとの間の導通が制御される。すなわち、ゲート電極１０に所定のゲート電位が供給されることで、ＭＯＳＦＥＴがターンオンして、ソース電極１６とドレイン電極１７との間に、半導体基板２に対して縦方向（すなわち、図１におけるＹ方向）に電流が流れる。

ここで、半導体層のセル領域３には、図２の構成のＭＯＳＦＥＴを基本単位とする多数のトランジスタセルＴが並列に配設される。このとき、セル領域３に、ゲートパッド部ＧＰからゲート制御信号Ｓが入力することにより、トランジスタセルＴが順次ターンオン又はターンオフする。また、セル領域３は、スイッチングに伴い、トランジスタセルＴに電流が流れることで、発熱が生じる発熱領域となり、流れる電流量が多いほど、発熱により温度が上昇しやすくなる。
そこで、本形態においては、発熱量を調整するためにゲート配線部４の配置を熱抵抗分布に対応させ、ゲート制御信号Ｓの伝播を制御することで、スイッチング動作による発熱と温度上昇を制御する。

セル領域３には、予め測定された熱抵抗分布に基づいて、熱抵抗の最小領域を含む第１領域３Ａと、これより熱抵抗が大きい領域、好適には、熱抵抗の最大領域を含む第２領域３Ｂと、これら領域の間の第３領域３Ｃとが設定される。図４に一例を示すように、半導体装置１のセル領域３の面内における熱抵抗分布は、一般に、セル領域３の面中心Ｃに近い領域ほど、熱抵抗が大きくなり、外周縁部に近い領域ほど、熱抵抗が小さくなる山状の分布を示す。すなわち、この場合には、第１領域３Ａは、熱抵抗が最小となる外周縁部を含む外周部の領域であり、後述するゲート配線部４との組み合わせにより、スイッチング電流が集中する損失大領域となる。第２領域３Ｂは、熱抵抗が最大となる面中心Ｃを含む中央部の領域であり、スイッチング電流の集中が抑制される損失小領域となる。

なお、熱抵抗分布は、図３に一例を示す冷却機構５０を考慮し、所定の冷却温度とした冷却器との温度差に基づいて算出することができる。冷却機構５０は、半導体装置１が載置される放熱基板５と、放熱基板５を介して半導体装置１を冷却する冷却器としてのヒートシンク６を有する。放熱基板５は、例えば、絶縁用のセラミックス板５１の両面に銅板５２が接合された積層板であり、半田６１を用いて、半導体装置１の放熱面２２及びヒートシンク６の載置面と、それぞれ接合される。放熱基板５の外形は、半導体装置１の外形よりも大きく、ヒートシンク６の載置面の外形は、放熱基板５の外形よりも大きくなっている。このとき、図３中に点線で示すように、半導体装置１の放熱面２２側から、放熱基板５を介してヒートシンク６へ、放熱経路が外方へ拡がるように放熱されるので、半導体装置１の中央部よりも、放熱しやすい外周側で、熱抵抗が小さくなる。

ここで、熱抵抗分布は、一定の損失を与えたときの温度分布を損失で除算して算出されるものであり、損失一定時の温度分布と同等となる。
熱抵抗分布＝温度分布／損失（ただし、損失：一定）
したがって、トランジスタセルＴのスイッチング動作に伴う温度分布を緩和するには、熱抵抗分布が小さくなる領域において、スイッチング損失がより大きくなり、熱抵抗分布が大きくなる領域において、スイッチング損失がより小さくなるように、スイッチング電流の流れを調整することが望ましい。

セル領域３の表面には、ゲートパッド部ＧＰと電気的に接続されるゲート配線部４が配置されている。ゲートパッド部ＧＰは、セル領域３の一辺に沿う位置に隣り合って配置される第１ゲートパッドＧＰ１と第２ゲートパッドＧＰ２とを有し、ゲート配線部４は、これら第１ゲートパッドＧＰ１及び第２ゲートパッドＧＰ２にそれぞれ接続される、第１ゲート配線４１と第２ゲート配線４２とを有する。第１ゲート配線４１は、セル領域３の第１領域３Ａに対応して配置され、第２ゲート配線４２は、セル領域３の第２領域３Ｂに対応して配置される。

第１ゲート配線４１は、セル領域３の外周縁部及び第２ゲートパッドＧＰ２の外側を取り囲むように配置される、概略矩形の環状配線部であり、その一辺に接して配置される第１ゲートパッドＧＰ１と、電気的に接続されている。第２ゲート配線４２は、第１ゲート配線４１の内側において、セル領域３の中心部を取り囲むように配置される概略矩形の環状配線部４２１と、環状配線部４２１の一辺と交差するように、Ｘ方向に配置される帯状配線部４２２とからなる。帯状配線部４２２は、環状配線部４２１のゲートパッドＧＰと対向する一辺の中央部から、その内方及び外方へＸ方向に延出し、内方端がセル領域３の中心部に配置されると共に、外方端が第２ゲートパッドＧＰ２と電気的に接続されている。

ゲートパッド部ＧＰには、ドライブ回路４０が接続されて、スイッチング動作を制御するためのゲート制御信号Ｓが入力されるようになっている。ゲート制御信号Ｓは、Ｈレベル及びＬレベルの二値レベルを有するパルス状の電圧信号からなる。ドライブ回路４０からゲートパッド部ＧＰへの信号経路Ｌは、途中で分岐して、第１ゲートパッドＧＰ１へ接続される第１信号経路Ｌ１と第２ゲートパッドＧＰ２へ接続される第２信号経路Ｌ２となっている。また、第１信号経路Ｌ１には、ドライブ回路４０から第１ゲート配線４１へ向かう方向を順方向とする第１整流素子Ｄ１が介設されており、第２信号経路Ｌ２には、上記第２ゲート配線へ向かう方向と逆の方向、すなわち、第２ゲート配線４２からドライブ回路４０へ向かう方向を順方向とする第２整流素子Ｄ２が介設されている。

これにより、第１信号経路Ｌ１と信号経路Ｌ２を流れる電流の向きが一方向に定まり、ドライブ回路４０から出力されるゲート制御信号Ｓが、セル領域３の面内を伝播する方向を制御可能となる。すなわち、ターンオン時には、第１信号経路Ｌ１から第１ゲート配線４１を介して、外周縁部に近接する第１領域３Ａから先に、トランジスタセルＴのゲート電極１０へ電荷が供給され、順次、内周側へ伝播する。ターンオフ時には、逆に、第２ゲート配線４２を介して第２信号経路Ｌ２へ、中央部の第２領域３Ｂから先に、トランジスタセルＴのゲート電極１０の電荷が引き抜かれ、順次、外周側へ伝播する。

ここで、ゲート配線部４となる第１ゲート配線４１及び第２ゲート配線４２は、好適には、低電気抵抗の導電性材料からなる低抵抗配線材料にて構成される。低抵抗配線材料としては、具体的には、アルミニウム、銅等の金属又は金属合金を含む金属系配線材料が挙げられる（例えば、アルミニウムの電気抵抗率：〜３×１０^-8Ωｍ）。
ゲート配線部４と接続されるゲート電極１０は、上述したように、金属系配線材料よりも電気抵抗率の高い導電性材料であるポリシリコン等からなる（例えば、ポリシリコンの電気抵抗率：〜１×１０^-5Ωｍ）。そのため、ゲート配線部４から離れた部位のトランジスタセルＴに対して、ゲート制御信号Ｓの伝播に遅延が生じる。

なお、第２ゲート配線４２のうち、環状配線部４２１より外方に配置される帯状配線部４２２は、セル領域３の外側に配置される第２ゲートパッドＧＰ２との接続のために設けられる。ゲート配線部４と接続されるゲート電極１０は、環状配線部４２１と、その内方の帯状配線部４２２に沿う位置に配置され、外方の帯状配線部４２２に沿う位置とその周辺の一部には、ゲート電極１０は配置されない。そのため、第１ゲートパッドＧＰ１から第１ゲート配線４１を介してゲート制御信号が入力される領域と、第２ゲートパッドＧＰ２から第２ゲート配線４２を介してゲート制御信号が入力される領域とが区別される。

したがって、上記構成の半導体装置１において、ゲートパッド部ＧＰからゲート配線部４を介してゲート制御信号が入力すると、熱抵抗の最小領域を含む第１領域３Ａにおいて、第２領域３Ｂ、第３領域３Ｃよりも先に、トランジスタセルＴのゲート電位が上昇して、ターンオン動作を開始する。また、熱抵抗の最大領域を含む第２領域３Ｂにおいて、第１領域３Ａ、第３領域３Ｃよりも先に、トランジスタセルＴのゲート電位が下降して、ターンオフ動作を開始する。すなわち、ターンオン、ターンオフ時のスイッチング電流が、第１領域３Ａに集中することで、相対的に外周部の温度が上昇し、温度分布を緩和する作用を有する。

（試験例１）
次に、上記実施形態１の構成による効果について、図５〜図１０を用いて説明する。
図５は、従来の半導体装置１の基本的なスイッチング特性を示すもので、図６に示すダブルパルス試験用回路１００を用いて測定される。
図６において、ダブルパルス試験用回路１００は、半導体装置１を構成するＭＯＳＦＥＴ１０１をハーフブリッジ回路の上下アームとする半導体モジュールを備え、半導体モジュールは、直流電源１０２の正負極間に、コンデンサ１０３と並列に接続されている。
下アームとなるＭＯＳＦＥＴ１０１のドレインソース間には、インダクタンス負荷１０４が並列に接続されており、上アームとなるＭＯＳＦＥＴ１０１のゲートには、ゲート抵抗Ｒｇを介して、ゲート制御信号としてパルス状の電圧信号が入力される。このとき、ゲート抵抗Ｒｇによってスイッチング速度を調整可能となっている。

図５に示すように、試験用の半導体装置１は、ゲート配線部４を均一に形成し単一のゲートパッド部ＧＰに接続した構成であり、セル領域３は、ここでは、トランジスタセルＴのトレンチがＸ方向に延出するストライプ状に形成されている。ゲート配線部４は、矩形形状の外周側ゲート配線４ａと、その内側の帯状の複数のゲート配線４ｂからなり、ゲート配線４ｂは、Ｘ方向と直交する方向に、外周側ゲート配線４ａの対向する二辺間を架け渡すように配置される。

その場合には、ゲートパッド部ＧＰから入力するゲート制御信号Ｓが、低抵抗配線材料からなるゲート配線部４の全体に概略均一に伝播する。そして、図中に矢印で示すように、ゲート配線部４に接するトランジスタセルＴから内方へ伝播して、順次、ゲート電位が上昇し、ターンオンする。あるいは、順次、ゲート電位が低下して、ターンオフする。そのため、ターンオン電流は、先にターンオンするゲート配線部４の近接部位に集中し、ターンオフ電流は、後にターンオフするゲート配線部４から離れた部位に集中することになる。

このとき、図７に示すように、ＭＯＳＦＥＴ１０１の全損失は、導通期間中のドレインソース間のオン抵抗に基づく導通損失と、閾値電圧Ｖthに基づくターンオン又はターンオフ時に発生するスイッチング損失との総和として表される。スイッチングによるターンオン損失及びターンオフ損失は、中央部に損失が集中する山状の分布を示し、谷状の分布に比べて、大きくなることから、全損失は、中央部に損失が集中する山状の分布を示す。そのため、セル領域３における温度分布も山状の分布を示すことになる。

なお、理想的には、熱抵抗分布が均一であれば、損失が温度特性による偏りを有さず、温度分布も均一となる。ただし、図８に示すように、オン抵抗は、温度特性を有することから、熱抵抗分布と同様に、中心部に近いほどオン抵抗が高くなる山状の分布を示し、導通期間中のドレイン電流Ｉｄの電流密度は、逆に山状の分布を示す。また、図９に示すように、閾値電圧Ｖthは、温度特性により、中心部に近いほど閾値電圧Ｖthが低くなる谷状の分布を示すことから、ターンオン及びターンオフのタイミングにずれが生じる。

例えば、ターンオン時には、ゲート制御信号Ｓの印加により、ゲートソース電圧Ｖgsが上昇を開始して、所定の閾値電圧Ｖthに達すると（例えば、図９中に示す時点ｔ）、ＭＯＳＦＥＴ１０１のドレインソース間が導通して、ドレイン電流Ｉｄが増加し、ドレインソース電圧Ｖdsが低下する。このとき、閾値電圧Ｖthの分布により、閾値電圧Ｖthが低い中央部が先にターンオンし、ターンオン電流が集中する。ターンオフ時には、閾値電圧Ｖthが高い外周部が先にターンオフすることで、中央部にターンオフ電流が集中する。

このように、従来の構成では、閾値電圧Ｖthが低い中央部にスイッチング電流が集中して、温度が高くなりやすく、温度の偏りを加速させるおそれがあった。

これに対して、図１０に動作波形を示すように、本形態の構成におけるスイッチング時には、ゲート制御信号Ｓがオンすると（時点ｔ０）、第１ゲートパッドＧＰ１に接続される第１ゲート配線４１に近い、セル領域３の外周側からゲートソース電圧Ｖgsが上昇する。すなわち、外周部の第１領域３Ａ、中間部の第３領域３Ｃ、中央部の第２領域３Ｂの順に、閾値電圧Ｖthに達して（時点ｔ１〜ｔ３）、各領域のトランジスタセルＴがターンオンする。

これにより、ＭＯＳＦＥＴ１０１のドレインソース間が導通して、ドレイン電流Ｉｄが増加し、ドレインソース電圧Ｖdsは低下する。その際、先にターンオンする第１領域３Ａにおいて、ドレイン電流Ｉｄが早く立ち上がりピーク値がより大きくなる。遅れてターンオンする第３領域３Ｃでは、ドレイン電流Ｉｄのピーク値はより小さくなり、第２領域３Ｂでは、ドレイン電流Ｉｄは緩やかに上昇しピーク値を有しない。そのため、ターンオン時には、ターンオン電流が外周部に集中する。

その後、ドレインソース電圧Ｖdsが段階的に低下して安定すると（時点ｔ４）、各領域のゲートソース電圧Ｖgsは同等の値に収束し、ドレイン電流Ｉｄも同等の大きさとなる。次いで、ゲート制御信号Ｓがオフすると（時点ｔ５）、第２ゲートパッドＧＰ２に接続される第２ゲート配線４２に近い、セル領域３の内周側からゲートソース電圧Ｖgsが低下し、ドレインソース電圧Ｖdsが上昇し始める（時点ｔ６）。次いで、ターンオン時と逆の順序でゲートソース電圧Ｖgsが徐々に低下し、第２領域３Ｂ、第３領域３Ｃ、第１領域３Ａの順に、閾値電圧Ｖthに達すると（時点ｔ７〜ｔ９）、各領域のトランジスタセルＴがターンオフする。

その際、電流変化を妨げる方向の誘導電圧が発生することにより、先にターンオフする第２領域３Ｂ、第３領域３Ｃにおいて、ドレイン電流Ｉｄの変化は比較的小さく、ターンオフする直前にドレイン電流Ｉｄが急減する。そのために、遅れてターンオフする第１領域３Ａにおいて、ドレイン電流Ｉｄが再び増加する。そのため、ターンオフ時には、ターンオフ電流が外周部に集中する。

これにより、オン抵抗又は閾値分布の温度特性が緩和され（例えば、図７参照）、導通期間の電流分布が緩和されると共に、熱抵抗の小さいセル領域３の外周部に、ターンオン損失及びターンオフ損失が集中する。その結果、全損失の分布が従来と逆の特性となり、外周部の温度が上昇し、中央部の温度上昇が抑制されて、温度分布が緩和される。

このように、本形態の構成によれば、ゲートソース電圧Ｖgsの遅延を利用して、高速スイッチング時の過渡電流分布を制御し、意図的にスイッチング損失を分布させることができる。よって、温度分布を緩和し、半導体装置１の耐熱性を確保しながら、大電流化が可能になる。

（実施形態２）
図１１、図１２により、半導体装置１の実施形態２について説明する。
本形態の半導体装置１の基本構成は、上記実施形態１と同様であり、セル領域３を複数の領域に分離して、ゲートパッド部ＧＰから別々のゲート制御信号Ｓが印加される構成とした点が異なっている。以下、相違点を中心に説明する。
なお、実施形態２以降において用いた符号のうち、既出の実施形態において用いた符号と同一のものは、特に示さない限り、既出の実施形態におけるものと同様の構成要素等を表す。

図１１に示すように、本形態においても、半導体装置１のセル領域３の表面には、ゲートパッド部ＧＰの第１ゲートパッドＧＰ１及び第２パッドＧＰ２に接続される、ゲート配線部４の第１ゲート配線４１及び第２ゲート配線４２が、それぞれ形成されている。セル領域３は、熱抵抗の最小領域を含む第１領域３Ａと、熱抵抗の最大領域を含む第２領域３Ｂとを有しており、これらを分離するように、格子状のゲート電極１０が配置されない分離領域３１が形成されている。

第１ゲート配線４１は、上記実施形態１と同様の環状配線部であり、セル領域３の外周縁部及び第２ゲートパッドＧＰ２の外側を取り囲むように配置されて、第１ゲートパッドＧＰ１と、電気的に接続される。第２ゲート配線４２は、概略矩形の環状配線部４２１と、環状配線部４２１の一辺と交差して、第２ゲートパッドＧＰ２と電気的に接続される帯状配線部４２２とからなる。環状配線部４２１は、例えば、上記実施形態１より大きな矩形状に形成され、セル領域３の中心部をより広く取り囲む構成となっており、その内外の第２領域３Ｂに速やかに信号伝播可能となっている。

分離領域３１は、環状配線部４２１及び帯状配線部４２２の外側を取り囲むように配置されて、第１ゲートパッドＧＰ１に接続される第１領域３Ａと、第２ゲートパッドＧＰ２に接続される第２領域３Ｂとの間を、電気的に遮断している。ここでは、分離領域３１は、例えば、セル領域３の中間領域で、外周部の第１ゲート配線４１に近い位置に配置されているが、環状配線部４２１や分離領域３１の形状や配置は、セル領域３の熱抵抗分布等に応じて、適宜変更することができる。

ゲート制御信号Ｓは、第１ゲートパッドＧＰ１に印加される第１ゲート制御信号Ｓ１と、第２ゲートパッドＧＰ２に印加される第２ゲート制御信号Ｓ２とからなる。第１ゲート制御信号Ｓ１は、第２ゲート制御信号Ｓ２よりもオン期間が長い信号であり、第２ゲート制御信号Ｓ２に先んじてオンとなり、遅れてオフとなる。すなわち、第１ゲート制御信号Ｓ１のオン期間の間に、第２ゲート制御信号Ｓ２が、オフからオンに切り替えられると共に、オンからオフに切り替えられる。第１ゲート制御信号Ｓ１及び第２ゲート制御信号Ｓ２は、ドライブ回路４０から、第１信号経路Ｌ１、第２信号経路Ｌ２を介して、それぞれ第１ゲートパッドＧＰ１、第２ゲートパッドＧＰ２に入力される。

図１２に動作波形を示すように、本形態の構成におけるスイッチング時には、まず、第１ゲート制御信号Ｓ１がオンとなり（時点ｔ１０）、第１ゲート配線４１が配置される外周部の第１領域３Ａにおいて、ゲートソース電圧Ｖgsが上昇する。次いで、閾値電圧Ｖthに達して（時点ｔ１１）、トランジスタセルＴがターンオンすると、ドレイン電流Ｉｄが急増し、ドレインソース電圧Ｖdsは段階的に低下する。時点ｔ１１以降に、第２ゲート制御信号Ｓ２がオンとなり、閾値電圧Ｖthに達すると（時点ｔ１２）、内周部の第２領域３Ｂにおいて、同様に、トランジスタセルＴがターンオンする。

その際、先にターンオンする第１領域３Ａでは、ドレイン電流Ｉｄの立ち上がりが早く、ピーク値が大きくなるのに対して、遅れてターンオンする第２領域３Ｂでは、ドレイン電流Ｉｄは緩やかに上昇する。そのため、ターンオン時には、ターンオン電流が外周部に集中する。

その後、ドレインソース電圧Ｖdsが安定すると（時点ｔ１３）、ゲートソース電圧Ｖgs及びドレイン電流Ｉｄは同等の値に収束する。次いで、第２ゲート制御信号Ｓ２がオフすると（時点ｔ１４）、第２領域３Ｂにおいて、ゲートソース電圧Ｖgsが低下し、ドレイン電流Ｉｄが徐々に減少する。さらに、第１ゲート制御信号Ｓ１がオフすると（時点ｔ１５）、第１領域３Ａにおいて、ゲートソース電圧Ｖgsが低下するものの、ドレイン電流Ｉｄは減少せず、第２領域３ＢＡのゲートソース電圧Ｖgsが閾値電圧Ｖthに達してターンオフすると（時点ｔ１６）、第１領域３Ａのドレイン電流Ｉｄは増加する。

次いで、第１領域３Ａにおいて、ゲートソース電圧Ｖgsが閾値電圧Ｖthに達してターンオフすると（時点ｔ１７）、ドレイン電流Ｉｄは急減する。そのため、ターンオフ時には、ターンオフ電流が外周部に集中する。

このように、本形態の構成においても、熱抵抗の小さい外周部にターンオン電流及びターンオフ電流を集中させ、スイッチング損失分布を制御することで、温度分布を緩和し、半導体装置１の耐熱性を確保しながら、大電流化が可能になる。

（実施形態３）
図１３、図１４により、半導体装置１の実施形態３について説明する。
本形態は、上記実施形態１の変形例であり、ゲート配線部４の第１ゲート配線４１を、電気的に接続された複数の環状配線部４１１、４１２を組み合わせて構成している。
その他の半導体装置１の基本構成は、上記実施形態２と同様であり、説明を省略する。以下、相違点を中心に説明する。

図１３に示すように、本形態において、半導体装置１のセル領域３の表面には、第１ゲートパッドＧＰ１及び第２パッドＧＰ２に接続される、ゲート配線部４の第１ゲート配線４１及び第２ゲート配線４２が、それぞれ形成されている。ここで、第１ゲート配線４１は、セル領域３の外周縁部及び第２ゲートパッドＧＰ２の外側を取り囲む概略矩形の環状配線部４１１と、その内側に間隔を置いて配置される概略矩形の環状配線部４１２を有する、二重環状に形成されている。

本形態では、外周部の第１領域３Ａが、上記実施形態１よりも幅広に設定されており、第１ゲート配線４１は、二重の環状配線部４１１、４１２の両方が、第１領域３Ａに配置されている。内側の環状配線部４１２よりも内側において、中央部の第２領域３Ｂに配置される第２ゲート配線４２の環状配線部４２１よりも外側に、中間部の第３領域３Ｃが形成される。内側の環状配線部４１２は、第２ゲート配線４２の帯状配線部４２２の外側において、外側の環状配線部４１１と接続されており、第１ゲートパッドＧＰ２からのゲート制御信号Ｓが、同時に入力されるようになっている。

図１３中に示すように、この構成においても、ターンオン電流及びターンオフ電流が、熱抵抗の小さい外周部に集中し、熱抵抗の大きい中央部のスイッチング損失が小さくなるために温度分布を緩和する効果が得られる。
さらに、第１ゲート配線４１を二重環状に構成したことで、より広く設定された第１領域３Ａの全体に、速やかにゲート制御信号Ｓを伝播させることができる。また、内側の環状配線部４１２に近接する中間部の第３領域３Ｃへも、より速やかにゲート制御信号Ｓが伝播される。

これにより、図１４に上記実施形態１におけるターンオン時の動作波形と比較して示すように、外側の環状配線部４１１に近接する部位と、内側の環状配線部４１２に近接する部位とで、ターンオン時のゲートソース電圧Ｖｇｓとドレイン電流Ｉｄとが、ほぼ同等の特性を示すようになる。なお、内側の環状配線部４１２に近接する部位は、上記実施形態１においては、中間部の第３領域３Ｃに対応する。

したがって、ターンオン電流が外周部により集中しやすくなり、ターンオン電流が集中する損失大領域が拡大されて、温度分布を緩和する効果が高まると共に、ターンオン時のスイッチング速度を向上させることができる。
なお、第１ゲート配線４１は二重環状に限らず、三重以上の複数環状に構成してもよい。また、第２ゲート配線４２を二重環状等の複数環状に構成することもできる。

（実施形態４）
図１５、図１６により、半導体装置１の実施形態４について説明する。
本形態は、上記実施形態１の変形例であり、ゲート配線部４の第１ゲート配線４１の構成を変更し、電気的に接続された環状配線部４１１と、複数の帯状配線部４１３を組み合わせて構成している。
その他の半導体装置１の基本構成は、上記実施形態２と同様であり、説明を省略する。以下、相違点を中心に説明する。

図１５に示すように、本形態において、半導体装置１のセル領域３の表面には、第１ゲートパッドＧＰ１及び第２パッドＧＰ２に接続される、ゲート配線部４の第１ゲート配線４１及び第２ゲート配線４２が、それぞれ形成されている。ここで、第１ゲート配線４１は、セル領域３の外周縁部及び第２ゲートパッドＧＰ２の外側を取り囲む概略矩形の環状配線部４１１と、その内側に配置される複数の帯状配線部４１３を有している。

第１ゲート配線４１は、外周部の第１領域３Ａに配置されており、第２ゲート配線４２が配置される中央部の第２領域３Ｂとの間に、中間部の第３領域３Ｃが形成される。第１領域３Ａは、ここでは、円形の内周縁を有する形状に設定されており、この円形の内周縁を取り囲むように、複数の帯状配線部４１３が配置される。複数の帯状配線部４１３は、ゲートパッド部ＧＰが配置される辺を除く、環状配線部４１１の三辺から、対向する辺へ向けて延出し、延出端が、第１領域３Ａの内周縁の近傍に位置するようになっている。具体的には、ゲートパッド部ＧＰと対向する辺においては、その中央部に、１つの帯状配線部４１３が設けられ、第２ゲート配線４２の帯状配線部４２２の延長線上に配置される。残る二辺においては、それぞれ、平行な複数の帯状配線部４１３が、等間隔で設けられ、互いに対向するように対称配置されている。

図１５中に示すように、この構成においても、ターンオン電流及びターンオフ電流が、熱抵抗の小さい外周部に集中するために、温度分布を緩和する効果が得られる。
また、第１領域３Ａが、熱抵抗分布により近い形状に設定され、その全体に、第１ゲート配線４１が配置されて、速やかにゲート制御信号Ｓを伝播させることが可能になる。したがって、外周部にスイッチング電流がより集中しやすくなり、温度分布を緩和する効果が高まると共に、スイッチング速度を向上可能となる。

あるいは、図１６に変形例として示すように、セル領域３のゲート電極１０がストライプ状の配置となっていてもよい。その場合には、第１ゲート配線４１を、環状配線部４１１と、複数の帯状配線部４１３とで構成することができる、複数の帯状配線部４１３は、ゲート電極１０のトレンチの延出方向と直交する方向に延びている。また、第２ゲート配線４２の環状配線部４２１を、矩形環状から、図示するような円環状に変更することもできる。その場合には、環状配線部４２１の内側に延出配置される帯状配線部４２２を、円中心を通って反対側の環状配線部４２１に至る配置とすることで、中心部の第２領域３Ｂに速やかにゲート制御信号Ｓを伝播可能になる。

複数の帯状配線部４１３は、環状配線部４１１の二辺に、それぞれ等間隔で複数配置され、各辺から内側に、互いに対向するように延出して、延出端が、第１領域３Ａの内周縁の近傍に位置している。互いに対向する２つの帯状配線部４１３の間には、これらの間を架け渡すように、複数の帯状配線部からなる第３ゲート配線４３が配置される。第３ゲート配線４３は、低抵抗配線材料で構成される第１ゲート配線４１、第２ゲート配線４２よりも高電気抵抗の導電性材料、例えば、ポリシリコンにて構成される。第２領域３Ｂに延びる配第３ゲート配線４３の一部は、第２ゲート配線４２の環状配線部４２１に接続される。

このように、高抵抗配線材料からなる第３ゲート配線４３を第１ゲート配線４１、第２ゲート配線４２に接続することで、中間部の第３領域３Ｃに配置されるトランジスタセルＴへ、第１領域３Ａ、第２領域３Ｂよりも遅延させて、ゲート制御信号Ｓを伝播可能になる。

（実施形態５）
図１７により、半導体装置１の実施形態５について説明する。
本形態は、上記実施形態３の変形例であり、ゲートパッド部ＧＰを単一として、第１ゲート配線４１、第２ゲート配線４２に対して共通に設けると共に、ゲートパッド部ＧＰに接続される第１信号経路Ｌ１、第２信号経路Ｌ２を、半導体基板２の周辺領域３０に配置している。
その他の半導体装置１の基本構成は、上記実施形態３と同様であり、説明を省略する。以下、相違点を中心に説明する。

その場合には、ゲートパッド部ＧＰと、ゲート配線部４の第１ゲート配線４１、第２ゲート配線４２との間に、第１信号経路Ｌ１、第２信号経路Ｌ２をそれぞれ接続し、第１ゲート配線４１、第２ゲート配線４２に、第１ダイオードＤ１、第２ダイオードＤ２を介設する。また、第１ゲート配線４１の環状配線部４１１は、これらゲートパッド部ＧＰと、第１信号経路Ｌ１及び第２信号経路Ｌ２の全体を取り囲むように配置される。

これにより、外部のドライブ回路４０から入力されるゲート制御信号Ｓが、ゲートパッド部ＧＰから第１信号経路Ｌ１、第２信号経路Ｌ２を介して、ゲート配線部４の第１ゲート配線４１及び第２ゲート配線４２へ出力される。その場合も、上記実施形態３と同様の効果が得られる。

本形態の構成を、上記実施形態３に限らず、それ以外の実施形態に適用することもできる。他の実施形態の構成についても同様であり、複数の実施形態の構成を組み合わせることができる。

本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の実施形態に適用することが可能である。例えば、上記実施形態では、半導体基板２の主面と反対側の面を放熱面２２とする片面冷却の構造例として説明したが、主面側からも放熱可能な両面冷却の構造に適用することもできる。また、半導体装置１をスイッチング素子として電力変換装置に適用する例を示したが、これに限らない任意の用途に用いることができる。

上記各実施形態においては、半導体装置１の半導体基板２及びセル領域３の形状を矩形形状とした例を示したが、五角形等の多角形状、その他、任意の形状とすることができる。また、ゲート配線部４の配線形状は図示の例に限らず、第１ゲート配線４１と第２ゲート配線４２又は第３ゲート配線４３の形状や配置は、適宜変更することができる。さらに、トランジスタセルＴは、トレンチを有する縦型のＭＯＳＦＥＴとして構成したがＩＧＢＴであってもよく、プレーナ構造の横型のＭＯＳＦＥＴ又はＩＧＢＴ等であってもよい。セル領域３に配置されるトランジスタセルＴのトレンチの形状や配置も、任意に設定することができる。

１ 半導体装置
２ 半導体基板
２１ 主面
２２ 放熱面
３ セル領域
３Ａ 第１領域
３Ｂ 第２領域
４ ゲート配線部
４１ 第１ゲート配線
４２ 第２ゲート配線

Claims (6)

1. 半導体基板（２）の主面（２１）側に、複数のトランジスタセル（Ｔ）が並設されるセル領域（３）と、上記トランジスタセルのゲート電極（１０）に接続されるゲート配線部（４）と、上記ゲート配線部を介して上記ゲート電極にゲート電位を付与するゲートパッド部（ＧＰ）とを備える半導体装置（１）であって、
   上記セル領域は、上記セル領域の熱抵抗分布に基づいて設定され、熱抵抗の最小領域を含む第１領域（３Ａ）と、上記第１領域よりも熱抵抗が大きい第２領域（３Ｂ）とを有し、
   上記ゲート配線部は、上記第１領域に配置される第１ゲート配線（４１）と、上記第２領域に配置される第２ゲート配線（４２）とを有しており、
   上記ゲートパッド部からのゲート制御信号（Ｓ）により、上記トランジスタセルのスイッチング時には、上記第２領域に先んじて上記第１領域がターンオン動作を開始し、上記第２領域に遅れて上記第１領域がターンオフ動作を開始する、半導体装置。
2. 上記第２領域は、上記セル領域の熱抵抗分布に基づく熱抵抗の最大領域を含み、
   上記トランジスタセルのターンオン時には、上記第２領域に先んじて、上記第１領域の上記ゲート電極へゲート電位が付与され、
   上記トランジスタセルのターンオフ時には、上記第１領域に先んじて、上記第２領域の上記ゲート電極からゲート電位が引き抜かれる、請求項１に記載の半導体装置。
3. 上記ゲートパッド部は、上記第１ゲート配線に接続される第１ゲートパッド（ＧＰ１）と、上記第２ゲート配線に接続される第２ゲートパッド（ＧＰ２）とを有しており、
   上記第１ゲートパッドを通る第１信号経路（Ｌ１）に、上記第１ゲート配線へ向かう方向を順方向とする第１整流素子（Ｄ１）が介設されると共に、上記第２ゲートパッドを通る第２信号経路（Ｌ２）に、上記第２ゲート配線へ向かう方向と逆の方向を順方向とする第２整流素子（Ｄ２）が介設される、請求項１又は２に記載の半導体装置。
4. 上記ゲートパッド部は、上記第１ゲート配線に接続される第１ゲートパッド（ＧＰ１）と、上記第２ゲート配線に接続される第２ゲートパッド（ＧＰ２）とを有しており、
   上記第１ゲートパッドから上記第１ゲート配線へ入力される第１ゲート制御信号（Ｓ１）のオン期間の間に、上記第２ゲートパッドから上記第２ゲート配線へ入力される第２ゲート制御信号（Ｓ２）が、オフからオンに切り替えられると共に、オンからオフに切り替えられる、請求項１又は２に記載の半導体装置。
5. 上記ゲート配線部は、上記第１ゲート配線が、上記セル領域の外周縁に沿う外周部に配置され、上記第２ゲート配線が、上記セル領域の面中心（Ｃ）を含む中央部に配置される、請求項３又は４に記載の半導体装置。
6. 上記第１ゲートパッド及び上記第２ゲートパッドは、上記セル領域の外側に配置され、上記第１ゲート配線は、上記セル領域の外周縁部に沿う少なくとも一重の環状形状を有し、上記第２ゲート配線は、上記セル領域の中央部に配置される環状配線部（４２１）と、上記環状配線部と一体的に設けられ、上記セル領域の外側に向けて延出する帯状配線部（４２２）とを有する、請求項５項に記載の半導体装置。