JP2009021395A - 半導体装置 - Google Patents

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Abstract

【課題】大電流を高速でスイッチングする場合などのサージ電圧を低減する。
【解決手段】５つのスイッチング素子１１１〜１１５は並列に接続されている。スイッチング素子１１１のゲート電極１１１ｅは、ゲート電極接続ワイヤ１３１を介してゲート端子１０３に接続され、ゲート電極１１１ｅと１１２ｅ、１１２ｅと１１３ｅ、１１３ｅと１１４ｅ、および１１４ｅと１１５ｅは、それぞれ、ゲート電極接続ワイヤ１３２〜１３５を介して順次接続されている。これにより、ゲート電極接続ワイヤ１３１〜１３５によって、パッケージのゲート端子１０３入力された制御電圧が順に時間遅れを伴って伝達される直列の電送線路が形成されている。
【選択図】図１

Description

本発明は、各種電気機器や車などの電源におけるコンバータなどに用いられ、比較的大電流をスイッチするパワー半導体装置等の半導体装置に関し、特に、そのパッケージングに関するものである。
トランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等を、電源などの回路中でスイッチング素子として動作させる場合、例えばターンオフ時に、第一および第二の被制御電極間の電流／電圧（つまり、スイッチング素子にかかる電圧とスイッチング素子に流れる電流）波形が図１１に示すようになり、サージ電圧が生じる。このようなサージ電圧は、配線の浮遊インダクタンスＬと電流の変化率ｄｉ／ｄｔとの積に応じた電圧Ｌ×ｄｉ／ｄｔが主な発生源と考えられ、スイッチング素子の破壊を招くおそれがある。そのため、このようなサージ電圧を低減して安全にスイッチングできる電源回路等を設計することが求められる。
ここで、スイッチング素子として一般に用いられ、従来のシリコン半導体技術により形成される例えばＩＧＢＴに代表される低抵抗素子は、バイポーラ素子である。このＩＧＢＴ等のバイポーラ素子は、メインキャリアによる電流にマイノリティーキャリアの移動による電流が加えられて動作する。それゆえ、メインキャリアのみを用いたＭＯＳＦＥＴ等のユニポーラ素子に比べて数分の１以下の低い電気抵抗を示し、導通損失が小さいため、広く用いられている。このようなバイポーラ素子のスイッチング速度は、マイノリティーキャリアのライフタイムが長いため、一般に、１００ｎＳ以上と遅い。このようにスイッチング速度が遅い場合には上記ｄｉ／ｄｔが比較的小さいので、簡単なスナバ回路を設けたり、配線のインダクタンスＬを小さくする回路構成とすること等によって、上記サージ電圧の低減が図られている。
上記のように配線のインダクタンスＬを小さくしてサージ電圧を低減する技術としては、例えばオン、オフされる電流が流れる２本のパワーラインを近接配置し、各パワーラインに流れる電流の方向を逆にする技術が知られている。これによって、パワーライン間に相互インダクタンスを発生させ、各パワーラインが有するインダクタンスを小さくすることができる（例えば、特許文献１参照。）。
ところで、上記ＩＧＢＴ等のようにスイッチング速度が遅いと、スイッチング損失が大きい。一方、近年、Ｃｏｏｌ ＭＯＳ等のＭＯＳＦＥＴの電気抵抗値を下げて導通損失を抑制する取り組みがある。そこで、ＭＯＳＦＥＴ等のユニポーラ素子が、スイッチング速度が速く（スイッチング損失が小さく）、かつ、導通損失も小さい低損失なスイッチング素子になり得るとして、見直されてきている。
一方、エネルギー損失低減の観点から既存のＳｉパワー電界効果トランジスタ（以下、「Ｓｉ−ＭＩＳＦＥＴ」という。）の限界を打破する半導体材料として、ワイドバンドギャップ半導体（例えば、炭化珪素：ＳｉＣ）が注目されている。ＳｉＣ半導体からなるパワー電界効果トランジスタ（以下、「ＳｉＣ−ＭＩＳＦＥＴ」という。）のドリフト領域は、ワイドバンドギャップであることから優れた高耐圧性能を有している。そこで、一定耐圧を確保しつつドリフト領域を薄膜化することが可能となる。このドリフト領域の薄膜化は、半導体装置の単位面積当たりのオン抵抗（Ｒｏｎ）の低下による導通損失の低減に重要な役割を果たす。
それゆえ、ワイドバンドギャップ半導体を用いたＳｉＣ−ＭＩＳＦＥＴのオン抵抗は、Ｓｉ−ＭＩＳＦＥＴのオン抵抗より遥かに小さく、さらには、Ｓｉ−ＭＩＳＦＥＴのオン抵抗より一桁以上抵抗値の小さいＳｉ−ＩＧＢＴのオン抵抗よりもさらに下回ると期待される。このため、ＳｉＣ−ＭＩＳＦＥＴは、既存のＳｉスイッチング素子に比較して、オン動作時の導通損失を低く保ち、発熱を抑えることができる。
また、こうしたＳｉＣ−ＭＩＳＦＥＴのスイッチング性能は、ユニポーラデバイスであるので、バイポーラデバイス（例えば、ＩＧＢＴ）に比べて、高速化に有利と見られ、スイッチング損失低減を実現する低損失デバイスとして期待されている。
また、従来のスイッチング素子パッケージにおいては、大電流をスイッチングするために、パッケージ中に例えば２つなどのスイッチング素子を設け、これらのスイッチング素子を並列に接続して同時に動作させるようにしたものがある。この種のスイッチング素子パッケージでは、パッケージから外部に引き出される電極と、各素子の電極とが、太さや長さが同様の接続ワイヤによって同じように接続されることにより、各素子のスイッチング時間のばらつき等が最小限に抑えられて各素子が同様に動作するようにされ、安定性が高められるようになっている。
特開２００２−４４９６２号公報（段落０００７、図３、図４）
しかしながら、上記のようにＩＧＢＴ等においてスナバ回路を設けたり特許文献１のようにしてインダクタンスを小さく抑えたりしても、例えば３０Ａ以上などの大電流のスイッチングを行う場合に、サージ電圧を大幅に低減することは必ずしも容易ではない。
また、スイッチング損失を低減するためにＣｏｏｌ ＭＯＳ等のＭＯＳＦＥＴやＳｉＣ−ＭＩＳＦＥＴのようにスイッチング速度の速い素子が用いられる場合には、ｄｉ／ｄｔが増大するので、サージ電圧の低減は一層困難になる。
さらに、大電流をスイッチングするためにスイッチング素子が並列接続される場合には、その並列接続により浮遊インダクタンスが大きくなるため、やはり、サージ電圧の低減が困難である。
本発明は、上記のような事情に鑑みてなされたものであり、大電流を高速でスイッチングする場合などでも、サージ電圧を容易に低減可能にすることを目的としている。
上記の課題を解決するため、本発明は、
制御電極と、前記制御電極によって導通状態または非導通状態に制御される第１および第２の被制御電極とを有し、前記第１および第２の被制御電極同士が並列に接続された複数の絶縁ゲート型のスイッチング素子を有する半導体装置であって、
上記複数のスイッチング素子のうちの少なくとも１つの制御電極は、制御電極接続ワイヤを介して、他のスイッチング素子の制御電極にのみ接続されていることを特徴とする。
これにより、制御電極接続ワイヤのインダクタンスと抵抗Ｒの影響によって、制御電極への電圧伝達に遅れが生じる。そこで、各スイッチング素子のスイッチングタイミングにずれが生じ、オンオフされる電流の変化の急峻さが緩やかになる。
本発明によれば、大電流を高速でスイッチングする場合などでも、サージ電圧を容易に低減できる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。
本実施形態に係る半導体装置１００は、図１に示すように、第１の被制御端子であるソース端子１０１、第２の被制御端子であるドレイン端子１０２、制御端子であるゲート端子１０３、および５つの絶縁ゲート型のスイッチング素子１１１〜１１５が、樹脂１０４にモールドされたパッケージとして構成されており、全体としてもスイッチング素子として機能するものである。
図１に示すように、スイッチング素子１１１〜１１５は、各々、制御電極であるゲート電極１１１ｅ〜１１５ｅ、および第１の被制御電極であるソース電極１１１ｆ〜１１５ｆを有し、第２の被制御電極であるドレイン電極１１１ｈ〜１１５ｈは、スイッチング素子１１１〜１１５の裏面に設けられ（図示せず）、第２の被制御端子であるドレイン端子１０２上に半田付け等によりボンディングされている。各スイッチング素子１１１〜１１５は、それぞれ、例えば図２に示すような単位セル１１０が複数個並列に接続されて形成されている。これらの単位セル１１０は、例えば数μｍ角の大きさを有し、例えばＳｉＣ（炭化珪素）から成る半導体基板１１０ｇに、ドリフト領域１１０ａ、ｐウェル領域１１０ｂ、およびソース領域１１０ｃが形成されるとともに、絶縁膜１１０ｄを介してゲート電極１１０ｅが形成され、また、ソース領域の上に上記ｐウェル領域１１０ｂとも接し導通するように、ソース電極１１０ｆが設けられて構成されている。半導体基板１１０ｇの下面側にはドレイン電極１１０ｈが形成されている。上記ゲート電極１１０ｅ、ソース電極１１０ｆ、およびドレイン電極１１０ｈは、それぞれ、スイッチング素子１１１〜１１５のゲート電極１１１ｅ〜１１５ｅ、ソース電極１１１ｆ〜１１５ｆ、またはドレイン電極１１１ｈ〜１１５ｈに接続されている。
ソース電極１１１ｆ〜１１５ｆは、それぞれ、図３に示すように、被制御電極接続ワイヤであるソース電極接続ワイヤ１２１〜１２５を介してソース端子１０１に接続されている。すなわち、ソース端子１０１とドレイン端子１０２との間に、５つのスイッチング素子１１１〜１１５が並列に接続されている。ここで、上記スイッチング素子１１１〜１１５が並列に接続されているとは、これらのソース、およびドレインが、それぞれ互いに電気的に並列に接続され、例えば、各スイッチング素子１１１〜１１５がオン状態になることによってソース、ドレイン間の電流容量を大きく設定できるようになっていることを意味する。
一方、スイッチング素子１１１のゲート電極１１１ｅは、ゲート電極接続ワイヤ１３１を介してゲート端子１０３に接続されている。また、ゲート電極１１１ｅと１１２ｅ、１１２ｅと１１３ｅ、１１３ｅと１１４ｅ、および１１４ｅと１１５ｅは、それぞれ、ゲート電極接続ワイヤ１３２〜１３５を介して順次接続されている。すなわち、ゲート電極接続ワイヤ１３１〜１３５によって直列の電送線路が形成され、ゲート端子１０３に入力されるスイッチング制御信号が、各スイッチング素子１１１〜１１５のゲート電極１１１ｅ〜１１５ｅを橋渡しするように順次伝達されるようになっている。ここで、上記ゲート電極接続ワイヤ１３１〜１３５は、例えばソース電極接続ワイヤ１２１〜１２５よりも細く設定されている。
上記のように小型の素子が複数用いられて構成されていることにより、大電流のスイッチングを行うことができる。また、ゲート端子１０３から各ゲート電極１１１ｅ〜１１５ｅに伝達されるスイッチング制御信号には、ゲート電極接続ワイヤ１３１〜１３５の有するインダクタンスＬおよび抵抗Ｒによる電流の立ち上がりへの影響によって、電圧伝達の遅れが生じる。すなわち、各スイッチング素子１１１〜１１５のゲート電極１１１ｅ〜１１５ｅに印可される電圧は、パッケージのゲート端子１０３に近い側から、順に時間遅れを伴って伝達される。
そこで、スイッチング素子１１１のゲート電極１１１ｅが最初にゲート閾値を超えて、スイッチング素子１１１がＯＮ状態となり、スイッチング素子１１１のソース電極１１１ｆとドレイン端子１０２が導通状態となる。
次に、時間遅れを伴って、スイッチング素子１１２のゲート電極１１２ｅがゲート閾値を超え、スイッチング素子１１２がＯＮ状態となる。また、同様に、スイッチング素子１１３〜１１５が、順次、時間遅れを伴いながらＯＮ状態となる。
また、スイッチング素子１１１〜１１５がＯＮ状態からＯＦＦ状態に切り替わる場合にも、同様に時間遅れが生じる。
上記のようなスイッチング素子１１１〜１１５のスイッチングタイミングのずれは、ソース端子１０１とゲート端子１０３との間に流れる電流の立ち上がり、および立ち下がりの急峻さを緩やかにする。
より詳しくは、ターンオン時には、最初１番目にＯＮ状態になったスイッチング素子１１１に電流が流れ始めるが、この場合は、並列の数素子に一斉に電流が流れる場合などに比べて、電流の立ち上がりは遅い。そこで、ゲート電極接続ワイヤ１３２のインダクタンスＬが所定の大きさに設定されていれば、例えば、所定の時間差で、かつ、上記スイッチング素子１１１の電流が素子の定格を超える前に、２番目のスイッチング素子１１２がＯＮ状態になり、その電流が、上記１番目のスイッチング素子１１１の電流に重畳されて、合計で半導体装置１００のソース、ドレイン端子１０１、１０２間に流れる電流が増える。このようにして５番目のスイッチング素子１１５がＯＮ状態になるまで徐々に合計電流が増えていく。
また、ターンオフ時は、図４に半導体装置１００のソース、ドレイン端子１０１、１０２間の電流／電圧波形の例を示すように、最初１番目にＯＦＦ状態になったスイッチング素子１１１の電流が減少する。この場合、すべてのスイッチング素子が一斉にＯＦＦ状態になるよりも、電流の減少率（ｄｉ／ｄｔ）は小さい。この時、他の未だＯＮ状態のスイッチング素子に流れる電流は若干増えるが、定格電流を超えない範囲で、ゲート電極接続ワイヤ１３２〜１３５のインダクタンスＬに応じて、時間遅れを伴って、各スイッチング素子が次々にＯＦＦ状態にされる。各スイッチング素子がＯＦＦ状態になるごとに、合計で半導体装置１００のソース、ドレイン端子１０１、１０２間に流れる電流が減っていくが、まだＯＮ状態のスイッチング素子がある間は、ＯＮ状態の各スイッチング素子に流れる電流は若干増加して、半導体装置１００のソース、ドレイン端子１０１、１０２間の電圧は、それほど上昇しない。そして、すべてのスイッチング素子がＯＦＦ状態となって半導体装置１００のソース、ドレイン端子１０１、１０２間の電流が減少した後に、これらのソース、ドレイン端子１０１、１０２間の電圧が上昇することになる。この結果、上記電流の変化率（ｄｉ／ｄｔ）は小さく抑えられ、サージが抑えられる。さらに、電流が減少してから電圧が上昇するので、スイッチング損失の低減も容易に達成できる。
上記のように、ゲート電極接続ワイヤ１３２〜１３５のインダクタンスＬや抵抗Ｒなどを適切に設定し、スイッチング制御信号の伝達遅延を調整することによって、半導体装置１００に流れる電流の変化率を小さく抑え、また、各スイッチング素子１１１〜１１５に流れる電流が定格を超えないようにしたりすることが容易にできる。
《変形例》
上記の例では、ゲート電極接続ワイヤ１３１〜１３５が、ソース電極接続ワイヤ１２１〜１２５よりも細く設定されている例を示したが、これに限るものではない。すなわち、例えば最初に制御信号を受け取るスイッチング素子１１１とスイッチング素子１１２とのスイッチング時間の遅れは、ゲート電極接続ワイヤ１３２のインダクタンスＬと抵抗Ｒにより決まるので、許容されるサージ電圧の大きさや求められるスイッチング電流特性などに応じて太さや長さなどが設定されればよい。
また、各ゲート電極接続ワイヤ１３２〜１３５の互いの太さや長さなどが必ずしも同じでなくてもよい。
また、例えば、図５に示すように、直列に接続されたゲート電極接続ワイヤ１３２〜１３５の途中の接続点（ゲート電極１１３ｅ）とゲート端子１０３とがゲート電極接続ワイヤ１３１によって接続されるようにしたり、図６〜図８に示すように、ゲート電極１１１ｅおよびゲート電極１１５ｅ（またはゲート電極１１３ｅ）など、複数箇所のゲート電極がゲート端子１０３に接続されるなどしてもよい。すなわち、複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子のゲート電極が、ゲート電極接続ワイヤを介して他の第２のスイッチング素子のゲート電極にのみ接続されていれば、制御信号は、必ず第２のスイッチング素子から電極接続ワイヤを介して第１のスイッチング素子に伝播し、その伝播の遅延によって第１および第２のスイッチング素子のオンタイミングにずれが生じるので、第１、２のスイッチング素子が同時にオンになるよりも電流の変化率を小さく抑える効果が得られる。ここで、上記第２のスイッチング素子のゲート電極にのみ接続することの意義は、制御信号に関してのものであり、制御信号の伝播に影響のない接続関係を排除するものではない。
また、例えば図９に示すように、ゲート電極１１１ｅとゲート端子１０３とをゲート電極接続ワイヤ１３１にて接続し、ゲート電極１１１ｅから、ゲート電極１１２ｅ〜１１５ｅへ、互いに長さなどの異なるゲート電極接続ワイヤ１３２〜１３５によって接続されるようにしてもよく、この場合には、ワイヤが長いほど抵抗およびインダクタンスが大きいことに起因する遅延時間の差によって、やはりスイッチング素子１１２〜１１５のオンタイミングをずらすことができる。
また、より時間差を大きくするために、ゲート電極１１１ｅ〜１１５ｅ間に抵抗素子を介在させるなどしてもよい。
また、各ゲート電極１１１ｅ〜１１５ｅ間等は、それぞれ単一のゲート電極接続ワイヤ１３１〜１３５で直接接続されるのに限らず、パッケージ内に設けられた中継電極なども介して接続されるなどしてもよい。
また、それぞれのソース電極１１１ｆ〜１１５ｆは、ソース端子１０１に接続されるのに限らず、ゲート電極１１１ｅ〜１１５ｅと同様に、１つのソース電極がソース端子１０１に接続されるとともに、ソース電極どうしが互いに順次接続されるなどしてもよい。また、バスバー形状のソース端子１０１から各ソース電極１１１ｆ〜１１５ｆにほぼ平行なソース電極接続ワイヤ１２１〜１２５で接続されるのに限らず、パッケージ基板上に設けられた１つのパッドなどから放射状に接続されるなどしてもよい。
また、ソース端子１０１も、図１０に示すように、ドレイン端子１０２と同様にソース電極１１１ｆ〜１１５ｆに半田付け等によって接続されるなどしてもよい。
さらに、ソース電極１１１ｆ〜１１５ｆ等はソース端子１０１に直接接続されるのに限らず、パッケージ基板に形成された配線パターン等を介して接続されるなどしてもよい。
また、スイッチング素子１１１〜１１５はドレイン端子１０２上に設けられるのに限らず、例えばパッケージ基板上などに設けられて、各スイッチング素子１１１〜１１５のドレイン電極１１１ｈ〜１１５ｈも、ソース電極１１１ｆ〜１１５ｆと同様に接続ワイヤ等を介してドレイン端子１０２に接続されるようにしてもよい。
また、５つのスイッチング素子１１１〜１１５が設けられる例を示したが、これに限定されるものではなく、２素子以上であればよく、例えば１０素子以上などでも有効な効果を得ることができる。
また、図１等に示したような複数のスイッチング素子１１１…を一組として、複数組のスイッチング素子を１つのパッケージ内に設けてもよい。この場合、ソース端子１０１やドレイン端子１０２なども各組ごとに独立に設けてもよいし、１つ以上の端子を複数組で共通にするなどしてもよく、さらに、何れかの組のソース端子が他の組のドレイン端子に接続されるなどしてもよい。
また、パッケージの形態は、樹脂モールドに限らず、スイッチング素子が絶縁体パッケージ中に封止された種々の形態も適用可能である。
また、スイッチング素子１１１〜１１５としては、絶縁ゲート型のスイッチング素子であれば、ＭＯＳに限らずＩＧＢＴなどを適用することもでき、同じメカニズムによって、各素子がＯＮ、ＯＦＦするタイミングをずらしてサージ電圧を低減することが容易にできる。
また、上記のような半導体装置、または上記のように接続されたスイッチング素子１１１〜１１５を、特開２００２−４４９６２号公報に示されるようなインバータ制御モジュール等に適用し、サージ電圧を一層容易に低減できるようにしてもよい。
また、用いられる半導体はＳｉＣに限るものではないが、ＳｉＣの場合には、次のような効果を得ることもできる。すなわち、一般に、ＳｉＣパワー素子を形成するＳｉＣウェハは結晶欠陥を高密度に含みやすく、そのような結晶欠陥を含む領域に形成された素子は動作不良となる。このため、例えば５ｍｍ角以上などの大きさの大型の素子は、歩留まりよく形成することなどが困難である。ところが、上記のように複数の素子が並列接続されることによって大きな電流のスイッチが可能にされるので、個々の素子を大型化大電流化しなくてもよい。そこで、素子サイズ、および電流容量の小さいスイッチング素子を歩留まりよく低コストに形成することによって、例えば５０Ａ以上の大電流をスイッチングできる半導体装置等を安価に得ることが容易にでき、工業的に広く活用することなどができる。
本発明にかかる半導体装置は、大電流を高速でスイッチングする場合などでも、サージ電圧を容易に低減できる効果を有し、各種電気機器や車などの電源におけるコンバータなどに用いられ、比較的大電流をスイッチするパワー半導体装置等として有用である。
本発明の実施の形態に係る半導体装置の構成を示す平面図である。 本発明の実施の形態に係る半導体装置のスイッチング素子１１１〜１１５を構成する単位セル１１０の構成を示す断面図である。 本発明の実施の形態に係る半導体装置のスイッチング素子１１１〜１１５の接続関係を示す配線図である。 本発明の実施の形態に係る半導体装置のターンオフ時の電流／電圧波形を示すグラフである。 本発明の実施の形態に係る半導体装置の変形例の構成を示す平面図である。 本発明の実施の形態に係る半導体装置の変形例の構成を示す平面図である。 本発明の実施の形態に係る半導体装置の変形例の構成を示す平面図である。 本発明の実施の形態に係る半導体装置の変形例の構成を示す平面図である。 本発明の実施の形態に係る半導体装置の変形例の構成を示す平面図である。 本発明の実施の形態に係る半導体装置の変形例の構成を示す平面図である。 従来の半導体装置のターンオフ時の電流／電圧波形を示すグラフである。
符号の説明
１００ 半導体装置
１０１ ソース端子
１０２ ドレイン端子
１０３ ゲート端子
１０４ 樹脂
１１０ 単位セル
１１０ａ ドリフト領域
１１０ｂ ｐウェル領域
１１０ｃ ソース領域
１１０ｄ 絶縁膜
１１０ｅ ゲート電極
１１０ｆ ソース電極
１１０ｇ 半導体基板
１１０ｈ ドレイン電極
１１１〜１１５ スイッチング素子
１１１ｅ〜１１５ｅ ゲート電極
１１１ｆ〜１１５ｆ ソース電極
１１１ｈ〜１１５ｈ ドレイン電極
１２１〜１２５ ソース電極接続ワイヤ
１３１〜１３５ ゲート電極接続ワイヤ

Claims (13)

  1. 制御電極と、前記制御電極によって導通状態または非導通状態に制御される第１および第２の被制御電極とを有し、前記第１および第２の被制御電極同士が並列に接続された複数の絶縁ゲート型のスイッチング素子を有する半導体装置であって、
    上記複数のスイッチング素子のうちの少なくとも１つの制御電極は、制御電極接続ワイヤを介して、他のスイッチング素子の制御電極にのみ接続されていることを特徴とする半導体装置。
  2. 上記複数のスイッチング素子は第１から第３の少なくとも３つのスイッチング素子を含み、
    第１のスイッチング素子の制御電極は、制御電極接続ワイヤを介して第２のスイッチング素子の制御電極に接続され、
    第２のスイッチング素子の制御電極は、制御電極接続ワイヤを介して第３のスイッチング素子の制御電極に接続されるとともに、
    上記第１から第３のスイッチング素子のうち少なくとも１つの制御電極が、半導体装置の外部に引き出される制御端子に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 上記第１または第３のスイッチング素子のうちのいずれか一方のスイッチング素子の制御電極が、半導体装置の外部に引き出される制御端子に接続されていることを特徴とする請求項２に記載の半導体装置。
  4. 上記複数のスイッチング素子の制御電極どうしを接続する複数の制御電極接続ワイヤが、直列に接続されていることを特徴とする請求項１に記載の半導体装置。
  5. 少なくとも１つのスイッチング素子の制御電極が、半導体装置の外部に引き出される制御端子に接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 上記直列に接続された制御電極接続ワイヤのうち、端部の制御電極接続ワイヤの接続されている制御電極が、半導体装置の外部に引き出される制御端子に接続されていることを特徴とする請求項５に記載の半導体装置。
  7. 上記複数のスイッチング素子における、制御電極によって導通状態または非導通状態に制御される第１および第２の被制御電極は、それぞれ、半導体装置の外部に引き出される共通の第１または第２の被制御端子に接続されていることを特徴とする請求項１に記載の半導体装置。
  8. 上記第１および第２の被制御電極の少なくとも一方は、被制御電極接続ワイヤを介して、上記第１または第２の被制御端子に接続されていることを特徴とする請求項７に記載の半導体装置。
  9. 上記制御電極接続ワイヤは、上記被制御電極接続ワイヤよりも細く設定されていることを特徴とする請求項８に記載の半導体装置。
  10. 上記第１または第２の被制御端子の少なくとも一方は、半導体装置のパッケージにおける基板上に形成された配線パターン、またはバスバーであることを特徴とする請求項７に記載の半導体装置。
  11. 上記複数のスイッチング素子は、パッケージ中に封止され、上記制御端子、第１の被制御端子、および第２の被制御端子が、外部に露出していることを特徴とする請求項１に記載の半導体装置。
  12. 制御電極が互いに電気的に接続されたスイッチング素子の組が、複数組設けられていることを特徴とする請求項１に記載の半導体装置。
  13. 上記スイッチング素子は、炭化珪素を用いて形成されていることを特徴とする請求項１に記載の半導体装置。
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