JP7471285B2

JP7471285B2 - ハーフブリッジＧａＮドライバ応用向けレベルシフタ

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Publication number: JP7471285B2
Application number: JP2021521312A
Authority: JP
Inventors: エドワード・リー; ラヴィ・アナンス; マイケル・チャップマン
Original assignee: エフィシェント・パワー・コンバージョン・コーポレイション
Priority date: 2018-10-17
Filing date: 2019-10-16
Publication date: 2024-04-19
Anticipated expiration: 2039-10-16
Also published as: US20200127663A1; KR20210075182A; WO2020081663A1; US10727834B2; TWI715249B; CN113302843A; TW202025636A; JP2022505337A; CN113302843B; EP3868022A1; KR102689734B1; EP3868022A4

Description

本発明は一般に、ハーフブリッジ回路内のハイサイド窒化ガリウム(GaN)電界効果トランジスタ(FET)を駆動するように構成されたゲートドライバ用のレベルシフタに関し、より詳細には、正参照電圧と負参照電圧の両方からフローティングレベル制御信号を生成するためのレベルシフタに関する。

典型的なハーフブリッジ回路では、ハイサイドトランジスタのオン状態またはオフ状態は、グランド参照制御信号によって決まる。しかし、ハイサイドトランジスタがオンになっている間、ハイサイドトランジスタのソース端子上の電圧が上がり、ハイサイド信号経路用の参照電圧になる。参照電圧のシフトを補償するために、レベルシフタが、グランド参照制御信号を、ハイサイドトランジスタのソース端子上の変化する電圧を参照する信号にシフトさせる。レベルシフトされた制御信号は、ハイサイドゲートドライバに提供される。しかし、レベルシフタは、フローティング参照電圧の要件に加えて、ハイサイドトランジスタのソース端子上の、対応するローサイドトランジスタを通る電流転流(current commutation)による負電圧にも耐えなければならない。

図1は、ハーフブリッジ集積回路の回路図を示す。図1では、ハーフブリッジ回路100が、ハイサイドトランジスタ150およびローサイドトランジスタ170を含み、それらは、ノード155上の電圧V₁₅₅を制御し、ひいては、コイル185を通って負荷195に至る電流を制御する。制御信号CTL110が、ハイサイドトランジスタ150がオンになるべきか、それともオフになるべきかを示し、制御信号CTL115が、ローサイドトランジスタ170がオンになるべきか、それともオフになるべきかを示す。ゲートドライバ160がCTL115を受け取り、それに応じてローサイドトランジスタ170のゲート端子を、供給電圧V_DDを使用して駆動し、この電圧は、トランジスタ150および170の最大のゲートソース間電圧V_GSを下回るように選択される。ローサイドトランジスタ170のソース端子はグランド105に接続されているので、ゲートドライバ160は、グランド参照CTL115を直接使用することができる。

対照的に、ハイサイドトランジスタ150がオンになるとV₁₅₅が上がり、ハイサイド信号経路用の参照電圧が変化する。ゲートドライバ140は、トランジスタ150のソース端子上の電圧が上がるので、ハイサイドトランジスタ150をオンになった状態に保つためにトランジスタ150用の駆動電圧を上げなければならない。レベルシフタ125は、グランド参照CTL110をV₁₅₅参照制御信号に変換しなければならない。レベルシフタ125は、CTL110を受け取り、ゲートドライバ140用の中間制御信号ICTL130を、V₁₅₅およびフローティング供給電圧V_DDFに基づいて生成し、このV_DDFはおよそV_DD-V₁₂₀+V_INであり、ただしV₁₂₀はダイオード120にわたる電圧を表し、V_INはハイサイドトランジスタ150のドレイン端子に印加される入力電圧を表す。ローサイドトランジスタ170がオンになる前にハイサイドトランジスタ150がオフになる場合、V₁₅₅は、電流がローサイドトランジスタ170を通って転流するため、グランドより下に下がることがある。したがって、レベルシフタ125は、CTL110を、ノード155上の正電圧と負電圧の両方を参照してレベルシフトすることができなければならない。

図2は、ハーフブリッジ回路内のハイサイドトランジスタに関連するゲートドライバ用の従来の直接結合型レベルシフタの回路図を示す。従来の直接結合型レベルシフタ200について、本明細書では、説明を容易にするために図1に示すハーフブリッジ回路100を参照して説明し、この直接結合型レベルシフタ200は、パルスジェネレータ210を含み、パルスジェネレータ210は、CTL110を受け取り、トランジスタ220とトランジスタ230のどちらかのゲート端子上にパルスを生成する。トランジスタ220とトランジスタ230のどちらかをドレイン電流が通る結果、レジスタ215と225のどちらかにわたる電圧が生じ、それが、パルスフィルタ240によるパルスフィルタリング後にセット-リセット(SR)フリップフロップ250の状態を定める。トランジスタ220および230は、それらのドレイン端子上の高電圧に耐えるものが選択される。

V₁₅₅がしきい値電圧V_THを上回る分だけグランドより下に向かう場合、トランジスタ220および230用のゲート電圧がグランドにあるときでさえ、トランジスタ220と230はどちらもオンになる。その場合、両トランジスタ220および230のドレイン端子がグランドに短絡し、従来のレベルシフタ200は適切に機能しないことがある。したがって、従来の直接結合型レベルシフタ200は、それがノード155上の負電圧に応答して適切に機能することができないので、ハーフブリッジ回路100内に示すレベルシフタ125の代わりに使用することはできない。

図3は、ハーフブリッジ回路内のハイサイドトランジスタに関連するゲートドライバ用の従来の容量結合型レベルシフタの回路図を示す。従来の容量結合型レベルシフタ300について、本明細書では、説明を容易にするために図1に示すハーフブリッジ回路100を参照して説明し、この容量結合型レベルシフタ300は、コンデンサ310および320を含み、これらは、CTL110、およびインバータ305からのその補数

を、差動増幅器340にAC結合させる。差動増幅器340は、AC結合された信号を論理信号電圧レベルに増幅させ、その電圧レベルがSRフリップフロップ350の状態を定める。V₁₅₅がグランドより下に下がる場合、コンデンサ310および320は、ノード155上のDC電圧が、信号チェーン内で従来の容量結合型レベルシフタ300より前にあるグランド参照回路の動作に影響を及ぼすのを防ぐ。したがって、従来の容量結合型レベルシフタ300は、ノード155上の正電圧と負電圧の両方に応答して適切に機能する。

しかし、コンデンサ310および320は、高電圧コンデンサでなければならず、高電圧コンデンサは、入手可能ではないかまたは半導体ダイの表面上に大きな面積を占有することがある。さらに、レジスタ325および315、ならびにノード330上のバイアス電圧が、ノード155上の高速で大きな電圧変化に応答して、コンデンサ310および320に非常に大きな電流を提供しなければならない。また、差動増幅器340は、CTL110が変化してからハイサイドトランジスタ150がオンまたはオフになるまでの間の遅延を低減させるために、高速でなければならない。コンデンサ310および320の大きな電流、および差動増幅器340のスピードが、図2に示す従来の直接結合型レベルシフタ200に比べて、従来の容量結合型レベルシフタ300の電力消費を増大させる。

本発明は、グランド参照入力制御信号からレベルシフトされた制御信号を生成するための直接結合型レベルシフタを提供することによって、上で論じた従来のレベルシフタにおける短絡、大きな電力消費、および大きな面積という欠点に対処する。本発明は、本明細書において説明するように、正レベルシフトドライバと負レベルシフトドライバをそれぞれが収容した、2セットのレベルシフトドライバを備える。レベルシフトドライバの第1のセットは、第1の出力を生成し、制御信号を受け取る正レベルシフトドライバ、および制御信号の反転信号(inverse)を受け取る負レベルシフトドライバを備える。レベルシフトドライバの第2のセットは、第2の出力を生成し、制御信号の反転信号を受け取る正レベルシフトドライバ、および制御信号を受け取る負レベルシフトドライバを備える。正レベルシフトドライバは、グランドを参照しており、参照電圧がグランドより上であるときに動作する。負レベルシフトドライバは、グランドと参照電圧の両方を参照しており、参照電圧がグランドより下であるときに動作する。

第1の実施形態では、各正レベルシフトドライバが、ダイオードとして構成され、かつ参照電圧を受け取るように直列接続された、少なくとも1つのGaN FETの第1のセットを備える。第1のレジスタが、GaN FETの第1のセットに接続された第1の端子、およびノードに接続された第2の端子を有し、第2のレジスタが、そのノードに接続された第1の端子、および供給電圧を受け取るように構成された第2の端子を有する。第1のレジスタとGaN FETの第1のセットとが、参照電圧とノード上の電圧との電圧差を生み出し、その電圧差は、参照電圧が正である場合に、そのノードに接続されたゲート端子を有する第1のGaN FETをオンにするのに十分なものである。第2のGaN FETは、第1の出力を制御信号に基づいて、または第2の出力を制御信号の反転信号に基づいて、可能にするかまたはブロックする。

さらなる一実施形態では、各負レベルシフトドライバが、第1の出力を制御信号の反転信号に基づいて、または第2の出力を制御信号に基づいて、可能にするかまたはブロックするための、第1のGaN FETと、第1のGaN FETのドレイン端子に接続されており、参照電圧、第1の供給電圧、および第2の供給電圧を受け取るように構成された、論理レベルトランスレータとを備える。第2の供給電圧は、第1の供給電圧以上である。論理レベルトランスレータは、ノードにさらに接続されている。第2のFETのゲート端子が、そのノードに接続されている。第2のGaN FETのソース端子が、参照電圧を受け取る。論理レベルトランスレータは、参照電圧とそのノード上の電圧との間の電圧差を生み出し、この電圧差は、参照電圧が所定の電圧を下回る場合に、かつ制御信号の反転信号または制御信号に基づいて、第2のFETをオンにするのに十分なものである。

ラッチは、参照電圧および第1の出力を受け取り、第1の出力に基づいてレベルシフトされた制御信号を提供する。ラッチはまた、第2の出力を受け取り、レベルシフトされた制御信号の反転信号を提供することができる。あるいは、ラッチの代わりにパルスフィルタおよびSRフリップフロップを使用して、レベルシフトされた制御信号(および任意選択でレベルシフトされた制御信号の反転信号)を提供することもできる。

実装形態および要素の組合せのさまざまな新規な詳細を含む、本明細書において説明する上記および他の好ましい特徴について、次に、添付の図面を参照してより詳細に説明し、特許請求の範囲において明らかにする。具体的な方法および装置は、説明のために示されているにすぎず、特許請求の範囲を限定するものとして示されているのではないことを理解されたい。当業者には理解されるように、本明細書における教示の原理および特徴は、特許請求の範囲に記載の範囲から逸脱することなく、さまざまな多数の実施形態において用いることができる。

本開示の特徴、目的、および利点は、下に記載の詳細な説明を、全体を通して同様の参照文字がそれに相応して同一のものとされる図面と併せ読めば、より明らかとなろう。

従来の、レベルシフタを伴うハーフブリッジ集積回路の回路図を示す図である。ハーフブリッジ回路内のハイサイドトランジスタに関連するゲートドライバ用の従来の直接結合型レベルシフタの回路図を示す図である。ハーフブリッジ回路内のハイサイドトランジスタに関連するゲートドライバ用の従来の容量結合型レベルシフタの回路図を示す図である。本発明の一例示的実施形態による直接結合型レベルシフタを示す図である。図4に示す直接結合型レベルシフタ内に含めるための、本発明の一例示的実施形態による正レベルシフトドライバを示す図である。図4に示す直接結合型レベルシフタ内に含めるための、本発明の一例示的実施形態による負レベルシフトドライバを示す図である。図4に示す直接結合型レベルシフタ内に含めるためのパルスジェネレータを示す図である。図4に示す直接結合型レベルシフタ内に含めるためのラッチを示す図である。

以下の詳細な説明では、いくつかの実施形態を参照する。これらの実施形態については、当業者がそれらを実施することを可能にするのに十分な程度に詳しく説明される。他の実施形態を用いることができること、およびさまざまな構造的、論理的、電気的な変更を加えることができることを、理解されたい。以下の詳細な説明の中で開示する特徴の組合せは、最も広い意味での教示の実施には必要ではないことがあり、この特徴の組合せはそうではなく、本教示の特に代表的な例について説明するために教示されているにすぎない。

図4は、本発明の一例示的実施形態による直接結合型レベルシフタ400を示す。直接結合型レベルシフタ400について、本明細書では、説明を容易にするために図1に示すハーフブリッジ回路100を参照して説明し、この直接結合型レベルシフタ400は、2つの正レベルシフトドライバ420および460、ならびに2つの負レベルシフトドライバ430および470を含む。正レベルシフトドライバ420および負レベルシフトドライバ470は、CTL110を受け取り、正レベルシフトドライバ460および負レベルシフトドライバ430は、インバータ405からCTL110の補数

を受け取る。レベルシフトドライバの第1のセット440は、CTL110を受け取る正レベルシフトドライバ420および補数

を受け取る負レベルシフトドライバ430を含み、ラッチ490のための出力信号445を生成する。レベルシフトドライバの第2のセット480は、補数

を受け取る正レベルシフトドライバ460およびCTL110を受け取る負レベルシフトドライバ470を含み、ラッチ490のための出力信号485を生成する。有利には、レベルシフトドライバ440および480は、ノード155上の正電圧と負電圧の両方を参照するICTL130を生成するために、高電圧コンデンサおよびそれらの対応するバイアス回路または高速差動増幅器を必要とせず、それによって、図3に示す従来の容量結合型レベルシフタ300と比較して、直接結合型レベルシフタ400の電力消費が低減する。

ラッチ490は、セット440および480それぞれからの出力445および485、フローティング供給電圧V_DDF、ならびにノード155上の電圧を受け取る。フローティング供給電圧V_DDFは、本明細書において図1を参照して先に論じたように、およそV_DD-V₁₂₀+V_INである。ラッチ490は、ノード155上の電圧V₁₅₅を参照する制御信号ICTL130および補数

をゲートドライバ140に、セット440からの出力445およびセット480からの出力485に基づいて出力する。ラッチ490は、V₁₅₅が正であるかまたはグランド105に等しいとき、ICTL130および補数

を正レベルシフトドライバ420および460の出力に基づいて提供する。反対に、ラッチ490は、V₁₅₅が負であるとき、ICTL130および補数

を負レベルシフトドライバ430および470の出力に基づいて提供する。ICTL130はゲートドライバ140に提供され、補数

は、ハーフブリッジ回路100内の他の構成要素、またはハーフブリッジ回路100を含む半導体ダイ上の他の回路による使用に、利用可能である。

正レベルシフトドライバ420および460は、グランドを参照しており、供給電圧V_DDおよびV₁₅₅を受け取る。正レベルシフトドライバ420および460はそれぞれ、V₁₅₅がグランドより上であるとき、ラッチ490のための出力445および485を生成する。V₁₅₅がグランドより下に下がる場合、正レベルシフトドライバ420および460はオフになる。負レベルシフトドライバ430および470は、グランドとV₁₅₅の両方を参照しており、供給電圧V_DDおよび第2の供給電圧V_DDHを受け取る。第2の供給電圧V_DDHは供給電圧V_DD以上であり、例えば供給電圧V_DDが5ボルト(V)であるのに対して第2の供給電圧V_DDHは12Vである。負レベルシフトドライバ430および470はそれぞれ、V₁₅₅が負である間、ラッチ490のための出力445および485を生成する。V₁₅₅がグランドより上に上がると、負レベルシフトドライバ430および470はオフになる。

V₁₅₅は、正レベルシフトドライバ420および460に接続されており、またV₁₅₅が負である間に正レベルシフトドライバ420および460がグランドに短絡するのを防ぐための信号として使用され、それにより、V₁₅₅が負である間でも直接結合型レベルシフタ400が適切に機能することが確実になっている。パルスジェネレータ410および450は、CTL110および補数

の遷移のみに応答して正レベルシフトドライバ420および460に出力445および485を生成させることによって、直接結合型レベルシフトドライバ400の電流消費を低減させる。パルスジェネレータ410および450はそれぞれ、CTL110およびその補数

を受け取り、CTL110および補数

の高レベルから低レベルへの遷移、または低レベルから高レベルへの遷移に応答して、正レベルシフトドライバ420および460のための短いターンオンパルスを生成する。次いで、正レベルシフトドライバ420および460は、出力445および485内に短いパルスを生成して、ラッチ490の状態を変化させる。

任意選択で、V₁₅₅がしきい値時間期間を上回る間にわたって負であることに応答して、直接結合型レベルシフトドライバ400の電流消費をさらに低減させるために、負レベルシフトドライバ430および470もそれぞれ、パルスジェネレータ450および410に接続されてよい。他の実施形態では、正および負のレベルシフトドライバ420、430、460、および470のいずれも、パルスジェネレータに接続されない。いくつかの実施形態では、図2に示すパルスフィルタ240やSRフリップフロップ250などのパルスフィルタおよびSRフリップフロップが、ラッチ490の代わりに使用されてよい。

図5は、図4に示す直接結合型レベルシフタ400内に含めるための、正レベルシフトドライバ420や460などのための、本発明の一例示的実施形態による正レベルシフトドライバ500を示す。正レベルシフトドライバ500について、本明細書では、説明を容易にするために図1に示すハーフブリッジ回路100および図4に示す正レベルシフトドライバ420を参照して説明する。正レベルシフトドライバ500は、GaN FETトランジスタ505～510および535～560、ならびにレジスタ515および520を含む。トランジスタ535、540、555、および560は、ダイオードとして構成されており、ノード155上の電圧V₁₅₅およびトランジスタ545のドレイン端子上の電圧が非常に高い電圧に上がるのに応答してノード530上の電圧およびトランジスタ545のソース端子上の電圧が所定の電圧より上に上がるのを防ぐ。所定の電圧は、トランジスタ545の定格電圧に基づいて選択される。

ノード530上の電圧とノード155上の電圧V₁₅₅との間の差が、レジスタ515、ならびにダイオードとして構成されたトランジスタ505および510のセットを使用して生み出される。V₁₅₅が正であるかまたはグランド105に等しい間、ノード530上の電圧は、トランジスタ545をオンにするのに十分なものである。ハイサイドトランジスタ150がオンになるべきであるとCTL110が示したことに応答して、正レベルシフトドライバ500内のトランジスタ550がオンになり、トランジスタ545および550を通じた電流の引き込みを生じさせる。トランジスタ545および550を通る電流が、直接結合型レベルシフタ400内の正レベルシフトドライバ420によって生成される出力445である。正レベルシフトドライバ500は、正レベルシフトドライバ460にも使用され、その場合、トランジスタ550のゲート端子が補数

を受け取り、それによって、トランジスタ550がオフになり、トランジスタ545および550を通じて電流が引き込まれないようになる。したがって、正レベルシフトドライバ420は、トランジスタ545および550を通じて電流をシンクし、一方、正レベルシフトドライバ460は、トランジスタ545および550を通じて電流が流れるのを妨げる。電流シンク出力445および電流ブロック出力485により、ハイサイドトランジスタ150がオンになるべきであることを示すICTL130をラッチ490が出力する。

ハイサイドトランジスタ150がオフになるべきであるとCTL110が示したことに応答して、正レベルシフトドライバ420内のトランジスタ550がオフになり、トランジスタ545および550を通じて電流が引き込まれないようにする。正レベルシフトドライバ460では、トランジスタ550のゲート端子が、補数

を受け取り、それによって、トランジスタ550がオンになり、トランジスタ545および550を通じて電流が引き込まれる。トランジスタ545および550を通る電流が、正レベルシフトドライバ460によって生成される出力485である。したがって、正レベルシフトドライバ420は、トランジスタ545および550を通じて電流が流れるのを妨げ、一方、正レベルシフトドライバ460は、トランジスタ545および550を通じて電流をシンクする。電流ブロック出力445および電流シンク出力485により、ハイサイドトランジスタ150がオフになるべきであることを示すICTL130をラッチ490が出力する。

V₁₅₅が負になるにつれて、ノード530上の電圧も下がり、V₁₅₅が、トランジスタ505および510のサイズ、ならびにレジスタ515および520の抵抗値によって定まる所定の電圧より下に下がるにつれて、ノード530上の電圧がトランジスタ545をゆっくりとオフにする。トランジスタ545がオフになるので、正レベルシフトドライバ420の出力445、正レベルシフトドライバ460の出力485、およびラッチ490は、トランジスタ550によってグランド105に短絡せず、直接結合型レベルシフタ400は適切に機能し続ける。

図6は、図4に示す直接結合型レベルシフタ400内に含めるための、負レベルシフトドライバ430や470などのための、本発明の一例示的実施形態による負レベルシフトドライバ600を示す。負レベルシフトドライバ600について、本明細書では、説明を容易にするために図1に示すハーフブリッジ回路100および図4に示す負レベルシフトドライバ430を参照して説明する。負レベルシフトドライバ600は、低いほうの供給電圧V_DDによるグランド参照補数

を、負のV₁₅₅を参照する出力445に変換するためのカレントミラーに基づき、かつ二次供給電圧V_DDHに基づく、論理レベルトランスレータ660を含む。論理レベルトランスレータ660は、トランジスタ614、618、650、および655、ならびにレジスタ610、625、および635を含む。レジスタ625および635は、実質的に同じ抵抗値を有し、トランジスタ614は、トランジスタ618に一致するものが選択され、トランジスタ650は、トランジスタ655に一致するものが選択される。

補数

が、ハイサイドトランジスタ150がオンになるべきであることを意味する論理低レベルである間、トランジスタ605がオフになる。トランジスタ618のゲート端子は、V_DDH、V_DD、レジスタ610、およびトランジスタ614によってバイアスされている。トランジスタ614と618は、実質的に一致しているので、ノード630上の電圧はV_DDと実質的に同じである。トランジスタ650および655が飽和領域で動作するのに十分なほどV₁₅₅がV_DDより低い場合、ノード670上の電圧は、ノード640上の電圧と実質的に同じである。ノード670上の電圧とV₁₅₅との間の差は、トランジスタ650のおよそゲートソース間電圧V_GSであり、これは、トランジスタ675および680をオンにし、トランジスタ675および680を通じた電流の引き込みを生じさせるのに十分なものである。トランジスタ675および680を通る電流が、直接結合型レベルシフタ400内の負レベルシフトドライバ430によって生成される出力445である。負レベルシフトドライバ600は、補数

の反転信号、すなわちCTL110を出力する。

補数

が、ハイサイドトランジスタ150がオフになるべきであることを意味する論理高レベルである間、トランジスタ605がオンになり、トランジスタ618のゲート端子をグランド105に短絡させる。V₁₅₅が大きな負の大きさ(high negative magnitude)を有する場合でさえ、ノード630上の電圧は負であり、およそ、グランド105を下回るしきい値電圧であり、それによって、トランジスタ655が三極管領域で動作する。ノード670上の電圧が、ノード640上の電圧より下に下がり、ノード670上の電圧とノード155上の電圧との間の差が、トランジスタ675および680をオンにするのに不十分となり、それによって、トランジスタ675および680を通じて電流が引き込まれないようになる。

トランジスタ675および680は、直列接続された2つのトランジスタとして示されているが、他の実施形態ではその代わりに、ソース端子とドレイン端子の両方上の大きな電圧に耐えることの可能な単一のトランジスタを使用することができる。トランジスタ644、648、664、668、684、および688は、ダイオードとして構成されており、V₁₅₅ならびにトランジスタ675および680を通る電流が非常に高い値に上がる場合、ノード640および670上、ならびにトランジスタ675のソース端子およびトランジスタ680のソース端子上の電圧が所定の電圧より上に上がるのを防ぐ。V₁₅₅が正になり、トランジスタのしきい値電圧より上に上がるにつれて、レジスタ625および635を通って流れる電流が、トランジスタ650、655、675、および680を通ってではなくトランジスタ644、648、664、および668を通って流れ、それによって、負レベルシフトドライバ600がラッチ490のための出力445を生成しないようになる。負レベルシフトドライバ600は、負レベルシフトドライバ470の代わりに使用することもでき、その場合、トランジスタ605のゲート端子がCTL110を受け取り、トランジスタ675および680を通る電流が、出力485である。

図4に示す直接結合型レベルシフタ400に戻ると、ラッチ490が、図5に示す正レベルシフトドライバ500などの正レベルシフトドライバと図6に示す負レベルシフトドライバ600などの負レベルシフトドライバをそのそれぞれが含むセット440および480から、出力445および485を受け取る。Table 1(表1)は、CTL110の論理値、反転信号

、正レベルシフトドライバ420および460と負レベルシフトドライバ430および470の出力、出力445および485、ならびにICTL130、ならびに正の値についてはプラス符号、負の値についてはマイナス符号によって示されるV₁₅₅の状態を示す。レベルシフトドライバ420、430、460、および470が出力445または485を生成しないときの状態は、Xで示されている。

出力445は、V₁₅₅が正である場合には正レベルシフトドライバ420の出力を含み、V₁₅₅が負である場合には負レベルシフトドライバ430の出力を含む。出力485は、V₁₅₅が正である場合には正レベルシフトドライバ460の出力を含み、V₁₅₅が負である場合には負レベルシフトドライバ470の出力を含む。ラッチ490は、ICTL130を出力445に基づいて、また補数

を出力485に基づいて、生成する。

図7は、図4に示す直接結合型レベルシフタ内に含めるための、すなわちパルスジェネレータ410または450のための、一例示的パルスジェネレータ700を示す。パルスジェネレータ700は、インバータ710、720、および730、ならびにNOR論理ゲート740を含む。インバータ710およびNOR論理ゲート740の一方の入力が、CTL110を受け取る。インバータ710、720、および730は、CTL110を遅延および反転させ、NOR論理ゲート740は、CTL110と遅延および反転された制御信号の両方が論理低レベルであるとき、論理高レベルパルス750を出力する。論理高レベルパルス750は、レベルシフトドライバ420、430、460、および470のうちの1つまたは複数に提供される。

図8は、図4に示す直接結合型レベルシフタ内に含めるための、すなわちラッチ490のための、一例示的ラッチ800を示す。トランジスタ810が、V₁₅₅をそのソース端子上に受け取り、レベルシフトドライバのセット480からの出力485をそのゲート端子上に受け取り、レベルシフトドライバのセット440からの出力445をそのドレイン端子上に受け取る。トランジスタ830が、V₁₅₅をそのソース端子上に受け取り、出力445をそのゲート端子上に受け取り、出力485をそのドレイン端子上に受け取る。トランジスタ810のドレイン端子は、レジスタ820にさらに接続されており、レジスタ820は、フローティング供給電圧V_DDFにさらに接続されている。トランジスタ830のドレイン端子は、レジスタ840にさらに接続されており、レジスタ840は、V_DDFにさらに接続されている。出力445は、ICTL130として直接使用することができる。出力485は、補数

として直接使用することができる。

Table 2(表2)は、CTL110の論理値、反転信号

、出力445および485、ICTL130の電圧、ICTL130のデジタル論理値、補数

の電圧、ならびに補数

のデジタル論理値、ならびに正の値についてはプラス符号、負の値についてはマイナス符号によって示されるV₁₅₅の状態と、トランジスタ810および830の状態を示す。

トランジスタ810がオンであり、かつトランジスタ830がオフである間、ICTL130の電圧はおよそV₁₅₅、すなわち論理低レベルであり、補数

の電圧はおよそ、V_DDFから出力485の電圧V₄₈₅をマイナスしたもの、すなわち論理高レベルである。トランジスタ810がオフであり、かつトランジスタ830がオンである間、ICTL130の電圧はおよそ、V_DDFから出力445の電圧V₄₄₅をマイナスしたもの、すなわち論理高レベルであり、補数

の電圧はおよそV₁₅₅、すなわち論理低レベルである。ラッチ800は、ラッチの一実現例であり、レベルシフタの他の実施形態は、ラッチの他の実装形態を含む。

上の説明および図面は、本明細書において説明した特徴および利点を達成する特定の実施形態の例示とのみみなされたい。特定のプロセス条件に対して修正および置換を行うことができる。したがって、本発明の実施形態は、先の説明および図面により限定されるものとみなされない。

100 ハーフブリッジ回路
105 グランド
140 ゲートドライバ
150 ハイサイドトランジスタ
155 ノード
240 パルスフィルタ
250 SRフリップフロップ
300 容量結合型レベルシフタ
400 直接結合型レベルシフタ、直接結合型レベルシフトドライバ
405 インバータ
410 パルスジェネレータ
420 正レベルシフトドライバ
430 負レベルシフトドライバ
440 レベルシフトドライバの第1のセット、レベルシフトドライバ
445 出力信号、電流シンク出力、電流ブロック出力
450 パルスジェネレータ
460 正レベルシフトドライバ
470 負レベルシフトドライバ
480 レベルシフトドライバの第2のセット、レベルシフトドライバ
485 出力信号、電流ブロック出力、電流シンク出力
490 ラッチ
500 正レベルシフトドライバ
505 GaN FETトランジスタ
510 GaN FETトランジスタ
515 レジスタ
520 レジスタ
530 ノード
535 GaN FETトランジスタ
540 GaN FETトランジスタ
545 GaN FETトランジスタ
550 GaN FETトランジスタ
555 GaN FETトランジスタ
560 GaN FETトランジスタ
600 負レベルシフトドライバ
605 トランジスタ
610 レジスタ
614 トランジスタ
618 トランジスタ
625 レジスタ
630 ノード
635 レジスタ
640 ノード
644 トランジスタ
648 トランジスタ
650 トランジスタ
655 トランジスタ
660 論理レベルトランスレータ
664 トランジスタ
668 トランジスタ
670 ノード
675 トランジスタ
680 トランジスタ
684 トランジスタ
688 トランジスタ
700 一例示的パルスジェネレータ
710 インバータ
720 インバータ
730 インバータ
740 NOR論理ゲート
750 論理高レベルパルス
800 一例示的ラッチ
810 トランジスタ
820 レジスタ
830 トランジスタ
840 レジスタ
CTL110 制御信号
ICTL130 中間制御信号
V_DD 供給電圧
V_DDF フローティング供給電圧
V_DDH 第2の供給電圧、二次供給電圧
V_GS ゲートソース間電圧
V_TH しきい値電圧
V₁₅₅ 電圧
V₄₄₅ 電圧
V₄₈₅ 電圧

Claims

グランド参照制御信号からレベルシフトされた制御信号を生成するための直接結合型レベルシフタであって、
第1の出力を生成するためのレベルシフトドライバの第1のセットであって、
前記制御信号を受け取るように構成された正レベルシフトドライバ、および前記制御信号の反転信号を受け取るように構成された負レベルシフトドライバを備える、レベルシフトドライバの第1のセットと、
第2の出力を生成するためのレベルシフトドライバの第2のセットであって、
前記制御信号の前記反転信号を受け取るように構成された正レベルシフトドライバ、および前記制御信号を受け取るように構成された負レベルシフトドライバを備える、レベルシフトドライバの第2のセットと
を備え、
レベルシフトドライバの前記第1のセットおよびレベルシフトドライバの前記第2のセット内の前記正レベルシフトドライバが、グランドを参照しており、それぞれ、参照電圧を受け取り、前記参照電圧が正である場合には前記第1の出力および前記第2の出力を生成し、前記参照電圧が負である場合にはオフになるように構成されており、
レベルシフトドライバの前記第1のセットおよびレベルシフトドライバの前記第2のセット内の前記負レベルシフトドライバが、グランドおよび前記参照電圧を参照しており、それぞれ、前記参照電圧が負である場合には前記第1の出力および前記第2の出力を生成し、前記参照電圧が正である場合にはオフになるように構成されている、
直接結合型レベルシフタ。
前記第1の出力を受け取り、前記第1の出力に基づいて前記レベルシフトされた制御信号を提供するためのラッチ回路をさらに備える、請求項1に記載の直接結合型レベルシフタ。
前記ラッチ回路が、前記第2の出力を受け取り、前記第2の出力に基づいて前記レベルシフトされた制御信号の反転信号を提供するようにさらに構成されている、請求項2に記載の直接結合型レベルシフタ。
前記第1の出力を受け取り、出力を提供するための、パルスフィルタと、
前記パルスフィルタの前記出力を受け取り、前記レベルシフトされた制御信号を提供するための、SRフリップフロップと
をさらに備える、請求項1に記載の直接結合型レベルシフタ。
前記パルスフィルタが、前記第2の出力を受け取り、第2の出力を提供するようにさらに構成されており、
前記SRフリップフロップが、前記パルスフィルタの前記第2の出力を受け取り、前記レベルシフトされた制御信号の反転信号を提供する、請求項4に記載の直接結合型レベルシフタ。
レベルシフトドライバの前記第1のセットおよびレベルシフトドライバの前記第2のセットがそれぞれ、前記制御信号または前記制御信号の前記反転信号の論理信号遷移に応答して短いパルスを生成するためのパルスジェネレータをさらに備える、請求項1に記載の直接結合型レベルシフタ。
前記制御信号の前記反転信号を生成するためのインバータをさらに備える、請求項1に記載の直接結合型レベルシフタ。
前記正レベルシフトドライバが、
ダイオードとして構成され、かつ前記参照電圧を受け取るように直列接続された、少なくとも1つの窒化ガリウム(GaN)電界効果トランジスタ(FET)の第1のセットと、
GaN FETの前記第1のセットに接続された第1の端子、およびノードに接続された第2の端子を有する、第1のレジスタと、
前記ノードに接続された第1の端子、および供給電圧を受け取るように構成された第2の端子を有する、第2のレジスタと、
前記ノードに接続されたゲート端子、ソース端子、およびドレイン端子を有する、第1のGaN FETであって、前記第1のレジスタとGaN FETの前記第1のセットとが、前記参照電圧と前記ノード上の電圧との間の電圧差を生み出すように構成されており、前記電圧差が、前記参照電圧が正である場合に、前記第1のGaN FETをオンにするのに十分なものである、第1のGaN FETと、
前記第1の出力を前記制御信号に基づいて、または前記第2の出力を前記制御信号の前記反転信号に基づいて、可能にするかまたはブロックするための、第2のGaN FETであって、前記第1のGaN FETの前記ソース端子に接続されたドレイン端子、ソース端子、および前記制御信号または前記制御信号の前記反転信号を受け取るためのゲート端子を有する、第2のGaN FETと
を備える、請求項1に記載の直接結合型レベルシフタ。
前記正レベルシフトドライバが、
ダイオードとして構成され、かつ直列接続された、少なくとも1つのGaN FETの第2のセットであって、前記ノードにさらに接続されており、前記ノード上の電圧を第1の所定の電圧を下回って維持するように構成されている、少なくとも1つのGaN FETの第2のセットと、
ダイオードとして構成され、かつ直列接続された、少なくとも1つのGaN FETの第3のセットであって、前記第1のGaN FETの前記ソース端子、および前記第2のGaN FETの前記ドレイン端子にさらに接続されており、前記第1のGaN FETの前記ソース端子および前記第2のGaN FETの前記ドレイン端子上の電圧を第2の所定の電圧を下回って維持するように構成されている、少なくとも1つのGaN FETの第3のセットと
をさらに備える、請求項8に記載の直接結合型レベルシフタ。
前記負レベルシフトドライバが、
前記第1の出力を前記制御信号の前記反転信号に基づいて、または前記第2の出力を前記制御信号に基づいて、可能にするかまたはブロックするための、第1の窒化ガリウム(GaN)電界効果トランジスタ(FET)であって、ドレイン端子、ソース端子、および前記制御信号の前記反転信号または前記制御信号を受け取るためのゲート端子を有する、第1の窒化ガリウム(GaN)電界効果トランジスタ(FET)と、
前記第1のGaN FETの前記ドレイン端子に接続されており、前記参照電圧、第1の供給電圧、および第2の供給電圧を受け取るように構成された、論理レベルトランスレータであって、前記第2の供給電圧が、前記第1の供給電圧以上であり、前記論理レベルトランスレータが、ノードにさらに接続されている、論理レベルトランスレータと、
前記参照電圧を受け取るためのソース端子、ドレイン端子、および前記ノードに接続されたゲート端子を有する、第2のFETと
を備え、前記論理レベルトランスレータが、前記参照電圧と前記ノード上の電圧との間の電圧差を生み出すように構成されており、前記電圧差が、前記参照電圧が所定の電圧を下回ったことに応答して、かつ前記制御信号の前記反転信号または前記制御信号に基づいて、前記第2のFETをオンにするのに十分なものである、請求項1に記載の直接結合型レベルシフタ。
前記第2のFETがGaN FETであり、
前記負レベルシフトドライバが、前記参照電圧を受け取るためのドレイン端子、前記第2のFETの前記ソース端子に接続されたソース端子、および前記ノードに接続されたゲート端子を有する、第3のGaN FETをさらに備える、請求項10に記載の直接結合型レベルシフタ。
前記負レベルシフトドライバが、
ダイオードとして構成され、かつ直列接続された、少なくとも1つのGaN FETのセットであって、前記第2のFETの前記ソース端子、および前記第3のGaN FETの前記ソース端子にさらに接続されており、前記第2のFETの前記ソース端子および前記第3のGaN FETの前記ソース端子上の電圧を所定の値を下回って維持するように構成されている、少なくとも1つのGaN FETのセット
をさらに備える、請求項11に記載の直接結合型レベルシフタ。
前記論理レベルトランスレータが、
前記第2の供給電圧を受け取るための第1の端子、および第2の端子を有する、第1のレジスタと、
前記第1のレジスタの前記第2の端子に接続されたゲート端子およびドレイン端子、ならびに前記第1の供給電圧を受け取るためのソース端子を有する、第3のGaN FETと、
前記第3のGaN FETの前記ソース端子に接続されているとともに前記第1の供給電圧を受け取る第1の端子、および第2の端子を有する、第2のレジスタと、
前記第2のレジスタの前記第2の端子に接続されたゲート端子およびソース端子、ならびに前記参照電圧を受け取るためのドレイン端子を有する、第4のGaN FETと、
前記第1のレジスタの前記第2の端子ならびに前記第3のGaN FETの前記ゲート端子および前記ドレイン端子に接続されたゲート端子、前記第2の供給電圧を受け取るためのドレイン端子、ならびにソース端子を有する、第5のGaN FETと、
前記第5のGaN FETの前記ソース端子に接続された第1の端子、および前記ノードに接続された第2の端子を有する、第3のレジスタと、
前記第2のレジスタの前記第2の端子ならびに前記第4のGaN FETの前記ゲート端子および前記ソース端子に接続されたゲート端子、前記参照電圧を受け取るためのドレイン端子、ならびに前記ノードに接続されたソース端子を有する、第6のGaN FETと
を備え、前記参照電圧と前記ノード上の電圧との間の電圧差が、前記第1のGaN FETがオフ状態にあるとともに前記第4のGaN FETおよび前記第6のGaN FETが飽和領域で動作するのに十分なほど前記参照電圧が前記第1の供給電圧を下回ったことに応答して、前記第2のFETをオンにするのに十分なものである、請求項10に記載の直接結合型レベルシフタ。
前記第2のレジスタの抵抗値と前記第3のレジスタの抵抗値が実質的に同じであり、
前記第3のGaN FETと前記第5のGaN FETが一致しており、
前記第4のGaN FETと前記第6のGaN FETが一致している、請求項13に記載の直接結合型レベルシフタ。
前記負レベルシフトドライバが、
ダイオードとして構成され、かつ直列接続された、少なくとも1つのGaN FETの第1のセットであって、前記第2のレジスタの前記第2の端子、前記第4のGaN FETの前記ゲート端子および前記ソース端子、ならびに前記第6のGaN FETの前記ゲート端子にさらに接続されている、少なくとも1つのGaN FETの第1のセットと、
ダイオードとして構成され、かつ直列接続された、少なくとも1つのGaN FETの第2のセットであって、前記ノードにさらに接続されている、少なくとも1つのGaN FETの第2のセットと
をさらに備え、GaN FETの前記第1のセットおよびGaN FETの前記第2のセットが、前記参照電圧が前記GaN FETのしきい値電圧より上に上がった場合に前記負レベルシフトドライバをオフにさせる、請求項13に記載の直接結合型レベルシフタ。