CN113302843A - 用于半桥氮化镓驱动器应用的位准偏移器 - Google Patents

Abstract

一种直接耦合位准偏移器，其用以将接地参考输入逻辑信号位准偏移为可具有正参考或负参考的输出逻辑信号。该位准偏移器包括两个位准偏移驱动器，其各自包括正位准偏移驱动器及负位准偏移驱动器。正位准偏移驱动器在锁存器的参考高于接地时运行，且在该参考低于接地时截止。类似地，负位准偏移驱动器在该参考低于接地时运行，且在该参考高于接地时截止。该输出逻辑信号基于来自接收输入信号的正位准偏移驱动器的输出，以及来自接收输入信号的反相的负位准偏移驱动器的输出。输出逻辑信号的反相基于来自接收输入信号的反相的正位准偏移驱动器的输出，以及来自接收输入信号的负位准偏移驱动器的输出。

Description

用于半桥氮化镓驱动器应用的位准偏移器

技术领域

本发明大体上涉及用于栅极驱动器的位准偏移器，该栅极驱动器被配置为驱动半桥电路中的高压侧氮化镓(GaN)场效晶体管(FET)，且更具体地，涉及一种用于由正参考电压及负参考电压两者生成浮动位准控制信号的位准偏移器。

背景技术

在典型的半桥电路中，高压侧晶体管的导通或截止状态由接地参考控制信号来确定。然而，当高压侧晶体管导通且变为高压侧信号路径的参考电压时，高压侧晶体管的源极端子上的电压升高。为补偿参考电压的偏移，位准偏移器将接地参考控制信号偏移为自高压侧晶体管的源极端子上的变化电压参考的信号。位准偏移控制信号被提供至高压侧栅极驱动器。然而，除浮动参考电压需求以外，归因于经由对应低压侧晶体管的电流换向，位准偏移器亦必须耐受高压侧晶体管的源极端子上的负电压。

图1示出了半桥集成电路的示意图。在图1中，半桥电路100包括控制节点155上的电压V₁₅₅且进而经由电感器185控制负载195的电流的高压侧晶体管150及低压侧晶体管170。控制信号CTL 110指示高压侧晶体管150是否应导通或截止，且控制信号CTL 115指示低压侧晶体管170是否应导通或截止。栅极驱动器160接收CTL 115且因此使用电源电压V_DD驱动低压侧晶体管170的栅极端子，该栅极端子的电压经选择为小于晶体管150及晶体管170的最大栅源电压V_GS。因为低压侧晶体管170的源极端子连接至接地105，所以栅极驱动器160可直接使用接地参考CTL 115。

与此不同，当高压侧晶体管150导通时，V₁₅₅升高，从而改变高压侧信号路径的参考电压。栅极驱动器140必须随着其源极端子上的电压升高而将晶体管150的驱动电压升高，以便保持高压侧晶体管150导通。位准偏移器125必须将接地参考CTL 110转换为V₁₅₅参考控制信号。位准偏移器125接收CTL 110，且基于V₁₅₅及浮动电源电压V_DDF生成栅极驱动器140的中间控制信号ICTL 130，其大约为V_DD-V₁₂₀+V_IN，其中V₁₂₀表示穿过二极管120的电压，且V_IN表示施加于高压侧晶体管150的漏极端子的输入电压。若高压侧晶体管150在低压侧晶体管170导通之前截止，则V₁₅₅可由于电流经由低压侧晶体管170的换向而减小为低于接地。因此，位准偏移器125必须能够参考节点155上的正电压及负电压两者而使CTL 110位准偏移。

图2示出了用于与半桥电路中的高压侧晶体管相关联的栅极驱动器的惯常的直接耦合位准偏移器的示意图。为易于说明，本文中参考图1中所示的半桥电路100来描述惯常的直接耦合位准偏移器200，且该惯常的直接耦合位准偏移器包括接收CTL 110且在晶体管220或晶体管230的栅极端子上生成脉冲的脉冲生成器210。穿过晶体管220或晶体管230的漏极电流在电阻器215或电阻器225上生成电压，该电压在由脉冲滤波器240进行脉冲滤波之后设定设置-重设触发器250的状态。晶体管220和晶体管230经选择为耐受其漏极端子上的高电压。

若V₁₅₅变为以大于阈值电压V_TH低于接地，则即使当晶体管220和晶体管230栅极电压处于接地时，晶体管220和晶体管230两者亦导通。晶体管220和晶体管230两者的漏极端子随后短接至接地，且惯常的位准偏移器200可能无法正确运作。因此，因为惯常的直接耦合位准偏移器200响应于节点155上的负电压而不能正确运作，所以惯常的直接耦合位准偏移器200不能用于代替半桥电路100中所示的位准偏移器125。

图3示出用于与半桥电路中的高压侧晶体管相关联的栅极驱动器的惯常的电容耦合式位准偏移器的示意图。为易于说明，本文中参考图1中所示的半桥电路100来描述惯常的电容耦合式位准偏移器300，且该惯常的电容耦合式位准偏移器包括将CTL 110及其互补

自反相器305AC耦合至差分放大器340的电容器310和电容器320。差分放大器340将AC耦合信号放大至设定SR触发器350的状态的逻辑信号电压位准。如果V₁₅₅减小为低于接地，则电容器310和电容器320在信号链中的惯常的电容耦合式位准偏移器300之前防止节点155上的DC电压影响接地参考电路的操作。因此，惯常的电容耦合式位准偏移器300响应于节点155上的正电压和负电压两者而正确运作。

然而，电容器310和电容器320必须为高电压电容器，其可能不是可供使用的，或占据半导体裸片的表面上的较大面积。此外，电阻器325和电阻器315以及节点330上的偏置电压必须响应于节点155上的快速的高电压变化而向电容器310和电容器320提供极大电流。差分放大器340亦必须快速降低CTL 110的变化与高压侧晶体管150导通或截止之间的延迟。相较于图2中所示的惯常的直接耦合位准偏移器200，电容器310和电容器320的较大电流以及差分放大器340的速度增加惯常的电容耦合式位准偏移器300的功耗。

发明内容

本发明通过提供一种用于从接地参考输入控制信号生成位准偏移控制信号的直接耦合位准偏移器，来解决上文所论述的惯常的位准偏移器中的短路、高功耗及较大面积的缺点。如本文中所描述，本发明包括位准偏移驱动器的两个集合，该两个集合各自包括正位准偏移驱动器和负位准偏移驱动器。位准偏移驱动器的第一集合生成第一输出，且包括接收控制信号的正位准偏移驱动器和接收控制信号的反相的负位准偏移驱动器。位准偏移驱动器的第二集合生成第二输出，且包括接收控制信号的反相的正位准偏移驱动器和接收控制信号的负位准偏移驱动器。正位准偏移驱动器经接地参考，且在参考电压高于接地时运行。负位准偏移驱动器参考接地和参考电压两者，且在参考电压低于接地时运行。

在第一实施例中，每个正位准偏移驱动器包括被配置为二极管且经串联连接以用于接收参考电压的至少一个氮化镓FET的第一集合。第一电阻器具有连接至氮化镓FET的第一集合的第一端子和连接至节点的第二端子，且第二电阻器具有连接至节点的第一端子和被配置为接收电源电压的第二端子。如果参考电压为正，则第一电阻器及氮化镓FET的第一集合在参考电压和该节点上的电压的间产生电压差，该电压差足以导通具有连接至该节点的栅极端子的第一氮化镓FET。第二氮化镓FET分别基于控制信号来允许或阻挡第一输出，或基于控制信号的反相来允许或阻挡第二输出。

在另一实施例中，每个负位准偏移驱动器包括第一氮化镓FET，其用于分别基于控制信号的反相来允许或阻挡第一输出或基于控制信号来允许或阻挡第二输出；以及逻辑位准转换器，其连接至第一氮化镓FET的漏极端子且被配置为接收参考电压、第一电源电压及第二电源电压。第二电源电压大于或等于第一电源电压。逻辑位准转换器进一步连接至节点。第二FET的栅极端子连接至该节点。第二氮化镓FET的源极端子接收参考电压。如果参考电压小于预定电压且分别基于控制信号的反相或控制信号，则逻辑位准转换器在参考电压与该节点上的电压的间产生足以导通第二FET的电压差。

锁存器接收参考电压和第一输出，且基于第一输出来提供位准偏移控制信号。锁存器还可接收第二输出，且提供位准偏移控制信号的反相。可替代地，可使用脉冲滤波器及SR触发器而非锁存器来提供位准偏移控制信号(以及可选地位准偏移控制信号的反相)。

现将参考附图更具体地描述并在申请专利范围中指出本文中所描述的以上及其他优选特征，其包括实现方式和元素组合的各种新颖细节。应理解，特定方法和设备仅借助于说明而展示且并不作为对申请专利范围的限制。如本领域技术人员将理解，可在各种及诸多实施例中采用本文中教导的原理和特征而不脱离申请权利要求的范围。

附图说明

根据下文结合附图所阐述的详细描述，本公开的特征、目的及优点将变得更显而易见，在附图中，相似的附图标记始终对应地标识，并且其中：

图1示出具有位准偏移器的惯常的半桥集成电路的示意图。

图2示出用于与半桥电路中的高压侧晶体管相关联的栅极驱动器的惯常的直接耦合位准偏移器的示意图。

图3示出用于与半桥电路中的高压侧晶体管相关联的栅极驱动器的惯常的电容耦合式位准偏移器的示意图。

图4示出根据本发明的示例性实施例的直接耦合位准偏移器。

图5示出根据本发明的示例性实施例的包括图4中所示的直接耦合位准偏移器中的正位准偏移驱动器。

图6示出根据本发明的示例性实施例的包括图4中所示的直接耦合位准偏移器中的负位准偏移驱动器。

图7示出包括图4中所示的直接耦合位准偏移器中的脉冲生成器。

图8示出包括图4中所示的直接耦合位准偏移器中的锁存器。

具体实施方式

在以下详细描述中，参考某些实施例。这些实施例经充分详细地描述以使本领域技术人员能够实践这些实施例。应理解，可采用其他实施例，且可做出各种结构、逻辑及电气改变。以下详细描述中公开的特征的组合可在最广泛意义上不是实践教导所必需的，而相反仅为具体地描述本教导的代表性示例而教示。

图4示出根据本发明的示例性实施例的直接耦合位准偏移器400。为易于说明，本文中参考图1中所示的半桥电路100来描述直接耦合位准偏移器400，且其包括两个正位准偏移驱动器420和460以及两个负位准偏移驱动器430和470。正位准偏移驱动器420和负位准偏移驱动器470接收CTL 110，且正位准偏移驱动器460和负位准偏移驱动器430从反相器405接收CTL 110的互补

位准偏移驱动器440的第一集合包括接收CTL 110的正位准偏移驱动器420和接收互补

的负位准偏移驱动器430，且生成锁存器490的输出信号445。位准偏移驱动器480的第二集合包括接收互补

的正位准偏移驱动器460和接收CTL 110的负位准偏移驱动器470，且生成锁存器490的输出信号485。有利地，相较于图3中所示的惯常的电容耦合式位准偏移器300，位准偏移驱动器440和480并不需要高电压电容器及其相应的偏置电路或高速差分放大器来生成参考自节点155上的正电压和负电压两者的ICTL 130，从而降低直接耦合位准偏移器400的功耗。

锁存器490分别从集合440和480接收输出445及485、浮动电源电压V_DDF及节点155上的电压。如本文中先前参考图1所论述，浮动电源电压V_DDF为大约V_DD-V₁₂₀+V_IN。锁存器490分别基于来自集合440和480的输出445和485将参考自节点155上的电压V₁₅₅的控制信号ICTL 130及互补

输出至栅极驱动器140。当V₁₅₅为正或等于接地105时，锁存器490基于正位准偏移驱动器420和460的输出来提供ICTL 130及互补

相反，当V₁₅₅为负时，锁存器490基于负位准偏移驱动器430和470的输出来提供ICTL 130及互补

ICTL 130被提供至栅极驱动器140，且互补

可供半桥电路100或包括半桥电路100的半导体裸片上的其他电路中的其他组件使用。

正位准偏移驱动器420和460经接地参考，且接收电源电压V_DD及V₁₅₅。当V₁₅₅高于接地时，正位准偏移驱动器420和460分别针对锁存器490生成输出445和485。若V₁₅₅减小为低于接地，则正位准偏移驱动器420及460截止。负位准偏移驱动器430和470参考接地及V₁₅₅两者，且接收电源电压V_DD和第二电源电压V_DDH。第二电源电压V_DDH大于或等于电源电压V_DD，例如12伏(V)相较于5V。当V₁₅₅为负时，负位准偏移驱动器430和470分别针对锁存器490生成输出445和485。当V₁₅₅升高为高于接地时，负位准偏移驱动器430和470截止。

V₁₅₅连接至正位准偏移驱动器420和460，且在V₁₅₅为负时用作防止正位准偏移驱动器420和460短接至接地的信号，即使在V₁₅₅为负时，该信号亦确保直接耦合位准偏移器400正常运作。脉冲生成器410和450通过使得正位准偏移驱动器420和460仅响应于CTL 110和互补

的转变而生成输出445和485，来降低直接耦合位准偏移驱动器400的电流消耗。脉冲生成器410和450分别接收CTL 110及其互补

且响应于CTL 110及互补

的高至低或低至高的转变而对正位准偏移驱动器420和460生成短导通脉冲。正位准偏移驱动器420和460随后在输出445和485中生成短时脉冲以改变锁存器490的状态。

可选地，响应于V₁₅₅为负并持续大于阈值时间段，负位准偏移驱动器430和470也可分别连接至脉冲生成器450和410，以便进一步降低直接耦合位准偏移驱动器400的电流消耗。在其他实施例中，正位准偏移驱动器和负位准偏移驱动器420、430、460及470中无一者连接至脉冲生成器。在一些实施例中，脉冲滤波器和SR触发器(诸如图2中所示的脉冲滤波器240及SR触发器250)可取代锁存器490。

图5示出根据本发明的示例性实施例的包括图4中诸如针对正位准偏移驱动器420或460所示的直接耦合位准偏移器400中的正位准偏移驱动器500。为易于说明，本文中参考图1中所示的半桥电路100和图4中所示的正位准偏移驱动器420来描述正位准偏移驱动器500。正位准偏移驱动器500包括氮化镓FET晶体管505至510和535至560以及电阻器515及520。晶体管535、540、555和560被配置为二极管，且防止节点530上的电压和晶体管545的源极端子上的电压响应于节点155上的电压V₁₅₅和晶体管545的漏极端子上的电压升高至极高电压而升高为高于预定电压。基于晶体管545的电压额定值来选择预定电压。

使用电阻器515以及被配置为二极管的晶体管505和510的集合来生成节点530上的电压与节点155上的电压V₁₅₅的间的差。当V₁₅₅为正或等于接地105时，节点530上的电压足以导通晶体管545。响应于指示应导通高压侧晶体管150的CTL 110，正位准偏移驱动器500中的晶体管550导通，且使得经由晶体管545和550汲取电流。穿过晶体管545和550的电流是由直接耦合位准偏移器400中的正位准偏移驱动器420生成的输出445。正位准偏移驱动器500也用于正位准偏移驱动器460，在该情况下，晶体管550的栅极端子接收互补

其使得晶体管550截止且防止经由晶体管545和550汲取电流。因此，正位准偏移驱动器420经由晶体管545和550吸取电流，而正位准偏移驱动器460阻止电流流经穿过晶体管545和550。电流阻挡输出445及电流吸收输出485使得锁存器490输出指示应导通高压侧晶体管150的ICTL 130。

响应于指示应截止高压侧晶体管150的CTL 110，正位准偏移驱动器420中的晶体管550截止，且防止经由晶体管545和550汲取电流。在正位准偏移驱动器460中，晶体管550的栅极端子接收互补

其使得晶体管550导通且经由晶体管545和550汲取电流。穿过晶体管545及550的电流为由正位准偏移驱动器460生成的输出485。因此，正位准偏移驱动器420阻止电流流经晶体管545和550，而正位准偏移驱动器460经由晶体管545和550吸取电流。电流阻挡输出445和电流吸收输出485使得锁存器490输出指示应截止高压侧晶体管150的ICTL 130。

随着V₁₅₅变为负，节点530上的电压也随之减小，且使得晶体管545随着V₁₅₅减小为低于由晶体管505和510的大小以及电阻器515和520的电阻所设定的预定电压而缓慢截止。因为晶体管545截止，因此，正位准偏移驱动器420的输出445、正位准偏移驱动器460的输出485及锁存器490不由晶体管550短接至接地105，且直接耦合位准偏移器400继续正常运作。

图6示出根据本发明的示例性实施例的包括图4中诸如针对负位准偏移驱动器430或470所示的直接耦合位准偏移器400中的负位准偏移驱动器600。为易于说明，本文中参考图1中所示的半桥电路100和图4中所示的负位准偏移驱动器430来描述负位准偏移驱动器600。负位准偏移驱动器600包括基于电流镜的逻辑位准转换器660，以将接地参考的互补

从较低的电源电压V_DD转换为参考负V₁₅₅且基于二级电源电压V_DDH的输出445。逻辑位准转换器660包括晶体管614、618、650和655以及电阻器610、625及635。电阻器625和635具有实质上相同的电阻，晶体管614经选择为与晶体管618相匹配，且晶体管650经选择为与晶体管655相匹配。

当互补

为逻辑低时，指示应导通高压侧晶体管150，晶体管605截止。晶体管618的栅极端子由V_DDH、V_DD、电阻器610和晶体管614偏置。因为晶体管614和618实质上相匹配，所以，节点630上的电压实质上与V_DD相同。如果V₁₅₅充分低于V_DD，以使得晶体管650及655在饱和区中运行，则节点670上的电压实质上与节点640上的电压相同。节点670上的电压与V₁₅₅的间的差为大约晶体管650的栅源电压V_GS，其足以导通晶体管675和680，且使得经由晶体管675和680汲取电流。穿过晶体管675和680的电流是由直接耦合位准偏移器400中的负位准偏移驱动器430所生成的输出445。负位准偏移驱动器600输出互补

的反相，亦即CTL 110。

当互补

为逻辑高时，指示应截止高压侧晶体管150，晶体管605导通，且将晶体管618的栅极端子短接至接地105。即使V₁₅₅具有高负幅值，节点630上的电压也为负，且阈值电压大约小于接地105，其使得晶体管655在三极体区中运行。节点670上的电压减小为低于节点640上的电压，且节点670上的电压与节点155上的电压的间的差不足以导通晶体管675和680，从而防止经由晶体管675和680汲取电流。

晶体管675和680示为串联连接的两个晶体管，但在其他实施例中，可替代地使用能够在源极和漏极端子两者上耐受较大电压的单个晶体管。晶体管644、648、664、668、684及688被配置为二极管，且在V₁₅₅及穿过晶体管675和680的电流升高至极高值的情况下，防止节点640和670以及晶体管675和680的源极端子上的电压升高为高于预定电压。随着V₁₅₅变为正且升高为高于晶体管的阈值电压，穿过电阻器625和635的电流流经晶体管644、648、664及668而非穿过晶体管650、655、675及680，其防止负位准偏移驱动器600生成锁存器490的输出445。负位准偏移驱动器600还可用于代替负位准偏移驱动器470，在该情况下，晶体管605的栅极端子接收CTL 110，且穿过晶体管675和680的电流为输出485。

返回至图4中所示的直接耦合位准偏移器400，锁存器490从集合440和480接收输出445和485，其每一个包括正位准偏移驱动器，诸如图5中所示的正位准偏移驱动器500，以及负位准偏移驱动器，诸如图6中所示的负位准偏移驱动器600。表1示出CTL 110的逻辑值、反相

正位准偏移驱动器420和460以及负位准偏移驱动器430和470的输出、输出445及485以及ICTL 130，以及由加号指示正值且由减号指示负值的V₁₅₅的状态。位准偏移驱动器420、430、460和470不生成输出445或485的条件由X指示。

若V₁₅₅为正，则输出445包含正位准偏移驱动器420的输出，且若V₁₅₅为负，则输出包含负位准偏移驱动器430的输出。若V₁₅₅为正，则输出485包含正位准偏移驱动器460的输出，且若V₁₅₅为负，则输出包含负位准偏移驱动器470的输出。锁存器490基于输出445生成ICTL130，且基于输出485生成互补

图7示出包括图4中(即针对脉冲生成器410或450)所示的直接耦合位准偏移器中的示例性脉冲生成器700。脉冲生成器700包括反相器710、720和730以及NOR逻辑门740。反相器710及NOR逻辑门740的一个输入接收CTL 110。反相器710、720和730使CTL 110延迟且反相，且当CTL 110及经延迟且反相的控制信号两者均为逻辑低时，NOR逻辑门740输出逻辑高脉冲750。逻辑高脉冲750被提供至位准偏移驱动器420、430、460和470中的一个或更多个。

图8示出包括图4中(即针对锁存器490)所示的直接耦合位准偏移器中的示例性锁存器800。晶体管810在其源极端子上接收V₁₅₅，在其栅极端子上从位准偏移驱动器的集合480接收输出485，且在其漏极端子上从位准偏移驱动器的集合440接收输出445。晶体管830在其源极端子上接收V₁₅₅，在其栅极端子上接收输出445，且在其漏极端子上接收输出485。晶体管810的漏极端子进一步连接至电阻器820，该电阻器进一步连接至浮动电源电压V_DDF。晶体管830的漏极端子进一步连接至电阻器840，该电阻器进一步连接至V_DDF。输出445可直接用作ICTL 130。输出485可直接用作互补

表2示出CTL 110、反相

的逻辑值、输出445和485、ICTL130的电压、ICTL130的数字逻辑值、互补

的电压和互补

的数字逻辑值，以及由加号指示正值且由减号指示负值的V₁₅₅的状态以及晶体管810和830的状态。

表2

当晶体管810导通且晶体管830截止时，ICTL 130的电压为大约V₁₅₅，逻辑低，且互补

的电压为大约V_DDF减输出485的电压V₄₈₅，逻辑高。当晶体管810截止且晶体管830导通时，ICTL 130的电压为大约V_DDF减输出445的电压V₄₄₅，逻辑高，且互补

的电压为大约V₁₅₅，逻辑低。锁存器800为锁存器的示例实现；位准偏移器的其他实施例包括锁存器的其他实现方式。

以上描述和附图仅被视为获得本文中所描述的特征及优点的特定实施例的说明。可对特定过程条件作出修改和替代。因此，本发明的实施例不被视为受前述描述和附图限制。

Claims (15)

1.一种直接耦合位准偏移器，其用于从接地参考控制信号生成位准偏移控制信号，所述直接耦合位准偏移器包括：

位准偏移驱动器的第一集合，其用于生成第一输出，且包括被配置为接收所述控制信号的正位准偏移驱动器和被配置为接收所述控制信号的反相的负位准偏移驱动器；以及

位准偏移驱动器的第二集合，其用于生成第二输出，且包括被配置为接收所述控制信号的所述反相的正位准偏移驱动器和被配置为接收所述控制信号的负位准偏移驱动器，

其中：

在所述位准偏移驱动器的所述第一集合和所述第二集合中的所述正位准偏移驱动器参考接地，且被配置为如果参考电压为正，则分别生成所述第一输出和所述第二输出，且如果所述参考电压为负，则截止，并且

在所述位准偏移驱动器的所述第一集合和所述第二集合中的所述负位准偏移驱动器以接地和所述参考电压为参考，且被配置为如果所述参考电压为负，则分别生成所述第一输出和所述第二输出，且如果所述参考电压为正，则截止。

2.如权利要求1所述的直接耦合位准偏移器，还包括锁存器电路，用于接收所述第一输出并基于所述第一输出来提供所述位准偏移控制信号。

3.如权利要求2所述的直接耦合位准偏移器，其中所述锁存器电路还被配置为接收所述第二输出并基于所述第二输出来提供所述位准偏移控制信号的反相。

4.如权利要求1所述的直接耦合位准偏移器，还包括：

脉冲滤波器，其用于接收所述第一输出并提供输出；以及

SR触发器，其用于接收所述脉冲滤波器的输出并提供所述位准偏移控制信号。

5.如权利要求4所述的直接耦合位准偏移器，其中所述脉冲滤波器还被配置为接收所述第二输出并提供第二输出，并且其中，所述SR触发器接收所述脉冲滤波器的所述第二输出并提供所述位准偏移控制信号的反相。

6.如权利要求1所述的直接耦合位准偏移器，其中位准偏移驱动器的所述第一集合和所述第二集合中的每一者还包括脉冲生成器，用于分别响应于所述控制信号或所述控制信号的所述反相中的逻辑信号转变而生成短脉冲。

7.如权利要求1所述的直接耦合位准偏移器，还包括用于生成所述控制信号的所述反相的反相器。

8.如权利要求1所述的直接耦合位准偏移器，其中所述正位准偏移驱动器包括：

至少一个氮化镓(GaN)场效晶体管(FET)的第一集合，其被配置为二极管并串联连接以用于接收所述参考电压；

第一电阻器，其具有连接至氮化镓FET的所述第一集合的第一端子和连接至节点的第二端子；

第二电阻器，其具有连接至所述节点的第一端子和被配置为接收电源电压的第二端子；

第一氮化镓FET，其具有连接至所述节点的栅极端子、源极端子和漏极端子，其中如果所述参考电压为正，则所述第一电阻器和氮化镓FET的所述第一集合被配置为在所述参考电压与所述节点上的电压之间生成足以导通所述第一氮化镓FET的电压差；以及

第二氮化镓FET，用于分别基于所述控制信号来允许或阻挡所述第一输出，或基于所述控制信号的所述反相来允许或阻挡所述第二输出，且具有连接至所述第一氮化镓FET的所述源极端子的漏极端子、源极端子和栅极端子，用于分别接收所述控制信号或所述控制信号的所述反相。

9.如权利要求8所述的直接耦合位准偏移器，其中所述正位准偏移驱动器还包括：

至少一个氮化镓FET的第二集合，其被配置为二极管且串联连接，氮化镓FET的所述第二集合还连接至所述节点，且被配置为保持所述节点上的电压小于第一预定电压；以及

至少一个氮化镓FET的第三集合，其被配置为二极管且串联连接，氮化镓FET的所述第三集合还连接至所述第一氮化镓FET的所述源极端子以及所述第二氮化镓FET的所述漏极端子，其中氮化镓FET的第三集合被配置为保持所述第一氮化镓FET的所述源极端子和所述第二氮化镓FET的所述漏极端子上的电压小于第二预定电压。

10.如权利要求1所述的直接耦合位准偏移器，其中所述负位准偏移驱动器包括：

第一氮化镓(GaN)场效晶体管(FET)，其用于分别基于所述控制信号的所述反相来允许或阻挡所述第一输出，或基于所述控制信号来允许或阻挡所述第二输出，且具有用于分别接收所述控制信号的所述反相或所述控制信号的漏极端子、源极端子和栅极端子；

逻辑位准转换器，其连接至所述第一氮化镓FET的所述漏极端子并配置为接收所述参考电压、第一电源电压和第二电源电压，其中所述第二电源电压大于或等于所述第一电源电压，其中所述逻辑位准转换器还连接至节点；以及

第二FET，其具有用于接收所述参考电压的源极端子、漏极端子和连接至所述节点的栅极端子，其中所述逻辑位准转换器被配置为响应于所述参考电压小于预定电压以及分别基于所述控制信号的所述反相或所述控制信号而在所述参考电压与所述节点上的电压之间生成足以导通所述第二FET的电压差。

11.如权利要求10所述的直接耦合位准偏移器，其中所述第二FET为氮化镓FET，并且其中，所述负位准偏移驱动器还包括第三氮化镓FET，其具有用于接收所述参考电压的漏极端子、连接至所述第二FET的所述源极端子的源极端子，以及连接至所述节点的栅极端子。

12.如权利要求11所述的直接耦合位准偏移器，其中所述负位准偏移驱动器还包括：

至少一个氮化镓FET的集合，其被配置为二极管且串联连接，氮化镓FET的所述集合还连接至第二FET和所述第三氮化镓FET的所述源极端子，其中氮化镓FET的所述集合被配置为保持所述第二FET和所述第三氮化镓FET的所述源极端子上的电压小于预定值。

13.如权利要求9所述的直接耦合位准偏移器，其中所述逻辑位准转换器包含：

第一电阻器，其具有用于接收所述第二电源电压的一第一端子和第二端子；

第三氮化镓FET，其具有连接至所述第一电阻器的所述第二端子的栅极端子和漏极端子，以及用于接收所述第一电源电压的源极端子；

第二电阻器，其具有连接至所述第三氮化镓FET的所述源极端子且接收所述第一电源电压的第一端子和第二端子；

第四氮化镓FET，其具有栅极端子、连接至所述第二电阻器的所述第二端子的源极端子、以及用于接收所述参考电压的漏极端子；

第五氮化镓FET，其具有连接至所述第一电阻器的所述第二端子和所述第三氮化镓FET的所述栅极端子和所述漏极端子的栅极端子、用于接收所述第二电源电压的漏极端子、以及源极端子；

第三电阻器，其具有连接至所述第五氮化镓FET的所述源极端子的第一端子和连接至所述节点的第二端子；以及

第六氮化镓FET，其具有连接至所述第二电阻器的所述第二端子和所述第四氮化镓FET的所述栅极端子和所述源极端子的栅极端子、用于接收所述参考电压的漏极端子、以及连接至所述节点的源极端子，其中响应于所述第一氮化镓FET处于截止状态且所述参考电压充分小于所述第一电源电压，所述参考电压与所述节点上的电压之间的电压差足以导通所述第二FET，以使得所述第四氮化镓FET和所述第六氮化镓FET在饱和区中运行。

14.如权利要求13所述的直接耦合位准偏移器，其中所述第二电阻器的电阻与所述第三电阻器的电阻实质上相同，其中所述第三氮化镓FET和所述第五氮化镓FET相匹配，并且其中，所述第四氮化镓FET与所述第六氮化镓FET相匹配。

15.如权利要求13所述的直接耦合位准偏移器，其中所述负位准偏移驱动器还包括：

至少一个氮化镓FET的第一集合，其被配置为二极管且串联连接，氮化镓FET的所述第一集合进一步连接至所述第二电阻器的所述第二端子、所述第四氮化镓FET的所述栅极端子和所述源极端子、以及所述第六氮化镓FET的所述栅极端子；以及

至少一个氮化镓FET的第二集合，其被配置为二极管且串联连接，氮化镓FET的所述第二集合进一步连接至所述节点，其中如果所述参考电压增加到高于所述氮化镓FET的阈值电压，则氮化镓FET的所述第一集合和所述第二集合使所述负位准偏移驱动器截止。

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