KR101944276B1

KR101944276B1 - 하프 브리지 회로의 하이 사이드를 구동시키기 위한 회로들 및 관련 기술들

Info

Publication number: KR101944276B1
Application number: KR1020157007897A
Authority: KR
Inventors: 더글라스 피터슨
Original assignee: 알레그로 마이크로시스템스, 엘엘씨
Priority date: 2012-08-30
Filing date: 2013-08-13
Publication date: 2019-01-31
Also published as: JP2015532052A; JP6261590B2; EP2873154B1; US8633745B1; KR20150052141A; EP2873154A1; WO2014035653A1

Abstract

레벨 시프트 회로는 하프 브리지 회로의 하이 사이드 트랜지스터를 제어하도록 구성된다. 상기 레벨 시프트 회로는 복합 전류 미러들 및 상기 하프 브리지 회로가 스위치되면서 생성되는 과도 전압들의 효과를 감소시키는 다른 회로들을 가진다.

Description

하프 브리지 회로의 하이 사이드를 구동시키기 위한 회로들 및 관련 기술들{CIRCUITS AND RELATED TECHNIQUES FOR DRIVING A HIGH SIDE OF A HALF BRIDGE CIRCUIT}

본 발명은 대체로 전자 회로들에 관한 것이며, 보다 상세하게는, 하프 브리지 회로(half bridge circuit)의 하이 사이드를 구동시키기 위한 레벨 시프트 회로(level shift circuit)에 관한 것이다.

고전압 하프 브리지 회로들은 고전압(예를 들면, 육백 볼트)과 저전압(예를 들면, 접지 전압)을 포함하는 전압 값들을 채용하는 부하에 대해(예를 들면, 전기 모터에 대해) 스위치된 전압들을 구동시키도록 구성될 수 있다. 여기에 기재되는 고전압 하프 브리지 회로들은 상기 부하에 일부 시간들에서 고전압만 및 다른 시간들에서 상기 부하에 저전압을 비선형적으로 제공하도록 동작한다. 일부 응용들에 있어서, 상기 부하에 인가되는 고전압의 듀티 사이클(duty cycle)을 변화시킴에 의해, 상기 부하에 대한 전력이 변화될 수 있고, 예를 들면, 전기 모터 부하의 회전의 속도에 대한 변화들을 가져온다.

하프 브리지 회로들은 두 트랜지스터들의 직렬 커플링을 포함한다. 상기 두 트랜지스터들을 연결하는 노드는 상기 부하에 연결된다. 하프 브리지(half bridge)를 제어하기 위하여, 제어 회로가 상기 두 트랜지스터들의 컨트롤 노드들(예를 들면, 게이트들)에 연결된다.

고전압의 솔리드스테이트 하프 브리지 회로들은 가장 흔하게는 하프 브리지를 형성하도록 직렬로 연결된 두 NMOS 전계 효과 트랜지스(FET)들 또는 두 NPN 절연 게이트 바이폴라 트랜지스터들(IGBT)들로 구성된다. 하이 사이드(high side) NPN 전력 트랜지스터, 즉, 고전압에 연결된 NPN 전력 트랜지스터는, 상기 하이 사이드 트랜지스터가 온(on)될 때에 높은 공급 전압(예를 들면, 약 육백 볼트 보다 높은) 보다 큰 전압까지 상기 하이 사이드 트랜지스터가 오프(off)될 때 음의 공급 전압(통상적으로 접지)으로부터 전압 값들을 채용할 수 있는 이의 베이스에서 컨트롤 전압을 요구한다. 이러한 넓은 범위의 컨트롤 전압들을 구현하기 위하여, 상기 제어 회로는 고전압 레벨 변환기(level translator)(또는 레벨 시프터(level shifter))를 필요로 한다.

하나의 예시적인 레벨 시프터가 1999년 6월 29일에 등록된 미국 특허 제5,917,359호에 기재되어 있다. 미국 특허 제5,917,359호에 기재된 상기 레벨 시프터의 일부 요소들은 공통으로 되어 있다.

이제 도 1을 참조하면, 하프 브리지(19)는 노드 HS에서 함께 연결된 두 NPN 전력 IGBT(절연 게이트 바이폴라 트랜지스터)들(17, 18)로 구성된다. 상기 노드 HS는 부하(21)에, 예를 들면, 전기 모터에 연결된다. 상기 트랜지스터(17)는 고전압 전력 공급 V_DD에 연결되는 하이 사이트 트랜지스터이다. 상기 전원 공급 V_DD은 수백 볼트, 예를 들면, 육백 볼트의 전압을 가질 수 있다. 상기 트랜지스터(18)는 보다 낮은 전압에, 예를 들면, 접지 전압에 연결되는 로우 사이드(low side) 트랜지스터이다.

제어 회로는 상기 하이 사이드 트랜지스터(17)를 제어하도록 연결된 종래의 고전압 제어 회로(10)(레벨 시프트 회로) 및 상기 로우 사이드 트랜지스터(18)를 제어하도록 연결된 저전압 제어 회로(30)를 포함한다. 상기 고전압 제어 회로(10) 및 저전압 제어 회로(30)는 공통 기판 상으로 집적될 수 있다. 일부 실시예들에 있어서, 상기 하프 브리지 회로(19)는 상기 공통 기판으로부터 분리된다.

상기 고전압 제어 회로(10)는 입력 신호를 수신하도록 연결되고, 바람직하게는 대향하는 상태들을 갖는 온 및 오프 신호들(펄스 신호들)을 발생시키도록 구성되는 펄스 발생 회로(1)를 포함할 수 있다. 상기 고전압 제어 회로(10)는 또한 컨트롤 입력들(예를 들면, 게이트들)에서 상기 온 및 오프 신호들을 수신하도록 연결된 두 고전압 FET들(2, 3), 상기 두 FET들(2, 3)의 드레인들에 연결된 두 레지스터들(4, 5), 상기 두 FET들(2, 3)의 드레인들에 또 연결된 두 CMOS 인버터들(6, 7), 상기 두 인버터들(6, 7)에 연결된 보호 회로(27), 상기 보호 회로(27)에 연결된 래치(latch)(15), 버퍼 회로(11, 12, 13), 그리고 일측 단부에서 상기 노드 HS에 연결되고 타측단부에서 상기 고전압 제어 회로(10)의 일부들에 대한 전원 공급으로서 전압 VB(부트스트랩(bootstrap) 공급)을 제공하도록 연결된 커패시터(16)를 포함할 수 있다.

여기서 "부트스트랩 커패시터"로 언급되는 상기 커패시터(16)가 보다 큰 오프-칩(off-chip) 커패시터와 병렬로 추가될 수 있다. CMOS 로직(logic)(6, 7, 27, 15, 11)은 상기 커패시터(16)에 의해 제공되는 상기 부트스트랩 공급에 걸쳐, 즉 상기 전압 VB 및 상기 노드 HS에 서의 전압에 걸쳐 동작한다. 비록 상기 전압 VB 및 상기 노드 HS에서의 전압 모두가 전압들의 넓은 범위들을 통해 함께 이동할 수 있지만, 상기 전압 VB 및 상기 노드 HS에서의 전압 사이의 전압 차이는 낮은 전압, 예를 들면, 십오 볼트에서 유지될 수 있다.

상기 고전압 제어 회로(10)는 또한, 예를 들면 약 십오 볼트가 될 수 있는 전원 공급 전압 V_cc를 수용하도록 직렬도 연결된 다이오드 D10 및 레지스터 R10를 포함할 수 있다.

커패시터(20)는 상기 고전압 전원 공급 V_DD및 접지 사이에 연결될 수 있다.

상기 고전압 공급 V_DD가 육백 볼트로 설정되고, 상기 전원 공급 전압 V_CC가 십오 볼트로 설정되는 것으로 가정한다. 상기 트랜지스터(18)가 온될 때, 상기 노드 HS는 접지 부근의 전압을 가지며, 상기 부트스트랩 커패시터(16)는 상기 전원 공급 전압 V_CC 또는 대략 14.3볼트의 하나의 다이오드 전압 내로 충전된다. 상기 하프 브리지 회로(19)가 토글(toggle)되면서, 상기 노드 HS에서의 전압이 영 볼트와 육백 볼트 사이에서 토글되고, 상기 커패시터(16)의 먼 단부에서의 전압이 이에 따라 이동된다. 따라서, 상기 전압 VB 및 상기 노드 HS에서의 전압(상기 부트스트랩 공급 전압) 사이의 차이가 14.3V에서 거의 일정하게 남게 된다. 그러므로, 상기 CMOS 회로부(6, 7, 27, 15, 11)는 십오 볼트의 공급만을 견딜 필요가 있으나, 상기 CMOS 회로부(6, 7, 27, 15, 11)는 육백십오 볼트를 견디도록 접지로부터 충분히 분리되어야 하며, FET들(2, 3)은 육백십오 볼트를 견뎌야 한다.

동작 시에, 상기 고전압 FET들(2, 3)의 기생 커패시턴스들이 모든 이와 같은 고전압 제어 회로들(즉, 레벨 트랜지스터 회로들 또는 레벨 시프트 회로들)에 대해 공통적인 문제를 제기한다. 본질적으로, 상기 기생 커패시턴스들은 고전압 스위칭 동안에 충전되고 방전되어야 한다. 상기 하이 사이드 트랜지스터(17)가 갑자기 턴 온(그리고 상기 로우 사이드 트랜지스터(18)가 갑자기 턴 오프되는)될 때, 상기 FET들(2, 3)의 드레인 커패시턴스는 상기 레지스터들(4, 5)을 통해 고전압까지 충전되며, 동시에 상기 레지스터들(4, 5) 모두에 걸친 과도 전압 강하들(즉, 공통-모드 전압 과도)을 야기한다. 이러한 트랜지스터들은 상기 하이 사이드 트랜지스터(17)를 제어하는 상기 CMOS 로직에 의해 검출될 수 있으며, 동시에 상기 트랜지스터들(17, 18)을 통한 고전류 스파이크들로 인하여 상기 하프 브리지(19)의 잘못된 제어 및 상기 트랜지스터들(17, 18)의 하나의 잠재적 파괴를 가져온다. 이러한 문제점은 양 인버터들(6, 7)이 동일한 시간에 과도들을 나타내는(전술한 공통 모드 과도로 인해) 때는 언제든지 셋-리셋(set-reset) 래치(15)의 상태에 대한 변화를 방지하는 상기 보호 회로(27)에 의해 부분적으로 해결될 수 있다.

상기 보호 회로(27)가 공통 모드 과도 전압들로부터 일부의 보호를 제공할 수 있는 반면, 상기 보호 회로는 또한 상기 고전압 제어 회로(10)를 늦추려는 경향이 있으며, 상기 하프 브리지(19)가 스위치될 수 있는 속도에 대한 제한을 가져온다.

이에 따라, 하프 브리지가 스위치될 수 있는 속도를 제한하지 않고 공통 모드 전압 과도들을 감소시키거나 제거하도록 상기 하프 브리지의 적절한 제어를 제공할 수 있는 하이 사이드 제어 회로 및 관련 기술을 제공하는 것이 바람직할 수 있다.

본 발명은 하프 브리지가 스위치될 수 있는 속도를 제한하지 않고 공통 모드 전압 과도들을 감소시키거나 제거하도록 상기 하프 브리지의 적절한 제어를 제공할 수 있는 하이 사이드 제어 회로 및 관련 기술을 제공한다.

본 발명의 일 측면에 따르면, 전자 회로는 N-형 트랜지스터를 구동시키기 위한 것이고, 상기 N-형 트랜지스터는 컨트롤 노드, 출력 노드 및 고전압 공급에 연결된 전원 공급 노드를 가진다. 상기 전자 회로는 상기 N-형 트랜지스터의 출력 노드에 용량성으로 연결되는 부트스트랩 전압 노드(bootstrap voltage node)를 포함한다. 상기 전자 회로는 또한 컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 입력 트랜지스터를 포함하며, 상기 컨트롤 노드는 제1 입력 신호를 수신하도록 연결된다. 상기 전자 회로는 또한 컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 입력 트랜지스터를 포함하며, 상기 컨트롤 노드는 제2 입력 신호를 수신하도록 연결된다. 상기 전자 회로는 또한 컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 복합 전류 미러 회로(composite current mirror circuit)를 포함한다. 상기 제1 복합 전류 미러 회로의 컨트롤 노드는 상기 제1 입력 트랜지스터의 전류 입력 노드에 연결되고, 상기 제1 복합 전류 미러 회로의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결된다. 상기 전자 회로는 또한 컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 복합 전류 미러 회로를 포함한다. 상기 제2 복합 전류 미러 회로의 컨트롤 노드는 상기 제2 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제2 복합 전류 미러 회로의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결된다. 상기 전자 회로는 또한 상기 제2 복합 전류 미러 회로의 전류 출력 노드에 연결되는 제1 입력 노드를 가지며, 제1 기준 전압(reference voltage)을 수신하도록 연결되는 제2 입력 노드를 가지는 제1 비교기(comparator)를 포함한다. 상기 제1 기준 전압은 상기 N-형 트랜지스터의 출력 노드에서 전압과 관련된다. 상기 제1 비교기는 또한 출력 노드를 가진다. 상기 전자 회로는 또한 상기 제1 복합 전류 미러 회로의 출력 노드에 연결되는 제1 입력 노드를 가지고, 제2 기준 전압을 수신하도록 연결되는 제2 입력 노드를 가지는 제2 비교기를 포함한다. 상기 제2 기준 전압은 상기 N-형 트랜지스터의 출력 노드에서의 전압과 관련된다, 상기 제2 비교기는 또한 출력 노드를 가진다.

일부 실시예들에 있어서, 상술한 전자 회로는 다음의 측면들의 하나 또는 그 이상을 포함한다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 제1 복합 전류 미러 회로는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 전류 미러를 포함하고, 상기 제1 전류 미러의 컨트롤 노드는 상기 제1 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제1 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 전류 미러를 포함하며, 상기 제2 전류 미러의 컨트롤 노드는 상기 제1 전류 미러의 전류 출력 노드에 연결되고, 상기 제2 전류 미러의 전류 출력 노드는 상기 N-형 트랜지스터의 출력 노드에 연결되며;

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제3 전류 미러를 포함하고, 상기 제3 전류 미러의 컨트롤 노드는 상기 제2 전류 미러의 전류 입력 노드에 연결되며, 상기 제3 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고, 상기 제3 전류 미러의 전류 출력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며,

상기 제2 복합 전류 미러 회로는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제4 전류 미러를 포함하고, 상기 제4 전류 미러의 컨트롤 노드는 상기 제2 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제4 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제5 전류 미러를 포함하며, 상기 제5 전류 미러의 컨트롤 노드는 상기 제4 전류 미러의 전류 출력 노드에 연결되고, 상기 제5 전류 미러의 전류 출력 노드는 상기 N-형 트랜지스터의 출력 노드에 연결되며;

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제6 전류 미러를 포함하고, 상기 제6 전류 미러의 컨트롤 노드는 상기 제5 전류 미러의 전류 입력 노드에 연결되며, 상기 제6 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고, 상기 제6 전류 미러의 전류 출력 노드는 상기 제1 비교기의 입력 노드에 연결된다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 제2 전류 미러는 제2 전류 입력 노드를 더 가지며, 상기 제2 전류 미러의 제2 전류 입력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되고, 상기 제5 전류 미러는 제2 전류 입력 노드를 더 가지며, 상기 제5 전류 미러의 제2 전류 입력 노드는 상기 제2 비교기의 제1 입력 노드에 연결된다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 N-형 트랜지스터는 제1 N-형 트랜지스터이고, 제2 N-형 트랜지스터에 연결된다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 제1 입력 신호는 리셋(reset) 입력 신호이고, 상기 제2 입력 신호는 셋(set) 입력 신호이며, 상기 제1 비교기의 출력 노드에서의 전압은 상기 셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태(high state)를 구현하고, 상기 제2 비교기의 출력 노드에서의 전압은 상기 리셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태를 구현한다.

일부 실시예들에 있어서, 상기 전자 회로는,

상기 N-형 트랜지스터의 출력 노드와 상기 제1 비교기의 제1 입력 노드 사이에 연결되는 제1 전류 발생기(current generator); 및

상기 N-형 트랜지스터의 출력 노드와 상기 제2 비교기의 제1 입력 노드 사이에 연결되는 제2 전류 발생기를 더 포함한다.

일부 실시예들에 있어서, 상기 전자 회로는,

제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제1 전압-전압 컨버터(voltage-to-voltage converter)를 더 포함하고, 상기 제1 전압-전압 컨버터의 제1 입력 노드는 상기 제2 복합 전류 미러 회로의 전류 출력 노드에 연결되며, 상기 제1 전압-전압 컨버터의 제2 입력 노드는 상기 제1 기준 전압을 수신하도록 연결되고;

제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제2 전압-전압 컨버터를 포함하며, 상기 제2 전압-전압 컨버터의 제1 입력 노드는 상기 제1 복합 전류 미러 회로의 전류 출력 노드에 연결되고, 상기 제2 전압-전압 컨버터의 제2 입력 노드는 상기 제2 기준 전압을 수신하도록 연결된다.

일부 실시예들에 있어서, 상기 전자 회로는,

입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터(low pass filter)를 더 포함하고, 상기 제1 로우 패스 필터의 출력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되며, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제1 비교기의 제2 입력 노드는 상기 제1 전압-전압 컨버터의 제2 출력 노드에 연결되며;

입력 노드 및 출력 노드를 갖는 제2 로우 패스 필터를 더 포함하고, 상기 제2 로우 패스 필터의 출력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며, 상기 제2 로우 패스 필터의 입력 노드는 상기 제2 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제2 비교기의 제2 입력 노드는 상기 제2 전압-전압 컨버터의 제2 출력 노드에 연결된다.

일부 실시예들에 있어서, 상기 전자 회로는,

입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터를 더 포함하고, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 비교기의 출력 노드에 연결되며;

입력 노드 및 출력 노드를 갖는 제2 로우 패스 필터를 더 포함하고, 상기 제2 로우 패스 필터의 입력 노드는 상기 제2 비교기의 출력 노드에 연결된다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 제2 전류 미러는 제3 전류 입력 노드 및 제4 전류 입력 노드를 더 가지며, 상기 제5 전류 미러는 상기 제2 전류 미러의 제3 전류 입력 노드에 연결되는 제3 전류 입력 노드 및 상기 제2 전류 미러의 제4 전류 입력 노드에 연결되는 제4 전류 입력 노드를 더 가진다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 제1 비교기는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 비교기 전류 미러를 포함하고, 상기 제1 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제3 입력 노드들로부터 제1 속도 신호를 수신하도록 연결되어 상기 제1 비교기가 상기 제1 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트(slew rate)를 구현하게 되며;

상기 제2 비교기는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 비교기 전류 미러를 포함하고, 상기 제2 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제4 전류 입력 노드들로부터의 제2 속도 신호를 수신하도록 연결되어 상기 제2 비교기가 상기 제2 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 된다.

상기 전자 회로의 일부 실시예들에 있어서, 상기 제1 입력 신호는 셋 입력 신호이고, 상기 제2 입력 신호는 리셋 입력 신호이며, 상기 제1 비교기의 출력 노드에서의 전압은 상기 셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태를 구현하고, 상기 제2 비교기의 출력 노드에서의 전압은 상기 리셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태를 구현한다.

일부 실시예들에 있어서, 상기 전자 회로는,

상기 부트스트랩 전압 노드와 상기 제1 비교기의 제1 입력 노드 사이에 연결되는 제1 전류 발생기; 및

상기 부트스트랩 전압 노드와 상기 제2 비교기의 제1 입력 노드 사이에 연결되는 제2 전류 발생기를 더 포함한다.

일부 실시예들에 있어서, 상기 전자 회로는,

제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제1 전압-전압 컨버터를 더 포함하고, 상기 전압-전압 컨버터의 제1 입력 노드는 상기 제2 복합 전류 미러 회로의 전류 출력 노드에 연결되며, 상기 제1 전압-전압 컨버터의 제2 입력 노드는 상기 제1 기준 전압을 수신하도록 연결되고;

제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제2 전압-전압 컨버터를 더 포함하며, 상기 제2 전압-전압 컨버터의 제1 입력 노드는 상기 제1 복합 전류 미러 회로의 전류 출력 노드에 연결되고, 상기 제2 전압-전압 컨버터의 제2 입력 노드는 상기 제2 기준 전압을 수신하도록 연결된다.

일부 실시예들에 있어서, 상기 전자 회로는,

입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터를 더 포함하고, 상기 제1 로우 패스 필터의 출력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되며, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제1 비교기의 제2 입력 노드는 상기 제1 전압-전압 컨버터의 제2 출력 노드에 연결되며;

일부 실시예들에 있어서, 상기 전자 회로는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 비교기 전류 미러를 포함하고, 상기 제1 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제3 전류 입력 노드들로부터 제1 속도 신호를 수신하도록 연결되어 제1 비교기가 상기 제1 속도 신호의 소정의 시간 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되며;

상기 제2 비교기는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 비교기 전류 미러를 포함하고, 상기 제2 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제4 전류 입력 노드들로부터 제2 속도 신호를 수신하도록 연결되어 상기 제2 비교기가 상기 제2 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 된다.

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 비교기 전류 미러를 포함하고, 상기 제1 비교기 전류 미러의 컨트롤 노드는 제1 속도 신호를 수신하도록 연결되어 상기 제1 비교기가 상기 제1 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되며;

상기 제2 비교기는,

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 비교기 전류 미러를 포함하고, 상기 제2 비교기 전류 미러의 컨트롤 노드는 제2 속도 신호를 수신하도록 연결되어 상기 제2 비교기가 상기 제2 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 된다.

컨트롤 노드, 전류 입력 노드 그리고 제1 및 제2 전류 출력 노드들을 갖는 제1 전류 미러를 포함하고, 상기 제1 전류 미러의 컨트롤 노드는 상기 제1 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제1 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 전류 미러를 포함하며, 상기 제2 전류 미러의 컨트롤 노드는 상기 제1 전류 미러의 제1 전류 출력 노드에 연결되고, 상기 제2 전류 미러의 전류 입력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되며,

상기 제2 복합 전류 미러 회로는,

컨트롤 노드, 전류 입력 노드 그리고 제1 및 제2 전류 출력 노드들을 갖는 제3 전류 미러를 포함하고, 상기 제3 전류 미러의 컨트롤 노드는 상기 제2 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제3 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;

컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제4 전류 미러를 포함하며, 상기 제4 전류 미러의 컨트롤 노드는 상기 제3 전류 미러의 제1 전류 출력 노드에 연결되고, 상기 제4 전류 미러의 전류 입력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며,

상기 제1 전류 미러의 제2 전류 출력 노드는 상기 제4 전류 미러의 전류 입력 노드에 연결되고,

상기 제3 전류 미러의 제2 전류 출력 노드는 상기 제2 전류 미러의 전류 입력 노드에 연결된다.

전술한 본 발명의 특징들뿐만 아니라 본 발명 자체도 다음의 도면들의 상세한 설명으로부터 보다 상세하게 이해될 수 있을 것이며, 첨부 도면들에 있어서,
도 1은 하이 사이드 NPN 트랜지스터를 구동시키는 레벨 시프트 회로를 갖는 종래 기술의 제어 회로에 의해 모두 구동되는 하이 사이드 NPN 트랜지스터 및 로우 사이드 NPN 트랜지스터로 구성된 종래 기술의 하프 브리지 회로를 나타내는 도면이고,
도 2는 하이 사이드 NPN 트랜지스터를 구동시키는 레벨 시프트 회로를 갖는 제어 회로에 의해 모두 구동되는 하이 사이드 NPN 트랜지스터 및 로우 사이드 NPN 트랜지스터로 구성된 하프 브리지 회로를 나타내는 블록도이며,
도 3은 도 2의 레벨 시프트 회로로 사용될 수 있는 예시적인 레벨 시프트 회로를 나타내는 블록도이고,
도 4는 도 3의 레벨 시프트 회로 내의 특정한 신호들을 나타내는 그래프이며,
도 5는 도 2의 레벨 시프트 회로로 사용될 수 있는 다른 예시적인 레벨 시프트 회로를 나타내는 블록도이며,
도 6은 도 2의 레벨 시프트 회로로 사용될 수 있는 다른 예시적인 레벨 시프트 회로를 나타내는 블록도이고,
도 7은 도 6의 레벨 시프트 회로 내의 특정한 신호들을 나타내는 그래프이며,
도 8a 및 도 8b는 도 2의 레벨 시프트 회로로 사용될 수 있는 다른 예시적인 레벨 시프트 회로를 함께 나타내는 블록도이고,
도 9a 및 도 9b는 도 2의 레벨 시프트 회로로 사용될 수 있는 다른 예시적인 레벨 시프트 회로를 함께 나타내는 블록도이며,
도 10은 도 3, 도 5, 도 6, 도 8 및 도 9의 레벨 시프트 회로 내의 두 비교기들의 각각을 형성하는 데 사용될 수 있는 2단 속도 비교기의 블록도이다.

본 발명을 기술하기 이전에, 일부 도입 개념들과 용어들이 설명된다. 여기에 사용되는 바에 있어서, "복합 전류 미러(composite current mirror)"라는 용어는 둘 또는 그 이상의 전류 미러 회로들 또는 간단히 전류 미러들의 직렬 커플링을 기술하는 데 사용된다.

도 1과 동일한 요소들에 대해서는 동일한 참조 부호들로 나타낸 도 2를 참조하면, 예시적인 전자 회로(200)는 상기 전자 회로(200)가 다른 레벨 시프트 회로(level shift circuit)(204)를 구비하는 다른 고전압 제어 회로(202)를 포함하는 점을 제외하면 도 1의 전자 회로(100)와 동일하다.

다양한 신호 노드(node)들이 다음의 도면들에서 동일한 참조 부호들과 동일한 관련 신호들 및 관련 노드들에 관한 참조 부호들 A－F로 표기된다. 여기에 사용되는 바에 있어서, 상기 참조 부호들 A－F는 상호 교환적으로 신호들이나 노드들을 식별하는 데 이용된다.

이제 도 3을 참조하면, 예시적인 레벨 시프트 회로(300)는 도 2의 레벨 시프트 회로(204)로서 사용될 수 있다. 도 2에 도시된 바와 같이 전원 공급 V_CC에 대한 연결도 나타난다.

문자 M으로 시작되는 참조 부호들이 NMOS 및 PMOS 전계 효과 트랜지스터(FET)들을 식별하도록 사용된다. 상기 NMOS 및 PMOS FET들의 예시적인 상대적 크기들은 상기 장치 참조 부호들 아래에 정수들로 나타낸다. 문자 Q로 시작되는 참조 부호들은 바이폴라(bipolar) 트랜지스터들을 식별하는 데 사용된다. 문자 V로 시작되는 참조 부호들은 전압 소스들을 식별하도록 사용된다. 문자 I로 시작되는 참조 부호들은 전류 소스들을 식별하는 데 사용된다. 문자 X로 시작되는 참조 부호들은 비교기(comparator)들을 식별하도록 사용된다. 문자 R로 시작되는 참조 부호들은 레지스터(resistor)들을 식별하는 데 사용된다. 문자 D로 시작되는 참조 부호들은 다이오드(diode)들을 식별하는 데 사용된다. 참조 부호 VB는 도 1 및 도 2와 함께 앞서 기술한 전압 VB에 대응된다. 참조 부호 VB는 또한 여기서 상기 전압 VB가 존재하는 회로 노드를 언급하는 데 사용된다. 참조 부호 HS는 도 1 및 도 2와 함께 앞서 설명한 하프 브리지(half bridge) 내에 배열되는 두 트랜지스터들 사이의 접합인 노드 HS를 기술하는 데 사용된다.

상기 레벨 시프트 회로(300)는 고전압 NMOS 트랜지스터들일 수 있고, 도 1의 FET들(2, 3)과 동일하거나 유사할 수 있는 FET들 M8 및 M9를 포함할 수 있다.

결국, 참조 부호 B에서의 신호 HVSET 및 참조 부호 C에서의 신호 HVRESET는 도 2에 나타낸 셋-리셋 래치(set-reset latch)(15)에 연결된다. 도 1 및 도 2의 부트스트랩 커패시터(bootstrap capacitor)(16) 또한 도 1 및 도 2에 도시한 바와 같이 노드들 A 및 D 사이에 연결되지만, 도 3에는 도시되지 않는다.

노드 F에서 수신된 펄스 신호 SetL은 상기 입력 신호(예를 들면, 도 1 및 도 2 참조)가 도 1 및 도 2의 하이 사이드(high side) 트랜지스터(17)를 턴 온(turn on)시키는 조건에 있을 때에 발생되는 펄스를 포함한다. 펄스 신호 ResetL은 상기 입력 신호가 상기 하이 사이드 트랜지스터(17)를 턴 오프(turn off)시키는 조건에 있을 때에 발생되는 펄스를 포함한다. 상기 펄스 신호 SetL 및 상기 펄스 신호 ResetL 모두는 접지에서 정상적으로 될 수 있다.

FET들 M8 및 M9로부터의 전류들은 전류 미러들 M12/M13 및 M14/M15 각각에 의해, by 전류 미러들 M0/M1/M2(M1에서) 및 M3/M4/M5(M4에서) 각각에 의해, 그리고 전류 미러들 M6/M7 및 M10/M11 각각에 의해 반영된다. 상기 전류 미러 M0/M1/M2는 또한 M2에서 전류를 발생시키고, 상기 전류 미러 M3/M4/M5는 또한 M5에서 전류를 발생시키며, 이들 전류들은 전압들 Vstcomp 및 Vrstcomp로 전환된다. 상기 전압들 Vstcomp 및 Vrstcomp은 각기 비교기들 X1 및 X0을 통해 기준 전압(reference voltage)들 SetRef 및 RstRef와 각기 비교된다.

상기 비교기 X1은 상기 전압들 Vstcomp 및 SetRef 사이의 차이에 기초하여 출력 신호 HVSET를 발생시킨다. 상기 전압 SetRef는 중간 전원(mid-supply)(예를 들면, 6.5 볼트)에 가까울 수 있는 바이어스 전압(bias voltage)이다. 트랜지스터들 Q2 및 Q3은 상기 전압 Vstcomp의 범위를 대략 6－7볼트로 제한한다. 전류 소스(I1)는 약 육 볼트에서 상기 전압 Vstcomp를 클램프(clamp)시키고, 노드들 E 및 F에서 상기 신호들 ResetL 및 SetL 내에 펄스들이 존재하지 않을 때에 로우 로직 레벨(low logic level)에 상기 전압 HVSET을 유지하도록 작은 바이어스 전류(예를 들면, 약 5 마이크로암페어)를 제공한다. 노드 C에서 상기 출력 신호 HVRESET의 발생은 노드 B에서 상기 출력 신호 HVSET의 발생과 유사하며, 이는 또한 노드들 E 및 F에서 상기 신호들 ResetL 및 SetL 내에 펄스들이 존재하지 않을 때에 로우로 유지된다.

직렬로 연결된 전류 미러들은 여기서 "복합 전류 미러 회로들" 또는 보다 간단히 "복합 전류 미러"로 언급된다. 예를 들면, 상기 전류 미러 M0/M1/M2에 연결되고, 상기 전류 미러 M6/M7에 연결되는 상기 전류 미러 M12/M13은 복합 전류 미러이다. 또한, 상기 전류 미러 M3/M4/M5에 연결되고, 상기 전류 미러 M10/M11에 연결되는 상기 전류 미러 M14/M15는 다른 복합 전류 미러이다.

상기 복합 전류 미러들이 직렬로 연결되는 세 전류 미러들을 포함하는 것으로 도시되지만, 복합 전류 미러 회로는 임의의 숫자의 직렬 연결된 전류 미러들을 가질 수 있으나, 적어도 두 개의 직렬 연결된 전류 미러들을 가진다.

상기 레벨 시프트 회로(300)는 N-형 트랜지스터, 예를 들면, 도 2의 N-형 트랜지스터(17)를 구동시키도록 구성된다. 상기 N-형 트랜지스터(17)는 컨트롤 노드(예를 들면, 베이스 또는 게이트), 출력 노드(D)(예를 들면, 에미터) 그리고 고전압 공급(예를 들면, 도 2의 V_DD)에 연결된 전원 공급 노드(예를 들면, 콜렉터)를 가진다. 상기 레벨 시프트 회로는 상기 N-형 트랜지스터(17)의 출력 노드(D)(예를 들면, 상기 에미터)에 용량성으로 연결되는(도 2의 커패시터(16)를 통해) 부트스트랩 전압 노드(예를 들면, 노드 A)를 포함한다. 상기 레벨 시프트 회로(300)는 또한 컨트롤 노드(예를 들면, 노드 E, 게이트 또는 베이스), 전류 입력 노드(예를 들면, 드레인 또는 콜렉터) 및 전류 출력 노드(예를 들면, 소스 또는 에미터)를 가지는 FET 또는 바이폴라 트랜지스터일 수 있는 제1 입력 트랜지스터 M8을 포함하며, 여기서 상기 컨트롤 노드(예를 들면, 노드 E)는 제1 입력 신호 ResetL를 수신하도록 연결된다. 상기 레벨 시프트 회로(300)는 또한 컨트롤 노드(예를 들면, 노드 F, 베이스의 게이트), 전류 입력 노드(예를 들면, 드레인 또는 콜렉터) 및 전류 출력 노드(예를 들면, 소스 또는 에미터)를 가지는 FET 또는 바이폴라 트랜지스터일 수 있는 제2 입력 트랜지스터 M9를 포함하며, 여기서 상기 컨트롤 노드(노드 F)는 제2 입력 신호 SetL을 수신하도록 연결된다.

그러나, 다른 실시예들에서, 도 6과 함께 다음에 설명하는 바와 같이, 상기 입력 신호들 ResetL 및 SetL이 반전될 수 있는 점이 이해되어야 할 것이다.

상기 레벨 시프트 회로(300)는 또한 컨트롤 노드(예를 들면, M12의 드레인), 전류 입력 노드(예를 들면, M12 및 M13의 소스들) 및 전류 출력 노드(예를 들면, M7의 드레인)를 가지는 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2 및 M6/M7을 포함한다. 상기 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2, M6/M7의 컨트롤 노드(예를 들면, M12의 드레인)는 상기 제1 입력 트랜지스터 M8의 전류 입력 노드(예를 들면, 드레인 또는 콜렉터)에 연결되고, 상기 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2 및 M6/M7의 전류 입력 노드(예를 들면, M12 및 M13의 소스들)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된다.

상기 레벨 시프트 회로(300)는 또한 컨트롤 노드(예를 들면, M14의 드레인), 전류 입력 노드(예를 들면, M14 및 M15의 소스들) 및 전류 출력 노드(예를 들면, M11의 드레인)를 가지는 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11을 포함한다. 상기 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11의 컨트롤 노드(예를 들면, M14의 드레인)는 상기 제2 입력 트랜지스터 M9의 전류 입력 노드(예를 들면, 드레인 또는 콜렉터)에 연결되며, 상기 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11의 전류 입력 노드(예를 들면, M14 및 M15의 소스들)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된다.

상기 제1 및 제2 복합 전류 미러가 각기 직렬로 연결되는 세 전류 미러들을 포함하는 것으로 도시된다. 그러나, 다른 실시예들에서, 도 5와 함께 후술하는 바와 같이, 상기 제1 및 제2 복합 전류 미러가 각기 다른 숫자의 전류 미러들을 포함할 수 있는 점이 이해되어야 할 것이다.

상기 레벨 시프트 회로(300)는 또한 상기 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11의 전류 출력 노드(예를 들면, M11의 드레인)에 연결된 제1 입력 노드, 그리고 제1 기준 전압 SetRef를 수신하도록 연결된 제2 입력 노드를 가지는 제1 비교기 X1을 포함한다. 상기 제1 기준 전압 SetRef는 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 에미터)에서 전압과 관련된다. 상기 제1 비교기 X1은 또한 출력 노드를 가진다.

상기 레벨 시프트 회로(300)는 또한 상기 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2 및 M6/M7의 출력 노드(예를 들면, M7의 드레인)에 연결된 제1 입력 노드, 그리고 제2 기준 전압 RstRef를 수신하도록 연결된 제2 입력 노드를 가지는 제2 비교기 X0를 포함한다. 상기 제2 기준 전압 RstRef는 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 에미터)에서 상기 전압과 관련된다. 상기 제2 비교기 X0는 또한 출력 노드를 가진다.

일부 실시예들에 있어서, 상기 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2 및 M6/M7은 컨트롤 노드(예를 들면, M12의 드레인), 전류 입력 노드(예를 들면, M12 및 M13의 소스들) 및 전류 출력 노드(예를 들면, M13의 드레인)를 가지는 제1 전류 미러 M12/M13을 포함한다. 상기 제1 전류 미러 M12/M13의 컨트롤 노드(예를 들면, M12의 드레인)는 상기 제1 입력 트랜지스터 M8의 전류 입력 노드(예를 들면, M8의 드레인)에 연결되고, 상기 제1 전류 미러 M12/M13의 전류 입력 노드(예를 들면, M12 및 M13의 소스들)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된다.

일부 실시예들에 있어서, 상기 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2 및 M6/M7은 또한 컨트롤 노드(예를 들면, M0의 드레인), 전류 입력 노드(예를 들면, M1의 드레인) 및 전류 출력 노드(예를 들면, M0 및 M1의 소스들)를 가지는 제2 전류 미러 M0/M1/M2를 포함한다. 상기 제2 전류 미러 M0/M1/M2의 컨트롤 노드(예를 들면, M0의 드레인)는 상기 제1 전류 미러 M12/M13의 전류 출력 노드(예를 들면, M13의 드레인)에 연결되고, 상기 제2 전류 미러 M0/M1의 전류 출력 노드(예를 들면, M0 및 M1의 소스들)는 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 노드 D)에 연결된다.

일부 실시예들에 있어서, 상기 제1 복합 전류 미러 회로 M12/M13, M0/M1/M2 및 M6/M7은 또한 컨트롤 노드(예를 들면, M6의 드레인), 전류 입력 노드(예를 들면, M6 및 M7의 소스들) 및 전류 출력 노드(예를 들면, M7의 드레인)를 가지는 제3 전류 미러 M6/M7을 포함한다. 상기 제3 전류 미러 M6/M7의 컨트롤 노드(예를 들면, M6의 드레인)는 상기 제2 전류 미러 M0/M1의 전류 입력 노드(예를 들면, M1의 드레인)에 연결되고, 상기 제3 전류 미러 M6/M7의 전류 입력 노드(예를 들면, M6 및 M7의 소스들)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결되며, 상기 제3 전류 미러 M6/M7의 전류 출력 노드(예를 들면, M7의 드레인)는 상기 제2 비교기 X0의 제1 입력 노드에 연결된다.

일부 실시예들에 있어서, 상기 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11은 컨트롤 노드(예를 들면, M14의 드레인), 전류 입력 노드(예를 들면, M14 및 M15의 소스들) 및 전류 출력 노드(예를 들면, M15의 드레인)를 가지는 제4 전류 미러 M14/M15를 포함한다. 상기 제4 전류 미러 M14/M15의 컨트롤 노드(예를 들면, M14의 드레인)는 상기 제2 입력 트랜지스터 M9의 전류 입력 노드(예를 들면, 드레인)에 연결되고, 상기 제4 전류 미러 M14/M15의 전류 입력 노드(예를 들면, M14 및 M15의 소스들)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된다.

일부 실시예들에 있어서, 상기 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11은 또한 컨트롤 노드(예를 들면, M3의 드레인), 전류 입력 노드(예를 들면, M4의 드레인) 및 전류 출력 노드(예를 들면, M3, M4 및 M5의 소스들)를 가지는 제5 전류 미러 M3/M4/M5를 포함한다. 상기 제5 전류 미러 M3/M4/M5의 컨트롤 노드(예를 들면, M3의 드레인)는 상기 제4 전류 미러 M14/M15의 전류 출력 노드(예를 들면, M15의 드레인)에 연결되고, 상기 제5 전류 미러 M3/M4/M5의 전류 출력 노드(예를 들면, M3, M4 및 M5의 소스들)는 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 노드 D)에 연결된다.

일부 실시예들에 있어서, 상기 제2 복합 전류 미러 회로 M14/M15, M3/M4/M5 및 M10/M11은 또한 컨트롤 노드(예를 들면, M10의 드레인), 전류 입력 노드(예를 들면, M10 및 M11의 소스들) 및 전류 출력 노드(예를 들면, M11의 드레인)를 가지는 제6 전류 미러 M10/M11을 포함한다. 상기 제6 전류 미러 M10/M11의 컨트롤 노드(예를 들면, M10의 드레인)는 상기 제5 전류 미러 M3/M4의 전류 입력 노드(예를 들면, M4의 드레인)에 연결된다. 상기 제6 전류 미러 M10/M11의 전류 입력 노드(예를 들면, M10 및 M11의 소스들)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된다. 상기 제6 전류 미러 M10/M11의 전류 출력 노드(예를 들면, M11의 드레인)는 상기 제1 비교기 X1의 제1 입력 노드에 연결된다.

일부 실시예들에 있어서, 상기 제2 전류 미러 M0/M1/M2는 제2 전류 입력 노드(예를 들면, M2의 드레인)를 더 포함한다. 상기 제2 전류 미러 M0/M1/M2의 제2 전류 입력 노드(예를 들면, M2의 드레인)는 상기 제1 비교기 X1의 제1 입력 노드에 연결된다. 일부 실시예들에 있어서, 상기 제5 전류 미러 M3/M4/M5는 제2 전류 입력 노드(예를 들면, M5의 드레인)를 더 포함한다. 상기 제5 전류 미러 M3/M4/M5의 제2 전류 입력 노드(예를 들면, M5의 드레인)는 상기 제2 비교기 X0의 제1 입력 노드에 연결된다.

일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 상기 제1 비교기 X1의 제1 입력 노드 및 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 노드 D) 사이에 연결된 제1 전류 발생기(current generator) I1, 그리고 상기 제2 비교기 X0의 제1 입력 노드 및 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 노드 D) 사이에 연결된 제2 전류 발생기 I0을 포함한다.

일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 또한 상기 제1 비교기 X1의 제1 입력 노드에 연결된 에미터 및 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 노드 D)에 연결된 콜렉터를 갖는 제1 트랜지스터 Q2를 포함한다(도 2). 일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 또한 상기 제2 비교기 X0의 제1 입력 노드에 연결된 에미터 및 상기 N-형 트랜지스터(17)의 출력 노드(예를 들면, 노드 D)에 연결된 콜렉터를 갖는 제2 트랜지스터 Q0을 포함한다.

일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 또한 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된 콜렉터 및 상기 제1 트랜지스터 Q2의 에미터에 연결된 에미터를 가지는 제3 트랜지스터 Q3을 포함한다. 일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 또한 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결된 콜렉터 및 상기 제2 트랜지스터 Q0의 에미터에 연결된 에미터를 가지는 제4 트랜지스터 Q1을 포함한다.

일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 상기 제1 및 제3 트랜지스터들 Q2 및 Q3의 컨트롤 노드들(예를 들면, 베이스들)에 연결되고, 상기 제1 비교기 X1의 제2 입력 노드에 연결되는 세 전압 소스들 V5, V4 및 V3의 제1 직렬 스트링(string)을 포함할 수 있다. 일부 실시예들에 있어서, 상기 레벨 시프트 회로(300)는 상기 제2 및 제4 트랜지스터들 Q0 및 Q1의 컨트롤 노드들(예를 들면, 베이스들)에 연결되고, 상기 제1 비교기 X1의 제2 입력 노드에 연결되는 세 전압 소스들 V2, V1 및 V0 의 제2 직렬 스트링을 포함할 수 있다.

예를 들면, 15 볼트인 전원 공급 전압 V_CC는 다이오드 D10의 음극 단부에서 데이터를 수신할 수 있다. 상기 다이오드 D10의 양극 단부는 레지스터 R10의 일측 단부에 연결될 수 있고, 상기 레지스터 R1의 타측 단부는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)에 연결될 수 있다. 이러한 방식에 있어서, 상기 부트스트랩 전압 노드가 도 2의 커패시터(16)에 의하여 영(zero) 볼트를 향해 보내질 때, 그러면 상기 부트스트랩 전압 노드는 십오 볼트 부근에서 유지되는 점이 이해되어야 할 것이다. 또한, 상기 부트스트랩 전압 노드(예를 들면, 노드 A)가 높은 전압, 예를 들면, 육백 볼트를 향해 보내질 때, 상기 부트스트랩 전압 노드 육백십오 볼트의 전압을 구현할 것이다.

동작 시에, 제1의 가정적인 하이 상태 SetL 펄스는 상기 FET M9의 게이트에서 수신되는 반면, 상기 FET M8의 게이트에서 ResetL은 로우(low)에, 예를 들면, 접지에 유지된다. 이러한 조건에 있어서, 상기 FET M9가 턴 온되고, 이의 드레인 전류는 약 20의 양으로 상기 제4 전류 미러 M14/15 및 상기 제5 전류 미러 M3/M4/M5의 결합을 통해 감소될 수 있다(수치로 표시한 FET들의 상대적인 크기들 참조). 상기 FET M4의 드레인 전류는 상기 전류 미러 M10/M11에 의해 반영된다. 상기 전류 미러 M0/M1/M2 또는 상기 전류 미러 M6/M7 내에 전류는 발생되지 않는다. 상기 FET M11의 드레인 전류는 상기 전류 발생기 I1의 전류를 초과하며, 상기 전압 Vstcomp가 상승되게 하고 상기 제1 트랜지스터 Q2가 턴 온될 때에 약 칠 볼트에 클램프되게 한다. 이러한 상태에 있어서, 상기 전압 Vstcomp는 상기 기준 전압 SetRef 보다 크며, 이에 따라 상기 제1 비교기 X1이 하이 상태에서 상기 출력 신호 HVSET를 발생시킨다. 또한, 이러한 조건에서, 상기 FET M5를 통한 전류가 상기 제2 전류 발생기 I0의 전류에 더해지지만, 상기 FET M7에 의해 전류가 제공되지는 않는다. 따라서, 상기 신호 Vrstcomp는 6V에 클램프되고, 상기 제2 비교기 X0으로부터의 출력 신호 HVRESET는 로우로 남게 된다.

상기 FET M5로부터의 드레인 전류는 상기 제2 전류 발생기 I0으로부터의 전류 보다 훨씬 크며, 입력 신호들이 존재할 때에 상기 HVRESET 경로의 노이즈 면역(noise immunity)을 증가시킨다. 유사한 방식에 있어서, 로직 하이 신호가 HVRESET 상에 발생될 것이고, HVSET 상의 로직 로우는 펄스가 상기 SetL 신호와 함께 상기 ResetL 신호 상에 나타날 때에 로우로 유지된다.

도 1과 함께 상술한 공통 모드 과도 신호(common-mode transient signal)는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)가 전압의 급격한 증가를 겪을 때에 상기 FET들 M8 및 M9에 존재한다. 상기 공통 모드 과도 신호로 인하여, it may be possible for 상기 출력 신호들 HVSET 및 HVRESET of 상기 제1 및 제2 비교기들 X1 및 X0의 상기 출력 신호들 HVSET 및 HVRESET이 각기 SetL 또는 ResetL 입력 신호들의 하이 상태가 없는 경우에도 로직 하이 상태를 일시적으로 구현하는 것이 모두 가능할 수 있다. 그러나, 도 1의 장치와는 달리, 상기 FET들 M8 및 M9가 각기 전류 미러들 M12/M13 및 M14/M15로부터 전류들을 수신하도록 연결되는 점이 이해되어야 할 것이다.

공통 모드 과도 신호들에 대하여, 도 2를 간략히 참조하면, 상기 로우 사이드 트랜지스터(18)가 부하(21)로부터 전류를 싱킹(sinking)할 경우, 이가 턴 오프될 때 심지어는 상기 트랜지스터(17)가 상기 노드 HS에서의 전압으로 턴 온되기 전이라도 다이오드 D1이 순방향으로 바이어스되기 전까지 "플라이 업(fly up)"될 것이다. 이는 특히 부하를 통한 전류가 순간적으로 턴 오프되지 않을 수 있기 때문에 유도 부하(21)에 대해 사실이 된다.

도 3을 다시 참조하면, 이러한 플라이-업 공통 모드 전압은 상기 FET들 M8 및 M9의 드레인 커패시턴스들에 인가되며, 이는 상기 두 전류 미러들 M12/M13 및 M14/M15로부터 각각의 공통 모드 전류들을 인출할 것이다. 본질적으로, 상기 공통 모드 전압은 상기 FET들 M8 및 M9 내지 M12 및 M14의 드레인들 상에 각기 나타나며, 이들은 VB 및 상기 드레인들 사이에 연결되는 다이오드이다. 그러나, 상기 공통 모드 전압의 리딩 에지(leading edge)(즉, 상승하는 에지)가 상기 레벨 시프트 회로(300)를 통해 잘 진행되지는 않는다. 기본적으로, 상기 전류 미러들 M6/M7 및 M10/M11을 통한 지연들은 상기 공통 모드 전압의 리딩 에지 동안에 조차도 상기 제1 및 제2 비교기들 X1 및 X2의 제1 입력 노드들에서 로우 신호를 확보한다. 그러나, 상기 공통 모드 전압의 하강하는 에지 상에서, 상기 전류 미러 M10/M11을 통한 지연이 상기 FET M11을 통한 전류가 상기 FET M2를 통한 전류를 순간적으로 초과하게 하며, 이는 상기 제1 비교기 X1의 출력에서 상기 HVSET 신호의 허위(false) 하이 상태를 발생시키는 경향이 있다. 유사하게, 상기 HVRESET 신호의 하이 상태도 상기 전류 미러 M6/M7을 통한 지연으로 인하여 동시에 발생된다. 상기 출력 신호들 HVSET 및 HVRESET의 이들 허위 과도들은 상기 공통 모드 전류가 상기 제1 및 제2 전류 발생기들 I1 및 I0에 의해 발생되는 오프셋(offset)들 아래로 떨어질 때까지 계속될 것이다.

비록 상기 출력 신호들 HVSET 및 HVRESET의 허위 글리치(glitch)들이 도 1의 종래의 회로 내에서 이들이 작용하는 바와 같이 여전히 발생하더라도, 상기 허위 글리치들의 지속이 작아진다. 일부 실시예들에 있어서, 상기 출력 신호들 HVSET 및 HVRESET의 허위 글리치들은 상기 전류 발생기들 I0 및 I1이 Vrstcomp 및 Vstcomp에서 각기 나타나는 과도 전압들을 극복하도록 충분한 전류를 제공하는 점을 보장함에 의해 상기 레벨 시프트 회로(300) 내에서 감소되거나 소거될 수 있다.

도 1과 함께 전술한 종래 기술에 대하여 상기 레벨 시프트 회로(300)의 주요한 이점은 해석이 상기 두 비교기들 X1 및 X0에서의 차동 전류(differential current)들의 비교에 의존하는 것이다. 상기 FET들 M8 및 M9에서 큰 공통 모드 전압의 존재에서도, 충분한 차동 전류들이 상기 전압 신호들 Vstcomp 및 Vrstcomp를 해결하도록 존재한다.

이제 도 4를 참조하면, 그래프는 나노초의 시간의 단위들로 크기를 나타낸 수평 축과 볼트의 전압의 단위들 및 마이크로암페어의 전류의 단위들로 크기를 나타낸 수직 축을 가진다. 신호(402)는 상기 트랜지스터(17)가 턴 온될 때에 상기 전압이 상승되는 경우에 상기 부트스트랩 전압 노드(도 3의 노드 A)에서의 전압을 나타낸다. 이러한 실시예에서, 상기 전압은 도 3의 신호 SetL 및 ResetL이 로우로 유지되는 동안에 약 십 나노초 내에 약 영 볼트로부터 약 오백 볼트까지 상승된다.

신호(404)는 상기 FET M11(도 3)에서 대응되는 전류 신호를 나타낸다. 신호(406)는 상기 FET M2에서의 전류 신호를 나타내며, 신호(408)는 상기 FET M4에서의 전류를 나타낸다. 상기 FET M11에서의 전류 스파이크(spike)가 상기 FET들 M2 및 M4에서의 전류 스파이크들로부터 지연되는 점을 인지할 수 있을 것이다.

상기 신호들(406, 408)의 전류들은 도 3의 전류 발생기 I1의 전류 보다 크며, 이에 따라 상기 제1 비교기 X1의 제1 입력 노드에서의 상기 신호 Vstcomp는 상기 제1 비교기 X1의 제2 입력 노드에서의 상기 신호 SetRef(약 6.5 볼트) 이상으로 상승한다.

신호(410)는 도 2의 제1 비교기 X1의 제1 입력 노드에서 상기 신호 Vstcomp 내의 대응되는 과도 전압 신호를 나타낸다. 전술한 바와 같이, 상기 신호 Vstcomp는 상기 제1 비교기 X1에서의 상기 신호 SetRef(약 6.5 볼트)와 비교된다. 상기 신호(410)는 상기 신호(404)가 상기 신호(408) 아래로 하강할 때까지, 또는 양 신호들이 도 2의 발생기 I1의 전류 아래로 떨어질 때까지 상기 신호 SetRef 이상으로 유지되며, 상기 제1 비교기 X1로부터의 상기 출력 신호 HVSET가 하이 상태를 취하는 결과로 된다. 따라서, 상기 신호(410)의 높은 과도 값은 바람직하지 않다.

일부 실시예들에 있어서, 상기 과도 상태들은 전술한 바와 같이 상기 오프셋 전류들 I0 또는 I1을 충분히 크게 만들어 완화될 수 있다. 선택적으로는, 상기 회로(300)는 모두 상기 전류 발생기들 I0 및 I1과 관련된 전력 소실의 증가를 회피하는 회로들을 도시하는 다음의 도 5 또는 6에서와 같이 변경될 수 있다. 따라서, 도 5 및 도 6과 함께 다음에 설명하는 회로들은 도 3의 회로(300)로부터 개량된 것들이다.

이제 도 1, 도 2 및 도 3과 동일한 요소들은 동일한 참조 부호들로 나타낸 도 5를 참조하면, 다른 예시적인 레벨 시프트 회로(500)는 도 3의 레벨 시프트 회로(300)와 유사하다. 그러나, 여기서 각기 세 전류 미러들을 가지는 도 3과 함께 전술한 상기 제1 및 제2 복합 전류 미러 회로들이 두 전류 미러들을 가지는 복합 전류 미러 회로들로 대체된다.

상기 레벨 시프트 회로(500)의 기능은 도 3 및 도 4와 함께 상술한 기능과 유사하며, 이에 따라 여기서 상세하게 설명하지 않는다.

도 1, 도 2 및 도 3과 동일한 요소들은 동일한 참조 부호들로 나타낸 도 6을 참조하면, 다른 예시적인 레벨 시프트 회로(600)는 도 2의 레벨 시프트 회로(300)와 유사하다. 그러나, 여기서 상기 제1 및 제2 전류 발생기들 I1 및 I0의 부분들이 변경되고, 입력 노드들 E 및 F와 대응되는 신호들 ResetL 및 SetL이 반전되며, 다음에 설명하는 로우 패스 필터들이 상기 비교기들 X1 및 X0에 대한 입력들에 추가된다. 또한, 상기 전류 미러들 M6/7 및 M10/11은 관련된 참조 부호들 아래의 숫자들로 확인되는 바와 같이 도 3의 1：1의 비율에서 3：4의 비율로 변경된다.

상기 제1 전류 발생기 I1는 상기 부트스트랩 전압 노드(예를 들면, 노드 A)와 상기 제6 전류 미러 M10/M11의 전류 출력 노드 사이에 연결된다. 상기 제2 전류 발생기 I0은 상기 부트스트랩 전압 노드(예를 들면, 노드 A)와 상기 제3 전류 미러 M6/M7의 전류 출력 노드 사이에 연결된다.

제1 전압-전압 컨버터(voltage-to-voltage converter) E1은 상기 제1 비교기 X1과 상기 신호들 Vstcomp 및 SetRef 사이에 연결될 수 있고, 제2 전압-전압 컨버터 E0는 상기 제2 비교기 X0과 상기 신호들 Vrstcomp 및 RstRef 사이에 연결될 수 있다.

또한 선택적으로, 레지스터 R1 및 커패시터 C1로 구성되는 제1 로우 패스 필터(low pass filter)가 상기 제1 비교기 X1의 제1 및 제2 입력 노드들 사이에 연결될 수 있고, 레지스터 R2 및 커패시터 C2로 구성되는 제2 로우 패스 필터가 상기 제2 비교기 X0의 제1 및 제2 입력 노드들 사이에 연결될 수 있다.

상기 제1 전압-전압 컨버터 E1은 역으로서 상기 제1 비교기 X1의 제1(즉, 양의) 입력 및 상기 제1 비교기 X1의 제2(즉, 음의) 입력 사이의 차이와 같이, 상기 신호들 Vstcomp 및 SetRef 사이의 차이를 본질적으로 통과시키도록 동작할 수 있다. 필터링도 도시된 바와 같이 추가될 수 있다. 유사하게, 상기 제2 전압-전압 컨버터 E0는 필터링과 함께, 역으로서 상기 제2 비교기 X0의 제1(즉, 양의) 입력 및 제2 비교기 X0의 제2(즉, 음의) 입력 사이의 차이와 같이, 상기 신호들 Vrstcomp 및 RstRef 사이의 차이를 본질적으로 통과시키도록 동작할 수 있다. SetL 펄스가 발생할 때, 상기 Vstcomp 신호가 상기 SetRef 신호에 대해 음으로 끌어 당겨지고, ResetL 펄스가 발생할 때, 상기 Vrstcomp 신호가 상기 RstRef 신호에 대해 음으로 끌어 당겨지는 점이 인식되어야 할 것이다.

다양한 신호들의 반전들에 대한 이유들은 도 7과 함께 다음의 논의로부터 이해될 수 있을 것이다.

이제 도 7을 참조하면, 그래프는 나노초의 시간의 단위로 크기를 갖는 수평 축과 볼트의 전압의 단위 및 마이크로암페어의 전류의 단위로 크기를 갖는 수직 축을 가진다. 신호(702)는 이러한 실시예에서 도 6의 신호 SetL 및 ResetL이 로우로 유지되는 동안에 전압이 약 십 나노초 내에 약 영 볼트로부터 약 오백 볼트까지 상승될 때에 상기 부트스트랩 전압 노드(도 3의 노드 A)에서의 전압을 나타낸다.

신호(704)는 상기 FET M11에서의 대응되는 전류 신호를 나타낸다. 신호(706)는 상기 FET M2에서의 전류 신호를 나타내며, 신호(708)는 상기 FET M4에서의 전류를 나타낸다. 상기 FET M11에서의 전류 스파이크가 상기 FET들 M2 및 M4에서의 전류 스파이크들로부터 지연되는 점을 인식할 수 있을 것이다.

상술한 바와 같이, 도 6의 레벨 시프트 회로(600) 내의 상기 제1 전류 발생기 I1은 상기 제1 전류 발생기 I1이 도 3의 레벨 시프트 회로(300) 내에 연결되는 것과는 다르게 연결된다.

신호(710)는 도 2의 제1 비교기 X1의 제1 입력 노드에서의 상기 신호 Vstcomp 내의 대응되는 과도 전압 신호를 나타낸다. 전술한 바와 같이, 상기 신호 Vstcomp는 상기 제1 비교기 X1에서 상기 신호 SetRef(약 6.5 볼트)와 비교된다. 상기 신호(710)는 상기 신호 SetRef 이상으로 유지되며, 상기 제1 비교기 X1로부터의 상기 출력 신호 HVSET가 로우로 남는 결과로 된다. 따라서, 상기 신호(710)의 로우 과도 값은 허용될 수 있다.

상기 FET M11을 통한 신호(704)와 상기 FET M2를 통한 신호(706) 사이의 차이는 상기 신호(710)를 결정한다. 상기 전류(704)가 상기 전류(706) 보다 클 때, 상기 신호 Vstcomp는 상기 신호 SetRef에 대해 양이 될 것이다. 그러므로, 상기 신호(706)의 리딩 에지 상에서, 상기 전류(704)가 전류(706) 보다 작고, 상기 신호(710) 내에 나타낸 바와 같이, 상기 신호 Vstcomp가 신호 SetRef 보다 작은 결과로 된다. 그러나, 이러한 과도 조건은 짧은 지속 기간을 가지며, 상기 RC 필터 R1 및 C1에 의해 걸러내 질 수 있다. 상기 전류(706)의 트레일링 에지(trailing edge)에서, 상기 전류(704)는 상기 전류(706) 보다 크며, 상기 신호 Vstcomp가 상기 신호 SetRef 보다 큰 결과로 된다. 상기 전류 발생기 I1은 상기 신호 Vstcomp가 과도 상태들이 존재하지 않는 동안에 상기 신호 SetRef 보다 크게 되는 것을 확보하는 데 기여한다.

상기 음의 방향으로 진행되는 과도 전압 신호(710)와 도 4의 양의 방향으로 진행되는 과도 전압 신호(410)를 비교할 경우, 상기 음의 방향으로 진행되는 과도 전압 신호(710)가 상기 양의 방향으로 진행되는 과도 전압 신호(410) 보다 훨씬 짧은 지속 기간을 가지는 점도 인식할 수 있을 것이다. 따라서, 상기 출력 신호들HVSET 및 HVRESET에 대한 임의의 효과는 상기 레벨 시프트 회로(300)를 위해서 보다 상기 레벨 시프트 회로(600)를 위해 단축될 것이다.

더욱이, 상기 음의 방향으로 진행되는 과도 신호(710)가 짧은 지속 기간을 가지기 때문에, 상기 제1 비교기(X1)의 입력 노드들 사이에 연결되는 상기 제1 필터는 상기 음의 방향으로 진행하는 과도 신호(710)를 효과적으로 걸러낼 수 있다.

또한, 상기 전류 미러들(M10/M11, M6/M7) 내의 3：4의 미러 비율(참조 부호들 아래의 숫자들을 참조)이 공통 모드 신호들의 면역을 향상시키는 점이 이해되어야 할 것이다. 예를 들면, M2의 공통 모드 전류는 M4의 경우와 동일할 것이다. 상기 3：4의 비율로 인하여, 상기 FET M11 내의 전류가 상기 M2 FET 내의 전류 보다 커질 것이며, 이는 상기 신호 Vstcomp가 상기 신호 SetRef 보다 커지는 점을 확보하는 데 도움이 된다.

이제 도 1, 도 2, 도 3 및 도 6과 동일한 요소들은 동일한 참조 부호들로 나타낸 도 8a 및 도 8b를 함께 참조하면, 다른 예시적인 레벨 시프트 회로(800)는 도 6의 레벨 시프트 회로(600)와 유사하다. 그러나, 여기서 제1, 제2, 제3 및 제4 트랜지스터들 Q2, Q0, Q3 및 Q1은 각기 대응되는 FET들로 대체된다. 또한, 추가적인 FET들 M20 및 M21이 부가된다. 더욱이, 전압 소스들 V5, V4, V3, V2, V1 및 V0은 제너 다이오드들 D2, D3, D1 및 D0과 관련된 디커플링(decoupling) 커패시터들 C2 및 C3으로 대체된다. 또한, 전류 미러들 M22/M23 및 M18/M19가 추가된다. 또한, 전류 소스들 I2 및 I3이 상기 다이오드들 D0, D1, D2 및 D3을 위한 바이어스 전류들을 제공하도록 추가된다. 또한, 제너 다이오드들(zener diodes) D4, D5, D6 및 D7이 추가된다. 또한, 레지스터들 R2, R3, R4 및 R5가 추가된다.

일부 집적 회로 제조 기술들에 있어서, 예를 들면, 이른바 바이폴라 CMOS DMOS(BCD) 공정에서, PNP 트랜지스터들로서 도 6의 제1 및 제2 트랜지스터들 Q2 및 Q0을 구현하는 것은 가능하지 않다. 본질적으로, 상기 BCD 공정을 이용한 상기 PNP 트랜지스터들의 베이스는 고전압 영역을 위한 기판 분리를 형성하는 매립 N-층이다. 또한, NPN 트랜지스터들인 도 6의 제3 및 제4 트랜지스터들 Q3 및 Q1이 첫 번째 동작을 위해 큰 베이스 전류를 요구할 수 있다.

이에 따라, FET들 M24, M17, M25 및 M16은 전술한 바이폴라 트랜지스터들을 대체한다.

상기 새로운 전류 미러들 M18/M19 및 M22/M23은 SetL 또는 ResetL 펄스가 도착할 때에 상기 MOSFET 클램프들의 게이트들의 충전 전류를 증가시킨다. 상기 변화들은 상기 전압 신호들 Vstcomp 및 Vrstcomp의 범위를 약 육 볼트로부터 약 구 볼트까지 제한한다.

상기 새로운 제너 다이오드들 D4, D5, D6 및 D7은 상기 전류 미러들 M12/13 및 M14/M15 상의 과도 드레인 전압(전술한 공통 모드 전압으로 인한)이 브레이크다운 한계들(바디 또는 게이트에 대해)을 초과하는 것을 방지한다. 또한, 상기 레지스터들 R2, R3, R4 및 R5는 전류 오버슈트(overshoot)를 감소시킨다. 상기 레지스터들 R2, R3, R4 및 R5는 상기 제너 다이오드들 D4, D5, D6 및 D7에 따라 크기가 조절되어 전류가 상기 제너 다이오드들 및 PMOS 트랜지스터들 M12 및 M14 사이에 공유된다. 상기 장치 크기들은 또한 상기 전류 미러들 M12/M13 및 M14/M15를 통한 지연을 감소시키도록 선택된다. 상기 공통 모드 전압 및 결과적인 공통 모드 전류들의 존재에서, 충분한 차동 전류가 모든 조건들 하에서 상기 SetL 및 ResetL 입력들을 해결하도록 이용 가능해진다.

상기 제1 및 제2 비교기들 X1 및 X2의 기준 전압들을 통한 상대적으로 느린 전압 천이는, 부분적으로 상기 로우 패스 필터들 R1/C1 및 R0/C0으로 인하여, 상기 비교기들 X1 및 X0의 출력 신호들 HVSET 및 HVRESET의 속도에 영향을 미치며, 과정, 온도 및 공급 전압을 변화시키도록 상기 비교기들 X1 및 X0의 지연을 야기한다. 이러한 효과는 도 10과 함께 기술한 기술들에 의해 완화된다.

이제 도 2, 도 3, 도 6 및 도 8과 동일한 요소들은 동일한 참조 부호들로 나타낸 도 9a 및 도 9b를 함께 참조하면, 레벨 시프트 회로(900)는 도 8의 레벨 시프트 회로(800)와 유사하다. 그러나, 여기서 상기 로우 패스 필터들 R1/C1 및 R0/C0은 각기 상기 비교기들 X1 및 X0의 출력 측들로 이동한다. 또한, FET들 M26, M27, M28 및 M29가 추가된다.

상기 비교기들 X1 및 X0의 출력은 상기 노드 HS(즉, 상기 노드 D)에서의 전압으로부터 상기 노드 A에서의 전압 VB로 스윙되며, 이에 따라 상기 RC 필터들은 상기 전압 신호들 Vstcomp 및 Vrstcomp이 각기 상기 기준 전압들 SetRef 및 RstRef을 지나 신속하게 천이되더라도 여전히 유효하게 된다.

상기 FET들 M26 및 M28로부터의 드레인 전류들은 합산되고, 상기 제1 비교기 X1에 인가된다(커플링은 도시되지 않음). 마찬가지로, 상기 FET들 M27 및 M29로부터의 드레인 전류는 합산되고, 상기 제2 비교기 X0에 인가된다(커플링은 도시되지 않음). 상기 비교기들에 대한 이들 신호들의 커플링은 도 10과 함께 다음에 설명한다.

이제 도 10을 참조하면, 예시적인 비교기(1000)는 도 2, 도 3, 도 5, 도 6, 도 8 및 도 9의 비교기들 X1 및 X0의 각 하나로서 이용될 수 있다. 일부 시간들에서, 상기 비교기(1000)는 전류 미러 M11/M12에 의하여 작은 DC 바이어스 전류(예를 들면, 5 마이크로암페어)를 수용할 수 있으며, 이는 "저전류 DC 바이어스"로서 확인되는 신호에 의해 제어될 수 있다. 다른 시간들에서, 예를 들면, SetL 또는 ResetL 펄스가 전술한 레벨 시프트 회로들에 인가될 때, 상기 비교기(1000)의 속도가 전류 미러 M9/M10에 의해 제공되는 보다 높은 바이어스 전류(예를 들면, 백오십 마이크로암페어)에 의하여 증가될 수 있다.

동작 시에, 상기 전류 미러 M9/M10은 도 9의 FETS M26 및 M28 또는 상기 FETS M27 및 M29의 쌍들의 각 하나로부터의 신호들의 하나에 의해 제어될 수 있다. 보다 높은 바이어스 전류는 상기 비교기가 이의 출력 신호 내에 전이를 일으켜야할 때에 상기 비교기(1000)의 속도를 증가시킬 수 있는 점이 이해될 것이다.

상기 SetComp 비교기, 즉 도 3, 도 5, 도 6, 도 8 및 도 9의 제1 비교기 X1에 대하여, 상기 전압 신호 Vstcomp는 도 10에 표시한 바와 같이 상기 입력 노드에 연결되고, 상기 전압 기준 신호 SetRef는 도 10에 표시한 바와 같이 상기 입력 노드에 연결된다. 따라서, 정상 상태에서, SetL 펄스가 존재할 때에 상기 제1 비교기 X1의 출력은 로직 로우이고, 상기 출력은 로직 하이이다. 상기 SetL 펄스의 종료에서, 전술한 고전류 고속 모드(high current fast mode)는 상기 펄스가 상기 출력으로 진행되지 전에 사용 불능으로 된다. 빠른 동작을 유지하기 위하여, FET M8의 게이트는 인버터(inverter)를 통해 노드들 B 또는 C에서 상기 출력에 연결된다. 상기 M8의 드레인 전류는 상기 비교기 입력 쌍에 라우트(rout)되고, 상기 출력이 로우로 전환될 때까지 상기 비교기를 고속 모드로 유지한다.

상기 RstComp 비교기, 즉 도 3, 도 5, 도 6, 도 8 및 도 9의 제2 비교기 X0에 대해 동작은 상술한 바와 유사하며 상세하게 설명하지는 않는다.

여기서 언급되는 모든 참조 문헌들은 그 개시 사항들이 여기에 참조로 포함된다.

이상, 다양한 개념들, 구조들 및 기술들을 예시하고, 본 발명의 범주에 속하는 바람직한 실시예들을 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자에게는 이들 개념들, 구조들 및 기술들을 포함하는 다른 실시예들이 이용될 수 있는 점이 분명해 질 것이다. 이에 따라, 본 발명의 범주가 설시된 실시예들에 한정되는 것은 아니라, 다음의 특허청구범위의 사상과 범주에 의해 한정되는 것으로 이해되어야 할 것이다.

Claims

N-형 트랜지스터를 구동시키기 위한 전자 회로에 있어서, 상기 N-형 트랜지스터는 컨트롤 노드, 출력 노드 및 고전압 공급에 연결된 전원 공급 노드를 가지며, 상기 전자 회로는,
상기 N-형 트랜지스터의 출력 노드에 용량성으로 연결되는 부트스트랩 전압 노드(bootstrap voltage node)를 포함하고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 입력 트랜지스터를 포함하며, 상기 컨트롤 노드는 제1 입력 신호를 수신하도록 연결되고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 입력 트랜지스터를 포함하며, 상기 컨트롤 노드는 제2 입력 신호를 수신하도록 연결되고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 복합 전류 미러 회로(composite current mirror circuit)를 포함하며, 상기 제1 복합 전류 미러 회로의 컨트롤 노드는 상기 제1 입력 트랜지스터의 전류 입력 노드에 연결되고, 상기 제1 복합 전류 미러 회로의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되며;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 복합 전류 미러 회로를 포함하고, 상기 제2 복합 전류 미러 회로의 컨트롤 노드는 상기 제2 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제2 복합 전류 미러 회로의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;
상기 제2 복합 전류 미러 회로의 전류 출력 노드에 연결되는 제1 입력 노드를 가지며, 제1 기준 전압(reference voltage)을 수신하도록 연결되는 제2 입력 노드를 가지는 제1 비교기(comparator)를 포함하고, 상기 제1 기준 전압은 상기 N-형 트랜지스터의 출력 노드에서 전압과 관련되고, 상기 제1 비교기도 출력 노드를 가지며;
상기 제1 복합 전류 미러 회로의 출력 노드에 연결되는 제1 입력 노드를 가지고, 제2 기준 전압을 수신하도록 연결되는 제2 입력 노드를 가지는 제2 비교기를 포함하며, 상기 제2 기준 전압은 상기 N-형 트랜지스터의 출력 노드에서의 전압과 관련되고, 상기 제2 비교기도 출력 노드를 가지는 것을 특징으로 하는 전자 회로.
제 1 항에 있어서, 상기 제1 복합 전류 미러 회로는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 전류 미러를 포함하고, 상기 제1 전류 미러의 컨트롤 노드는 상기 제1 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제1 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 전류 미러를 포함하며, 상기 제2 전류 미러의 컨트롤 노드는 상기 제1 전류 미러의 전류 출력 노드에 연결되고, 상기 제2 전류 미러의 전류 출력 노드는 상기 N-형 트랜지스터의 출력 노드에 연결되며;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제3 전류 미러를 포함하고, 상기 제3 전류 미러의 컨트롤 노드는 상기 제2 전류 미러의 전류 입력 노드에 연결되며, 상기 제3 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고, 상기 제3 전류 미러의 전류 출력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며,
상기 제2 복합 전류 미러 회로는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제4 전류 미러를 포함하고, 상기 제4 전류 미러의 컨트롤 노드는 상기 제2 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제4 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제5 전류 미러를 포함하며, 상기 제5 전류 미러의 컨트롤 노드는 상기 제4 전류 미러의 전류 출력 노드에 연결되고, 상기 제5 전류 미러의 전류 출력 노드는 상기 N-형 트랜지스터의 출력 노드에 연결되며;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제6 전류 미러를 포함하고, 상기 제6 전류 미러의 컨트롤 노드는 상기 제5 전류 미러의 전류 입력 노드에 연결되며, 상기 제6 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고, 상기 제6 전류 미러의 전류 출력 노드는 상기 제1 비교기의 입력 노드에 연결되는 것을 특징으로 하는 전자 회로.
제 2 항에 있어서, 상기 제2 전류 미러는 제2 전류 입력 노드를 더 가지며, 상기 제2 전류 미러의 제2 전류 입력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되고, 상기 제5 전류 미러는 제2 전류 입력 노드를 더 가지며, 상기 제5 전류 미러의 제2 전류 입력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되는 것을 특징으로 하는 전자 회로.
제 3 항에 있어서, 상기 N-형 트랜지스터는 제1 N-형 트랜지스터이고, 제2 N-형 트랜지스터에 연결되는 것을 특징으로 하는 전자 회로.
제 3 항에 있어서, 상기 제1 입력 신호는 리셋(reset) 입력 신호이고, 상기 제2 입력 신호는 셋(set) 입력 신호이며, 상기 제1 비교기의 출력 노드에서의 전압은 상기 셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태(high state)를 구현하고, 상기 제2 비교기의 출력 노드에서의 전압은 상기 리셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태를 구현하는 것을 특징으로 하는 전자 회로.
제 5 항에 있어서,
상기 N-형 트랜지스터의 출력 노드와 상기 제1 비교기의 제1 입력 노드 사이에 연결되는 제1 전류 발생기(current generator); 및
상기 N-형 트랜지스터의 출력 노드와 상기 제2 비교기의 제1 입력 노드 사이에 연결되는 제2 전류 발생기를 더 포함하는 것을 특징으로 하는 전자 회로.
제 6 항에 있어서,
제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제1 전압-전압 컨버터(voltage-to-voltage converter)를 더 포함하고, 상기 제1 전압-전압 컨버터의 제1 입력 노드는 상기 제2 복합 전류 미러 회로의 전류 출력 노드에 연결되며, 상기 제1 전압-전압 컨버터의 제2 입력 노드는 상기 제1 기준 전압을 수신하도록 연결되고;
제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제2 전압-전압 컨버터를 포함하며, 상기 제2 전압-전압 컨버터의 제1 입력 노드는 상기 제1 복합 전류 미러 회로의 전류 출력 노드에 연결되고, 상기 제2 전압-전압 컨버터의 제2 입력 노드는 상기 제2 기준 전압을 수신하도록 연결되는 것을 특징으로 하는 전자 회로.
제 7 항에 있어서,
입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터(low pass filter)를 더 포함하고, 상기 제1 로우 패스 필터의 출력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되며, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제1 비교기의 제2 입력 노드는 상기 제1 전압-전압 컨버터의 제2 출력 노드에 연결되며;
입력 노드 및 출력 노드를 갖는 제2 로우 패스 필터를 더 포함하고, 상기 제2 로우 패스 필터의 출력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며, 상기 제2 로우 패스 필터의 입력 노드는 상기 제2 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제2 비교기의 제2 입력 노드는 상기 제2 전압-전압 컨버터의 제2 출력 노드에 연결되는 것을 특징으로 하는 전자 회로.
제 6 항에 있어서,
입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터를 더 포함하고, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 비교기의 출력 노드에 연결되며;
입력 노드 및 출력 노드를 갖는 제2 로우 패스 필터를 더 포함하고, 상기 제2 로우 패스 필터의 입력 노드는 상기 제2 비교기의 출력 노드에 연결되는 것을 특징으로 하는 전자 회로.
제 9 항에 있어서, 상기 제2 전류 미러는 제3 전류 입력 노드 및 제4 전류 입력 노드를 더 가지며, 상기 제5 전류 미러는 상기 제2 전류 미러의 제3 전류 입력 노드에 연결되는 제3 전류 입력 노드 및 상기 제2 전류 미러의 제4 전류 입력 노드에 연결되는 제4 전류 입력 노드를 더 가지는 것을 특징으로 하는 전자 회로.
제 10 항에 있어서, 상기 제1 비교기는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 비교기 전류 미러를 포함하고, 상기 제1 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제3 입력 노드들로부터 제1 속도 신호를 수신하도록 연결되어 상기 제1 비교기가 상기 제1 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트(slew rate)를 구현하게 되며;
상기 제2 비교기는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 비교기 전류 미러를 포함하고, 상기 제2 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제4 전류 입력 노드들로부터의 제2 속도 신호를 수신하도록 연결되어 상기 제2 비교기가 상기 제2 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되는 것을 특징으로 하는 전자 회로.
제 3 항에 있어서, 상기 제1 입력 신호는 셋 입력 신호이고, 상기 제2 입력 신호는 리셋 입력 신호이며, 상기 제1 비교기의 출력 노드에서의 전압은 상기 셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태를 구현하고, 상기 제2 비교기의 출력 노드에서의 전압은 상기 리셋 입력 신호 내의 양의 펄스에 반응하여 하이 상태를 구현하는 것을 특징으로 하는 전자 회로.
제 12 항에 있어서,
상기 부트스트랩 전압 노드와 상기 제1 비교기의 제1 입력 노드 사이에 연결되는 제1 전류 발생기; 및
상기 부트스트랩 전압 노드와 상기 제2 비교기의 제1 입력 노드 사이에 연결되는 제2 전류 발생기를 더 포함하는 것을 특징으로 하는 전자 회로.
제 13 항에 있어서,
제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제1 전압-전압 컨버터를 더 포함하고, 상기 전압-전압 컨버터의 제1 입력 노드는 상기 제2 복합 전류 미러 회로의 전류 출력 노드에 연결되며, 상기 제1 전압-전압 컨버터의 제2 입력 노드는 상기 제1 기준 전압을 수신하도록 연결되고;
제1 및 제2 입력 노드들과 제1 및 제2 출력 노드들을 갖는 제2 전압-전압 컨버터를 더 포함하며, 상기 제2 전압-전압 컨버터의 제1 입력 노드는 상기 제1 복합 전류 미러 회로의 전류 출력 노드에 연결되고, 상기 제2 전압-전압 컨버터의 제2 입력 노드는 상기 제2 기준 전압을 수신하도록 연결되는 것을 특징으로 하는 전자 회로.
제 14 항에 있어서,
입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터를 더 포함하고, 상기 제1 로우 패스 필터의 출력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되며, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제1 비교기의 제2 입력 노드는 상기 제1 전압-전압 컨버터의 제2 출력 노드에 연결되며;
입력 노드 및 출력 노드를 갖는 제2 로우 패스 필터를 더 포함하고, 상기 제2 로우 패스 필터의 출력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며, 상기 제2 로우 패스 필터의 입력 노드는 상기 제2 전압-전압 컨버터의 제1 출력 노드에 연결되고, 상기 제2 비교기의 제2 입력 노드는 상기 제2 전압-전압 컨버터의 제2 출력 노드에 연결되는 것을 특징으로 하는 전자 회로.
제 13 항에 있어서,
입력 노드 및 출력 노드를 갖는 제1 로우 패스 필터를 더 포함하고, 상기 제1 로우 패스 필터의 입력 노드는 상기 제1 비교기의 출력 노드에 연결되며;
입력 노드 및 출력 노드를 갖는 제2 로우 패스 필터를 더 포함하고, 상기 제2 로우 패스 필터의 입력 노드는 상기 제2 비교기의 출력 노드에 연결되는 것을 특징으로 하는 전자 회로.
제 16 항에 있어서, 상기 제2 전류 미러는 제3 전류 입력 노드 및 제4 전류 입력 노드를 더 가지며, 상기 제5 전류 미러는 상기 제2 전류 미러의 제3 전류 입력 노드에 연결되는 제3 전류 입력 노드 및 상기 제2 전류 미러의 제4 전류 입력 노드에 연결되는 제4 전류 입력 노드를 더 가지는 것을 특징으로 하는 전자 회로.
제 17 항에 있어서, 상기 제1 비교기는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 비교기 전류 미러를 포함하고, 상기 제1 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제3 전류 입력 노드들로부터 제1 속도 신호를 수신하도록 연결되어 제1 비교기가 상기 제1 속도 신호의 소정의 시간 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되며;
상기 제2 비교기는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 비교기 전류 미러를 포함하고, 상기 제2 비교기 전류 미러의 컨트롤 노드는 상기 제2 및 제5 전류 미러들의 제4 전류 입력 노드들로부터 제2 속도 신호를 수신하도록 연결되어 상기 제2 비교기가 상기 제2 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되는 것을 특징으로 하는 전자 회로.
제 1 항에 있어서, 상기 제1 비교기는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제1 비교기 전류 미러를 포함하고, 상기 제1 비교기 전류 미러의 컨트롤 노드는 제1 속도 신호를 수신하도록 연결되어 상기 제1 비교기가 상기 제1 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되며;
상기 제2 비교기는,
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 비교기 전류 미러를 포함하고, 상기 제2 비교기 전류 미러의 컨트롤 노드는 제2 속도 신호를 수신하도록 연결되어 상기 제2 비교기가 상기 제2 속도 신호의 소정의 조건 동안에 보다 높은 출력 신호 슬루 레이트를 구현하게 되는 것을 특징으로 하는 전자 회로.
제 1 항에 있어서, 상기 제1 복합 전류 미러 회로는,
컨트롤 노드, 전류 입력 노드 그리고 제1 및 제2 전류 출력 노드들을 갖는 제1 전류 미러를 포함하고, 상기 제1 전류 미러의 컨트롤 노드는 상기 제1 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제1 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제2 전류 미러를 포함하며, 상기 제2 전류 미러의 컨트롤 노드는 상기 제1 전류 미러의 제1 전류 출력 노드에 연결되고, 상기 제2 전류 미러의 전류 입력 노드는 상기 제1 비교기의 제1 입력 노드에 연결되며,
상기 제2 복합 전류 미러 회로는,
컨트롤 노드, 전류 입력 노드 그리고 제1 및 제2 전류 출력 노드들을 갖는 제3 전류 미러를 포함하고, 상기 제3 전류 미러의 컨트롤 노드는 상기 제2 입력 트랜지스터의 전류 입력 노드에 연결되며, 상기 제3 전류 미러의 전류 입력 노드는 상기 부트스트랩 전압 노드에 연결되고;
컨트롤 노드, 전류 입력 노드 및 전류 출력 노드를 갖는 제4 전류 미러를 포함하며, 상기 제4 전류 미러의 컨트롤 노드는 상기 제3 전류 미러의 제1 전류 출력 노드에 연결되고, 상기 제4 전류 미러의 전류 입력 노드는 상기 제2 비교기의 제1 입력 노드에 연결되며,
상기 제1 전류 미러의 제2 전류 출력 노드는 상기 제4 전류 미러의 전류 입력 노드에 연결되고,
상기 제3 전류 미러의 제2 전류 출력 노드는 상기 제2 전류 미러의 전류 입력 노드에 연결되는 것을 특징으로 하는 전자 회로.