CN115917969A - 用于基于GaN的电平移位器的差分激活的锁存器 - Google Patents

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Abstract

一种具有电路的交叉耦合的差分激活的锁存器电路，所述电路包括可以完全在GaN中实现的多个n‑FET和反相器(72，74)。该电路防止锁存器(24，26)的输出上的数字锁存值改变，除非输入(20，22)上的数字输入值不同，因此防止输入(20，22为高或20，22为低)上的共模电压破坏所存储的锁存器值(20，22)。

Description

用于基于GaN的电平移位器的差分激活的锁存器
背景技术
在典型的半桥IC设计中，如图1A所示，高侧FET2的导通或关断由高侧输入信号4决定，高侧输入信号4通常称为地。然而，当高侧FET 2导通时，作为高侧路径的低电源电压的SW节点6将等于输入电压Vin(见图1B)，并且浮动电源电压VddF大约为Vdd-VD+Vin，其中VD是二极管8的二极管电压降。由于Vin的范围可以从几伏到几百伏，所以需要电平移位器将高侧输入信号4从接地参考信号电平移位到参考在高侧驱动器的输入处的节点6的信号。
图2是典型的现有技术电平移位器的框图。电平移位器包含两个部分——电平移位驱动器10和锁存器12。为了改变锁存器12的逻辑值，电平移位驱动器10中的脉冲发生器14在FET 16或FET 18的栅极上生成脉冲。FET 16或FET 18上的漏电流(称为差分电流)然后将下拉锁存器12的输入20或输入22以在锁存器输入20或锁存器输入22上产生差分电压变化。该差分电压变化引起锁存器12的输出24和26中的所需逻辑变化。重要的是，对于适当操作，输出24和26的逻辑变化应仅在锁存器输入20不同于锁存器输入22时(即，在锁存器输入处存在差分电压变化时)发生。如果锁存器输入20和22相同(即，均为低或均为高)，则锁存器输出24和26不应改变状态。
C20和C22是与锁存器输入20和22相关联的寄生电容。锁存器参考SW节点6，其可以具有在0V与Vin之间的快速摆动。由于快速充电/放电C20和C22所需的相对较大的电流，当在SW节点6处发生快速正/负斜率(dv/dt)共模改变时，可能不会维持锁存器输入20和锁存器输入22上的电压电平(锁存器输入20和锁存器输入22参考SW节点6)。因此，由于SW节点6处的电压的快速变化，可以引入锁存器输入20和22上的不期望的共模电压变化(即，均为高或均为低)。
图3示出了简单交叉耦合的锁存器的电路，其中电压VddF是相对于SW 6的浮动电源。锁存器输入20和22上的差分电流拉动过电阻器30或电阻器32的电流，从而在锁存器输出24和26上产生所要逻辑值。由于SW节点6上的快速正或负dv/dt引起的锁存器输入20和22上的不期望的共模电流(即，均为高或均为低)将使FET 42和44导通或关断，从而下拉或上拉锁存器输出24和26两者。因此，存储在锁存器中的所要逻辑值可能损坏。
在图3的现有技术交叉耦合的锁存器中，二极管连接的FET 34、36、38和40用于保护主锁存器FET 42和44的栅极电压免受大的正共模电压影响。二极管连接的FET 46和48用于保护主锁存器FET 42和44的栅极电压免受大的负共模电压影响。
图4A和图4B示出了用作锁存器功能的简单的现有技术SR触发器电路。在锁存器输入20和22处需要用于保护的二极管连接的FET。脉冲滤波器50通常使用数字反相器/缓冲器、延迟电路和/或施密特触发器来实现，以清除锁存器输入20和22上的电压脉冲并产生到SR触发器的清洁数字输入脉冲。与交叉耦合的锁存器一样，由于SW节点6上的快速正dv/dt引起的锁存器输入20和22上的共模电流将下拉锁存器输入20和22两者。因此，存储在锁存器中的所要逻辑值可能损坏。注意，利用该电路，存储在锁存器中的逻辑值不会被SW节点6上的快速负dv/dt破坏，因为如果锁存器输入20和22两者都为高，则输出将不会改变状态。
图5示出了具有模拟差分前端放大器的SR触发器锁存器。差分放大器52用于抑制共模电压并且放大锁存器输入20和22上的差分电压以用于设置SR触发器，从而在受到SW 6节点上的快速正dv/dt影响时避免图4的电路的上述问题。然而，差分放大器52可能需要宽输入共模范围(例如，轨到轨或更大)。此外，高速差分放大器将导致高功率耗散。最后，与图3的交叉耦合的锁存器类似，在锁存器输入20和22处需要用于保护的二极管连接的FET。
图6示出了用于使用动态电流源的共模电流抑制的现有技术电路。FET 60、62、64和66用作交叉耦合的差分负载，将差分电流转换为在锁存器输入20和22处的差分电压。由于SW节点6上的快速正dv/dt引起的锁存器输入20和22处的共模下拉电流将下拉输入20和22两者。下拉电流还将激活FET 68和70(动态电流源)，其产生共模上拉电流以抵消共模下拉电流。然而，图6的电路不能是在GaN工艺中实现，因为所需的p-FET不可能在GaN技术中实现。
因此将希望提供一种克服上述现有技术锁存器的缺点的锁存器，即，可以使用GaN工艺来实现的差分激活的锁存器电路。
发明内容
本发明通过提供一种交叉耦合的差分激活的锁存器电路来克服这些缺点并实现上述目的，该交叉耦合的差分激活的锁存器电路具有用于接收第一数字输入值和第二数字输入值的第一锁存器输入和第二锁存器输入、第一锁存器输出和第二锁存器输出、以及以交叉耦合布置连接的第一n-FET和第二n-FET，并且具有包括多个n-FET和反相器的电路，用于防止该第一输出和第二输出上的数字锁存的值改变，除非第一输入和第二输入上的数字输入值不同。
在第一优选实施例中，本发明的电路实现以下逻辑功能：
Figure BDA0004005271180000031
Figure BDA0004005271180000032
在第二优选实施例中，本发明的电路实现以下逻辑功能：
Figure BDA0004005271180000033
Figure BDA0004005271180000034
本发明的电路(其可以完全在GaN中实现)被有利地设计成使得：如果两个逻辑输入相同(即，两者都是低的或两者都是高的)，则锁存器输出24和26将不会改变，因此避免输入上的共模电压破坏所存储的锁存器值。
虽然本发明被设计成在GaN技术中实现，但它也可以通过实现上述逻辑功能在其他技术(如CMOS)中实现，从而使得锁存器的逻辑输出将不会被图1A中的SW节点6上的快速正或负dv/dt损坏。
当结合附图阅读以下说明时，本发明的其他特征和优点将变得清楚。
附图说明
图1A示出了典型的现有技术半桥设计，并且图1B示出了作为电路开关的SW节点处的电压。
图2是典型的现有技术电平移位器的框图。
图3示出了简单的现有技术交叉耦合的锁存器的电路。
图4A和图4B示出了用作锁存器功能的简单的现有技术SR触发器电路。
图5示出了具有模拟差分前端放大器的SR触发器锁存器。
图6示出了使用动态电流源进行共模电流抑制的现有技术电路。
图7示出了本发明的差分激活的交叉耦合的锁存器的第一实施例。
图8示出了本发明的差分激活的交叉耦合的锁存器的第二实施例。
具体实施方式
图7示出了本发明的电路的第一实施例，不需要p-FET并且可以使用GaN工艺实现的差分激活的交叉耦合的锁存器。锁存器值仅随锁存器输入20和22上的差分数字输入而改变。锁存器输入20和22上的共模电压被视为具有相同逻辑值的数字输入。电路有利地设计有反相器72和74和相关联的电路，使得如果两个逻辑输入相同(即，两者都为低或两者都为高)，则锁存器输出24和26将不会改变。
确切地说，如果两个锁存器输入20和22同时变为逻辑低，则n-FET76和80关断，从而阻断锁存器输出24和26的下拉，并且维持输出逻辑电平。锁存器输入20和22两者上的逻辑高将导通n-FET 76和n-FET 80，且经由反相器72和74，还将关断n-FET 78和n-FET 82，由此阻断锁存器输出24和26的下拉且维持输出逻辑电平。因此，由于图1A中的SW节点6处的快速正dv/dt和负dv/dt，在锁存器输入处表现为相同逻辑信号的共模信号将不会损坏锁存器输出。仅在锁存器输入20为高且锁存器输入22为低时产生电流通过电阻器30从VddF流到SW6(且由此使锁存器输出24为低且保持锁存器输出26为高)的下拉路径。同样，仅当锁存器输入20为低且锁存器输入22为高时，才产生电流通过电阻器32从VddF流到SW 6的下拉路径(且由此使锁存器输出26为低且保持锁存器输出24为高)。因此，锁存的值仅能够随锁存器输入20和22上的差分数字输入值而改变。
本发明的第一实施例的差分激活的锁存器可以被认为是具有两个反馈连接的、复杂的门，这些门具有以下两个逻辑功能：
Figure BDA0004005271180000051
Figure BDA0004005271180000052
如以上所解释的，仅可以通过下拉锁存器输出24或锁存器输出26来改变输出逻辑值。在输入20和22处需要用于保护的二极管连接的n-FET，如在图3的现有技术交叉耦合的锁存器电路中那样。
图8示出了本发明的差分激活的锁存器的第二实施例。通过关断n-FET 42或n-FET44并让电阻器30或电阻器32上拉锁存器输出24或锁存器输出26来改变输出逻辑值。
更具体地，在图8的实施例中，如果锁存器输入20和22两者同时变为逻辑低，则n-FET 76和80关断，但n-FET 78和82两者将分别由于反相器74和72而导通。结果，n-FET 42和44连接至SW 6，并且24和26上的逻辑输出将保持相同的输出逻辑电平。
当锁存器输入20和22两者同时变为逻辑高时，n-FET 76和80两者将导通，但是由于反相器72和74，n-FET 78和82将关断。然而，n-FET 42和44仍然被连接至SW 6，并且24和26上的锁存器输出将保持相同的逻辑电平。因此，由于图1A中的SW节点6处的快速正dv/dt和负dv/dt，在锁存器输入处表现为相同逻辑信号的共模信号将不会损坏锁存器输出。
当锁存器输入20为低并且锁存器输入22为高时，n-FET 76和82两者都关断，从而使得n-FET 42与SW 6断开连接并且电阻器30上拉锁存器输出24。同时，n-FET 44被连接至SW 6，并且锁存器输出26将由n-FET44下拉，因为n-FET 80由于锁存器输入22处的逻辑高而导通，并且n-FET78也由于在锁存器输入20处具有逻辑低的反相器74而导通。
当锁存器输入20为高并且锁存器输入22为低时，n-FET 80和78两者都关断，使得n-FET 44与SW 6断开，并且电阻器32上拉锁存器输出26。同时，n-FET 42被连接至SW 6，且锁存器输出24将由n-FET 42下拉，因为n-FET 76由于锁存器输入20处的逻辑高而导通，且n-FET 82也由于在锁存器输入22处具有逻辑低的反相器72而导通。
本发明的该第二实施例的差分激活的锁存器可以被认为是具有两个反馈连接的、复杂的门，这些门具有以下两个逻辑功能：
Figure BDA0004005271180000061
Figure BDA0004005271180000062
与现有技术的交叉耦合的锁存器电路和本发明的第一实施例一样，在锁存器输入20和22处需要二极管连接的n-FET进行保护。其他实现方式可以实现本发明的第一实施例和第二实施例中的逻辑功能。
在本发明的两个实施例中，可以在锁存器输入20和22处添加任选的脉冲滤波器。
本发明的差分激活的锁存器具有超过上述现有技术锁存器电路的多个优点。例如，与使用具有差分前端放大器的SR触发器的图5的现有技术方法相比，本发明的差分控制信号激活的锁存器需要较少的功率耗散，因为后者方法需要连续的偏置电流以实现高速操作。此外，锁存器输入20和锁存器输入22处的共模信号上的小差异可以使得使用差分放大器和SR触发器的现有技术电路对共模信号做出不正确的反应。当小于逻辑门的噪声容限时，本发明的电路将抑制该小的差分信号。
与图6的动态电流源方法相比，本发明的电路不需要p-FET并且可以在仅GaN或NMOS工艺中容易地实现。上述本发明的电路优选完全在GaN中实现。
本发明的电路理论上可以承受SW节点6上的无限正或负dv/dt，只要连接至锁存器输入20和22的n-FET的栅极至源极电压被二极管连接的保护FET钳位在最大允许值内。
以上描述和附图仅被认为是实现此处所描述的特征和优势的具体实施例的说明。可以对具体工艺条件进行修改和替换。因而，本发明的实施例不被认为受前面的描述和附图的限制。

Claims (8)

1.一种交叉耦合的差分激活的锁存器电路，包括：
第一输入和第二输入，用于接收数字输入值；
第一输出和第二输出，用于输出数字锁存值；
以交叉耦合布置连接的第一n-FET和第二n-FET，其中相同的第一n-FET和第二n-FET中的每一个的栅极电连接至所述第一n-FET和第二n-FET中的另一个的漏极；以及
电路，其包括多个n-FET和反相器，所述反相器被连接至所述第一输入和所述第二输入、所述第一输出和第二输出、以及交叉耦合的第一n-FET和第二n-FET，用于防止所述第一输出和第二输出上的所述数字锁存值改变，除非所述第一输入和第二输入上的所述数字输入值不同。
2.根据权利要求1所述的交叉耦合的差分激活的锁存器电路，其中所述多个n-FET包括：
串联电耦合的第三n-FET和第四n-FET，其中所述第三n-FET的漏极被连接至所述第二n-FET的基极，所述第三n-FET的源极被连接至所述第四n-FET的漏极，并且其中所述第四n-FET的基极被连接至所述第一输入，以及所述第三n-FET的基极被连接至所述第二输入的反相；以及
串联电耦合的第五n-FET和第六n-FET，其中所述第五n-FET的漏极被连接至所述第一n-FET的基极，所述第五n-FET的源极被连接至所述第六n-FET的漏极，并且其中所述第五n-FET的基极被连接至所述第一输入，以及所述第六n-FET的基极被连接至所述第二输入的反相。
3.根据权利要求2所述的交叉耦合的差分激活的锁存器电路，其中所述电路实现逻辑功能：
Figure FDA0004005271170000011
Figure FDA0004005271170000012
4.根据权利要求1所述的交叉耦合的差分激活的锁存器电路，其中所述多个n-FET包括：
并联电耦合的第三n-FET和第四n-FET，其中所述第三n-FET的漏极被连接至所述第四n-FET的漏极，并且所述第三n-FET的源极被连接至所述第四n-FET的源极，并且其中所述第三n-FET的基极被连接至所述第一输入，以及所述第四n-FET的基极被连接至所述第二输入的反相；以及
串联电耦合的第五n-FET和第六n-FET，其中所述第五n-FET的漏极被连接至所述第六n-FET的漏极，并且所述第五n-FET的源极被连接至所述第六n-FET的源极，并且其中所述第五n-FET的基极被连接至所述第二输入，以及所述第六n-FET的基极被连接至所述第一输入的反相。
5.根据权利要求4所述的交叉耦合的差分激活的锁存器电路，其中所述电路实现逻辑功能：
Figure FDA0004005271170000021
Figure FDA0004005271170000022
6.根据权利要求1所述的交叉耦合的差分激活的锁存器电路，其中所述电路完全在GaN中实现。
7.根据权利要求1所述的交叉耦合的差分激活的锁存器电路，还包括在所述第一输入和第二输入中的每一个处的脉冲滤波器。
8.根据权利要求1所述的交叉耦合的差分激活的锁存器电路，还包括：其中第一锁存器输入和第二锁存器输入由二极管连接的保护n-FET钳位。
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