KR20190011494A - SiC MOSFET용 게이트 구동회로 - Google Patents

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Abstract

본 발명은 SiC MOSFET용 게이트 구동회로에 관한 것으로, PWM 제어부에서 출력된 펄스폭 제어신호에 따라, 전력 스위치의 턴 온(turn on) 동작을 구동하기 위한 제1 구동전류를 생성하는 제1 구동회로; 상기 펄스폭 제어신호에 따라, 상기 전력 스위치의 턴 오프(turn off) 동작을 구동하기 위한 제2 구동전류를 생성하는 제2 구동회로; 및 스위치드 커패시터(switched capacitor)를 이용하여 상기 전력 스위치의 턴 오프 동작을 수행하기 위한 음 전압을 생성하는 음 전압 생성부를 포함한다.

Description

SiC MOSFET용 게이트 구동회로{GATE DRIVING CIRCUIT FOR SiC MOSFET}
본 발명은 SiC MOSFET용 게이트 구동회로에 관한 것으로, 더욱 상세하게는 스위치드 커패시터를 이용하여 SiC MOSFET의 턴 오프 동작을 수행하기 위한 음 전압을 생성할 수 있는 SiC MOSFET용 게이트 구동회로에 관한 것이다.
일반적으로 전력소자는 전력의 변환이나 제어를 수행하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액(triac) 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있다.
전력소자로는 대표적으로 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), 전력 집적회로(IC) 등이 있으며, 이중에서 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOSFET이 주목 받고 있다. 상기 MOSFET으로는 실리콘(Si) 기반의 MOSFET과 실리콘 카바이드(SiC) 기반의 MOSFET 등이 있다.
SiC MOSFET은 기존 실리콘 기반의 전력 반도체 소자에 비해 넓은 에너지 밴드 폭과, 높은 항복전압특성, 빠른 포화전자속도 및 우수한 열전도도 등으로 고온, 높은 전압에서의 소자 안정성이 우수하고 높은 동작주파수에서의 동작이 가능하여 기존의 전기/전자 시스템의 신뢰성을 향상시키고 전력변환효율을 높이며 시스템을 경량화시킬 수 있다.
그런데 SiC MOSFET은, 도 1에 도시된 바와 같이, 계면 결함 특성으로 인하여 게이트 전압(VGS)이 0V일 때 완전히 오프(off)되지 않는 특성을 가지고 있다. 그 이유는 초기 SiC 웨이퍼의 경우 계면 결함으로 인하여 전자가 게이트(G)의 하부 영역에 갇힌(trap) 상태를 유지하고 있으며, 이를 통해 채널(channel)이 형성되어 전류가 완전히 차단되지 않고 흐르기 때문이다. 이와 같이 게이트(G)의 하부 영역에 갇힌(trap) 전자를 완전히 제거하기 위해서는 게이트 전압(VGS)으로 음 전압(negative voltage)을 인가하여야 한다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 스위치드 커패시터를 이용하여 SiC MOSFET의 턴 오프 동작을 수행하기 위한 음 전압을 생성할 수 있는 SiC MOSFET용 게이트 구동회로를 제공함에 있다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, PWM 제어부에서 출력된 펄스폭 제어신호에 따라, 전력 스위치의 턴 온(turn on) 동작을 구동하기 위한 제1 구동전류를 생성하는 제1 구동회로; 상기 펄스폭 제어신호에 따라, 상기 전력 스위치의 턴 오프(turn off) 동작을 구동하기 위한 제2 구동전류를 생성하는 제2 구동회로; 및 스위치드 커패시터(switched capacitor)를 이용하여 상기 전력 스위치의 턴 오프 동작을 수행하기 위한 음 전압을 생성하는 음 전압 생성부를 포함하는 게이트 구동회로를 제공한다.
좀 더 바람직하게는, 제1 구동회로는 프리 드라이버(pre-driver) 및 P형 트랜지스터를 포함하고, 제2 구동회로는 프리 드라이버 및 N형 트랜지스터를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 음 전압 생성부는, 스위치드 커패시터의 동작을 제어하기 위한 제어신호를 생성하는 제어신호 생성부와, 음 전압을 커패시터에 충전하여 전력 스위치의 게이트로 출력하는 스위치드 커패시터부를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 제어신호 생성부는, NOT 게이트, 지연회로, 비교기, AND 게이트 및 S-R 래치를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 제어신호 생성부는, 턴 오프 동작 시, 전력 스위치의 스위칭 노이즈가 발생하는 특정 시점 이후에 온(on) 상태의 제어신호를 출력하는 것을 특징으로 한다.
좀 더 바람직하게는, 스위치드 커패시터는, 제1 제어 신호가 입력되는 제1 스위치 및 제2 스위치, 제2 제어 신호가 입력되는 제3 스위치 및 제4 스위치, 제1 및 제4 스위치와 제2 및 제3 스위치 사이에 배치되는 커패시터를 포함하는 것을 특징으로 한다.
좀 더 바람직하게는, 펄스폭 제어신호가 온(on) 상태인 경우, 상기 스위치드 커패시터는 제1 제어 신호에 따라 제1 스위치 및 제2 스위치를 폐쇄(close)하고, 제2 제어 신호에 따라 제3 스위치 및 제4 스위치를 개방(open)하는 것을 특징으로 한다.
좀 더 바람직하게는, 펄스폭 제어신호가 오프(off) 상태인 경우, 상기 스위치드 커패시터는 제1 제어 신호에 따라 상기 제1 스위치 및 제2 스위치를 개방하고, 상기 제2 제어 신호에 따라 상기 제3 스위치 및 제4 스위치를 폐쇄하는 것을 특징으로 한다.
본 발명의 실시 예들에 따른 SiC MOSFET용 게이트 구동회로의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 음 전압 게이트 구동을 위한 회로를 구동 IC 내부에 구현할 수 있고, 구동 용량이 클 경우 저 용량의 커패시터만을 구동 IC 외부에 설치함으로써 그 기능 구현이 가능하다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, SiC MOSFET의 게이트 전압(VG)을 센싱하여 VDS 피크 시점 이후에 스위치드 커패시터를 제어함으로써 저 용량의 커패시터로 음 전압 구동이 가능하다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 스위칭 노이즈(switching noise)가 최대로 발생하는 VDS 피크 시점 이후에 스위치드 커패시터를 제어함으로써 추가적인 스위칭 노이즈의 발생을 방지할 수 있다는 장점이 있다.
다만, 본 발명의 실시 예들에 따른 SiC MOSFET용 게이트 구동회로가 달성할 수 있는 효과는 이상에서 언급한 것들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1a는 일반적인 SiC MOSFET의 음 전압 구동을 설명하기 위해 참조되는 도면;
도 1b는 종래의 SiC MOSFET용 게이트 구동회로의 일 예를 도시하는 도면;
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 제어회로의 구성을 도시하는 도면;
도 3은 본 발명의 일 실시 예에 따른 제1 구동회로의 구성과 구동전압의 파형을 도시하는 도면;
도 4는 본 발명의 일 실시 예에 따른 제2 구동회로의 구성과 구동전압의 파형을 도시하는 도면;
도 5는 본 발명의 일 실시 예에 따른 음 전압 생성부의 구성을 도시하는 도면;
도 6a는 본 발명의 일 실시 예에 따른 제어신호 생성부의 구성을 도시하는 도면;
도 6b는 도 6a의 제어신호 생성부에서 출력되는 제어신호의 파형을 도시하는 도면;
도 7은 본 발명의 일 실시 예에 따른 스위치드 커패시터부의 구성을 도시하는 도면;
도 8은 제어 신호에 따른 스위치드 커패시터부의 동작을 설명하기 위해 참조되는 도면;
도 9a는 본 발명의 일 실시 예에 따른 게이트 구동회로의 상세 구성을 도시하는 도면;
도 9b는 도 9a의 게이트 구동회로에서 출력되는 신호들의 파형을 도시하는 도면.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명은 스위치드 커패시터(switched capacitor)를 이용하여 SiC MOSFET의 턴 오프 동작을 수행하기 위한 음 전압을 생성할 수 있는 SiC MOSFET용 게이트 구동회로를 제안한다.
이하에서는, 본 발명의 다양한 실시 예들에 대하여, 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 일 실시 예에 따른 전력 스위치 제어회로의 구성을 도시하는 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 전력 스위치 제어회로(100)는 전력 스위치(110), PWM 제어부(120) 및 게이트 구동회로(130)를 포함할 수 있다. 도 2에 도시된 구성요소들은 전력 스위치 제어회로(100)를 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 전력 스위치 제어회로는 위에서 열거된 구성요소들보다 많거나, 또는 적은 구성요소들을 가질 수 있다.
전력 스위치(110)는 실리콘 카바이드(SiC) 기반의 전력 반도체 소자로서, 게이트(G), 드레인(D), 소스(S)로 이루어진 SiC MOSFET을 포함할 수 있다. 상기 SiC MOSFET(110)은 고속성, 고전압, 저 저항 및 대 전류 구동에 강한 성질을 가지고 있다. 상기 SiC MOSFET(110)에는 드레인-소스 간을 N형 반도체로 만드는 N 채널형 MOSFET과 드레인-소스 간을 P형 반도체로 만드는 P 채널형 MOSFET의 2 종류가 있다.
SiC MOSFET(110)은 하이 레벨(high level)을 갖는 게이트 전압(VG)에 의해 턴 온(turn on)되고, 로우 레벨(low level)을 갖는 게이트 전압(VG)에 의해 턴 오프(turn off)된다. 특히, SiC MOSFET(110)은, 턴 오프 동작 시, 계면 결함 특성으로 인하여 음 전압 구동이 필요하다.
PWM 제어부(120)는 전력 스위치(110)의 스위칭 동작을 제어하기 위한 펄스 폭 제어신호(VPWM)를 생성할 수 있다.
예를 들어, PWM 제어부(120)는 저 전압(가령, 3V 내지 5V)을 갖는 로직 레벨 신호를 출력하거나, 혹은 고 전압(가령, 15V 이상)을 갖는 로직 레벨 신호를 출력할 수 있다. 상기 PWM 제어부(120)에서 저 전압 신호들을 출력하는 경우, 게이트 구동회로(130)는 저 전압 신호들을 전력 스위치(110)를 구동하기 위한 고 전압 신호들로 승압하기 위한 레벨 시프터(level shifter)를 추가로 포함할 수 있다.
게이트 구동회로(130)는 전력 스위치(110)의 스위칭 동작을 구동하기 위한 구동전압(VG) 및 구동전류(IG)를 생성할 수 있다. 예를 들어, 게이트 구동회로(130)는 펄스폭 제어신호의 상승 에지에 동기되어 구동전압(VG)을 증가시키고, 펄스폭 제어신호의 하강 에지에 동기되어 구동전압(VG)을 감소시킬 수 있다.
게이트 구동회로(130)는 데드 타임 생성부(131), 제1 구동회로(132), 제2 구동회로(133) 및 음 전압 생성부(134)를 포함할 수 있다. 이때, 상기 데드 타임 생성부(131)는 게이트 구동회로(130)에 반드시 필요한 구성요소는 아니며 선택적으로 채용될 수 있다.
데드 타임 생성부(131)는 전력 스위치(110)를 턴 온하기 위한 하이 레벨 신호와 전력 스위치(110)를 턴 오프하기 위한 로우 레벨 신호가 동시에 온(on)되는 현상을 방지하기 위한 데드 타임(dead time)을 설정하는 기능을 수행할 수 있다. 이때, 상기 데드 타임은 100ns 내지 200ns로 설정될 수 있으며 이에 제한되지는 않는다.
제1 구동회로(132)는, 턴 온 동작 시, 전력 스위치(110)를 구동하기 위한 제1 구동전류(IG, source)를 생성하는 기능을 수행할 수 있다.
제1 구동회로(132)는, 도 3의 (a)에 도시된 바와 같이, 레벨 시프터(level shifter, 310), 프리 드라이버(pre-driver, 320) 및 P형 트랜지스터(330)를 포함할 수 있다.
레벨 시프터(310)의 입력단자는 데드 타임 생성부(131)의 출력단자와 연결되고, 레벨 시프터(310)의 출력단자는 프리 드라이버(320)의 입력단자와 연결될 수 있다. 이러한 레벨 시프터(310)는 PWM 제어부(120)에서 출력되는 저 전압 신호를 전력 스위치(110)를 구동하기 위한 고 전압 신호로 승압할 수 있다.
프리 드라이버(320)는 레벨 시프터(310)와 P형 트랜지스터(330) 사이에 연결되며, 상기 P형 트랜지스터(330)를 구동하기 위한 제1 구동전압(VOUT _H)을 출력할 수 있다. 가령, 도 3의 (b)에 도시된 바와 같이, 프리 드라이버(320)에서 출력되는 제1 구동전압(VOUT _H)은, 레벨 시프터(310)로 인해 펄스폭 제어신호(VPWM)보다 높은 전압을 갖는다. 또한, 제1 구동전압(VOUT _H)의 온(on) 타이밍은, 데드 타임 생성부(131)로 인해 펄스폭 제어신호(VPWM)의 온(on) 타이밍과 일정한 시간 차이(가령, 100ns 내지 200ns)를 갖는다. 또한, 제1 구동전압(VOUT _H)의 오프(off) 타이밍은, 펄스폭 제어신호(VPWM)의 오프(off) 타이밍과 일치한다.
P형 트랜지스터(330)는 프리 드라이버(320)와 전력 스위치(110) 사이에 연결되며, 상기 전력 스위치(110)의 스위칭 동작을 구동하기 위한 제1 구동전류(IG, source)를 생성할 수 있다. 상기 P형 트랜지스터(330)는 P형 MOSFET 소자이거나 혹은 P형 BJT 소자일 수 있다.
한편, 본 실시 예에서는, 하나의 P형 트랜지스터(330)가 제1 구동회로(132) 내에 설치되는 것을 예시하고 있으나 이를 제한하지는 않으며, 해당 구동회로(132) 내에 복수의 P형 트랜지스터가 설치되도록 구성할 수 있음은 당업자에게 자명할 것이다.
제2 구동회로(133)는, 턴 오프 동작 시, 전력 스위치(110)를 구동하기 위한 제2 구동전류(IG, sink)를 생성하는 기능을 수행할 수 있다.
제2 구동회로(133)는, 도 4의 (a)에 도시된 바와 같이, 레벨 시프터(410), 프리 드라이버(420) 및 N형 트랜지스터(430)를 포함할 수 있다.
레벨 시프터(410)의 입력단자는 데드 타임 생성부(131)의 출력단자와 연결되고, 레벨 시프터(410)의 출력단자는 프리 드라이버(420)의 입력단자와 연결될 수 있다. 이러한 레벨 시프터(410)는 PWM 제어부(120)에서 출력되는 저 전압 신호를 전력 스위치(110)를 구동하기 위한 고 전압 신호로 승압할 수 있다.
프리 드라이버(420)는 레벨 시프터(410)와 N형 트랜지스터(430) 사이에 연결되며, 상기 N형 트랜지스터(430)를 구동하기 위한 제2 구동전압(VOUT _L)을 생성할 수 있다. 가령, 도 4의 (b)에 도시된 바와 같이, 프리 드라이버(420)에서 출력되는 제2 구동전압(VOUT _L)은, 레벨 시프터(410)로 인해 펄스폭 제어신호(VPWM)보다 높은 전압을 갖는다. 또한, 제2 구동전압(VOUT _L)의 온(on) 타이밍은, 데드 타임 생성부(131)로 인해 펄스폭 제어신호(VPWM)의 오프(off) 타이밍과 일정한 시간 차이(가령, 200ns 내지 300ns)를 갖는다. 또한, 제2 구동전압(VOUT _L)의 오프(off) 타이밍은, 펄스폭 제어신호(VPWM)의 온(on) 타이밍과 일치한다.
N형 트랜지스터(430)는 프리 드라이버(420)와 전력 스위치(110) 사이에 연결되며, 상기 전력 스위치(110)의 스위칭 동작을 구동하기 위한 제2 구동전류(IG, sink)를 생성할 수 있다. 여기서, 상기 N형 트랜지스터(430)는 N형 MOSFET 소자이거나 혹은 N형 BJT 소자일 수 있다.
음 전압 생성부(134)는, 스위치드 커패시터를 이용하여 전력 스위치(110)의 턴 오프 동작을 수행하기 위한 음 전압(negative voltage)을 생성하는 기능을 수행할 수 있다.
음 전압 생성부(134)는, 도 5에 도시된 바와 같이, 스위치드 커패시터의 동작을 제어하기 위한 제어신호를 생성하는 제어신호 생성부(510)와, 전력 스위치(110)의 턴 오프 동작을 수행하기 위한 음 전압을 생성하는 스위치드 커패시터부(520)를 포함할 수 있다.
도 6a는 본 발명의 일 실시 예에 따른 제어신호 생성부의 구성을 도시하는 도면이고, 도 6b는 도 6a의 제어신호 생성부에서 출력되는 제어신호의 파형을 도시하는 도면이다.
도 6a를 참조하면, 본 발명에 따른 제어신호 생성부(510)는 NOT 게이트(또는 인버터, 610), 지연회로(620), 비교기(630), AND 게이트(640) 및 S-R 래치(650) 등을 포함할 수 있다. 도 6a에 도시된 구성요소들은 제어신호 생성부(510)를 구현하는데 있어서 필수적인 것은 아니어서, 본 명세서상에서 설명되는 제어신호 생성부는 위에서 열거된 구성요소들보다 많거나, 또는 적은 구성요소들을 가질 수 있다.
NOT 게이트(610)의 입력단자는 PWM 제어부(120)의 출력단자와 연결되고, NOT 게이트(610)의 출력단자는 지연회로(620)의 입력단자와 연결될 수 있다. 이러한 NOT 게이트(610)는 제어신호 생성부(510)로 입력되는 펄스폭 제어신호(VPWM)를 논리부정(NOT) 연산하여 출력하는 기능을 수행할 수 있다. 즉, NOT 게이트(610)는 펄스폭 제어신호(VPWM)의 하이 레벨을 로우 레벨로 변환하고, 상기 펄스폭 제어신호(VPWM)의 로우 레벨을 하이 레벨로 변환할 수 있다.
지연회로(620)는 NOT 게이트(610)와 AND 게이트(640) 사이에 연결되며, NOT 게이트(610)에서 출력되는 펄스폭 제어신호(
Figure pat00001
)를 일정 시간(T) 지연시키는 기능을 수행할 수 있다.
비교기(또는 게이트 전압 감지부, 630)는 SiC MOSFET(110)의 게이트 단자와 연결되어, SiC MOSFET(110)의 게이트 전압(VG)을 감지할 수 있다. 상기 비교기(630)로는 연산 증폭기(Operational Amplifier, OP AMP)가 사용될 수 있으며 이에 제한되지는 않는다.
AND 게이트(640)의 제1 입력단자는 지연회로(620)의 출력단자와 연결되고, AND 게이트(640)의 제2 입력단자는 비교기(630)의 출력단자와 연결되며, AND 게이트(640)의 출력단자는 S-R 래치(650)의 제1 입력단자와 연결될 수 있다.
AND 게이트(640)는 지연회로(620)를 통과한 펄스폭 제어신호(
Figure pat00002
)와 비교기(630)를 통과한 게이트 전압 신호(VG)를 논리곱(AND) 연산하여 출력하는 기능을 수행할 수 있다.
S-R 래치(650)의 제1 입력단자(S)는 AND 게이트(640)의 출력단자와 연결되고, S-R 래치(650)의 제2 입력단자(R)는 PWM 제어부(120)의 출력단자와 연결되며, S-R 래치(650)의 제1 출력단자(Q)는 스위치드 커패시터부(520)와 연결될 수 있다.
S-R 래치(650)는 1 비트의 정보를 보관 또는 유지할 수 있는 디지털 로직 회로로서, S=1, R=0 또는 S=0, R=1이면 출력 값을 변화하고, S=0, R=0이면 이전 상태를 그대로 유지할 수 있다.
S-R 래치(650)는 스위치드 커패시터부(520)를 구동하여 음 전압을 생성하기 위한 제어신호(VC2)를 출력할 수 있다. 가령, 도 6b에 도시된 바와 같이, 펄스폭 제어신호(VPWM)가 온(on) 상태인 경우, S-R 래치(650)는 스위치드 커패시터의 충전을 위해 오프(off) 상태의 제어신호(VC2)를 출력할 수 있다. 한편, 펄스폭 제어신호(VPWM)가 오프(off) 상태인 경우, S-R 래치(650)는 음 전압을 생성을 위해 온(on) 상태의 제어신호(VC2)를 출력할 수 있다.
S-R 래치(650)에서 출력되는 제어신호(VC2)의 온(on) 타이밍은 펄스폭 제어신호(VPWM)의 오프(off) 시점(T0) 이후에 VDS가 피크(peak)되는 시점(T2)과 일치한다. 이는 구동 전류(IG, sink)의 크기가 작아지는 시점에 온(on) 상태의 제어신호(VC2)를 스위치드 커패시터부(520)로 인가함으로써, 작은 커패시터로 음 전압 구동을 수행하기 위함이다. 한편, S-R 래치(650)에서 출력되는 제어신호(VC2)의 오프(off) 타이밍은 펄스폭 제어신호(VPWM)의 온(on) 타이밍과 일치한다.
한편, 다른 실시 예로, S-R 래치(650)에서 출력되는 제어신호(VC2)의 온(on) 타이밍은, 펄스폭 제어신호(VPWM)의 오프(off) 시점(T0)과 일치하도록 구성하거나 혹은 해당 오프 시점(T0) 이후의 임의 시점(Tx)과 일치하도록 구성할 수도 있다.
도 7은 본 발명의 일 실시 예에 따른 스위치드 커패시터부의 구성을 도시하는 도면이다.
도 7을 참조하면, 본 발명에 따른 스위치드 커패시터부(520)는 제1 제어 신호(VC1)가 입력되는 제1 스위치(710) 및 제2 스위치(720), 제2 제어 신호(VC2)가 입력되는 제3 스위치(730) 및 제4 스위치(740), 제1 및 제4 스위치(710, 740)와 제2 및 제3 스위치(720, 730) 사이에 배치되는 커패시터(750)를 포함할 수 있다.
제1 스위치(710)의 일 단자는 음 전압 구동을 위한 전압원(VDD)과 연결되고, 제1 스위치(710)의 타 단자는 제4 스위치(740) 및 커패시터(750)의 일 단자와 연결될 수 있다.
제2 스위치(720)의 일 단자는 그라운드(접지)와 연결되고, 제2 스위치(720)의 타 단자는 제3 스위치(730) 및 커패시터(750)의 일 단자와 연결될 수 있다. 제4 스위치(740)의 일 단자는 그라운드(접지)와 연결되고, 제4 스위치(740)의 타 단자는 제1 스위치(710) 및 커패시터(750)의 일 단자와 연결될 수 있다.
제3 스위치(730)의 일 단자는 전력 스위치(110)의 게이트(G) 단자와 연결되고, 제3 스위치(730)의 타 단자는 제2 스위치(720) 및 커패시터(750)의 일 단자와 연결될 수 있다.
제1 스위치(710) 및 제2 스위치(720)는 PWM 제어부(120)에서 출력되는 제1 제어 신호(VC1=VPWM)에 따라 스위칭 동작을 수행할 수 있다. 즉, 제1 제어 신호(VC1=VPWM)가 온(on) 상태인 경우, 제1 스위치(710) 및 제2 스위치(720)는 폐쇄(close)되고, 제1 제어 신호(VC1=VPWM)가 오프(off) 상태인 경우, 제1 스위치(710) 및 제2 스위치(720)는 개방(open)된다.
제3 스위치(730) 및 제4 스위치(740)는 제어신호 생성부(510)에서 출력되는 제2 제어 신호(VC2)에 따라 스위칭 동작을 수행할 수 있다. 즉, 제2 제어 신호(VC2)가 온(on) 상태인 경우, 제3 스위치(730) 및 제4 스위치(740)는 폐쇄(close)되고, 제2 제어 신호(VC2)가 오프(off) 상태인 경우, 제3 스위치(730) 및 제4 스위치(740)는 개방(open)된다.
스위치드 커패시터부(520)는 이러한 스위치드 커패시터를 이용하여 전력 스위치(110)의 턴 오프(turn off) 동작을 수행하기 위한 음 전압(negative voltage)을 생성할 수 있다.
가령, 도 8에 도시된 바와 같이, 펄스폭 제어신호(VPWM)가 온(on) 상태인 경우, 제1 제어 신호(VC1=VPWM)에 따라 제1 스위치(710) 및 제2 스위치(720)가 폐쇄(close)되고, 제2 제어 신호(VC2)에 따라 제3 스위치(730) 및 제4 스위치(740)가 개방(open)된다. 이에 따라, P1 패스 동안 커패시터(750)에 VDD의 전압을 충전하게 된다.
한편, 펄스폭 제어신호(VPWM)가 오프(off) 상태인 경우, 제1 제어 신호(VC1=VPWM)에 따라 제1 스위치(710) 및 제2 스위치(720)가 개방(open)되고, 제2 제어 신호(VC2)에 따라 제3 스위치(730) 및 제4 스위치(740)가 폐쇄(close)된다. 이에 따라, P2 패스 동안 커패시터(750)에 충전된 음 전압(-VDD)을 전력 스위치(110)의 게이트에 인가하게 된다. 이를 통해, SiC MOSFET이 계면 결함 특성으로 인하여 게이트 전압(VGS)이 0V일 때 완전히 오프(off)되지 않는 문제점을 해결할 수 있게 된다.
도 9a는 본 발명의 일 실시 예에 따른 게이트 구동회로의 상세 구성을 도시하는 도면이고, 도 9b는 도 9a의 게이트 구동회로에서 출력되는 신호들의 파형을 도시하는 도면이다.
도 9a 및 도 9b를 참조하면, 턴 온(turn on) 동작 시, 게이트 구동회로(130)는 제1 구동회로(132)를 통해 제1 구동전류(IG, source)를 생성할 수 있다. 제1 구동회로(132)는 PWM 제어부(120)에서 출력되는 펄스폭 제어신호(VPWM)에 맞춰 기본 제어를 수행한다.
또한, 턴 온 동작 시, 게이트 구동회로(130)는 스위치드 커패시터를 이용하여 음 전압 구동을 위한 전압(VDD)을 충전할 수 있다.
한편, 턴 오프(turn off) 동작 시, 게이트 구동회로(130)는 제2 구동회로(133)를 통해 제2 구동전류(IG, sink)를 생성할 수 있다. 제2 구동회로(133)는 PWM 제어부(120)에서 출력되는 펄스폭 제어신호(VPWM)에 맞춰 기본 제어를 수행한다.
또한, 턴 오프 동작 시, 게이트 구동회로(130)는 스위치드 커패시터를 이용하여 음 전압(-VDD)을 전력 스위치(110)의 게이트로 인가할 수 있다.
그런데, 턴 오프(turn off) 동작 시, 초기 싱크 전류(IG, sink)의 경우, 파워 스위치인 SiC MOSFET의 용량에 따라 큰 구동 전류가 필요하며, 이를 스위치드 커패시터로 구현할 경우 상대적으로 매우 큰 커패시터를 구동 IC 외부에 부착해야 하는 문제가 발생한다.
이러한 문제를 해결하기 위해, 본 발명에 따른 게이트 구동회로(130)는 펄스폭 제어신호(VPWM)의 오프(off) 시점이 아닌 일정 지연 시점(T2) 이후에 스위치드 커패시터를 구동하여 음 전압을 인가할 수 있다. 즉, 게이트 구동회로(130)는 싱크 전류(IG, sink)의 크기가 작아지는 시점(T2)에 온(on) 상태의 제어신호(VC2)를 스위치드 커패시터부(520)로 인가함으로써, 작은 커패시터로 음 전압 구동을 수행할 수 있다.
이상 상술한 바와 같이, 본 발명에 따른 SiC MOSFET용 게이트 구동회로는 게이트 전압(VG)을 센싱하여 VDS 피크 시점 이후에 스위치드 커패시터를 제어함으로써 저 용량의 커패시터로 음 전압 구동을 수행할 수 있다. 또한, SiC MOSFET용 게이트 구동회로는 스위칭 노이즈(switching noise)가 최대로 발생하는 VDS 피크 시점 이후에 스위치드 커패시터를 제어함으로써 추가적인 스위칭 노이즈의 발생을 방지할 수 있다.
이상에서 본 발명의 다양한 실시 예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 전력 스위치 제어회로 110: 전력 스위치
120: PWM 제어부 130: 게이트 구동회로
131: 데드 타임 생성부 132: 제1 구동회로
133: 제2 구동회로 134: 음 전압 생성부

Claims (7)

  1. PWM 제어부에서 출력된 펄스폭 제어신호에 따라, 전력 스위치의 턴 온(turn on) 동작을 구동하기 위한 제1 구동전류를 생성하는 제1 구동회로;
    상기 펄스폭 제어신호에 따라, 상기 전력 스위치의 턴 오프(turn off) 동작을 구동하기 위한 제2 구동전류를 생성하는 제2 구동회로; 및
    스위치드 커패시터(switched capacitor)를 이용하여 상기 전력 스위치의 턴 오프 동작을 수행하기 위한 음 전압을 생성하는 음 전압 생성부를 포함하는 게이트 구동회로.
  2. 제1항에 있어서,
    상기 음 전압 생성부는, 상기 스위치드 커패시터의 동작을 제어하기 위한 제어신호를 생성하는 제어신호 생성부와, 특정 전압을 커패시터에 충전하여 상기 전력 스위치의 게이트를 음 전압으로 턴 오프 시켜주는 스위치드 커패시터부를 포함하는 것을 특징으로 하는 게이트 구동회로.
  3. 제2항에 있어서,
    상기 제어신호 생성부는, 턴 온 동작 시, 상기 전력 스위치의 게이트와의 연결이 스위치로 차단된 상태에서 커패시터에 특정 전압을 충전하고, 턴 오프 동작 시, 상기 전력 스위치의 스위칭 노이즈가 발생하는 특정 시점 이후에 상기 충전된 커패시터와 상기 전력 스위치의 게이트 연결을 차단하는 스위치를 온(on) 상태로 제어하는 것을 특징으로 하는 게이트 구동회로.
  4. 제2항에 있어서,
    상기 제어신호 생성부는, 턴 오프 동작 시, 상기 펄스폭 제어신호의 오프 시점에 온(on) 상태의 제어신호를 출력하는 것을 특징으로 하는 게이트 구동회로.
  5. 제2항에 있어서,
    상기 스위치드 커패시터부는, 제1 제어 신호가 입력되는 제1 스위치 및 제2 스위치, 제2 제어 신호가 입력되는 제3 스위치 및 제4 스위치, 제1 및 제4 스위치와 제2 및 제3 스위치 사이에 배치되는 커패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제5항에 있어서,
    상기 펄스폭 제어신호가 온(on) 상태인 경우,
    상기 스위치드 커패시터부는 상기 제1 제어 신호에 따라 상기 제1 스위치 및 제2 스위치를 폐쇄(close)하고, 상기 제2 제어 신호에 따라 상기 제3 스위치 및 제4 스위치를 개방(open)하는 것을 특징으로 하는 게이트 구동회로.
  7. 제5항에 있어서,
    상기 펄스폭 제어신호가 오프(off) 상태인 경우,
    상기 스위치드 커패시터부는 상기 제1 제어 신호에 따라 상기 제1 스위치 및 제2 스위치를 개방하고, 상기 제2 제어 신호에 따라 상기 제3 스위치 및 제4 스위치를 폐쇄하는 것을 특징으로 하는 게이트 구동회로.
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