CN104868905B - 输入/输出电路 - Google Patents

输入/输出电路 Download PDF

Info

Publication number
CN104868905B
CN104868905B CN201410206711.4A CN201410206711A CN104868905B CN 104868905 B CN104868905 B CN 104868905B CN 201410206711 A CN201410206711 A CN 201410206711A CN 104868905 B CN104868905 B CN 104868905B
Authority
CN
China
Prior art keywords
type transistor
voltage
signal
input signal
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410206711.4A
Other languages
English (en)
Other versions
CN104868905A (zh
Inventor
陈建宏
黄琮靖
林志昌
黃明杰
薛福隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104868905A publication Critical patent/CN104868905A/zh
Application granted granted Critical
Publication of CN104868905B publication Critical patent/CN104868905B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/003—Changing the DC level
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种电路，包括：第一电源节点，被配置为承载电压K·VDD；第二电源节点，被配置为承载零参考电平；输出节点；K个P型晶体管，串联连接在第一电源节点和输出节点之间；以及K个N型晶体管，串联连接在第二电源节点和输出节点之间。K个P型晶体管的栅极被配置为接收按照一个或多个源‑栅电压的绝对值或者漏‑栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。K个N型晶体管的栅极被配置为接收按照一个或多个栅‑源电压或栅‑漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平的偏置信号。本发明提供了一种输入/输出电路。

Description

输入/输出电路
技术领域
本发明总的来说涉及集成电路，更具体地，涉及输入/输出电路。
背景技术
随着半导体技术发展，集成电路有时具有工作在电压摆动低于适用于外部电路(诸如，另一个集成电路或一个或多个独立的电路部件)的信号的电压摆动的信号。输入/输出(I/O)电路通常用于集成电路中以将来自集成电路的低压摆动信号转换为可由外部电路识别的高压摆动信号。在一些应用中，该集成电路包括低压晶体管和高压晶体管。低压晶体管有时也被称为核心(或薄栅)晶体管，并且被配置为处理低压摆动信号。高压晶体管有时也被称为I/O(或厚栅)器件，并且被配置为处理大电压摆动信号。核心晶体管被设计成充分大，以处理低压摆动信号，但是通常不足以大到处理大电压摆动信号。另一方面，与低压晶体管相比，I/O晶体管通常较大并且占用较大的管芯空间。
发明内容
根据本发明的一个方面，提供了一种电路，包括：第一电源节点，被配置为承载第一电压，第一电压的电压电平是零参考电平以上的K·VDD，VDD是预定的正值，并且K是等于或大于3的正整数；第二电源节点，被配置为承载第二电压，第二电压的电压电平是零参考电平；输出节点；K个P型晶体管，串联连接在第一电源节点和输出节点之间，K个P型晶体管中的每个P型晶体管都被表示为K个P型晶体管中的第i个晶体管，i是介于1至K之间的顺序索引，较小的顺序索引i用于表示更接近第一电源节点的晶体管，并且第i个晶体管的栅极被配置为：当i＝1时，接收第一信号，在输入信号被设置在零参考电平之后，第一信号被设置为(K-1)·VDD，而在输入信号被设置在VDD之后，第一信号被设置为K·VDD，当i＝2时，接收被设置为(K-1)·VDD的第二信号，当i≠1或者2时，接收第一组偏置信号，按照第i个晶体管的源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平；以及K个N型晶体管，串联连接在第二电源节点和输出节点之间，K个N型晶体管中的每个N型晶体管都被表示为K个N型晶体管中的第j个晶体管，j是介于1至K之间的顺序索引，较小的顺序索引j用于表示更接近第二电源节点的晶体管，并且第j个晶体管的栅极被配置为：当j＝1时，接收第三信号，在输入信号被设置在零参考电平之后，第三信号被设置为零参考电平，而在输入信号被设置在VDD之后，第三信号被设置为VDD，当j＝2时，接收被设置为VDD的第四信号，当j≠1或2时，接收第二组偏置信号，按照第j个晶体管的栅-源电压的绝对值或者栅-漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平。
优选地，K个P型晶体管和K个N型晶体管是被配置为当栅-源电压的绝对值或者栅-漏电压的绝对值大于1.4·VDD时电过载的晶体管。
优选地，该电路还包括：第一电阻器件，介于K个P型晶体管中的第K个P型晶体管和输出节点之间；以及第二电阻器件，介于K个N型晶体管中的第K个N型晶体管和输出节点之间。
优选地，该电路还包括：电平移位器，被配置为通过将输入信号上移(K-1)·VDD来生成中间信号；以及延迟单元，被配置为通过延迟中间信号来生成第一信号。
优选地，该电路还包括：延迟单元，被配置为通过延迟输入信号来生成第四信号。
优选地，该电路还包括：第一停止电路，连接至K个P型晶体管中的第二个P型晶体管的源极，第一停止电路被配置为在输入信号被设置在VDD之后，将K个P型晶体管中的第二个P型晶体管的源极设置在(K-1)·VDD；以及第二停止电路，连接至K个N型晶体管中的第二个N型晶体管的源极，第二停止电路被配置为在输入信号被设置在零参考电平之后，将K个N型晶体管中的第二个N型晶体管的源极设置在VDD。
优选地，该电路还包括：第一控制信号生成单元，第一控制信号生成单元被配置为：当i≠1或2时，生成第一组偏置信号，在输入信号被设置在零参考电平之后，第一组偏置信号被设置在(K-1)·VDD，而在输入信号被设置在VDD之后，第一组偏置信号被设置在(K-i+1)·VDD；以及当j≠1或2时，生成第二组偏置信号，在输入信号被设置在零参考电平之后，第二组偏置信号被设置在(j-1)·VDD，而在输入信号被设置在VDD之后，第二组偏置信号被设置在VDD。
优选地，第一控制信号生成单元包括：驱动器电路，被配置为生成可用作第一组偏置信号中的一个偏置信号或者第二组偏置信号中的一个偏置信号的偏置信号，在输入信号被设置在零参考电平之后，偏置信号被设置在X·VDD，而在输入信号被设置在VDD之后，偏置信号被设置在Y·VDD，X和Y是正整数，(X-Y)＝L，并且L≥2，驱动器电路包括：第三电源节点，被配置为承载第三电压，第三电压的电压电平是X·VDD；第四电源节点，被配置为承载第四电压，第四电压的电压电平是Y·VDD；驱动器输出节点；L个P型晶体管，串联连接在第三电源节点和驱动器输出节点之间，L个P型晶体管中的每个P型晶体管都被表示为L个P型晶体管中的第s个晶体管，s是介于1至L之间的顺序索引，并且较小的顺序索引s用于表示更接近第三电源节点的晶体管，第s个晶体管的栅极被配置为：当s＝1时，接收第五信号，在输入信号被设置在零参考电平之后，第五信号被设置在(X-1)·VDD，而在输入信号被设置在VDD之后，第五信号被设置在X·VDD，当s＝2时，接收被设置在(X-1)·VDD的第六信号，当s≠1或2时，接收第三组偏置信号，按照第s个晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平；以及L个N型晶体管，串联连接在第四电源节点和驱动器输出节点之间，L个N型晶体管中的每个N型晶体管都被表示为L个N型晶体管中的第t个晶体管，t是介于1至L范围之间的顺序索引，并且较小的顺序索引t用于表示更接近第四电源节点的晶体管，第t个晶体管的栅极被配置为：当t＝1时，接收第七信号，在输入信号被设置在零参考电平之后，第七信号被设置在Y·VDD，而在输入信号被设置在VDD之后，第七信号被设置在(Y+1)·VDD，当t＝2时，接收被设置在(Y+1)·VDD的第八信号，当t≠1或2时，接收第四组偏置信号，按照第t个晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平。
优选地，第一控制信号生成单元还包括：第二控制信号生成单元，第二控制信号生成单元被配置为：当s≠1或2时，生成第三组偏置信号，在输入信号被设置在零参考电平之后，第三组偏置信号被设置在(X-1)·VDD，而在输入信号被设置在VDD之后，第三组偏置信号被设置在(X-s+1)·VDD；以及当t≠1或2时，生成第四组偏置信号，在输入信号被设置在零参考电平之后，第四组偏置信号被设置在(Y+t-1)·VDD，而在输入信号被设置在VDD之后，第四组偏置信号被设置在(Y+1)·VDD。
优选地，第二控制信号生成单元还包括：第一停止电路，连接至L个P型晶体管中的第二个P型晶体管的源极，第一停止电路被配置为在输入信号被设置在VDD之后，将L个P型晶体管中的第二个P型晶体管的源极设置在(X-1)·VDD；以及第二停止电路，连接至L个N型晶体管中的第二个N型晶体管的源极，第二停止电路被配置为在输入信号被设置在零参考电平之后，将L个N型晶体管中的第二个N型晶体管的源极设置在(Y+1)·VDD。
优选地，L个P型晶体管和L个N型晶体管是被配置为当栅-源电压大于1.4·VDD时电过载的晶体管。
根据本发明的另一方面，提供了一种电路，包括：第一电源节点，被配置为承载第一电压，第一电压的电压电平是零参考电平以上的K·VDD，VDD是预定的正值，并且K是等于或大于3的正整数；第二电源节点，被配置为承载第二电压，第二电压的电压电平是零参考电平；输出节点；第一P型晶体管，具有漏极、连接至第一电源节点的源极、以及被配置为接收电压电平介于(K-1)·VDD至K·VDD范围之间的信号的栅极；第二P型晶体管，具有漏极、连接至第一P型晶体管的漏极的源极、以及偏置在(K-1)·VDD的栅极；第三P型晶体管，具有漏极、栅极、以及连接至第二P型晶体管的漏极的源极，第一、第二和第三P型晶体管被配置为在输入信号被设置在零参考电平之后，通过第三P型晶体管的漏极将输出节点处的电压电平拉向K·VDD；第一N型晶体管，具有漏极、连接至第二电源节点的源极、以及被配置为接收电压电平介于零参考电平至VDD范围之间的信号的栅极；第二N型晶体管，具有漏极、连接至第一N型晶体管的漏极的源极、以及偏置在VDD的栅极；第三N型晶体管，具有漏极、栅极、以及连接至第二N型晶体管的漏极的源极，第一、第二和第三N型晶体管被配置为在输入信号被设置在VDD之后，通过第三N型晶体管的漏极将输出节点处的电压电平拉向零参考电平；以及控制信号生成单元，被配置为：按照第三P型晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于VDD的方式来设置第三P型晶体管的栅极处的电压电平，按照第三N型晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于VDD的方式来设置第三N型晶体管的栅极处的电压电平。
优选地，该电路还包括：第一停止电路，被配置为在输入信号被设置在VDD之后，将第二Ｐ型晶体管的源极设置在(K-1)·VDD；以及第二停止电路，被配置为在输入信号被设置在零参考电平之后，将第二Ｎ型晶体管的源极设置在VDD。
优选地，K是3；在输入信号被设置在零参考电平之后，第一P型晶体管的栅极被设置在2·VDD，而在输入信号被设置在VDD之后，第一P型晶体管的栅极被设置在3·VDD；在输入信号被设置在零参考电平之后，第一N型晶体管的栅极被设置在零参考电平，而在输入信号被设置在VDD之后，第一N型晶体管的栅极被设置在VDD；第三P型晶体管的漏极与输出节点电连接；第三N型晶体管的漏极与输出节点电连接；以及控制信号生成单元被配置为在输入信号被设置在零参考电平之后，将第三P型晶体管的栅极处的电压电平和第三N型晶体管的栅极处的电压电平设置在2·VDD，而在输入信号被设置在VDD之后，将第三P型晶体管的栅极处的电压电平和第三N型晶体管的栅极处的电压电平设置在VDD。
优选地，该电路还包括：第四P型晶体管，具有漏极、栅极、以及连接至第三P型晶体管的漏极的源极；以及第四N型晶体管，具有漏极、栅极、以及连接至第三N型晶体管的漏极的源极，其中，K是4；在输入信号被设置在零参考电平之后，第一P型晶体管的栅极被设置在3·VDD，而在输入信号被设置在VDD之后，第一P型晶体管的栅极被设置在4·VDD；在输入信号被设置在零参考电平之后，第一N型晶体管的栅极被设置在零参考电平，而在输入信号被设置在VDD之后，第一N型晶体管的栅极被设置在VDD；第四P型晶体管的漏极与输出节点电连接；第四N型晶体管的漏极与输出节点电连接；控制信号生成单元被配置为：在输入信号被设置在零参考电平之后，将第三P型晶体管的栅极处的电压电平设置在3·VDD，而在输入信号被设置在VDD之后，将第三P型晶体管的栅极处的电压电平设置在2·VDD；在输入信号被设置在零参考电平之后，将第三N型晶体管的栅极处的电压电平设置在2·VDD，而在输入信号被设置在VDD之后，将第三N型晶体管的栅极处的电压电平设置在VDD；在输入信号被设置在零参考电平之后，将第四P型晶体管的栅极处的电压电平和第四N型晶体管的栅极处的电压电平设置在3·VDD，而在输入信号被设置在VDD之后，将第四P型晶体管的栅极处的电压电平和第四N型晶体管的栅极处的电压电平设置在VDD。
优选地，第一P型晶体管、第二P型晶体管和第三P型晶体管以及第一N型晶体管、第二N型晶体管和第三N型晶体管是用于电压摆动为VDD的逻辑信号的核心或薄栅极器件。
根据本发明的又一方面，提供了一种方法，包括：在输入信号被设置在零参考电平之后，将输出节点电连接至第一电源节点，第一电源节点被配置为承载第一电压，第一电压的电压电平是零参考电平以上的K·VDD，VDD是预定的正值，并且K是等于或大于3的正整数；在输入信号被设置在VDD之后，使输出节点从第一电源节点处电断开，包括：使第一P型晶体管截止，第一P型晶体管具有连接至第一电源节点的源极；使第二P型晶体管截止，第二P型晶体管具有连接至第一P型晶体管的漏极的源极；和按照与一个或多个第三P型晶体管的源-栅电压和漏-栅电压相应的一个或多个绝对值等于或小于VDD的方式，偏置一个或多个第三P型晶体管，一个或多个第三P型晶体管串联连接在第二P型晶体管的漏极和输出节点之间；在输入信号被设置在VDD之后，将输出节点电连接至第二电源节点，第二电源节点被配置为承载第二电压，第二电压的电压电平是零参考电平；以及在输入信号被设置在零参考电平之后，输出节点从第二电源节点处电断开，包括：使第一N型晶体管截止，第一N型晶体管具有连接至第二电源节点的源极；使第二N型晶体管截止，第二N型晶体管具有连接至第一N型晶体管的漏极的源极；和按照与一个或多个第三N型晶体管的栅-源电压和栅-漏电压相应的一个或多个绝对值等于或小于VDD的方式，偏置一个或多个第三N型晶体管，一个或多个第三N型晶体管串联连接在第二N型晶体管的漏极和输出节点之间。
优选地，该方法还包括：在输入信号被设置在VDD之后，将第二P型晶体管的源极设置在(K-1)·VDD；以及在输入信号被设置在零参考电平之后，将第二N型晶体管的源极设置在VDD。
优选地，在输入信号被设置在零参考电平之后，将输出节点电连接至第一电源节点包括：在输入信号被设置在零参考电平之后，将第一P型晶体管、第二P型晶体管以及一个或多个第三P型晶体管的栅极偏置在(K-1)·VDD。
优选地，在输入信号被设置在VDD之后，将输出节点电连接至第二电源节点包括：在输入信号被设置在VDD之后，将第一N型晶体管、第二N型晶体管以及一个或多个第三N型晶体管的栅极偏置在VDD。
附图说明
最好在阅读以下详细说明时结合附图来理解本发明的多个方面。应注意，根据工业中的标准实践，多种部件没有按照比例绘制。实际上，为了论述清楚起见，多种部件的尺寸可以被任意地增大或减小。
图1是根据一些实施例的I/O电路的电路图。
图2是根据一些实施例的驱动器电路的电路图。
图3A和图3B是根据一些实施例的多种电平移位电路的电路图。
图4A和图4B是根据一些实施例的多种电平移位电路的电路图。
图5是根据一些实施例的I/O电路的电路图。
图6是根据一些实施例的在I/O电路的多个节点处的电压信号的时序图。
图7是根据一些实施例的I/O电路的电路图。
图8是根据一些实施例的驱动器电路的电路图。
图9是根据一些实施例的操作I/O电路的方法的流程图。
具体实施方式
以下公开提供用于实现本发明的不同特征的多个不同实施例或实例。以下描述部件和布置的特定实例以简化本发明。当然，这些仅是实例，但不旨在限制。例如，在以下说明书中第一部件在第二部件上方或上面形成可以包括第一和第二部件直接接触的实施例，也可以包括在第一和第二部件之间可以形成附加部件，使得第一和第二部件可以不直接接触的实施例。另外，本发明可以在多个实例中重复参考数字和/或字母。该重复出于简单和清楚的目的，但其本身不表明所论述的多个实施例和/或结构之间的关系。
根据一个或多个实施例，I/O电路包括作为I/O电路的后驱动器级的串联晶体管。串联晶体管按照源-栅电压和漏-栅电压(用于P型晶体管)的绝对值或者栅-源电压和栅-漏电压(用于N型晶体管)的绝对值等于或小于用于低压器件的电源电压VDD的方式来偏置。因此，串联晶体管或整个I/O电路适于使用低压晶体管来实现而不具有I/O晶体管。
图1是根据一些实施例的I/O电路100的电路图。I/O电路100包括第一电源节点102、第二电源节点104、输入节点106以及输出节点108。第一电源节点102被配置为承载具有在零参考电平(即，0伏用于电路100)以上的电压电平K·VDD的第一电压。第二电源节点104被配置成承载具有电压电平VSS的第二电压，其被用作电路100的零参考电平。
VDD是预定正值。在一些实施例中，VDD介于0.65伏(V)至1.20V之间。K是等于或大于3的正整数。
电路100被配置为在输入节点106处接收输入信号VIN，并且在输出节点108处生成输出信号VOUT。输入信号VIN是逻辑信号，当输入信号VIN被设置在零参考电平时，可用于指示逻辑低值，而当输入信号VIN被设置在VDD时，可用于指示逻辑高值。输出信号VOUT是逻辑信号，当输入信号VIN被设置在零参考电平时，可用于指示逻辑高值(K·VDD)，而当输入信号VIN被设置在VDD时，可用于指示逻辑低值(零参考电平)。在图1中，输出信号VOUT与输入信号VIN在逻辑上互补，并且时移了由于电路100的操作而引起的时间延迟。
电路100还包括串联连接在第一电源节点102和输出节点108之间的K个P型晶体管112[1]至112[K]。K个P型晶体管中的每个112[i]均被表示为K个P型晶体管中的第i个晶体管，其中，i是介于1至K之间的顺序索引，并且较小的顺序索引用于指示更接近第一电源节点102的晶体管。
第一P型晶体管112[1](即，当i＝1时)的栅极112[1]g被配置为接收信号，该信号在输入信号VIN被设置在零参考电平之后被设置在(K-1)·VDD，而在输入信号VIN被设置在VDD之后则被设置在K·VDD。第二P型晶体管112[2](即，当i＝2时)的栅极112[2]g被配置为接收被设置在(K-1)·VDD的信号。P型晶体管112[3]至112[K](即，当i≠1或2时)的一个或多个栅极112[3]g至112[K]g被配置为接收按照第i个P型晶体管的源-栅电压和漏-栅电压的绝对值等于或小于VDD的方式来设置的一组偏置信号。
在一些实施例中，在输入信号VIN被设置在零参考电平(在本发明中，也被称为VIN＝0)之后，用于栅极112[3]g至112[K]g的该组偏置信号被设置在(K-1)·VDD，而在输入信号VIN被设置在VDD(在本发明中，也被称为VIN＝VDD)之后，用于栅极112[3]g至112[K]g的该组偏置信号被设置在(K-i+1)·VDD。例如，晶体管112[3]的栅极112[3]g被偏置在(K-1)·VDD(VIN＝0)或者(K-2)·VDD(VIN＝VDD)；晶体管112[K-1]的栅极112[K-1]g被偏置在(K-1)·VDD(VIN＝0)或2·VDD(VIN＝VDD)；以及晶体管112[K]的栅极112[K]g被偏置在(K-1)·VDD(VIN＝0)或VDD(VIN＝VDD)。
电路100还包括串联连接在第二电源节点104和输出节点108之间的K个N型晶体管114[1]至114[K]。K个N型晶体管中的每个114[j]均被表示为K个N型晶体管中的第j个晶体管，其中，j是介于1至K之间的顺序索引，并且较小的顺序索引j用于表示更接近第二电源节点104的晶体管。
第一N型晶体管114[1](即，当j＝1时)的栅极114[1]g被配置为接收信号，该信号在输入信号VIN被设置在零参考电平之后被设置在零参考电平，而在输入信号VIN被设置在VDD之后则被设置在VDD。第二N型晶体管114[2](即，当j＝2时)的栅极114[2]g被配置为接收被设置在VDD的信号。N型晶体管114[3]至114[K](即，当j≠1或2时)的一个或多个栅极114[3]g至114[K]g被配置为接收按照第j个N型晶体管的栅-源电压和栅-漏电压的绝对值等于或小于VDD的方式来设置的一组偏置信号。
在一些实施例中，在输入信号VIN被设置在零参考电平之后，用于栅极114[3]g至114[K]g的该组偏置信号被设置在(j-1)·VDD，而在输入信号VIN被设置在VDD之后，用于栅极114[3]g至114[K]g的该组偏置信号被设置在VDD。例如，晶体管114[3]的栅极114[3]g被偏置在2·VDD(VIN＝0)或VDD(VIN＝VDD)；晶体管114[K-1]的栅极114[K-1]g被偏置在(K-2)·VDD(VIN＝0)或VDD(VIN＝VDD)；以及晶体管114[K]的栅极114[K]g被偏置在(K-1)·VDD(VIN＝0)或VDD(VIN＝VDD)。
在一些实施例中，K个P型晶体管112[1]至112[K]和K个N型晶体管114[1]至114[K]均是低压晶体管。在一些实施例中，低压晶体管被认为当栅-源电压和栅-漏电压的绝对值明显大于VDD(例如，>1.4·VDD)时电过载。
而且，电路100包括控制信号生成单元120、130和140、停止电路(parkingcircuit)152和154、电阻器件162和164以及输出板模块170。
控制信号生成单元120介于输入节点106与一个或多个栅极112[3]g至112[K]g和114[3]g至114[K]g之间。控制信号生成单元120被配置为响应于输入信号VIN，生成用于栅极112[3]g至112[K]g的偏置信号组和用于栅极114[3]g至114[K]g的偏置信号组。进一步结合图2描述关于控制信号生成单元120的详情。
控制信号生成单元130介于输入节点106和晶体管112[1]的栅极112[1]g之间。控制信号生成单元130被配置为响应于输入信号VIN生成将被提供给栅极112[1]g的控制信号。控制信号生成单元130包括电平移位器132和延迟单元134。电平移位器132被配置为通过将输入信号上移(K-1)·VDD生成中间信号VINT。进一步结合图3A至图3B示出关于电平移位器132的详情。
延迟单元134被配置为通过延迟中间信号VINT而生成将被提供给栅极112[1]g的控制信号。延迟单元134可用于响应于输入信号VIN从一个逻辑值到另一个逻辑值的转变，使用于晶体管112[1]的偏置电压和用于晶体管112[3]至112[K]、114[1]以及114[3]至114[K]的其他偏置电压的转变的时机同步。在一些实施例中，延迟单元134的延迟时间可根据模拟或数字格式的一个或多个控制信号被调节。在一些实施例中，延迟单元134的延迟时间在制造延迟单元134时被预先确定和固定。
控制信号生成单元140介于输入节点106和晶体管114[1]的栅极114[1]g之间。控制信号生成单元140被配置为响应于输入信号VIN，生成将被提供给栅极114[1]g的控制信号。控制信号生成单元140包括被配置为通过使输入信号VIN延迟来生成将被提供给栅极114[1]g的控制信号的延迟单元144。延迟单元144还可用于响应于输入信号VIN从一个逻辑值到另一个逻辑值的转变，使用于晶体管114[1]的偏置电压和用于晶体管112[1]、112[3]至112[K]以及114[3]至114[K]的其他偏置电压的转变的时机同步。在一些实施例中，延迟单元144的延迟时间可以根据模拟或数字形式的一个或多个控制信号被调节。在一些实施例中，延迟单元144的延迟时间在制造延迟单元144时被预先确定并固定。
停止电路152连接至第二P型晶体管112[2]的源极112[2]s。停止电路152被配置为在输入信号VIN被设置在VDD之后，将第二P型晶体管112[2]的源极122[2]s设置在(K-1)·VDD。在一些实施例中，停止电路152包括一N型晶体管，N型晶体管具有连接至晶体管112[2]的源极112[2]s的源极152s、偏置在(K-1)·VDD的漏极152d以及栅极152g。在输入信号VIN被设置在VDD之后，停止电路152的栅极152g被设置在K·VDD，而在输入信号VIN被设置在零参考电平之后，停止电路152的栅极152g被设置在(K-1)·VDD。在一些实施例中，停止电路152被省略。
停止电路154连接至第二N型晶体管114[2]的源极114[2]s。停止电路154被配置为在输入信号VIN被设置在零参考电平之后，将第二N型晶体管114[2]的源极114[2]s设置在VDD。在一些实施例中，停止电路154包括一P型晶体管，P型晶体管具有连接至晶体管114[2]的源极114[2]s的源极154s、偏置在VDD的漏极154d以及栅极154g。在输入信号VIN被设置在零参考电平之后，停止电路154的栅极154g被设置在零参考电平，而在输入信号VIN被设置在VDD之后，停止电路154的栅极154g被设置在VDD。在一些实施例中，停止电路154被省略。
电阻器件162介于晶体管112[K]和输出节点108之间。电阻器件164介于晶体管114[K]和输出节点108之间。电阻器件162和164被配置为将电路100的输出阻抗设置在预定电阻值，以与连接至输出节点108的传输线的特征阻抗相匹配。输出板模块170包括导电板，可用于将输出节点108与外部电路连接。在一些实施例中，输出板模块170还包括静电放电(ESD)保护电路，以保护I/O电路100或向I/O电路100输出输入信号VIN的逻辑电路。
在图1中，当输入信号VIN被设置在零参考电平时，控制信号生成单元120和130将栅极122[1]g和112[3]g至112[K]g设置在(K-1)·VDD。栅极112[2]g也被偏置在(K-1)·VDD。晶体管112[1]至112[K]都被导通从而使输出节点108与电源节点102电连接，因此输出节点108处的电压电平通过晶体管112[1]至112[K]被拉向K·VDD。同时，停止电路152的栅极152g被偏置在(K-1)·VDD，因此停止电路152被截止，从而使源极112[2]s从停止电路152的漏极152d处电路断开。
同时，当输入信号VIN被设置在零参考电平时，晶体管114[1]至114[K]被配置为截止，但是由于子阈值电流仍然用作分压器。在一些实施例中，第j个晶体管114[j]的漏极约为j·VDD。控制信号生成单元140将栅极114[1]g设置在零参考电平处，以使晶体管114[1]截止。而且，停止电路154的栅极154g被偏置在零参考电平，因此停止电路154被导通，以使源极114[2]s与停止电路154的漏极154d电连接，从而将源极114[2]s设置在VDD。晶体管114[2]的栅极114[2]g被设置在VDD，以将源极114[2]s处的最大电压限制至VDD，这是因为当114[2]s处的电压明显升高接近VDD时，晶体管114[2]将被截止。由于相同原因，控制信号生成单元120还将栅极114[j]g设置在(j-1)·VDD(j＝3至K)，以将晶体管114[3]至114[K]的源极114[j]s处的最大电压设置在(j-1)·VDD。
另一方面，当输入信号VIN被设置在VDD时，控制信号生成单元120和140将栅极114[1]g和114[3]g至114[K]g设置在VDD。栅极114[2]g也被偏置在VDD。晶体管114[1]至114[K]均被导通，并且使输出节点108与电源节点104电连接，从而通过晶体管114[1]至114[K]将输出节点108处的电压电平拉向零参考电平。同时，停止电路154的栅极154g被偏置在VDD，因此停止电路154被截止，从而使源极114[2]s从停止电路154的漏极154d处电路断开。
同时，当输入信号VIN被设置在VDD时，晶体管112[1]至112[K]被配置为截止，但是由于子阈值电流仍然用作分压器。在一些实施例中，第i个晶体管112[i]的漏极约为(K-i)·VDD。控制信号生成单元130将栅极112[1]g设置在K·VDD，以使晶体管112[1]截止。而且，停止电路152的栅极152g被偏置在K·VDD，因此停止电路152被导通，以使源极112[2]s与停止电路152的漏极152d电连接，从而将源极112[2]s设置在(K-1)·VDD。晶体管112[2]的栅极112[2]g被设置在(K-1)·VDD，以将源极112[2]s处的最小电压设置在(K-1)·VDD，这是因为当112[2]s处的电压显著下降接近(K-1)·VDD时，晶体管112[2]被截止。由于相同原因，控制信号生成单元120还将栅极112[i](i＝3至K)设置在(K-i+1)·VDD，以将晶体管112[3]至112[K]的源极112[i]s处的最小电压限制在(K-i+1)·VDD。
图2是根据一些实施例的驱动器电路200的电路图。驱动器电路200可用作控制信号生成单元120的一部分。在输入信号VIN被设置在零参考电平之后，驱动器电路200的输出信号VOUT′被设置在X·VDD，而在输入信号VIN被设置在VDD之后，驱动器电路200的输出信号VOUT′被设置在Y·VDD，其中，X和Y是正整数，(X-Y)＝L，并且L≥2。
驱动器电路200包括第三电源节点202、第四电源节点204、输入节点206以及输出节点208。第三电源节点202被配置为承载具有电压电平X·VDD的第三电压。第四电源节点204被配置为承载具有电压电平Y·VDD的第四电压。输入节点206与输入节点106(图1)电连接。输出节点208与栅极112[3]g至112[K]g中的一个或者栅极114[3]g至114[K]g中的一个电连接。在一些实施例中，输出信号VOUT′也是逻辑信号，当输入信号VIN被设置在零参考电平之后，其可用于指示逻辑高值(X·VDD)，而当输入信号VIN被设置在VDD时，其可用于指示逻辑低值(Y·VDD)。
驱动器电路200具有类似于I/O电路100的结构。驱动器电路200包括串联连接在电源节点202和输出节点208之间的L个P型晶体管212[1]至212[L]。驱动器电路200还包括串联连接在电源节点204和输出节点208之间的L个N型晶体管214[1]至214[L]。
L个P型晶体管中的每个212[s]都被表示为L个P型晶体管中的第s个晶体管，其中，s是介于1至L范围之间的顺序索引，并且较小的顺序索引s用于表示更接近电源节点202的晶体管。L个N型晶体管中的每个214[t]都被表示为L个N型晶体管中的第t个晶体管，其中，t是介于1至L范围之间的顺序索引，并且较小的顺序索引t用于表示更接近电源节点204的晶体管。
第一P型晶体管212[1](即，当s＝1时)的栅极212[1]g被配置为接收信号，该信号在输入信号VIN被设置在零参考电平之后被设置在(X-1)·VDD，而当输入信号VIN被设置在VDD之后被设置在X·VDD。第二P型晶体管212[2](即，当s＝2时)的栅极212[2]g被配置为接收被设置在(X-1)·VDD的信号。P型晶体管212[3]至212[L](即，当s≠1或2)的一个或多个栅极212[3]g至212[L]g被配置为接收按照第s个晶体管的源-栅电压和漏-栅电压的绝对值等于或小于VDD的方式来设置的一组偏置信号。
在一些实施例中，在输入信号VIN被设置在零参考电平(VIN＝0)之后，用于栅极212[3]g至212[L]g的该组偏置信号被设置在(X-1)·VDD，而在输入信号VIN被设置在VDD(VIN＝VDD)之后，用于栅极212[3]g至212[L]g的该组偏置信号被设置在(X-s+1)·VDD。例如，晶体管212[3]的栅极212[3]g被偏置在(X-1)·VDD(VIN＝0)或(X-2)·VDD(VIN＝VDD)；晶体管212[L-1]的栅极212[L-1]g被偏置在(X-1)·VDD(VIN＝0)或(Y+2)·VDD(VIN＝VDD)；并且晶体管212[L]的栅极212[L]g被偏置在(X-1)·VDD(VIN＝0)或(Y+1)·VDD(VIN＝VDD)。
第一N型晶体管214[1](即，当t＝1时)的栅极214[1]g被配置为接收信号，该信号在输入信号VIN被设置在零参考电平之后被设置在Y·VDD，而在输入信号VIN被设置在VDD之后被设置在(Y+1)·VDD。第二N型晶体管214[2](即，当t＝2时)的栅极214[2]g被配置为接收被设置在(Y+1)·VDD的信号。N型晶体管214[3]至214[L](即，当t≠1或2时)的一个或多个栅极214[3]g至214[L]g被配置为接收按照第t个晶体管的栅-源电压和栅-漏电压的绝对值等于或小于VDD的方式来设置的一组偏置信号。
在一些实施例中，在输入信号VIN被设置在零参考电平之后，用于栅极214[3]g至214[L]g的该组偏置信号被设置在(Y+t-1)·VDD，而在输入信号VIN被设置在VDD之后，用于栅极214[3]g至214[L]g的该组偏置信号被设置在(Y+1)·VDD。例如，晶体管214[3]的栅极214[3]g被偏置在(Y+2)·VDD(VIN＝0)或(Y+1)·VDD(VIN＝VDD)；以及晶体管214[L-1]的栅极214[L-1]g被偏置在(X-2)·VDD(VIN＝0)或(Y+1)·VDD(VIN＝VDD)；以及晶体管214[L]的栅极214[L]g被偏置在(X-1)·VDD(VIN＝0)或(Y+1)·VDD(VIN＝VDD)。
在一些实施例中，L个P型晶体管212[1]至212[L]和L个N型晶体管214[1]至214[L]均是低压晶体管。
而且，电路200包括控制信号生成单元220、230和240以及停止电路252和254。
控制信号生成单元220在输入节点206和一个或多个栅极212[3]g至212[L]g和214[3]g至214[L]g之间。控制信号生成单元220被配置为生成用于栅极212[3]g至212[L]g的一组偏置信号和用于栅极214[3]g至214[L]g的一组偏置信号。在一些实施例中，当L是2时，控制信号生成单元220被省略。在一些实施例中，当L大于2时，控制信号生成单元220包括一个或多个具有类似于驱动器电路200的结构的其他驱动器电路。
控制信号生成单元230介于输入节点206和晶体管212[1]的栅极212[1]g之间。控制信号生成单元230具有类似于控制信号生成单元130的结构，并且被配置为响应于输入信号VIN，生成将被提供给栅极212[1]g的控制信号。控制信号生成单元230包括电平移位器232和延迟单元234。电平移位器232被配置为通过将输入信号上移(X-1)·VDD，生成中间信号VINT′。进一步结合图3A至图3B描述关于电平移位器232的详情。
延迟单元234被配置为通过延迟中间信号VINT′，生成将被提供给栅极212[1]g的控制信号。延迟单元234可用于响应于输入信号VIN从一个逻辑值转变至另一个逻辑值，使用于晶体管212[1]g的偏置电压与其他用于晶体管212[3]至212[L]、214[1]以及214[3]至214[L]的偏置电压的转变的时机同步。而且，延迟单元234被设置成使输出信号VOUT′与其他用于I/O电路100的晶体管112[1]、112[3]至112[K]、114[1]或114[3]至114[K]的偏置电压的转变的时机同步。在一些实施例中，延迟单元234的延迟时间可以根据一个或多个模拟或数字格式的控制信号被调节。在一些实施例中，延迟单元234的延迟时间在延迟单元234被制造时被预先确定和固定。
控制信号生成单元240介于输入节点206和晶体管214[1]的栅极214[1]g之间。控制信号生成单元240具有类似于控制信号生成单元230的结构，并且被配置为响应于输入信号VIN，生成将被提供给栅极214[1]g的控制信号。控制信号生成单元240包括电平移位器242和延迟单元244。电平移位器242被配置为通过将输入信号上移Y·VDD，生成中间信号VINT″。结合图4A至图4B进一步示出关于电平移位器242的详情。
延迟单元244被配置为通过延迟中间信号VINT″，生成将被提供给栅极214[1]g的控制信号。延迟单元244可用于响应于输入信号VIN从一个逻辑值转变至另一个逻辑值，使用于晶体管214[1]的偏置电压与其他用于晶体管212[1]、212[3]至212[L]以及214[3]至214[L]的偏置电压的转变的时机同步。而且，延迟单元244被设置成使输出信号VOUT′与用于I/O电路100的晶体管112[1]、112[3]至112[K]、114[1]或114[3]至114[K]的其他偏置电压的转变的时机同步。在一些实施例中，延迟单元244的延迟时间可以根据一个或多个模拟或数字格式的控制信号被调节。在一些实施例中，延迟单元244的延迟时间在延迟单元244被制造时被预先确定和固定。
停止电路252连接至第二P型晶体管212[2]的源极212[2]s。停止电路252被配置为在输入信号VIN被设置在VDD之后，将第二P型晶体管212[2]的源极212[2]s设置在(X-1)·VDD。在一些实施例中，停止电路252包括一N型晶体管，N型晶体管具有连接至晶体管212[2]的源极212[2]s的源极252s、偏置在(X-1)·VDD的漏极252d以及栅极252g。在输入信号VIN被设置在零参考电平之后，停止电路252的栅极252g被设置在(X-1)·VDD，而在输入信号VIN被设置在VDD之后，停止电路252的栅极252g被设置在X·VDD。在一些实施例中，停止电路252被省略。
停止电路254连接至第二N型晶体管214[2]的源极214[2]s。停止电路254被配置为在输入信号VIN被设置在零参考电平之后，将第二N型晶体管214[2]的源极214[2]s设置在(Y+1)·VDD。在一些实施例中，停止电路254包括一P型晶体管，P型晶体管具有连接至晶体管214[2]的源极214[2]s的源极254s、偏置在(Y+1)·VDD的漏极254d以及栅极254g。在输入信号VIN被设置在零参考电平之后，停止电路254的栅极254g被设置在Y·VDD，而在输入信号VIN被设置在VDD之后，停止电路254的栅极254g被设置在(Y+1)·VDD。在一些实施例中，停止电路254被省略。
驱动器电路200的操作类似于图1的I/O电路100的操作，从而将其说明省略。在一些实施例中，除了驱动器电路200之外的电平移位电路或信号驱动器也可用于实现控制信号生成单元120所有功能的一部分。
图3A是根据一些实施例的电平移位电路300A的电路图。电平移位电路300A被配置为将电压摆动介于0和VDD之间的输入信号VIN上移至具有相应电压电平(H-1)·VDD和H·VDD的输出信号Vo。H是等于或大于2的正偶数。电平移位电路300A可用作电平移位器132或电平移位器232。
电平移位电路300A包括反相器312、(H-1)个锁存器电路320[1]至320[H-1]以及电容器件332[1]至332[H-1]。反相器312的输入端被配置为接收输入信号VIN，而反相器312的输出端连接至电容器件332[1]的一端。锁存器电路320[h](h介于1至(H-1)之间)在h·VDD和(h+1)·VDD之间被供电。每个锁存器电路320[1]至320[H-1]都具有相应的第一反相器322[1]至322[H-1]以及相应的第二反相器324[1]至324[H-1]。每个第一反相器322[1]至322[H-1]都具有连接至相应的电容器件332[1]至332[H-1]和相应的第二反相器324[1]至324[H-1]的输出端的输入端。每个第二反相器324[1]至324[H-1]都具有连接至相应的第一反相器322[1]至322[H-1]的输出端的输入端。而且，第二反相器324[1]至324[H-2]的输入端都连接至相应电容器件332[2]至332[H-1]。每个电容器件332[1]至332[H-1]都被预充电，以在电容器件中由标记为“已初始化”的相应箭头指示的一端和另一端之间具有压差VDD。
当输入信号VIN被设置在逻辑低值(例如，0V)时，h是奇数时，第一反相器322[h]的输出输出逻辑低值(例如，h·VDD)，而h是偶数时，第一反相器322[h]的输出输出逻辑高值(例如，(h+1)·VDD)。当输入信号VIN被设置在逻辑高值(例如，VDD)时，h是奇数时，第一反相器322[h]的输出输出逻辑高值(例如，(h+1)·VDD)，而h是偶数时，第一反相器322[h]的输出输出逻辑低值(例如，h·VDD)。同样地，当H是正偶数时，电平移位电路300A能够将在反相器322[H-1]的输出端处的输出信号Vo设置在(H-1)·VDD(当VIN＝0时)或H·VDD(当VIN＝VDD时)。
图3B是根据一些实施例的电平移位电路300B的电路图。电平移位电路300B被配置为将电压摆动介于0至VDD之间的输入信号VIN上移到具有相应的电压电平(H-1)·VDD和H·VDD的输出信号Vo。H是等于或大于3的正奇数。电平移位电路300B可用作电平移位器132或电平移位器232。
电平移位电路300B包括缓冲器314、(H-1)个锁存器电路320[1]至320[H-1]以及电容器件332[1]至332[H-1]。与电平移位电路300A相比，电平移位电路300B用缓冲器314代替反相器312。电平移位电路300B的操作类似于电平移位电路300A的操作，从而将其说明省略。
图4A是根据一些实施例的电平移位电路400A的电路图。电平移位电路400A被配置为将电压摆动介于0和VDD之间的输入信号VIN上移到具有相应的电压电平H·VDD和(H-1)·VDD的输出信号Vo。H是等于或大于2的正偶数。电平移位电路400A可用作电平移位器242。
电平移位电路400A包括缓冲器412、(H-1)个锁存器电路320[1]至320[H-1]以及电容器件332[1]至332[H-1]。与电平移位电路300B相比，电平移位电路400A也具有作为输入级的缓冲器412，但是H被设置为偶数。电平移位电路400A的操作类似于电平移位电路300A和电平移位电路300B的操作，从而将其描述省略。
图4B是根据一些实施例的电平移位电路400B的电路图。电平移位电路400B被配置为将电压摆动介于0和VDD之间的的输入信号VIN上移到具有相应的电压电平H·VDD和(H-1)·VDD的输出信号Vo。H是等于或大于3的正奇数。电平移位电路400B可用作电平移位器242。
电平移位电路400B包括反相器414、(H-1)个锁存器电路320[1]至320[H-1]以及电容器件332[1]至332[H-1]。与电平移位电路300A相比，电平移位电路400B也具有作为输入级的反相器414，但是H被设置为奇数。电平移位电路400B的操作类似于电平移位电路300A和电平移位电路300B的操作，从而将其描述省略。
图5是根据一些实施例的I/O电路500的电路图。当K被设置为3时，基于I/O电路100来配置I/O电路500。I/O电路500中与I/O电路100中相同或类似的部件被赋予相同的参考数字，从而将其描述省略。
I/O电路500具有第一P型晶体管512[1]、第二P型晶体管512[2]、第三P型晶体管512[3]、第一N型晶体管514[1]、第二N型晶体管514[2]以及第三N型晶体管514[3]。
第一P型晶体管512[1]具有连接至第一电源节点102的源极512[1]s、漏极512[1]d、以及被配置为接收电压电平介于2·VDD至3·VDD范围之间的信号的栅极512[1]g。第二P型晶体管512[2]具有连接至第一P型晶体管512[1]的漏极512[1]d的源极512[2]s、漏极512[2]d以及偏置在2·VDD的栅极512[2]g。第三P型晶体管512[3]具有连接至第二P型晶体管512[2]的漏极512[2]d的源极512[3]s、漏极512[3]d以及栅极512[3]g。第一、第二和第三P型晶体管512[1]至512[3]被配置为在输入信号VIN被设置在零参考电平之后，通过第三P型晶体管512[3]的漏极512[3]d，将输出节点108处的电压电平拉向3·VDD。
第一N型晶体管514[1]具有连接至第二电源节点104的源极514[1]s、漏极514[1]d以及被配置为接收电压电平介于零参考电平至VDD范围之间的信号的栅极514[1]g。第二N型晶体管514[2]具有连接至第一N型晶体管514[1]的漏极514[1]d的源极514[2]s、漏极514[2]d以及偏置在VDD的栅极514[2]g。第三N型晶体管514[3]具有连接至第二N型晶体管514[2]的漏极514[2]d的源极514[3]s、漏极514[3]d以及栅极514[3]g。第一、第二和第三N型晶体管514[1]至514[3]被配置为在输入信号VIN被设置在VDD之后，通过第三N型晶体管514[3]的漏极514[3]d，将输出节点108处的电压电平拉向零参考电平。
I/O电路500还包括控制信号生成单元120、130和140、停止电路152和154、电阻器件162和164以及输出板模块170。停止电路152和154、电阻器件162和164以及输出板模块170的结构和操作与I/O电路100中的那些类似或相同，从而省略相应描述。
控制信号生成单元120被配置为在输入信号VIN被设置在零参考电平之后，将第三P型晶体管512[3]的栅极512[3]g处的电压电平和第三N型晶体管514[3]的栅极514[3]g处的电压电平设置在2·VDD，而在输入信号被设置在VDD之后，将第三P型晶体管512[3]的栅极512[3]g处的电压电平和第三N型晶体管514[3]的栅极514[3]g处的电压电平设置在VDD。控制信号生成单元120包括驱动器电路522和延迟单元524。在一些实施例中，在H是2时，基于图4A的电平移位电路400A来实现驱动器电路522。
控制信号生成单元130被配置为在输入信号VIN被设置在零参考电平之后，将第一P型晶体管512[1]的栅极512[1]g设置在2·VDD，而在输入信号VIN被设置在VDD之后，将第一P型晶体管512[1]的栅极512[1]g设置在3·VDD。控制信号生成单元130包括电平移位器132和延迟单元134。在一些实施例中，当H是2时，基于图3A的电平移位电路300A来实现电平移位器132。
控制信号生成单元140被配置为在输入信号VIN被设置在零参考电平之后，将第一N型晶体管514[1]的栅极514[1]g设置在零参考电平，而在输入信号VIN被设置在VDD之后，将第一N型晶体管514[1]的栅极514[1]g设置在VDD。
图6是根据一些实施例的I/O电路(诸如，I/O电路500)的多个节点处的电压信号的时序图600。在图6中，曲线610表示在输入节点106处的输入信号VIN；曲线620表示在栅极512[1]g处的控制信号；曲线630表示在栅极514[1]g处的控制信号；曲线640表示在栅极512[3]g和栅极514[3]g处的控制信号；以及曲线650表示在输出节点108处的输出信号VOUT。在图6中，VDD被设置为0.8V，则2·VDD是1.6V，3·VDD是2.4V。
响应于输入信号VIN(曲线610)，栅极512[1]g处的控制信号(曲线620)被上移1.6V，并且在输入信号VIN之后具有预定的延迟TD。延迟TD可归因于控制信号生成单元130的操作。栅极514[1]g处的控制信号(曲线630)在输入信号VIN之后具有预定延迟TD，并且具有介于0至0.8V之间的电压摆动。栅极512[3]g和栅极514[3]g处的控制信号(曲线640)被上移0.8V，并且是控制信号620和630的逻辑反相对应。信号620、630和640的转变通过图5中的延迟单元524、134以及144被同步。
如图6和图5所示，在输入信号VIN被设置在0V(部分612)之后，栅极512[1]g处的控制信号被设置在1.6V(部分622)，栅极514[1]g处的控制信号被设置在0V(部分632)，并且栅极512[3]g和514[3]g处的控制信号被设置在1.6V(部分642)。同时，栅极512[2]g被设置在1.6V，并且栅极514[2]g被设置在0.8V。结果，晶体管512[1]至512[3]被导通，从而将输出信号VOUT拉至2.4V(部分652)。
另一方面，在输入信号VIN被设置在0.8V(部分614)之后，栅极512[1]g处的控制信号被设置在2.4V(部分624)，栅极514[1]g处的控制信号被设置在0.8V(部分634)，并且栅极512[3]g和514[3]g处的控制信号被设置在0.8V(部分644)。同时，栅极512[2]g仍被设置在1.6V，并且栅极514[2]g仍被设置在0.8V。结果，晶体管514[1]至514[3]被导通，从而将输出信号VOUT拉至0V(部分654)。
图7是根据一些实施例的I/O电路700的电路图。当K被设置为4时，基于I/O电路100来配置I/O电路700。I/O电路700中与I/O电路100相同或类似的部件被赋予相同的参考数字，并且将其描述省略。
I/O电路700具有串联连接在电源节点102和输出节点108之间的第一P型晶体管712[1]、第二P型晶体管712[2]、第三P型晶体管712[3]以及第四P型晶体管712[4]和串联连接在电源节点104和输出节点108之间的第一N型晶体管714[1]、第二N型晶体管714[2]、第三N型晶体管714[3]以及第四N型晶体管714[4]。
I/O电路700还包括控制信号生成单元120、130和140、停止电路152和154、电阻器件162和164以及输出板模块170。I/O电路700的结构和操作与I/O电路100的类似或相同，从而省略相应描述。
控制信号生成单元120包括驱动器电路722、724和726。驱动器电路722被配置为在输入信号VIN被设置在零参考电平值之后，将第三P型晶体管712[3]的栅极712[3]g处的电压电平设置在3·VDD，而在输入信号被设置在VDD之后，将第三P型晶体管712[3]的栅极712[3]g处的电压电平设置在2·VDD。驱动器电路722包括电平移位器722-1和延迟单元722-2。在一些实施例中，在H是3时，基于图4B的电平移位电路400B来实现电平移位器722-1。驱动器电路724被配置为在输入信号VIN被设置在零参考电平之后，将第三N型晶体管714[3]的栅极714[3]g处的电压电平设置在2·VDD，而在输入信号被设置在VDD之后，将第三N型晶体管714[3]的栅极714[3]g处的电压电平设置在VDD。驱动器电路724包括电平移位器724-1和延迟单元724-2。在一些实施例中，在H是2时，基于图4A的电平移位电路400A来实现电平移位器724-1。
驱动器电路726被配置为在输入信号VIN被设置在零参考电平之后，将第四P型晶体管712[4]的栅极712[4]g处的电压电平和第四N型晶体管714[4]的栅极714[4]g处的电压电平设置在3·VDD，而在输入信号VIN被设置在VDD之后，将第四P型晶体管712[4]的栅极712[4]g处的电压电平和第四N型晶体管714[4]的栅极714[4]g处的电压电平设置在VDD。在一些实施例中，在X是3并且Y是1时，基于图2的驱动器电路200来实现驱动器电路726。
图8是根据一些实施例的驱动器电路800的电路图。驱动器电路800可用作图7的驱动器电路726，并且当X被设置为3而Y被设置为1(因此L是2)时，基于驱动器电路200来配置驱动器电路800。驱动器电路800中与驱动器电路200相同或类似的部件被赋予相同的参考数字，从而将其描述省略。
驱动器电路800具有串联连接在电源节点202和输出节点208之间的第一P型晶体管812[1]和第二P型晶体管812[2]，以及串联连接在电源节点204和输出节点208之间的第一N型晶体管814[1]和第二N型晶体管814[2]。
驱动器电路800还包括控制信号生成单元230和240以及停止电路252和254。而且，因为L被设置为2，控制信号生成单元220被省略。驱动器电路800的结构和操作与驱动器电路200的类似或相同，从而省略其相应描述。
图6、图7和图8所示的电路仅是用于示出I/O电路100如何用于设计具有给定K值(诸如，K＝3或4)的I/O电路的实例。在一些实施例中，当K是大于4的整数时，基于I/O电路100来实现I/O电路。
图9是根据一些实施例的操作I/O电路的方法900的流程图。应理解，在图9中所示的方法900之前、期间和/或之后可以执行附加操作，并且在此仅简单地描述其他一些处理。
如图9和图1所示，处理900开始于操作910，其中，输入信号VIN被设置在零参考电平或VDD。如果输入信号VIN被设置在零参考电平，则处理进行至操作920和930。如果输入信号VIN被设置在VDD，则处理进行至操作950和960。
在操作920中，输出节点(诸如，图1中的节点108)电连接至第一电源节点102。第一电源节点102被配置为承载具有电压电平为K·VDD的第一电压。在一些实施例中，操作920包括将第一P型晶体管112[1]、第二P型晶体管112[2]以及一个或多个第三P型晶体管112[3]至112[K]的栅极均偏置在(K-1)·VDD。
在操作930中，在输入信号被设置在零参考电平之后，输出节点108从第二电源节点处电路断开。第二电源节点108被配置为承载具有零参考电平的电压电平的第二电压。操作930包括使第一N型晶体管114[1]截止和使第二N型晶体管114[2]截止(操作932)，将晶体管114[2]的源极114[2]s设置在VDD(操作934)，并且按照与一个或多个第三晶体管114[3]至114[K]的栅-源电压和栅-漏电压相应的一个或多个绝对值等于或小于VDD的方式来偏置一个或多个第三N型晶体管114[3]至114[K]。在一些实施例中，可在省略操作932、934或936中的一个或多个的情况下，执行操作930。在操作930之后，处理返回至操作910。
在操作950中，输出节点108电连接至第二电源节点104。在一些实施例中，操作950包括将第一N型晶体管114[1]、第二N型晶体管114[2]以及一个或多个第三N型晶体管114[3]至114[K]的栅极均偏置在VDD。
在操作960中，在输入信号被设置在VDD之后，输出节点108从第一电源节点102处电路断开。操作960包括使第一P型晶体管112[1]截止和使第二P型晶体管112[2]截止(操作962)，将晶体管112[2]的源极112[2]s设置在(K-1)·VDD(操作964)，并且按照与一个或多个第三P型晶体管112[3]至112[K]的源-栅电压和漏-栅电压相应的一个或多个绝对值等于或小于VDD的方式来偏置该一个或多个第三P型晶体管112[3]至112[K]。在一些实施例中，可在省略操作962、964或966中的一个或多个的情况下，执行操作960。在操作960之后，处理返回至操作910。
根据一个实施例，一种电路包括第一电源节点、第二电源节点、输出节点、串联连接在第一电源节点和输出节点之间的K个P型晶体管以及串联连接在第二电源节点和输出节点之间的K个N型晶体管。第一电源节点被配置为承载第一电压，并且第一电压的电压电平是零参考电平以上的K·VDD。VDD是预定正值，并且K是等于或大于3的正整数。第二电源节点被配置为承载第二电压，并且第二电压的电压电平是零参考电平。K个P型晶体管中的每个均被表示为K个P型晶体管中的第i个晶体管，其中，i是介于1至K范围之间的顺序索引，并且较小的顺序索引i表示更接近第一电源节点的晶体管。第i个晶体管的栅极被配置为：当i＝1时，在输入信号被设置在零参考电平之后接收被设置在(K-1)·VDD的第一信号，而在输入信号被设置在VDD之后接收被设置在K·VDD的第一信号；当i＝2时，接收被设置在(K-1)·VDD的第二信号；以及当i≠1或2时，接收按照第i个晶体管的源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于VDD的方式而设置在一个或多个电压电平的第一组偏置信号。K个N型晶体管中的每个都被表示为K个N型晶体管中的第j个晶体管，其中，j是介于1至K范围之间的顺序索引，并且较小的顺序索引j用于指示更接近第二电源节点的晶体管。第j个晶体管的栅极被配置为：当j＝1时，在输入信号被设置在零参考电平之后接收被设置在零参考电平的第三信号，而在输入信号被设置在VDD之后接收被设置在VDD的第三信号；当j＝2时，接收被设置在VDD的第四信号；以及当j≠1或2时，接收按照第j个晶体管的栅-源电压的绝对值或者栅-漏电压的绝对值等于或小于VDD的方式而设置在一个或多个电压电平的第二组偏置信号。
根据另一个实施例，一种电路包括第一电源节点、第二电源节点、输出节点、第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管以及控制信号生成单元。第一电源节点被配置为承载第一电压，并且第一电压的电压电平是零参考电平以上的K·VDD，其中，VDD是预定的正值，而K是等于或大于3的正整数。第二电源节点被配置为承载第二电压，并且第二电压的电压电平是零参考电平。第一P型晶体管具有连接至第一电源节点的源极、漏极以及被配制为接收电压电平介于(K-1)·VDD至K·VDD范围之间的栅极。第二P型晶体管具有连接至第一P型晶体管的漏极的源极、漏极以及偏置在(K-1)·VDD的栅极。第三P型晶体管具有连接至第二P型晶体管的漏极的源极、漏极和栅极。第一、第二和第三P型晶体管被配置为在输入信号被设置在零参考电平之后，通过第三P型晶体管的漏极，将输出节点处的电压电平拉向K·VDD。第一N型晶体管具有连接至第二电源节点的源极、漏极以及被配置为接收电压电平介于零参考电平至VDD范围之间的信号的栅极。第二N型晶体管具有连接至第一N型晶体管的漏极的源极、漏极以及偏置在VDD的栅极。第三N型晶体管具有连接至第二N型晶体管的漏极的源极、漏极以及栅极。第一、第二和第三N型晶体管被配置为在输入信号被设置在VDD之后，通过第三N型晶体管的漏极，将输出节点处的电压电平拉向零参考电平。控制信号生成单元被配置为按照第三P型晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于VDD的方式来设置第三P型晶体管的栅极处的电压电平；以及按照第三N型晶体管的栅-源电压的绝对值或者栅-漏电压的绝对值等于或小于VDD的方式来设置第三N型晶体管的栅极处的电压电平。
根据又一个实施例，一种方法包括在输入信号被设置在零参考电平之后，将输出节点电连接至第一电源节点。第一电源节点被配置为承载第一电压，并且第一电压的电压电平为零参考电平以上的K·VDD，其中，VDD是预定的正值，而K是等于或大于3的正整数。在输入信号被设置在VDD之后，输出节点从第一电源节点处电路断开。输出节点从第一电源节点处电路断开包括：使第一P型晶体管截止，该第一P型晶体管具有连接至第一电源节点的源极；使第二P型晶体管截止，该第二P型晶体管具有连接至第一P型晶体管的漏极的源极；以及按照与一个或多个第三P型晶体管的源-栅电压或漏-栅电压相应的一个或多个绝对值等于或小于VDD的方式来偏置该一个或多个第三P型晶体管，该一个或多个第三P型晶体管串联连接在第二P型晶体管的漏极和输出节点之间。在输入信号被设置在VDD之后，输出节点电连接至第二电源节点，其中，第二电源节点被配置为承载第二电压，并且第二电压的电压电平是零参考电平。在输入信号被设置在零参考电平之后，输出节点从第二电源节点处电路断开。输出节点从第二电源节点处电路断开包括：使第一N型晶体管截止，该第一N型晶体管具有连接至第二电源节点的源极；使第二N型晶体管截止，该第二N型晶体管具有连接至第一N型晶体管的漏极的源极；以及按照与一个或多个第三N型晶体管的栅-源电压或栅-漏电压相应的一个或多个绝对值等于或小于VDD的方式来偏置一个或多个第三N型晶体管，该一个或多个第三N型晶体管串联连接在第二N型晶体管的漏极和输出节点之间。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本发明的多个方面。本领域技术人员将想到，它们可以使用本发明作为用于设计或修改用于实现与在此介绍的实施例相同的目的和/或实现与其相同的优点的其他处理和结构的基础。本领域技术人员还将认识到，这样的等效结构不脱离本发明的精神和范围，并且他们可以在不脱离本发明的精神和范围的情况下，在此作出多种改变、替换和更改。

Claims (20)

1.一种输入/输出电路，包括：
第一电源节点，被配置为承载第一电压，所述第一电压的电压电平是零参考电平以上的K·VDD，VDD是预定的正值，并且K是等于或大于3的正整数；
第二电源节点，被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平；
输出节点；
K个P型晶体管，串联连接在所述第一电源节点和所述输出节点之间，所述K个P型晶体管中的每个P型晶体管都被表示为所述K个P型晶体管中的第i个晶体管，i是介于1至K之间的顺序索引，较小的顺序索引i用于表示更接近所述第一电源节点的晶体管，并且所述第i个晶体管的栅极被配置为：
当i＝1时，接收第一信号，在输入信号被设置在所述零参考电平之后，所述第一信号被设置为(K-1)·VDD，而在所述输入信号被设置在VDD之后，所述第一信号被设置为K·VDD；
当i＝2时，接收被设置为(K-1)·VDD的第二信号；和
当i≠1或者2时，接收第一组偏置信号，按照所述第i个晶体管的源-栅电压的绝对值或者漏-栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平；以及
K个N型晶体管，串联连接在所述第二电源节点和所述输出节点之间，所述K个N型晶体管中的每个N型晶体管都被表示为K个N型晶体管中的第j个晶体管，j是介于1至K之间的顺序索引，较小的顺序索引j用于表示更接近所述第二电源节点的晶体管，并且所述第j个晶体管的栅极被配置为：
当j＝1时，接收第三信号，在所述输入信号被设置在所述零参考电平之后，所述第三信号被设置为所述零参考电平，而在所述输入信号被设置在VDD之后，所述第三信号被设置为VDD；
当j＝2时，接收被设置为VDD的第四信号；和
当j≠1或2时，接收第二组偏置信号，按照所述第j个晶体管的栅-源电压的绝对值或者栅-漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平。
2.根据权利要求1所述的输入/输出电路，其中，所述K个P型晶体管和所述K个N型晶体管是被配置为当栅-源电压的绝对值或者栅-漏电压的绝对值大于1.4·VDD时电过载的晶体管。
3.根据权利要求1所述的输入/输出电路，还包括：
第一电阻器件，介于所述K个P型晶体管中的第K个P型晶体管和所述输出节点之间；以及
第二电阻器件，介于所述K个N型晶体管中的第K个N型晶体管和所述输出节点之间。
4.根据权利要求1所述的输入/输出电路，还包括：
电平移位器，被配置为通过将所述输入信号上移(K-1)·VDD来生成中间信号；以及
延迟单元，被配置为通过延迟所述中间信号来生成所述第一信号。
5.根据权利要求1所述的输入/输出电路，还包括：
延迟单元，被配置为通过延迟所述输入信号来生成所述第四信号。
6.根据权利要求1所述的输入/输出电路，还包括：
第一停止电路，连接至所述K个P型晶体管中的第二个P型晶体管的源极，所述第一停止电路被配置为在所述输入信号被设置在VDD之后，将所述K个P型晶体管中的第二个P型晶体管的源极设置在(K-1)·VDD；以及
第二停止电路，连接至所述K个N型晶体管中的第二个N型晶体管的源极，所述第二停止电路被配置为在所述输入信号被设置在所述零参考电平之后，将所述K个N型晶体管中的第二个N型晶体管的源极设置在VDD。
7.根据权利要求1所述的输入/输出电路，还包括：第一控制信号生成单元，所述第一控制信号生成单元被配置为生成：
当i≠1或2时，生成所述第一组偏置信号，在所述输入信号被设置在所述零参考电平之后，所述第一组偏置信号被设置在(K-1)·VDD，而在所述输入信号被设置在VDD之后，所述第一组偏置信号被设置在(K-i+1)·VDD；以及
当j≠1或2时，生成所述第二组偏置信号，在所述输入信号被设置在所述零参考电平之后，所述第二组偏置信号被设置在(j-1)·VDD，而在所述输入信号被设置在VDD之后，所述第二组偏置信号被设置在VDD。
8.根据权利要求7所述的输入/输出电路，其中，所述第一控制信号生成单元包括：驱动器电路，被配置为生成可用作所述第一组偏置信号中的一个偏置信号或者所述第二组偏置信号中的一个偏置信号的偏置信号，在所述输入信号被设置在所述零参考电平之后，所述偏置信号被设置在X·VDD，而在所述输入信号被设置在VDD之后，所述偏置信号被设置在Y·VDD，X和Y是正整数，(X-Y)＝L，并且L≥2，所述驱动器电路包括：
第三电源节点，被配置为承载第三电压，所述第三电压的电压电平是X·VDD；
第四电源节点，被配置为承载第四电压，所述第四电压的电压电平是Y·VDD；
驱动器输出节点；
L个P型晶体管，串联连接在所述第三电源节点和所述驱动器输出节点之间，所述L个P型晶体管中的每个P型晶体管都被表示为所述L个P型晶体管中的第s个晶体管，s是介于1至L之间的顺序索引，并且较小的顺序索引s用于表示更接近所述第三电源节点的晶体管，所述第s个晶体管的栅极被配置为接收：
当s＝1时，接收第五信号，在输入信号被设置在零参考电平之后，所述第五信号被设置在(X-1)·VDD，而在所述输入信号被设置在VDD之后，所述第五信号被设置在X·VDD；
当s＝2时，接收被设置在(X-1)·VDD的第六信号；和
当s≠1或2时，接收第三组偏置信号，按照所述第s个晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平；以及
L个N型晶体管，串联连接在所述第四电源节点和所述驱动器输出节点之间，所述L个N型晶体管中的每个N型晶体管都被表示为所述L个N型晶体管中的第t个晶体管，t是介于1至L范围之间的顺序索引，并且较小的顺序索引t用于表示更接近所述第四电源节点的晶体管，所述第t个晶体管的栅极被配置为接收：
当t＝1时，接收第七信号，在所述输入信号被设置在所述零参考电平之后，所述第七信号被设置在Y·VDD，而在所述输入信号被设置在VDD之后，所述第七信号被设置在(Y+1)·VDD；
当t＝2时，接收被设置在(Y+1)·VDD的第八信号；和
当t≠1或2时，接收第四组偏置信号，按照第t个晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于VDD的方式而被设置在一个或多个电压电平。
9.根据权利要求8所述的输入/输出电路，其中，所述第一控制信号生成单元还包括：第二控制信号生成单元，所述第二控制信号生成单元被配置为生成：
当s≠1或2时，生成所述第三组偏置信号，在所述输入信号被设置在所述零参考电平之后，所述第三组偏置信号被设置在(X-1)·VDD，而在所述输入信号被设置在VDD之后，所述第三组偏置信号被设置在(X-s+1)·VDD；以及
当t≠1或2时，生成所述第四组偏置信号，在所述输入信号被设置在所述零参考电平之后，所述第四组偏置信号被设置在(Y+t-1)·VDD，而在所述输入信号被设置在VDD之后，所述第四组偏置信号被设置在(Y+1)·VDD。
10.根据权利要求9所述的输入/输出电路，其中，所述第二控制信号生成单元还包括：
第一停止电路，连接至所述L个P型晶体管中的第二个P型晶体管的源极，所述第一停止电路被配置为在所述输入信号被设置在VDD之后，将所述L个P型晶体管中的第二个P型晶体管的源极设置在(X-1)·VDD；以及
第二停止电路，连接至所述L个N型晶体管中的第二个N型晶体管的源极，所述第二停止电路被配置为在所述输入信号被设置在所述零参考电平之后，将所述L个N型晶体管中的第二个N型晶体管的源极设置在(Y+1)·VDD。
11.根据权利要求8所述的输入/输出电路，其中，所述L个P型晶体管和所述L个N型晶体管是被配置为当栅-源电压大于1.4·VDD时电过载的晶体管。
12.一种输入/输出电路，包括：
第一电源节点，被配置为承载第一电压，所述第一电压的电压电平是零参考电平以上的K·VDD，VDD是预定的正值，并且K是等于或大于3的正整数；
第二电源节点，被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平；
输出节点；
第一P型晶体管，具有漏极、连接至所述第一电源节点的源极、以及被配置为接收电压电平介于(K-1)·VDD至K·VDD范围之间的信号的栅极；
第二P型晶体管，具有漏极、连接至所述第一P型晶体管的漏极的源极、以及偏置在(K-1)·VDD的栅极；
第三P型晶体管，具有漏极、栅极、以及连接至所述第二P型晶体管的漏极的源极，所述第一、第二和第三P型晶体管被配置为在输入信号被设置在所述零参考电平之后，通过所述第三P型晶体管的漏极将所述输出节点处的电压电平拉向K·VDD；
第一N型晶体管，具有漏极、连接至所述第二电源节点的源极、以及被配置为接收电压电平介于所述零参考电平至VDD范围之间的信号的栅极；
第二N型晶体管，具有漏极、连接至所述第一N型晶体管的漏极的源极、以及偏置在VDD的栅极；
第三N型晶体管，具有漏极、栅极、以及连接至所述第二N型晶体管的漏极的源极，所述第一、第二和第三N型晶体管被配置为在所述输入信号被设置在VDD之后，通过所述第三N型晶体管的漏极将所述输出节点处的电压电平拉向所述零参考电平；以及
控制信号生成单元，被配置为：
按照所述第三P型晶体管的源-栅电压的绝对值或漏-栅电压的绝对值等于或小于VDD的方式来设置所述第三P型晶体管的栅极处的电压电平；和
按照所述第三N型晶体管的栅-源电压的绝对值或栅-漏电压的绝对值等于或小于VDD的方式来设置所述第三N型晶体管的栅极处的电压电平。
13.根据权利要求12所述的输入/输出电路，还包括：
第一停止电路，被配置为在所述输入信号被设置在VDD之后，将所述第二P型晶体管的源极设置在(K-1)·VDD；以及
第二停止电路，被配置为在所述输入信号被设置在所述零参考电平之后，将所述第二N型晶体管的源极设置在VDD。
14.根据权利要求12所述的输入/输出电路，其中
K是3；
在所述输入信号被设置在所述零参考电平之后，所述第一P型晶体管的栅极被设置在2·VDD，而在所述输入信号被设置在VDD之后，所述第一P型晶体管的栅极被设置在3·VDD；
在所述输入信号被设置在所述零参考电平之后，所述第一N型晶体管的栅极被设置在所述零参考电平，而在所述输入信号被设置在VDD之后，所述第一N型晶体管的栅极被设置在VDD；
所述第三P型晶体管的漏极与所述输出节点电连接；
所述第三N型晶体管的漏极与所述输出节点电连接；以及
所述控制信号生成单元被配置为在所述输入信号被设置在所述零参考电平之后，将所述第三P型晶体管的栅极处的电压电平和所述第三N型晶体管的栅极处的电压电平设置在2·VDD，而在所述输入信号被设置在VDD之后，将所述第三P型晶体管的栅极处的电压电平和所述第三N型晶体管的栅极处的电压电平设置在VDD。
15.根据权利要求12所述的输入/输出电路，还包括：
第四P型晶体管，具有漏极、栅极、以及连接至所述第三P型晶体管的漏极的源极；以及
第四N型晶体管，具有漏极、栅极、以及连接至所述第三N型晶体管的漏极的源极，
其中，
K是4；
在所述输入信号被设置在所述零参考电平之后，所述第一P型晶体管的栅极被设置在3·VDD，而在所述输入信号被设置在VDD之后，所述第一P型晶体管的栅极被设置在4·VDD；
在所述输入信号被设置在所述零参考电平之后，所述第一N型晶体管的栅极被设置在所述零参考电平，而在所述输入信号被设置在VDD之后，所述第一N型晶体管的栅极被设置在VDD；
所述第四P型晶体管的漏极与所述输出节点电连接；
所述第四N型晶体管的漏极与所述输出节点电连接；和
所述控制信号生成单元被配置为：
在所述输入信号被设置在所述零参考电平之后，将所述第三P型晶体管的栅极处的电压电平设置在3·VDD，而在所述输入信号被设置在VDD之后，将所述第三P型晶体管的栅极处的电压电平设置在2·VDD；
在所述输入信号被设置在所述零参考电平之后，将所述第三N型晶体管的栅极处的电压电平设置在2·VDD，而在所述输入信号被设置在VDD之后，将所述第三N型晶体管的栅极处的电压电平设置在VDD；和
在所述输入信号被设置在所述零参考电平之后，将所述第四P型晶体管的栅极处的电压电平和所述第四N型晶体管的栅极处的电压电平设置在3·VDD，而在所述输入信号被设置在VDD之后，将所述第四P型晶体管的栅极处的电压电平和所述第四N型晶体管的栅极处的电压电平设置在VDD。
16.根据权利要求12所述的输入/输出电路，其中，所述第一P型晶体管、所述第二P型晶体管和所述第三P型晶体管以及所述第一N型晶体管、所述第二N型晶体管和所述第三N型晶体管是用于电压摆动为VDD的逻辑信号的核心或薄栅极器件。
17.一种操作输入/输出电路的方法，包括：
在输入信号被设置在零参考电平之后，将输出节点电连接至第一电源节点，所述第一电源节点被配置为承载第一电压，所述第一电压的电压电平是所述零参考电平以上的K·VDD，VDD是预定的正值，并且K是等于或大于3的正整数；
在所述输入信号被设置在VDD之后，使所述输出节点从所述第一电源节点处电断开，包括：
使第一P型晶体管截止，所述第一P型晶体管具有连接至所述第一电源节点的源极；
使第二P型晶体管截止，所述第二P型晶体管具有连接至所述第一P型晶体管的漏极的源极；和
按照与一个或多个第三P型晶体管的源-栅电压和漏-栅电压相应的一个或多个绝对值等于或小于VDD的方式，偏置所述一个或多个第三P型晶体管，所述一个或多个第三P型晶体管串联连接在所述第二P型晶体管的漏极和所述输出节点之间；
在所述输入信号被设置在VDD之后，将所述输出节点电连接至第二电源节点，所述第二电源节点被配置为承载第二电压，所述第二电压的电压电平是所述零参考电平；以及
在所述输入信号被设置在所述零参考电平之后，所述输出节点从所述第二电源节点处电断开，包括：
使第一N型晶体管截止，所述第一N型晶体管具有连接至所述第二电源节点的源极；
使第二N型晶体管截止，所述第二N型晶体管具有连接至所述第一N型晶体管的漏极的源极；和
按照与一个或多个第三N型晶体管的栅-源电压和栅-漏电压相应的一个或多个绝对值等于或小于VDD的方式，偏置所述一个或多个第三N型晶体管，所述一个或多个第三N型晶体管串联连接在所述第二N型晶体管的漏极和所述输出节点之间。
18.根据权利要求17所述的操作输入/输出电路的方法，还包括：
在所述输入信号被设置在VDD之后，将所述第二P型晶体管的源极设置在(K-1)·VDD；以及
在所述输入信号被设置在所述零参考电平之后，将所述第二N型晶体管的源极设置在VDD。
19.根据权利要求17所述的操作输入/输出电路的方法，其中，在所述输入信号被设置在所述零参考电平之后，将所述输出节点电连接至所述第一电源节点包括：在所述输入信号被设置在所述零参考电平之后，将所述第一P型晶体管、所述第二P型晶体管以及所述一个或多个第三P型晶体管的栅极偏置在(K-1)·VDD。
20.根据权利要求17所述的操作输入/输出电路的方法，其中，在所述输入信号被设置在VDD之后，将所述输出节点电连接至所述第二电源节点包括：在所述输入信号被设置在VDD之后，将所述第一N型晶体管、所述第二N型晶体管以及所述一个或多个第三N型晶体管的栅极偏置在VDD。
CN201410206711.4A 2014-02-25 2014-05-15 输入/输出电路 Active CN104868905B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/189,653 US9214933B2 (en) 2014-02-25 2014-02-25 Input/output circuit
US14/189,653 2014-02-25

Publications (2)

Publication Number Publication Date
CN104868905A CN104868905A (zh) 2015-08-26
CN104868905B true CN104868905B (zh) 2018-01-26

Family

ID=53883246

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410206711.4A Active CN104868905B (zh) 2014-02-25 2014-05-15 输入/输出电路

Country Status (4)

Country Link
US (5) US9214933B2 (zh)
KR (1) KR101671590B1 (zh)
CN (1) CN104868905B (zh)
TW (1) TWI536740B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773754B2 (en) 2014-12-05 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Input output for an integrated circuit
US9419615B2 (en) * 2015-01-20 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Driver circuit
US9450573B2 (en) * 2015-02-25 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
US9762216B1 (en) 2016-03-09 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter circuit using boosting circuit
US9979399B2 (en) 2016-03-18 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter
US10438922B2 (en) 2016-06-06 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mounting components in semiconductor fabrication process
US10250250B2 (en) 2016-09-12 2019-04-02 Analog Devices, Inc. Bootstrapped switching circuit
TW202305888A (zh) * 2016-09-12 2023-02-01 美商美國亞德諾半導體公司 自舉式切換電路
US10509071B2 (en) 2016-11-18 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for aligning probe card in semiconductor device testing
US10164758B2 (en) 2016-11-30 2018-12-25 Taiwan Semicondcutor Manufacturing Co., Ltd. Read-write data translation technique of asynchronous clock domains
US10686438B2 (en) * 2017-08-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Glitch preventing input/output circuits
US10903840B2 (en) * 2018-04-02 2021-01-26 Mediatek Inc. Pad tracking circuit for high-voltage input-tolerant output buffer
WO2020143934A1 (en) * 2019-01-10 2020-07-16 Telefonaktiebolaget Lm Ericsson (Publ) Bias circuit and power amplifier circuit
US11296684B2 (en) * 2020-03-31 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gated tri-state inverter, and low power reduced area phase interpolator system including same, and method of operating same
US11418189B2 (en) * 2020-06-26 2022-08-16 Advanced Micro Devices, Inc. High voltage output circuit with low voltage devices using data dependent dynamic biasing
CN113225068B (zh) * 2021-05-07 2023-05-26 芯思原微电子有限公司 一种cml结构的驱动电路和驱动方法
US11463084B1 (en) 2021-09-01 2022-10-04 Advanced Micro Devices, Inc. Level shifting output circuit
US20240088845A1 (en) * 2022-09-13 2024-03-14 Qualcomm Incorporated High voltage driver for digital power amplifier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535017B1 (en) * 2001-12-20 2003-03-18 Honeywell International Inc. CMOS ECL input buffer
US6642769B1 (en) * 2002-07-23 2003-11-04 Faraday Technology Corporation High speed voltage level shifter with a low input voltage
CN103187963A (zh) * 2011-12-30 2013-07-03 台湾积体电路制造股份有限公司 电平移位电路和使用电平移位电路的半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4395774A (en) * 1981-01-12 1983-07-26 National Semiconductor Corporation Low power CMOS frequency divider
US5025178A (en) * 1988-10-18 1991-06-18 General Dynamics Corp., Pomona Div. Fault-resistant solid-state line driver
US6801064B1 (en) * 2002-08-27 2004-10-05 Cypress Semiconductor, Corp Buffer circuit using low voltage transistors and level shifters
KR100543197B1 (ko) * 2003-08-25 2006-01-20 주식회사 하이닉스반도체 데이터 출력드라이버
DE10354501B4 (de) * 2003-11-21 2007-07-05 Infineon Technologies Ag Logik-Schaltkreis-Anordnung
TWI288478B (en) * 2004-08-26 2007-10-11 Realtek Semiconductor Corp High voltage tolerance output stage
US7183817B2 (en) * 2005-06-29 2007-02-27 Freescale Semiconductor, Inc. High speed output buffer with AC-coupled level shift and DC level detection and correction
US7498844B2 (en) * 2005-09-29 2009-03-03 Hynix Semiconductor Inc. Output driver for dynamic random access memory
KR100911190B1 (ko) * 2007-06-11 2009-08-06 주식회사 하이닉스반도체 내부 클럭 드라이버 회로
KR101398194B1 (ko) * 2008-01-16 2014-05-26 삼성전자주식회사 넓은 주파수 범위에서 동작하는 버퍼 및 상기 버퍼를포함하는 반도체 장치
US7696806B2 (en) * 2008-02-21 2010-04-13 Richtek Technology Corporation Level shift circuit and method for the same
US8324955B2 (en) * 2011-03-18 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Level shifter design
US9197200B2 (en) * 2013-05-16 2015-11-24 Dialog Semiconductor Gmbh Dynamic level shifter circuit
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof
US9450573B2 (en) * 2015-02-25 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Input/output circuit
IT201600088225A1 (it) * 2016-08-30 2018-03-02 St Microelectronics Srl Circuito traslatore di livello, in particolare per l'utilizzo in un dispositivo di memoria, e relativo dispositivo di memoria

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6535017B1 (en) * 2001-12-20 2003-03-18 Honeywell International Inc. CMOS ECL input buffer
US6642769B1 (en) * 2002-07-23 2003-11-04 Faraday Technology Corporation High speed voltage level shifter with a low input voltage
CN103187963A (zh) * 2011-12-30 2013-07-03 台湾积体电路制造股份有限公司 电平移位电路和使用电平移位电路的半导体器件

Also Published As

Publication number Publication date
CN104868905A (zh) 2015-08-26
US9214933B2 (en) 2015-12-15
KR101671590B1 (ko) 2016-11-01
TWI536740B (zh) 2016-06-01
US20160072502A1 (en) 2016-03-10
US20170126230A1 (en) 2017-05-04
KR20150100480A (ko) 2015-09-02
US20200274535A1 (en) 2020-08-27
US9559686B2 (en) 2017-01-31
US10673437B2 (en) 2020-06-02
TW201534055A (zh) 2015-09-01
US20190140645A1 (en) 2019-05-09
US10855280B2 (en) 2020-12-01
US20150244360A1 (en) 2015-08-27
US10177764B2 (en) 2019-01-08

Similar Documents

Publication Publication Date Title
CN104868905B (zh) 输入/输出电路
CN103299547B (zh) 电平移位器、反相器电路以及移位寄存器
KR101989721B1 (ko) 액정 디스플레이 장치 및 그 게이트 드라이버
US20160267864A1 (en) Gate driver circuit basing on igzo process
CN102013413B (zh) 半导体装置和半导体装置的击穿电压控制方法
CN101609719B (zh) 显示装置的移位寄存器
GB2543707A (en) Gate electrode drive circuit based on igzo process
EP3070848B1 (en) Nand gate circuit, display back panel, display and electronic device
KR20120136675A (ko) 레벨 쉬프터
US20160343337A1 (en) Scan Driving Circuit and NOR Gate Logic Operation Circuit Thereof
CN106960655A (zh) 一种栅极驱动电路及显示面板
CN108011624A (zh) 模拟多路复用器
CN110311670A (zh) 升压高速电平移位器
CN110007503A (zh) 晶体管和移位寄存器
CN101741374B (zh) 无相位失真的电压电平转换器
CN103208988B (zh) 电平移位电路及进行正、负压电平移位的方法
CN103187966A (zh) 反相器器件、与非器件、或非器件、及包括它们的逻辑器件
US20050134311A1 (en) Level shifter
CN106664090B (zh) 一种缓冲器电路和采用该电路的电子设备
CN213152036U (zh) 电平移位电路以及集成电路
CN101221304B (zh) 源极驱动器及其电平移位装置
CN110855294A (zh) 电路模块以及数模转换器
CN101188418A (zh) 内含单一类型晶体管的逻辑电路及相关应用电路
CN107104665B (zh) 电平转换电路
CN113643640A (zh) 栅极驱动电路及显示面板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant