CN110311670A - 升压高速电平移位器 - Google Patents

Abstract

本申请案涉及一种升压高速电平移位器。描述用于使电信号的电压电平移位且更具体来说用于升压高速电平移位的方法、系统及装置。升压电平移位器可包含驱动器电路，所述驱动器电路生成具有大于输入信号的电压摆幅的驱动信号，且所述驱动信号可驱动所述升压电平移位器内的上拉晶体管的栅极。在一些情况下，所述驱动信号的下限可为负电压。用具有大于所述输入信号的电压摆幅的驱动信号驱动所述上拉晶体管可提高所述上拉晶体管的操作速度及电流源送能力，这可提供速度及效率益处。

Description

升压高速电平移位器

交叉参考

本专利申请案主张崔(Cui)等人在2008年3月20日申请的标题为“升压高速电平移位器(BOOSTED HIGH-SPEED LEVEL SHIFTER)”的第15/926,548号美国专利申请案的优先权，所述专利申请案转让给本受让人且全部内容以引用方式明确地并入本文中。

技术领域

技术领域涉及一种升压高速电平移位器。

背景技术

下文一般来说涉及使电信号的电压电平移位且更具体来说涉及一种升压高速电平移位器。

在一些电子装置(例如，数字装置)中，不同电压电平可表示不同逻辑值。例如，在二进制装置中，相对高电压电平可表示逻辑“1”，且相对低电压电平可表示逻辑“0”。表示不同逻辑状态的标称电压电平可随装置而变化。例如，在一些装置中，0V标称电压可表示逻辑“0”，而在其它装置中，-4.5V标称电压可表示逻辑“0”。类似地，单个装置的不同方面(例如，组件)可利用不同标称电压电平来表示逻辑值—即，在装置的一个方面0V标称电压可表示逻辑“0”，而在多电平装置的另一方面-1.2V标称电压可表示逻辑“0”。这些电压电平仅仅是示范性的且其它标称电压电平是可能的，如同其中可能有两个以上逻辑值的非二进制装置或组件。

在一些情况下，存储器装置可为其中表示逻辑状态的标称电压电平不一致的系统(或可包含在所述系统中)。存储器装置广泛用于在各种电子装置(例如计算机、无线通信装置、相机、数字显示器等)中存储信息。通过编程存储器装置的不同逻辑状态来存储信息。例如，二进制存储器装置具有两种状态，通常表示为逻辑“1”或逻辑“0”。在一些存储器装置中，可存储两种以上状态。为了存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存储信息，电子装置的组件可写入或编程存储器装置中的状态。

期望用于包含在存储器装置或其它类型的电子装置及系统内使电信号的电压电平移位的经改进解决方案。

发明内容

描述一种设备。所述设备可包含电平移位器，所述电平移位器经配置以将具有第一电压摆幅的输入信号转换成具有大于所述第一电压摆幅的第二电压摆幅的输出信号。所述电平移位器可包含：驱动器电路，其经配置以基于所述输入信号生成驱动信号，所述驱动信号具有大于所述第一电压摆幅的第三电压摆幅；第一上拉晶体管，其经配置以当所述输入信号处于第一状态时驱动所述输出信号，其中所述驱动信号驱动所述第一上拉晶体管的栅极；及第二上拉晶体管，其经配置以当所述输入信号处于第二状态时驱动所述输出信号，其中所述输入信号驱动所述第二上拉晶体管的栅极。

描述一种方法。所述方法可包含：接收具有第一电压摆幅的输入信号；基于所述输入信号生成驱动信号，所述驱动信号具有大于所述第一电压摆幅的第三电压摆幅；及基于将所述驱动信号施加到第一上拉晶体管的栅极且将所述输入信号施加到第二上拉晶体管的栅极，生成具有大于所述第一电压摆幅的第二电压摆幅的输出信号。

描述另一设备。所述设备可包含电平移位器，所述电平移位器经配置以接收具有第一电压范围的输入信号且生成具有第二电压范围的输出信号，其中所述第一电压范围是从非负下限到正上限且所述第二电压范围是从负下限到所述正上限。所述电平移位器可包含：第一驱动晶体管，其经配置以当所述输入信号处于第一状态时耦合第一上拉晶体管的栅极与升压电容器，所述第一上拉晶体管经配置以当所述输入信号处于所述第一状态时驱动所述输出信号；第二驱动晶体管，其经配置以当所述输入信号处于第二状态时耦合所述第一上拉晶体管的所述栅极与对应于所述正上限的电压源；及第二上拉晶体管，其经配置以当所述输入信号处于所述第二状态时驱动所述输出信号，其中所述输入信号驱动所述第二上拉晶体管的栅极且所述输入信号的反相版本驱动所述第二上拉晶体管的源极。

附图说明

图1说明根据本发明的实施例的单侧升压高速电平移位器的实例。

图2说明根据本发明的实施例的双侧升压高速电平移位器的实例。

图3到6说明根据本发明的实施例的用于升压高速电平移位的方法。

具体实施方式

电平移位器(其可为经配置以使电信号(例如，数字信号)的标称电压电平移位的装置)可包含与交叉耦合晶体管对耦合的上拉晶体管。在输入信号的上升边缘或下降边缘之后，上拉晶体管可切换交叉耦合晶体管对的状态，将交叉耦合晶体管中的一者从ON(开)状态(例如，低电阻或饱和状态)切换到OFF(关)状态(例如，高电阻或截止状态)，且将交叉耦合晶体管中的另一者从OFF状态切换到ON状态。

为了切换交叉耦合晶体管对的状态，上拉晶体管可能需要一定量的电流源送能力(例如，足以最初在ON状态下至少使交叉耦合晶体管过载)。如本发明中所描述，升压高速电平移位器可包含驱动器电路，所述驱动器电路经配置以使用幅值大于输入信号的电压范围的电压驱动上拉晶体管。这可增加上拉晶体管的电流源送能力且因此提高上拉晶体管可切换交叉耦合对的状态的速度及效率，这可提高电平移位器的整体操作速度及效率。

在一些电子系统或装置(例如存储器系统或装置)中，可使用不同电压电平来表示不同逻辑状态。在一些情况下，装置可为二进制装置，且相对高电压可表示第一逻辑值(例如，逻辑“1”)，而相对低电压可表示第二逻辑值(例如，逻辑“0”)。支持两种以上逻辑状态的非二进制装置也是可能的。

表示逻辑值的标称电压电平可跨装置或跨单个装置的不同方面(例如，组件)而变化(例如，不同)。例如，装置的一个方面可使用正电压电平(例如，1.2V)来表示逻辑“1”及使用较低电压电平(例如，～0V)来表示逻辑“0”，且装置的另一方面可使用相同正电压电平(例如，1.2V)来表示逻辑“1”但是使用负电压电平(例如，-4.5V)来表示逻辑“0”。其中表示给定逻辑状态的标称电压电平变化的系统或装置(例如，可随装置或组件而变化)可包含一或多个电平移位器，且经配置以将仅具有非负电压电平的输入信号转换成具有至少一个负电压电平的输出信号的电平移位器可被称为负电平移位器。

电平移位器可包含经配置以当输入信号处于第一状态(例如，高态)时将由电平移位器生成的输出信号驱动到高态的第一上拉晶体管，所述第一上拉晶体管可与第一下拉晶体管一起配置为串联布置的部分，所述第一下拉晶体管包含在交叉耦合晶体管对中且经配置以当输入信号处于第二状态(例如，低态)时将输出信号驱动为低。输入信号可重复地在状态之间转变，且当输入信号从第二状态转变到第一状态时(例如，在输入信号的上升边缘期间)，第一上拉晶体管及第一下拉晶体管可彼此竞争。例如，当输入信号为低时，第一下拉晶体管可处于ON状态且第一上拉晶体管可处于OFF状态。当输入信号变高时，第一下拉晶体管可能不会切换到OFF状态，直到第一上拉晶体管能够将第一下拉晶体管的栅极电压驱动到某个电压(例如，足够高电压)。因此，每一上升边缘可能发生泄漏时段，在此期间第一上拉晶体管及第一下拉晶体管两者都为ON，且这个泄漏时段可持续到第一上拉晶体管将第一下拉晶体管的栅极电压驱动到足够高电压为止。

在每一下降边缘期间可能存在类似泄漏时段，在此期间第二上拉晶体管(其可经配置以当输入信号为高时帮助将输出信号驱动为低)及第二下拉晶体管(其可包含在交叉耦合晶体管对中且经配置以当输入信号为低时帮助将输出信号驱动为高)可以类似方式竞争。在泄漏时段期间，在上升边缘或下降边缘上，在电平移位器的高电压源(例如，正电压源)与低电压源(例如，负电压源)之间可存在低电阻路径。因此，减少泄漏时段持续时间可有益地提高电平移位器的功率及能量效率。

上拉晶体管将下拉晶体管的栅极电压驱动到足够高电压以便关断下拉晶体管的能力与上拉晶体管的电流源送能力成比例，且晶体管的电流源送能力与晶体管的物理尺寸(例如，宽长比(W/L))成比例，因此增加下拉晶体管的物理尺寸可改善其关断下拉晶体管的能力。但是，与晶体管相关联的寄生电容也与晶体管的物理尺寸成比例，且因此增加上拉晶体管的物理尺寸实际上可能增加泄漏时段持续时间。

实施根据本发明的教示的电平移位器可有益地通过增加上拉将晶体管置于ON状态的驱动电压来减小输入信号的一或多个边缘上的泄漏时段持续时间。在一些实例中，驱动电压可指晶体管的栅极与源极之间的电压差，而在一些实例中，过驱动电压可指晶体管的驱动电压与阈值电压之间的差。例如，如本文中所描述的电平移位器可包含驱动器电路，所述驱动器电路经配置以为上拉晶体管生成具有大于输入信号的电压摆幅的电压摆幅的驱动信号，其中在一些实例中，电压摆幅可指电信号的电压的下限与上限之间的电压差(例如，电信号的最小标称电压与最大标称电压之间的差)。在一些情况下，驱动信号的下限可为负电压，而输入信号的下限可为非负电压(例如，0V)。

晶体管的电流源送能力可与晶体管的过驱动电压的平方成比例，因此增加将电平移位器中的上拉晶体管置于ON状态的驱动电压(及因此过驱动电压)可提高上拉晶体管将下拉晶体管的栅极电压驱动到足够高电压以便关断下拉晶体管的能力。此外，增加电平移位器中的上拉晶体管的驱动电压可支持将减小的物理尺寸用于上拉晶体管，因此减小上拉晶体管的电容且提高电平移位器的操作速度及效率。另外，随着电平移位器的供应电压减小(例如，减小到1V或更低)，输入信号的电压摆幅(其量值可等于供应电压)与上拉晶体管的阈值电压(例如，0.5V)之间的差可减小，且因此可提高用具有大于输入信号的电压摆幅的电压摆幅的驱动信号驱动上拉晶体管的速度及效率益处。

下文在图1及图2的实例电平移位器的上下文中进一步描述上文所介绍的本发明的特征。参考涉及升压高速电平移位器的操作的图3及图4的流程进一步说明及描述本发明的这些及其它特征。

图1说明根据本发明的各种实施例的单个升压高速电平移位器100的实例。电平移位器100可包含第一上拉晶体管115-a、第二上拉晶体管115-b、交叉耦合晶体管对122、驱动器电路125、第一反相器130及第二反相器135。

交叉耦合晶体管对122可包含第一交叉耦合晶体管120-a及第二交叉耦合晶体管120-b。在一些情况下，第一交叉耦合晶体管120-a可与第一级联晶体管140-a耦合，且第二交叉耦合晶体管120-b可与第二级联晶体管140-b耦合。在其它情况下，可省略第一级联晶体管140-a及第二级联晶体管140-b。

驱动器电路125可包含第三反相器145、升压电容器150、单个上拉晶体管155、耦合晶体管160及充电晶体管165。

电平移位器100可经配置以接收输入信号105且生成输出信号110。输入信号105可具有第一电压摆幅，且输出信号110可具有不同于第一电压摆幅的第二电压摆幅。例如，输入信号105可从第一下限摆动到第一上限，且输出信号110可从第二下限摆动到第二上限(其在一些情况下可与第一上限相同)，其中第二下限可能低于第一下限。除非另有说明，否则与上限相关的描述适用于第一上限及第二上限两者。在一些情况下，上限(例如，第一上限、第二上限或两者)可为正电压(例如，1V)，第一下限可为接地参考(例如，0V)，且第二下限可为负电压(例如，-4.5V)。在此类情况下，电平移位器100可为负电平移位器，其中输入信号105从非负电压(例如，0V或低于正上限的正电压)摆动到正上限，且输出信号110从负电压摆动到正上限。

在一些情况下，输入信号105及输出信号110两者都可为数字信号。上限可表示第一逻辑值(例如，逻辑“1”)。在包含电平移位器100的装置(例如，存储器装置)的一个方面第一下限可表示第二逻辑值(例如，逻辑“0”)，且在装置的另一方面第二下限可表示第二逻辑值(例如，逻辑“0”)。因此，电平移位器100可接收使用两个对应标称电压电平表示两个不同逻辑值的数字输入信号105，且生成表示相同的两个逻辑值的数字输出信号110，但其中所述对应标称电压电平中的至少一者移位的(例如，下限从输入信号105的0V移位到输出信号110的负电压)。

在图1中所说明的实例电平移位器100中，上限可为对应于电压源170的电压，且第一下限可为电压源175的电压。因此，输入信号105可具有从电压源175的标称电压到电压源170的标称电压的第一电压摆幅。在一些情况下，电压源175可为接地参考，且电压源175的标称电压可为0V。在其它情况下，电压源175的标称电压可为低于电压源115的标称电压的正电压。输入信号105可具有至少两种有效状态。当处于第一状态(例如，高态)时，输入信号105的电压可处于或接近上限(例如，电压源170的电压)(例如，高于基于所述上限的某个阈值电压)。当处于第二状态(例如，低态)时，输入信号105的电压可处于或接近第一下限(例如，电压源175的电压)(例如，低于基于所述下限的某个阈值电压)。

第二下限可为电压源180的电压，其可为负电压或否则可为低于电压源175的标称电压的电压。因此，输出信号110可具有从电压源180的标称电压到电压源170的标称电压的第二电压摆幅。输出信号110可具有至少两种有效状态。当处于第一状态(例如，高态)时，输出信号110的电压可处于或接近上限(例如，电压源170的电压)(例如，高于基于所述上限的某个阈值电压)。当处于第二状态(例如，低态)时，输出信号110的电压可处于或接近第二下限(例如，电压源180的电压)(例如，低于基于所述下限的某个阈值电压)。

在一些实例中，第一上拉晶体管115-a可为PMOS晶体管。第一上拉晶体管115-a的栅极可由驱动信号185驱动。驱动器电路125(其操作在本文中详述)可经配置以基于输入信号105生成驱动信号185。驱动信号185可具有大于第一电压摆幅的第三电压摆幅—即，驱动信号185的电压摆幅可大于输入信号105的电压摆幅。例如，驱动信号185的上限可为输入信号105的上限(例如，可等于电压源170的标称电压)，而驱动信号185的下限可低于输入信号105的下限(例如，可低于电压源175的标称电压)。在一些情况下，驱动信号185的下限可为负电压，而在一些实例中输入信号105的下限(例如，电压源175)可为0V或某个其它非负电压。第一上拉晶体管115-a的源极可与对应于输入信号105的上限的电压源耦合—例如，第一上拉晶体管115-a的源极可与电压源170耦合。

在一些实例中，第二上拉晶体管115-b可为PMOS晶体管。在一些情况下，第二上拉晶体管115-b可在物理上与第一上拉晶体管115-a相同。在其它情况下，第一上拉晶体管115-a可具有不同于第二上拉晶体管115-b的物理性质(例如，尺寸)，使得第一上拉晶体管115-a及第二上拉晶体管115-b可具有不同操作速度或电流源送能力。例如，第一上拉晶体管115-a可在物理上小于第二上拉晶体管115-b(例如，较小宽/长比或较小多重性因子“m”(其中“m”可指可并联布置且经配置以用作单个晶体管的物理上相异但相同的个别晶体管的数目))，且因此相对于第二上拉晶体管115-b可具有减小的寄生电容及提高的操作速度。

第二上拉晶体管115-b的栅极可由输入信号105驱动。第二上拉晶体管115-b的源极可由输入信号105的反相版本驱动。例如，第一反相器130可接收输入信号105及输出输入信号105的反相版本，且第一反相器130的输出可与第二上拉晶体管115-b的源极耦合。

第一上拉晶体管115-a可经配置以当输入信号105处于第一(例如，高)状态时驱动输出信号110，且第二上拉晶体管115-b可经配置以当输入信号105处于第二(例如，低)状态时驱动输出信号110。

例如，当输入信号105处于第一状态时，驱动器电路125可经配置以将驱动信号185驱动到低值(例如，驱动信号185的下限)，这可将第一上拉晶体管115-a置于ON状态(例如，低电阻或饱和状态)。而且，当输入信号105处于第一状态时，第二上拉晶体管115-b的栅极的电压可高于第二上拉晶体管115-b的源极(由于耦合第二上拉晶体管115-b的源极与第一反相器130的输出)，这可将第二上拉晶体管115-a置于OFF状态(例如，高电阻或截止状态)。

当第一上拉晶体管115-a处于ON状态时，第一上拉晶体管115-a可耦合节点190(例如，第一上拉晶体管115-a的漏极)与电压源170。因此，当输入信号105处于第一状态时，第一上拉晶体管115-a可将节点190上拉到电压源170的电压。在一些情况下，节点190可与第二反相器135的输入耦合。因此，当输入信号105处于第一状态时，第一上拉晶体管115-a可将输出信号110驱动到低态(例如，电压源180的电压)。

在一些情况下，可省略第二反相器135，且输出信号110可为节点190处的电压。在其它情况下，额外反相器(图1中未展示)的输入可与第二反相器135的输出耦合，且输出信号110可为额外反相器的输出。当不存在第二反相器135或输出信号110是与第二反相器135串联的额外反相器的输出时，输出信号110可在输入信号105为高态时处于高态且在输入信号105为低态时处于低态。

当输入信号105处于第一状态且第一上拉晶体管115-a处于ON状态时，第二交叉耦合晶体管120-b可处于ON状态。例如，第二交叉耦合晶体管120-b的栅极可与节点190耦合，且第二交叉耦合晶体管120-b的源极可与对应于输出信号110的下限的电压源耦合—例如，第二交叉耦合晶体管120-b的源极可与电压源180耦合(且因此交叉耦合对122可与电压源180耦合)。第二交叉耦合晶体管120-b可为NMOS晶体管，且因此，当第一上拉晶体管115-a将节点190处的电压拉高时，第二交叉耦合晶体管120-b可被置于ON状态。

当处于ON状态时，第二交叉耦合晶体管120-b可耦合节点195与电压源180，由此将第一交叉耦合晶体管120-a的栅极(其可与节点195耦合)设置为处于(或接近)第一交叉耦合晶体管120-a的源极(其可与电压源180耦合)的电压且将第一交叉耦合晶体管120-a置于OFF状态。因此，当第一上拉晶体管115-a处于ON状态时，第一交叉耦合晶体管120-a可处于OFF状态，但是直到泄漏时段之后才处于OFF状态，在泄漏时段期间在电压源170与电压源180之间可能存在相对小电阻。本文中所描述的结构及技术可减小泄漏时段且因此提高电平移位器100的效率。

在一些情况下，可存在第一级联晶体管140-a及第二级联晶体管140-b。在此类情况下，第一级联晶体管140-a的源极可与第一交叉耦合晶体管120-a的漏极耦合，且第一级联晶体管140-a的漏极可与节点190(及因此与第一上拉晶体管115-a的漏极)耦合。类似地，第二级联晶体管140-b的源极可与第二交叉耦合晶体管120-b的漏极耦合，且第二级联晶体管140-b的漏极可与节点195(及因此与第二上拉晶体管115-b的漏极)耦合。

第一级联晶体管140-a及第二级联晶体管140-b都可为NMOS晶体管。第一级联晶体管140-a可经配置以每当第一交叉耦合晶体管120-a为ON状态时处于ON状态，且第二级联晶体管140-b可经配置以每当第二交叉耦合晶体管120-b为ON状态处于ON状态。例如，第一级联晶体管140-a的栅极及第二级联晶体管140-b的栅极都可由电压源178偏置(例如，第一级联晶体管140-a的栅极及第二级联晶体管140-b的栅极可都与电压源178耦合)，且电压源178的电压可大于电压源180的电压。在一些情况下，电压源178的电压可比电压源180的电压大某个量(其在一些情况下可为等于第一级联晶体管140-a及第二级联晶体管140-b的阈值电压加上几百毫伏(mV)的量)。

当输入信号105从第一状态转变到第二状态时—即，当输入信号105的下降边缘出现时—驱动器电路125可经配置以将驱动信号185驱动到高值(例如，驱动信号185的上限，其可等于输入信号105的上限，如下文详述)，这可引起第一上拉晶体管115-a转变到OFF状态。而且，当输入信号105处于第二状态时，第二上拉晶体管115-b的栅极的电压可低于第二上拉晶体管115-b的源极(由于第二上拉晶体管115-b的源极与第一反相器130的输出的耦合)，这可将第二上拉晶体管115-a置于ON状态。

当第二上拉晶体管115-b转变到ON状态时，第二上拉晶体管115-b可耦合节点195(例如，第二上拉晶体管115-b的漏极)与第一反相器130的输出(其可处于电压源170的电压)，因为当输出信号105为低时第一反相器130的输出可为高。因此，当输入信号105转变到第二状态时，第二上拉晶体管115-b可将节点195上拉到高电压(例如，电压源170的电压)，这可引起第一交叉耦合晶体管120-a转变到ON状态，且因此可将节点190下拉到(或接近)电压源180的电压(这在泄漏时段之后可将第二交叉耦合晶体管120-b置于OFF状态)。

因此，当输入信号105处于第二状态时，节点190处的电压可等于(或几乎等于)电压源180的电压。如上文所描述，节点190可与第二反相器135的输入耦合，且因此，当输入信号105处于第二状态时，第二上拉晶体管115-b可将节点190处的电压驱动为低且因此将输出信号110驱动到高态(例如，电压源170的电压)。也如上文所描述，在一些情况下，可省略第二反相器135，或额外反相器(图1中未展示)可与第二反相器135串联耦合。

输入信号105可重复地从第一状态转变到第二状态且从第二状态转变回到第一状态达任何次数。如本文中所描述，驱动器电路125可经配置以当输入信号处于第二状态(例如，低)时将驱动信号185驱动到高值且当输入信号处于第一状态(例如，高)时将驱动信号驱动到低值。当驱动信号185处于高值(例如，处于或接近电压源170的电压的电压)时，第一上拉晶体管115-a可处于OFF状态，因为第一上拉晶体管115-a的源极与第一上拉晶体管115-a的栅极之间的电压差可较小(例如，小到可以忽略)。然而，当驱动信号185处于低值时，第一上拉晶体管115-a可处于ON状态，因为第一上拉晶体管115-a的源极与第一上拉晶体管115-a的栅极之间的电压差可较大。

在一些情况下，驱动器电路125可经配置以将驱动信号185驱动到低于输入信号105的下限的低值(例如，驱动信号185的下限)。因此，驱动信号185可具有大于输入信号105的电压摆幅。当第一上拉晶体管115-a处于ON状态时，相对于输入信号的电压摆幅增加驱动信号185的电压摆幅(包含将驱动信号185配置为具有低于输入信号105的下限的下限)可增加第一上拉晶体管115-a的驱动电压(例如，第一上拉晶体管115-a的源极与第一上拉晶体管115-a的栅极之间的电压差)。

相对于输入信号的电压摆幅增加驱动信号185的电压摆幅(包含将驱动信号185配置为具有低于输入信号105的下限的下限)可有利地提高第一上拉晶体管115-a的电流驱动能力及/或第一上拉晶体管115-a转变到ON状态及第一交叉耦合晶体管120-a转变到OFF状态的速度。这可提高电平移位器100的效率(例如，功率及能量效率)(例如，通过在输入信号105的每一上升边缘最小化通过第一交叉耦合晶体管的泄漏电流)。另外或替代地，相对于输入信号的电压摆幅增加驱动信号185的电压摆幅(包含将驱动信号185配置为具有低于输入信号105的下限的下限)可促进减小第一上拉晶体管115-a的物理尺度，这可提供布局益处(例如，节省空间)并且通过减小相关联寄生电容提供进一步操作速度及因此效率益处。这些益处仅仅是示范性的，且所属领域的一般技术人员可明白进一步益处。

如在图1中所说明的单个升压电平移位器100的实例中，使用单个驱动器电路125来驱动电平移位器的一个上拉晶体管115可具有关于例如使用两个驱动器电路125的某些益处，每一驱动器电路125用来驱动电平移位器的每一上拉晶体管。例如，在许多系统或装置中，输入信号105的一个边缘处的操作速度可比另一边缘更关键(例如，上升边缘时的操作速度可比下降边缘更关键，或反之亦然)。作为一个实例，存储器装置可对信号的上升边缘或下降边缘但是不对另一边缘执行读取或写入操作。此外，系统或装置可包含多个电平移位器—例如，存储器装置可包含存储器装置将其用于读取及写入操作的每一存取线(例如，字线或位线)的电平移位器。每一驱动器电路125可消耗一定量的空间及功率，且因此在如图1中所说明的单哥儿升压电平移位器100的实例中具有单个驱动器电路125的电平移位器可相对于具有多个驱动器电路125的电平移位器提供布局益处(例如，空间节省)及效率益处(例如，驱动器电路的功率消耗)。这些相对益处仅仅是示范性的，且所属领域的一般技术人员将基于本发明明白进一步益处。

在一些情况下，当输入信号105处于一种状态(例如，第二状态)时，驱动器电路125可经配置以跨升压电容器150生成电压差且耦合第一上拉晶体管115-a的栅极与对应于驱动信号185的上限的电压源(例如，电压源170)。当输入信号105处于另一状态(例如，第一状态)时，驱动器电路125可经配置以耦合升压电容器150与第一上拉晶体管115-a的栅极。当输入信号105是第一状态时，升压电容器150可维持在第二状态期间产生的电压差，且驱动器电路125可经配置以基于跨升压电容器150的电压差将驱动信号185驱动到低于输入信号105的下限的电压。在一些情况下，升压电容器150可包括一或多个晶体管，且升压电容器150的电容可基于一或多个晶体管的栅极电容。例如，升压电容器150可包括一定数目的并联晶体管，其中并联晶体管的源极、漏极及块体彼此耦合以形成升压电容器150的一个端子且并联晶体管的栅极彼此耦合以形成升压电容器150的另一端子。

例如，第三反相器145的输入可经配置以接收输入信号105，且第三反相器145的输出可与升压电容器150的第一侧耦合。当输入信号105处于第二状态(例如，低态)时，第三反相器145的输出可为高(例如，可处于输入信号105的上限，其可为电压源170的标称电压)。单个上拉晶体管155可经配置以当输入信号为第二状态时处于ON状态。例如，单个上拉晶体管155可为PMOS晶体管，单个上拉晶体管155的源极可与对应于输入信号105的上限的电压源(例如，电压源170)耦合，且单个上拉晶体管155的栅极可由输入信号105驱动。因此，当输入信号处于第二状态时，单个上拉晶体管155的源极与栅极之间可能存在将单上拉晶体管155置于ON状态的电压差。

在一些情况下，单个个上拉晶体管155可配置以具有高电压容差。单个上拉晶体管155可具有比驱动器电路125内的至少一个其它晶体管及/或电平移位器100内的至少一个其它晶体管厚的栅极氧化物。在一些情况下，单个上拉晶体管155可具有比驱动器电路125内的任何其它晶体管及/或电平移位器100内的任何其它晶体管厚的栅极氧化物。在驱动器电路125内使用单个上拉晶体管155(例如，单个高电压上拉晶体管)可相对于使用多个上拉晶体管或级联布置(例如，与低电压级联晶体管串联的低电压上拉晶体管)具有益处。例如，单个上拉晶体管的使用可提供布局益处(例如，节省空间)且可提高驱动器电路125中发生上拉的速度及电流源送能力。例如，相比于与低电压级联晶体管串联的低电压上拉晶体管，单个高电压上拉晶体管可具有更强上拉能力，这可在输入信号105的下降边缘上改进驱动器电路125及因此电平移位器100的操作。

当单个上拉晶体管155处于ON状态时，充电晶体管165可经配置以也处于ON状态。例如，充电晶体管165可为NMOS晶体管，且充电晶体管165的栅极可与单个上拉晶体管155的漏极耦合，且充电晶体管165的源极可与对应于输入信号105的下限的电压源(例如，电压源175)耦合。因此，当单个上拉晶体管155处于ON状态时，充电晶体管165的栅极可处于或接近单个上拉晶体管155的源极的电压(例如，电压源170)，而充电晶体管165的源极可处于或接近输入信号105的下限(例如，电压源175)，这可将充电晶体管165置于ON状态。

当充电晶体管165处于ON状态时，节点197处的电压可处于或接近输入信号105的下限(例如，电压源175)，而如上文所描述，第三反相器145的输出可处于或接近输入信号105的上限(例如，电压源170)。因此，当输入信号105处于第二状态时，驱动器电路125可跨升压电容器150生成等于或几乎等于输入信号的电压摆幅的电压差(例如，电压源170与电压源175之间的差，其中节点197的电压低于升压电容器150的另一端子)。

当输入信号105处于第二状态时，耦合晶体管160可处于OFF状态。例如，耦合晶体管160可为NMOS晶体管，且耦合晶体管160的栅极可由输入信号105驱动，耦合晶体管160的栅极的电压可处于或接近耦合晶体管160的源极的电压(例如，处于或接近电压源175的电压，这是由于充电晶体管165处于ON状态)。在一些情况下，耦合晶体管160可为三阱晶体管。

当输入信号105转变到第一状态(例如，高态)时，单个上拉晶体管155可转变到OFF状态(其可比第一上拉晶体管115-a或第二上拉晶体管115-b可转变状态更快地发生)，且耦合晶体管160可转变到ON状态。第三反相器145的输出也可转变到低(例如，处于或接近输入信号105的下限，其可为电压源175的标称电压)。升压电容器150可维持当输入信号105处于第二状态时生成的电压差，且因此当第三反相器145的输出转变到低时，节点197处的电压可减小到在标称上等于第三反相器145的输出处的电压减去当输入信号105处于第二状态时跨升压电容器150生成的电压差的电压(例如，忽略泄漏效应)。因此，例如，当输入信号105处于第一状态时，节点197处的电压可在标称上等于输入信号105的下限(例如，电压源175的电压)减去输入信号105的电压摆幅(例如，电压源170的电压减去电压源175的电压)。在一些情况下，电压源175的电压可为0V，电压源170的电压可被称为Vcc，且因此当输入信号105处于第一状态时，节点197处的电压可在标称上等于-Vcc(0V减去Vcc)，尽管由于升压电容器150与其它寄生电容(例如，第一上拉晶体管115-a的栅极电容)之间的电荷共享，节点197处的实际电压在一些情况下可能更接近电压源175的电压(例如，更接近0V)。即使节点197处的电压可能随时间恶化(例如，跨升压电容器150的电压差可能由于泄漏而随时间减小，例如与单个上拉晶体管155相关联的亚阈值泄漏或与充电晶体管165相关联的源-衬底结泄漏)，但是可能已切换且因此此后可维持电平移位器100及因此输出信号110的状态，直到输入信号105的下一次转变。

因为当输入信号105处于第一状态时耦合晶体管160可处于ON状态，所以耦合晶体管160可在输入信号105处于第一状态时将节点197耦合到第一上拉晶体管115-a的栅极。因此，当输入信号105处于第一状态时，驱动器电路125可将驱动信号185驱动到低于输入信号105的下限的值(例如，负电压，例如-Vcc)，这因为本文中所描述的原因以及所属领域的技术人员可明白的其它原因而可能是有益的。

此外，因为当输入信号105处于第一状态时驱动信号185可具有低于输入信号105的下限的电压，所以充电晶体管165的栅极可处于或低于电压源175的电压，且因此当输入信号105处于第一状态时充电晶体管165可处于OFF状态。这可在输入信号105处于第一状态时有利地避免与升压电容器150相关联的泄漏且因此帮助维持跨升压电容器150的电压差(及因此将驱动信号185维持在低于输入信号105的下限的电压)。

图2说明根据本发明的各种实施例的双升压高速电平移位器200的实例。电平移位器200可包含第一上拉晶体管115-c、第二上拉晶体管115-d、交叉耦合晶体管对122-a、第一驱动器电路125-a、第二驱动器电路125-b、第一反相器130-a及第二反相器135-a。

交叉耦合晶体管对122-a可包含第一交叉耦合晶体管120-c及第二交叉耦合晶体管120-d。在一些情况下，第一交叉耦合晶体管120-c可与第一级联晶体管140-c耦合，且第二交叉耦合晶体管120-d可与第二级联晶体管140-d耦合。在其它情况下，可省略第一级联晶体管140-a及第二级联晶体管140-b。

电平移位器200可经配置以接收输入信号105-a且生成输出信号110-a。输入信号105-a可具有第一电压摆幅，且输出信号110-a可具有不同于第一电压摆幅的第二电压摆幅。例如，输入信号105-a可从第一下限摆动到第一上限，且输出信号110-a可从第二下限摆动到第二上限(其在一些情况下可与第一上限相同)，其中第二下限低于第一下限。除非另有说明，否则与上限相关的描述适用于第一上限及第二上限两者。在一些情况下，上限(例如，第一上限、第二上限或两者)可为正电压(例如，1V)，第一下限可为接地参考(例如，0V)，且第二下限可为负电压(例如，-4.5V)。在此类情况下，电平移位器200可为负电平移位器，其中输入信号105-a从非负电压(例如，0V或低于正上限的正电压)摆动到正上限，且输出信号110-a从负电压摆动到正上限。

在一些情况下，输入信号105-a及输出信号110-a都可为数字信号。上限可表示第一逻辑值(例如，逻辑“1”)。在包含电平移位器200的装置(例如，存储器装置)的一个方面第一下限可表示第二逻辑值(例如，逻辑“0”)，且在装置的另一方面第二下限可表示第二逻辑值(例如，逻辑“0”)。因此，电平移位器200可接收使用两个对应标称电压电平表示两个不同逻辑值的数字输入信号105-a，且生成表示相同的两个逻辑值但其中所述对应标称电压电平中的至少一者移位的数字输出信号110-a(例如，下限从输入信号105-a的0V移位到输出信号110-a的负电压)。

在图2中所说明的实例电平移位器200中，上限可为对应于电压源170-a的电压，且第一下限可为电压源175-a的电压。因此，输入信号105-a可具有从电压源175-a的标称电压到电压源170-a的标称电压的第一电压摆幅。在一些情况下，电压源175-a可为接地参考，且电压源175-a的标称电压可为0V。在其它情况下，电压源175-a的标称电压可为低于电压源115-a的标称电压的正电压。输入信号105-a可具有至少两种有效状态。当处于第一状态(例如，高态)时，输入信号105-a的电压可处于或接近上限(例如，电压源170-a的电压)(例如，高于基于所述上限的某个阈值电压)。当处于第二状态(例如，低态)时，输入信号105-a的电压可处于或接近第一下限(例如，电压源175-a的电压)(例如，低于基于所述下限的某个阈值电压)。

第二下限可为电压源180-a的电压，其可为负电压或否则可为低于电压源175-a的标称电压的电压。因此，输出信号110-a可具有从电压源180-a的标称电压到电压源170-a的标称电压的第二电压摆幅。输出信号110-a可具有至少两种有效状态。当处于第一状态(例如，高态)时，输出信号110-a的电压可处于或接近上限(例如，电压源170-a的电压)(例如，高于基于所述上限的某个阈值电压)。当处于第二状态(例如，低态)时，输出信号110-a的电压可处于或接近第二下限(例如，电压源180-a的电压)(例如，低于基于所述第二下限的某个阈值电压)。

第一上拉晶体管115-c、交叉耦合对122-a、第一驱动器电路125-a及第二反相器135-a可如上文在图1的上下文中分别参考第一上拉晶体管115-a、交叉耦合对122、驱动器电路125及第二反相器135所描述那样经配置及起作用。因此，第一驱动器电路125-a可如在图1的上下文中参考驱动器电路125及驱动信号185所描述那样生成第一驱动信号185-a。例如，第一驱动信号185-a可具有大于输入信号105-a的电压摆幅的电压摆幅，且驱动信号185-a的下限可低于输入信号105-a的下限(例如，驱动信号185-a的下限可为负电压，而输入信号105-a的下限可为非负电压)。

然而，第二上拉晶体管115-d的栅极可与第二驱动器电路125-b耦合，且因此第二上拉晶体管115-d可由第二驱动信号185-b驱动。此外，第二上拉晶体管的源极可与电压源170-a耦合。第一反相器130-a可接收输入信号105-a及输出输入信号105-a的反相版本，且第一反相器130的输出可与第二驱动器电路125-b的输入耦合。第二驱动器电路125-b可接收由第一反相器130-a输出的输入信号105-a的反相版本且如在图1的上下文中参考驱动器电路125及驱动信号185所描述那样生成第二驱动信号185-b。因此，第二驱动信号185-b可为第一驱动信号185-a的反相版本。第二上拉晶体管115-d可在第二驱动信号185-b为低时处于ON状态且在第二驱动信号185-b为高时处于OFF状态。

在一些情况下，如在图2中所说明的双升压电平移位器200的实例中，使用两个驱动器电路125来分别驱动电平移位器的两个上拉晶体管115可具有例如减少输入信号105-a的上升边缘及下降边缘上的泄漏时段持续时间的益处，但是可相对于例如具单个驱动器电路125的电平移位器具有例如布局缺陷(例如，空间消耗)及效率缺陷(例如，增加驱动器电路125的功率消耗)的缺陷。这些相对益处及缺陷仅仅是示范性的，且所属领域的一般技术人员可明白进一步益处。

图3展示说明根据本发明的实施例的用于升压高速电平移位的方法300的流程图。可由如本文中所描述的电平移位器100或其组件实施方法300的操作。例如，可由如参考图1所描述的电平移位器执行方法300的操作。

在一些情况下，所述方法可包含以下步骤且如本文中所描述的设备可包含用于进行以下步骤的特征、构件或指令：接收具有第一电压摆幅的输入信号；至少部分地基于输入信号生成驱动信号，驱动信号具有大于第一电压摆幅的第三电压摆幅；及至少部分地基于将驱动信号施加到第一上拉晶体管的栅极且将输入信号施加到第二上拉晶体管的栅极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。

在一些情况下，生成驱动信号可包含：当输入信号处于第二状态时，经由单上拉晶体管将第一上拉晶体管的栅极耦合到对应于第一电压摆幅的上限的电压源。在一些情况下，生成驱动信号可包含当输入信号处于第二状态时跨升压电容器生成电压差。在一些情况下，所述方法还可包含当输入信号处于第一状态时耦合升压电容器与第一上拉晶体管的栅极。

在一些情况下，所述方法还可包含生成输入信号的反相版本。在一些情况下，所述方法还可包含将输入信号的反相版本施加到第二上拉晶体管的源极，其中生成输出信号是至少部分地基于将输入信号的反相版本施加到第二上拉晶体管的源极。

在一些实例中，电平移位器可使用专用硬件执行下文所描述的功能的方面。例如，电平移位器可经配置以将具有第一电压摆幅的输入信号转换成具有大于第一电压摆幅的第二电压摆幅的输出信号，且电平移位器可包含：驱动器电路，其经配置以至少部分地基于输入信号生成驱动信号，驱动信号具有大于第一电压摆幅的第三电压摆幅；第一上拉晶体管，其经配置以当输入信号处于第一状态时驱动输出信号，其中驱动信号驱动第一上拉晶体管的栅极；及第二上拉晶体管，其经配置以当输入信号处于第二状态时驱动输出信号，其中输入信号驱动第二上拉晶体管的栅极。

在一些实例中，电平移位器可进一步包含反相器，所述反相器经配置以生成输入信号的反相版本且使用输入信号的反相版本驱动第二上拉晶体管的源极。

在一些实例中，驱动器电路可包含单个上拉晶体管，所述单个上拉晶体管经配置以当输入信号可处于第二状态时将第一上拉晶体管的栅极耦合到对应于第一电压摆幅的上限的电压源。在一些实例中，单个上拉晶体管的源极可与对应于第一电压摆幅的上限的电压源耦合，且单个上拉晶体管的漏极可与第一上拉晶体管的栅极耦合。在一些实例中，单个上拉晶体管的漏极还可与可包括三阱晶体管的n型晶体管耦合。在一些实例中，单个上拉晶体管可具有第一栅极氧化物厚度，且驱动器电路内的至少一个其它晶体管可具有小于第一栅极氧化物厚度的第二栅极氧化物厚度。

在一些实例中，驱动器电路可包含开关网络，所述开关网络经配置以当输入信号处于第二状态时跨升压电容器生成电压差且当输入信号处于第一状态时耦合升压电容器与第一上拉晶体管的栅极。在一些实例中，电压差可至少部分地基于第一电压摆幅。在一些实例中，开关网络进一步经配置以当输入信号处于第二状态时耦合升压电容器与对应于第一电压摆幅的下限的电压源。

在一些实例中，升压电容器包括晶体管。在上述未定义的一些实例中，升压电容器的电容包括晶体管的栅极电容。

在一些实例中，处于第一状态包括具有高于第一阈值电压的电压，且处于第二状态包含具有低于第二阈值电压的电压。在一些实例中，第一阈值电压对应于第一逻辑值，且第二阈值电压对应于第二逻辑值。

在一些实例中，第一电压摆幅可从非负电压到正电压，第二电压摆幅可从负电压到正电压，且第三电压摆幅可为从负电压到正电压。

在一些实例中，电平移位器可经配置以接收具有第一电压范围的输入信号且生成具有第二电压范围的输出信号，其中第一电压范围是从非负下限到正上限且第二电压范围是从负下限到正上限，且电平移位器可包含：第一驱动晶体管，其经配置以当输入信号处于第一状态时耦合第一上拉晶体管的栅极与升压电容器，第一上拉晶体管经配置以当输入信号处于第一状态时驱动输出信号；第二驱动晶体管，其经配置以当输入信号处于第二状态时将第一上拉晶体管的栅极耦合到对应于正上限的电压源；及第二上拉晶体管，其经配置以当输入信号处于第二状态时驱动输出信号，其中输入信号驱动第二上拉晶体管的栅极且输入信号的反相版本驱动第二上拉晶体管的源极。

在305处，电平移位器100可接收具有第一电压摆幅的输入信号。可根据本文中所描述的方法执行操作305。在某些实例中，可由如参考图1所描述的电平移位器100执行操作305的方面。

在310处，电平移位器100可至少部分地基于输入信号生成驱动信号，所述驱动信号具有大于第一电压摆幅的第三电压摆幅。可根据本文中所描述的方法执行操作310。在某些实例中，可由如参考图1所描述的电平移位器100执行操作310的方面，包含由如参考图1所描述的驱动器电路125执行。

在315处，电平移位器100可至少部分地基于将驱动信号施加到第一上拉晶体管的栅极且将输入信号施加到第二上拉晶体管的栅极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。可根据本文中所描述的方法执行操作315。在某些实例中，可由如参考图1所描述的电平移位器100执行操作315的方面。

图4展示说明根据本发明的实施例的用于升压高速电平移位的方法400的流程图。可由如本文中所描述的电平移位器100或其组件实施方法400的操作。例如，可由如参考图1所描述的电平移位器执行方法400的操作。

在一些情况下，所述方法还可包含接收具有第一电压摆幅的输入信号。在一些情况下，所述方法还可包含至少部分地基于输入信号生成驱动信号，所述驱动信号具有大于第一电压摆幅的第三电压摆幅。在一些情况下，所述方法还可包含至少部分地基于将驱动信号施加到第一上拉晶体管的栅极且将输入信号施加到第二上拉晶体管的栅极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。在一些情况下，生成驱动信号包括：当输入信号处于第二状态时跨升压电容器生成电压差。在一些情况下，所述方法还可包含当输入信号处于第一状态时耦合升压电容器与第一上拉晶体管的栅极。

在405处，电平移位器100可接收具有第一电压摆幅的输入信号。可根据本文中所描述的方法执行操作405。在某些实例中，可由如参考图1所描述的电平移位器100执行操作405的方面。

在410处，电平移位器100可将输入信号施加到第二上拉晶体管的栅极。可根据本文中所描述的方法执行操作410。在某些实例中，可由如参考图1所描述的电平移位器100执行操作410的方面。

在415处，电平移位器100可在输入信号处于第二状态时经由单个上拉晶体管将第一上拉晶体管的栅极耦合到对应于第一电压摆幅的上限的电压源。可根据本文中所描述的方法执行操作415。在某些实例中，可由如参考图1所描述的电平移位器100执行操作415的方面，包含由如参考图1所描述的驱动器电路125执行。

在420处，电平移位器100可在输入信号处于第二状态时跨升压电容器生成电压差。可根据本文中所描述的方法执行操作420。在某些实例中，可由如参考图1所描述的电平移位器100执行操作420的方面，包含由如参考图1所描述的驱动器电路125执行。

在425处，电平移位器100可在输入信号处于第一状态时耦合升压电容器与第一上拉晶体管的栅极。可根据本文中所描述的方法执行操作425。在某些实例中，可由如参考图1所描述的电平移位器100执行操作425的方面，包含由如参考图1所描述的驱动器电路125执行。

在一些情况下，共同地在415、420及425处，电平移位器100可至少部分地基于输入信号生成驱动信号，所述驱动信号具有大于第一电压摆幅的第三电压摆幅。电平移位器100可基于将驱动信号施加到第一上拉晶体管的栅极且将输入信号施加到第二上拉晶体管的栅极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。

图5展示说明根据本发明的实施例的用于升压高速电平移位的方法500的流程图。可由如本文中所描述的电平移位器100或其组件实施方法500的操作。例如，可由如参考图1所描述的电平移位器执行方法500的操作。

在505处，电平移位器100可接收具有第一电压摆幅的输入信号。可根据本文中所描述的方法执行操作505。在某些实例中，可由如参考图1所描述的电平移位器100执行操作505的方面。

在510处，电平移位器100可至少部分地基于输入信号生成驱动信号，所述驱动信号具有大于第一电压摆幅的第三电压摆幅。可根据本文中所描述的方法执行操作510。在某些实例中，可由如参考图1所描述的电平移位器100执行操作510的方面，包含由如参考图1所描述的驱动器电路125执行。

在515处，电平移位器100可生成输入信号的反相版本。可根据本文中所描述的方法执行操作515。在某些实例中，可由如参考图1所描述的电平移位器100执行操作515的方面，包含由如参考图1所描述的第一反相器130执行。

在520处，电平移位器100可至少部分地基于将驱动信号施加到第一上拉晶体管的栅极，将输入信号施加到第二上拉晶体管的栅极，且将输入信号的反相版本施加到第二上拉晶体管的源极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。可由如参考图1所描述的电平移位器100执行操作520，包含由如参考图1所描述的第一反相器130执行。

图6展示说明根据本发明的实施例的用于升压高速电平移位的方法600的流程。可由如本文中所描述的电平移位器200或其组件实施方法600的操作。例如，可由如参考图2所描述的电平移位器执行方法600的操作。

在一些情况下，所述方法还可包含以下步骤且如本文中所描述的设备可包含用于进行以下步骤的特征、构件或指令：接收具有第一电压摆幅的输入信号；至少部分地基于输入信号生成第一驱动信号，所述第一驱动信号具有大于第一电压摆幅的第三电压摆幅；至少部分地基于输入信号生成第二驱动信号，所述第二驱动信号具有大于第一电压摆幅的第四电压摆幅；及至少部分地基于将第一驱动信号施加到第一上拉晶体管的栅极且将第二驱动信号施加到第二上拉晶体管的栅极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。在一些情况下，第三电压摆幅的量值可等于第四电压摆幅。

在一些实例中，电平移位器可使用专用硬件执行下文所描述的功能的方面。例如，电平移位器可经配置以将具有第一电压摆幅的输入信号转换成具有大于第一电压摆幅的第二电压摆幅的输出信号，且电平移位器可包含：第一驱动器电路，其经配置以至少部分地基于输入信号生成第一驱动信号，所述第一驱动信号具有大于第一电压摆幅的第三电压摆幅；第二驱动器电路，其经配置以至少部分地基于输入信号生成第二驱动信号，所述第二驱动信号具有大于第一电压摆幅的第四电压摆幅；第一上拉晶体管，其经配置以当输入信号处于第一状态时驱动输出信号，其中第一驱动信号驱动第一上拉晶体管的栅极；及第二上拉晶体管，其经配置以当输入信号处于第二状态时驱动输出信号，其中第二驱动信号驱动第二上拉晶体管的栅极。

在605处，电平移位器200可接收具有第一电压摆幅的输入信号。可根据本文中所描述的方法执行操作605。在某些实例中，可由如参考图2所描述的电平移位器200执行操作605的方面。

在610处，电平移位器200可至少部分地基于输入信号生成第一驱动信号，所述第一驱动信号具有大于第一电压摆幅的第三电压摆幅。可根据本文中所描述的方法执行操作610。在某些实例中，可由如参考图2所描述的电平移位器200执行操作610的方面，包含由如参考图2所描述的第一驱动器电路125-a执行。

在615处，电平移位器200可至少部分地基于输入信号生成第二驱动信号，所述第二驱动信号具有大于第一电压摆幅的第四电压摆幅。可根据本文中所描述的方法执行操作615。在某些实例中，可由如参考图2所描述的电平移位器200执行操作615的方面，包含由如参考图2所描述的第二驱动器电路125-b执行。

在620处，电平移位器100可至少部分地基于将第一驱动信号施加到第一上拉晶体管的栅极且将第二驱动信号施加到第二上拉晶体管的栅极，生成具有大于第一电压摆幅的第二电压摆幅的输出信号。可根据本文中所描述的方法执行操作620。在某些实例中，可由如参考图2所描述的电平移位器200执行操作620的方面。

应注意，上文所描述的方法描述可能的实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案是可能的。此外，可组合来自所述方法中的两者或两者以上的实施例。

可使用任何各种不同技艺及技术表示本文中所描述的信息及信号。例如，可贯穿上文描述所引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或光学粒子或任何其组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽。

术语“电子通信”及“耦合”是指支持组件之间的电子流动的组件关系。这可包含组件之间的直接连接或可包含中间组件。电子通信中或彼此耦合的组件可有源地交换电子或信号(例如，在通电电路中)或可不有源地交换电子或信号(例如，在断电电路中)但是可经配置及可操作以在电路通电时交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件处于电子通信中或可耦合，而与开关的状态(即，断开还是闭合)无关。

本文中所论述的装置可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况下，衬底是半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底子区域的导电率。可在衬底的初始形成或生长期间通过离子植入或任何其它掺杂手段执行掺杂。

本文中所论述的一或多个晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如简并)半导体区域。源极及漏极可通过轻掺杂半导体区域或沟道分离。如果沟道是n型(即，多数载流子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载流子是空穴)，那么FET可被称为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制沟道导电率。例如，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变为导电。当大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“开”或“激活”。当小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关”或“去激活”。

本文中结合附图所阐述的描述描写实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“用作实例、例项或说明”且非“优选的”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示众所周知结构及装置以避免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标号。此外，相同类型的各种组件可通过用短划线跟随参考标号及区分类似组件的第二标号来区分。如果在说明书中仅使用第一参考标号，那么所述描述适用于具有相同第一参考标号的任何一个类似组件，而与第二参考标号无关。

可使用任何各种不同技艺及技术表示本文中所描述的信息及信号。例如，可贯穿上文描述所引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或光学粒子或任何其组合表示。

如本文中(包含在权利要求书中)所使用，如项目列表中(例如，由例如“中的至少一者”或“中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中所使用，短语“基于”不应被解释引用一组封闭条件。例如，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不脱离本发明的范围。换句话说，如本文中所使用，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。

提供本文中的描述是为了使所属领域的技术人员能够制作或使用本发明。对于所属领域的技术人员来说，对本发明的各种修改将容易显而易见，且在不脱离本发明的范围的情况下，本文中所定义的一般原理可适用于其它变型。因此，本发明不限于本文中所描述的实例及设计，而是与符合本文中所揭示的原理及新颖特征的最宽范围相一致。

Claims (20)

1.一种设备，其包括：

电平移位器，其经配置以将具有第一电压摆幅的输入信号转换成具有大于所述第一电压摆幅的第二电压摆幅的输出信号，所述电平移位器包括：

驱动器电路，其经配置以至少部分地基于所述输入信号生成驱动信号，所述驱动信号具有大于所述第一电压摆幅的第三电压摆幅；及

第一上拉晶体管，其经配置以当所述输入信号处于第一状态时驱动所述输出信号，其中所述驱动信号驱动所述第一上拉晶体管的栅极；及

第二上拉晶体管，其经配置以当所述输入信号处于第二状态时驱动所述输出信号，其中所述输入信号驱动所述第二上拉晶体管的栅极。

2.根据权利要求1所述的设备，其进一步包括：

反相器，其经配置以生成所述输入信号的反相版本且使用所述输入信号的所述反相版本驱动所述第二上拉晶体管的源极。

3.根据权利要求1所述的设备，其中所述驱动器电路包括：

单个上拉晶体管，其经配置以当所述输入信号处于所述第二状态时将所述第一上拉晶体管的所述栅极耦合到对应于所述第一电压摆幅的上限的电压源。

4.根据权利要求3所述的设备，其中：

所述单个上拉晶体管的源极与对应于所述第一电压摆幅的所述上限的所述电压源耦合；且

所述单个上拉晶体管的漏极与所述第一上拉晶体管的所述栅极耦合。

5.根据权利要求3所述的设备，其中所述单个上拉晶体管的漏极与n型晶体管耦合。

6.根据权利要求5所述的设备，其中所述n型晶体管包括三阱晶体管。

7.根据权利要求3所述的设备，其中：

所述单个上拉晶体管具有第一栅极氧化物厚度；且

所述驱动器电路内的至少一个其它晶体管具有小于所述第一栅极氧化物厚度的第二栅极氧化物厚度。

8.根据权利要求1所述的设备，其中所述驱动器电路包括：

开关网络，其经配置以当所述输入信号处于所述第二状态时跨升压电容器生成电压差且当所述输入信号处于所述第一状态时耦合所述升压电容器与所述第一上拉晶体管的所述栅极。

9.根据权利要求8所述的设备，其中所述电压差是至少部分地基于所述第一电压摆幅。

10.根据权利要求8所述的设备，其中所述开关网络进一步经配置以当所述输入信号处于所述第二状态时耦合所述升压电容器与对应于所述第一电压摆幅的下限的电压源。

11.根据权利要求8所述的设备，其中：

所述升压电容器包括晶体管；且

所述升压电容器的电容包括所述晶体管的栅极电容。

12.根据权利要求1所述的设备，其中：

处于所述第一状态包括具有高于第一阈值电压的电压；且

处于所述第二状态包括具有低于第二阈值电压的电压。

13.根据权利要求12所述的设备，其中：

所述第一阈值电压对应于第一逻辑值；且

所述第二阈值电压对应于第二逻辑值。

14.根据权利要求1所述的设备，其中：

所述第一电压摆幅是从非负电压到正电压；且

所述第三电压摆幅是从负电压到所述正电压。

15.根据权利要求1所述的设备，其中：

所述第一电压摆幅是从非负电压到正电压；且

所述第二电压摆幅是从负电压到所述正电压。

16.一种方法，其包括：

接收具有第一电压摆幅的输入信号；

至少部分地基于所述输入信号生成驱动信号，所述驱动信号具有大于所述第一电压摆幅的第三电压摆幅；及

至少部分地基于将所述驱动信号施加到第一上拉晶体管的栅极且将所述输入信号施加到第二上拉晶体管的栅极，生成具有大于所述第一电压摆幅的第二电压摆幅的输出信号。

17.根据权利要求16所述的方法，其中生成所述驱动信号包括：

当所述输入信号处于第二状态时，经由单上拉晶体管将所述第一上拉晶体管的所述栅极耦合到对应于所述第一电压摆幅的上限的电压源。

18.根据权利要求16所述的方法，其中生成所述驱动信号包括：

当所述输入信号处于第二状态时，跨升压电容器生成电压差；及

当所述输入信号处于第一状态时，耦合所述升压电容器与所述第一上拉晶体管的所述栅极。

19.根据权利要求16所述的方法，其进一步包括：

生成所述输入信号的反相版本；

将所述输入信号的所述反相版本施加到所述第二上拉晶体管的源极，其中生成所述输出信号是至少部分地基于将所述输入信号的所述反相版本施加到所述第二上拉晶体管的所述源极。

20.一种设备，其包括：

电平移位器，其经配置以接收具有第一电压范围的输入信号且生成具有第二电压范围的输出信号，其中所述第一电压范围是从非负下限到正上限且所述第二电压范围是从负下限到所述正上限，所述电平移位器包括：

第一驱动晶体管，其经配置以当所述输入信号处于第一状态时耦合第一上拉晶体管的栅极与升压电容器，所述第一上拉晶体管经配置以当所述输入信号处于所述第一状态时驱动所述输出信号；

第二驱动晶体管，其经配置以当所述输入信号处于第二状态时耦合所述第一上拉晶体管的所述栅极与对应于所述正上限的电压源；及

第二上拉晶体管，其经配置以当所述输入信号处于所述第二状态时驱动所述输出信号，其中所述输入信号驱动所述第二上拉晶体管的栅极且所述输入信号的反相版本驱动所述第二上拉晶体管的源极。