CN101188418A - 内含单一类型晶体管的逻辑电路及相关应用电路 - Google Patents

Abstract

一种内含单一类型晶体管的逻辑电路，其包含一第一逻辑单元、一相同于该第一逻辑单元的第二逻辑单元、一用来改变该第一逻辑单元的输出端上电压的升降压单元、一耦接于该第二逻辑单元的输出端及该升降压单元的输出端的阻抗单元、以及一全振幅缓冲器，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号，该全振幅缓冲器内所包含的晶体管的类型相同于该第一逻辑单元内所包含的晶体管的类型。

Description

内含单一类型晶体管的逻辑电路及相关应用电路

技术领域

本发明相关于一种逻辑电路，尤其指一种内含单一类型晶体管的逻辑电路及相关应用电路。

背景技术

请参阅图1至图2，图1为公知一内含单一类型晶体管的逻辑电路10的电路图，图2为逻辑电路10的等效电路图。逻辑电路10包含一第一P型金属氧化物半导体晶体管12、一串接于第一P型金属氧化物半导体晶体管12的第二P型金属氧化物半导体晶体管14、以及一耦接于第一P型金属氧化物半导体晶体管12及第二P型金属氧化物半导体晶体管14的输出电容16。逻辑电路10为一反相器。

逻辑电路10的工作过程说明如后：请参阅图3，图3为逻辑电路10的波形图。当逻辑电路10的输入端IN上的输入电压Vin为一逻辑低电压(logiclow)LOW时，逻辑电路10的输出端OUT上的输出电压Vout等于VDD*R2/(R1+R2)，其中，R1为第一P型金属氧化物半导体晶体管12的操作阻抗(operation impedance)，而R2为第二P型金属氧化物半导体晶体管14的操作阻抗，等效上，第一P型金属氧化物半导体晶体管12及第二P型金属氧化物半导体晶体管14共同形成一分压电路(voltage divider)；另一方面，当输入电压Vin为一逻辑高电压(logic high)HIGH时，输出电压Vout等于Vth，其中，Vth为第二P型金属氧化物半导体晶体管1 4的阈值电压(thresholdvoltage)。

由于逻辑电路10等效上为一分压电路，所以，为了使输出电压Vout于输入电压Vin为逻辑低电压LOW时，尽可能地达到VDD(一理想高电平)，第一P型金属氧化物半导体晶体管12的操作阻抗R1设计成远小于第二P型金属氧化物半导体晶体管14的操作阻抗R2，也就是说，第一P型金属氧化物半导体晶体管12的宽长比(W/L)₁必需远大于第二P型金属氧化物半导体晶体管14的宽长比(W/L)₂。如此一来，逻辑电路10的尺寸势必相当大。

此外，当输入电压Vin为逻辑高电压HIGH时，逻辑电路10的输出电压Vout等于Vt，其大于零(一理想低电平)，如此的输出电压Vout将不易正确地驱动连接于逻辑电路10后的其他逻辑电路。

最后，当输入电压Vin为逻辑低电压LOW时，逻辑电路10的第一P型金属氧化物半导体晶体管12及第二P型金属氧化物半导体晶体管14间会持续地导通一直流电流，换句话说，逻辑电路10于输入电压Vin为逻辑低电压LOW时，会消耗可观的电能。

请参阅图4至图7，图4为公知另一逻辑电路20的电路图，图5为逻辑电路20的输入端IN上的输入电压Vin为逻辑低电压LOW时，逻辑电路20的等效电路图，图6为逻辑电路20的输入端IN上的输入电压Vin为逻辑高电压HIGH时，逻辑电路20的等效电路图，图7为逻辑电路20的波形图。逻辑电路20亦为一反相器。

为了解决逻辑电路10于输入电压Vin为逻辑高电压HIGH时，无法输出该理想低电平的缺点，逻辑电路20除了包含第一P型金属氧化物半导体晶体管12、第二P型金属氧化物半导体晶体管14、及输出电容16外，另包含一第三P型金属氧化物半导体晶体管22、以及一耦合电容26。

当逻辑电路20的输入电压Vin为逻辑低电压LOW时，同样地，逻辑电路10的输出电压Vout等于VDD*R2/(R1+R2)，如图5所示，此时，耦合电容26的第一端24上的电压亦等于VDD*R2/(R1+R2)，而耦合电容26的第二端28上的电压等于Vth；另一方面，当输入电压Vin由逻辑低电压LOW切换成逻辑高电压HIGH时，第一P型金属氧化物半导体晶体管12是不导通的，此时，由于第二P型金属氧化物半导体晶体管14仍是导通的，所以，耦合电容26的第一端24上的电压会减小为Vth，但因耦合电容26的第一端24及第二端28间的电位差又仍维持在VDD*R2/(R1+R2)-Vth，所以，耦合电容26的第二端28上的电压Vx会突然陷落(trap)至Vth-VDD*R2/(R1+R2)，如图6及图7所示，如此一来，逻辑电路20便可于输入电压Vin为逻辑高电压HIGH时，输出具有该理想低电平的输出电压Vout。

然而，同样地，为了输出具有该理想高电平的输出电压Vout，逻辑电路20的第一P型金属氧化物半导体晶体管12的宽长比(W/L)₁仍必需远大于第二P型金属氧化物半导体晶体管14的宽长比(W/L)₂。此外，逻辑电路20仍存在有逻辑电路20的直流电流问题。

公知内含单一类型晶体管的逻辑电路中，除了反相器(如逻辑电路10、20)外，与非门(NAND)及或非门(NOR)也有上述的问题。

请参阅图8及图9，图8为公知一内含单一类型晶体管的与非门30的电路图，图9为与非门30的波形图。与非门30包含一第四P型金属氧化物半导体晶体管32、一串接于第四P型金属氧化物半导体晶体管32的第五P型金属氧化物半导体晶体管34、一串接于第五P型金属氧化物半导体晶体管34的第六P型金属氧化物半导体晶体管、以及一耦接于第五P型金属氧化物半导体晶体管34及第六P型金属氧化物半导体晶体管36的输出电容38。

同样地，与非门30也有尺寸过大(因为第四P型金属氧化物半导体晶体管32的宽长比(W/L)₄及第五P型金属氧化物半导体晶体管34的宽长比(W/L)₅皆必需远大于第六P型金属氧化物半导体晶体管36的宽长比(W/L)₆)、输出电压Vout于输入电压Vin为逻辑高电压HIGH时大于该理想低电平(如图9所示，当输入电压Vin为逻辑高电压HIGH时，输出电压Vout等于VSS+第五P型金属氧化物半导体晶体管34的阈值电压Vth5)、以及因仍存在该直流电流而会消耗可观电能的缺点。

发明内容

因此本发明的主要目的在于提供一种内含单一类型晶体管的逻辑电路及相关应用电路，以解决先前技术的缺点。

本发明的内含单一类型晶体管的逻辑电路包含一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号、一第二逻辑单元，其电源端用来耦接于该第一电压源，输入端耦接于该第一逻辑单元的输入端、一升降压单元(boost element)，其输入端耦接于该第一逻辑单元的输出端，电源端用来耦接于一第二电压源，用来改变该第一逻辑单元的输出端上的电压、一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二逻辑单元的输出端、以及一全振幅缓冲器(full swing buffer)，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅(full logic swing)信号。

本发明的内含单一类型晶体管的另一逻辑电路包含一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号、一第二逻辑单元，其电源端耦接于该第一逻辑单元的输出端，输入端耦接于该第一逻辑单元的输入端、一升降压单元，其输入端耦接于该第一逻辑单元的输出端，电源端用来耦接于一第二电压源，用来改变该第一逻辑单元的输出端上的电压、一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二逻辑单元的输出端、以及一全振幅缓冲器，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号。

本发明的内含单一类型晶体管的缓冲器包含一第一反相器以及一第二反相器。该第一反相器的输入端用来输入信号，该第二反相器的输入端耦接于该第一反相器的输出端。该第一反相器包含一第一晶体管，其源极用来耦接于一第一电压源，栅极用来输入信号、一第二晶体管，其源极用来耦接于该第一电压源，栅极耦接于该第一晶体管的栅极、一第一升降压单元，其输入端耦接于该第一晶体管的漏极，电源端用来耦接于一第二电压源，用来改变该第一晶体管的漏极上的电压、一第一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二晶体管的漏极、以及一第一全振幅缓冲器，其第一电源端耦接于该第一晶体管的源极，第二电源端用来耦接于该第二电压源，输入端耦接于该第一晶体管的栅极，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号。该第二反相器包含一第三晶体管，其源极用来耦接于该第一电压源，栅极耦接于该第一反相器的第一全振幅缓冲器的输出端，以接收该第一全逻辑振幅信号、一第四晶体管，其源极耦接于该第三晶体管的漏极，栅极耦接于该第三晶体管的栅极、一第二升降压单元，其输入端耦接于该第一晶体管的漏极，电源端用来耦接于一第二电压源，用来改变该第一晶体管的漏极上的电压、一第二阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二晶体管的漏极、以及一第二全振幅缓冲器，其第一电源端耦接于该第一晶体管的源极，第二电源端用来耦接于该第二电压源，输入端耦接于该第一晶体管的栅极，控制端耦接于该阻抗单元的输出端，用来产生一第二全逻辑振幅信号。

附图说明

图1为公知一内含单一类型晶体管的逻辑电路的电路图。

图2为图1所示的逻辑电路的等效电路图。

图3为图1所示的逻辑电路的波形图。

图4为公知另一逻辑电路的电路图。

图5及图6为图4所显示的逻辑电路的等效电路图。

图7为图4所显示的逻辑电路的波形图。

图8为公知一内含单一类型晶体管的与非门的电路图。

图9为图8所显示的与非门的波形图。

图10为本发明的第一实施例中一内含单一类型晶体管的逻辑电路的电路图。

图11为图10所显示的逻辑电路的波形图。

图12为本发明的第二实施例中一内含单一类型晶体管的逻辑电路的电路图。

图13为本发明的第三实施例中一内含单一类型晶体管的逻辑电路的电路图。

图14为图13所显示的逻辑电路的波形图。

图15为本发明的第四实施例中一内含单一类型晶体管的逻辑电路的电路图。

图16为图15所显示的逻辑电路的波形图。

图17为本发明的第五实施例中一内含单一类型晶体管的逻辑电路的电路图。

图18为内含多级图10所显示的逻辑电路的缓冲器的电路图。

图19为内含图10所显示的逻辑电路的缓冲器的电路图。

主要元件符号说明

10、20、50、250、350、550、750逻辑电路

12         第一P型金属氧化物半导体晶体管

14         第二P型金属氧化物半导体晶体管

16         输出电容

22         第三P型金属氧化物半导体晶体管

24         第一端

26         耦合电容

28         第二端

30         与非门

32         第四P型金属氧化物半导体晶体管

34         第五P型金属氧化物半导体晶体管

36         第六P型金属氧化物半导体晶体管

38         输出电容

52、54、154、352、354、454、552、554、654逻辑单元

56、       756    升降压单元

58、       258      阻抗单元

60、360、560全振幅缓冲器

62、84、92、156电源端

64、86、90、118、134、158、218输入端

66、88、94、120、160、220输出端

68          第一P型金属氧化物半导体晶体管

70、78、102、108、124、140、148、370、570源极

72、80、104、110、126、142、150、

372、380、442、572、580、642栅极

74、82、106、112、128、144、152、374、574漏极

76        第二P型金属氧化物半导体晶体管

96        第五P型金属氧化物半导体晶体管

98        第六P型金属氧化物半导体晶体管

100       升降压电容

114、     224    第一端

116、     228    第二端

122       第四P型金属氧化物半导体晶体管

130       第一电源端

132       第二电源端

136       控制端

138       第七P型金属氧化物半导体晶体管

146       第三P型金属氧化物半导体晶体管

222       电阻

368       第十一P型金属氧化物半导体晶体管

376       第十二P型金属氧化物半导体晶体管

438       第十七P型金属氧化物半导体晶体管

568       第十四P型金属氧化物半导体晶体管

576       第十五P型金属氧化物半导体晶体管

638       第十六P型金属氧化物半导体晶体管

850       缓冲器

IN1       第一输入电压   IN2         第二输入电压

V1        第一电压       V2          第二电压

V3        第三电压       OUT         输出电压

VDD       第一电压源     VSS         第二电压源

Vth       阈值电压       Vin         输入电压

Vout      输出电压       HIGH         逻辑高电压

LOW       逻辑低电压     R1、R2      操作阻抗

Vx        电压            IN         输入端

具体实施方式

请参阅图10，图10为本发明的第一实施例中一内含单一类型晶体管的逻辑电路50的电路图。逻辑电路50包含一第一逻辑单元52、一第二逻辑单元54、一升降压单元(boost Element)56、一阻抗单元58、以及一全振幅缓冲器(full swing buffer)60。

第一逻辑单元52的电源端62用来耦接于一第一电压源VDD，输入端64用来输入信号，也就是一第一输入信号IN1，第一逻辑单元52内包含同类型的晶体管，具体地说，在本发明的第一实施例中，第一逻辑单元52内包含一第一P型金属氧化物半导体晶体管68，其源极70用来耦接于第一电压源VDD，栅极72用来输入第一输入信号IN1；第二逻辑单元54相同于第一逻辑单元52，也就是说，第二逻辑单元54亦包含一第二P型金属氧化物半导体晶体管76，第二逻辑单元54的电源端84耦接于第一逻辑单元52的输出端66，也就是第一P型金属氧化物半导体晶体管68的漏极74，输入端86耦接于第一逻辑单元52的输入端64，也就是第一P型金属氧化物半导体晶体管68的栅极72，相似的，第二P型金属氧化物半导体晶体管76的源极78耦接于第一P型金属氧化物半导体晶体管68的漏极74，栅极80耦接于第一P型金属氧化物半导体晶体管68的栅极72；升降压单元56的输入端90耦接于第一逻辑单元52的输出端66，电源端92用来耦接于一第二电压源VSS，升降压单元56用来改变第一逻辑单元52的输出端66上的电压，升降压单元56内所包含的晶体管的类型相同于第一逻辑单元52内所包含的晶体管的类型，具体地说，在本发明的第一实施例中，升降压单元56包含一第五P型金属氧化物半导体晶体管96、一第六P型金属氧化物半导体晶体管98、以及一升降压电容100，第五P型金属氧化物半导体晶体管96的源极102耦接于第一逻辑单元52的输出端66，也就是第一P型金属氧化物半导体晶体管68的漏极74，升降压电容100的第一端114耦接于第五P型金属氧化物半导体晶体管96的源极102，第二端116耦接于第五P型金属氧化物半导体晶体管96的栅极104，第六P型金属氧化物半导体晶体管98的源极108耦接于升降压电容100的第二端116，栅极110用来耦接于第二电压源VSS，漏极112耦接于第六P型金属氧化物半导体晶体管98的栅极110；阻抗单元58的输入端118耦接于升降压单元56的输出端94，输出端120耦接于第二逻辑单元54的输出端88，阻抗单元58内所包含的晶体管的类型相同于第一逻辑单元52内所包含的晶体管的类型，具体地说，在本发明的第一实施例中，阻抗单元58包含一第四P型金属氧化物半导体晶体管122，其源极124耦接于升降压单元56的输出端94，也就是第五P型金属氧化物半导体晶体管96的栅极104，栅极126耦接于第四P型金属氧化物半导体晶体管的源极124，漏极128耦接于第二逻辑单元54的输出端88，也就是第二P型金属氧化物半导体晶体管76的漏极82；全振幅缓冲器60的第一电源端130耦接于第一电压源VDD，等效上，第一电源端130耦接于第一逻辑单元52的电源端62，第二电源端132用来耦接于第二电压源VSS，等效上，第二电源端132耦接于升降压单元56的电源端92，输入端134耦接于第一逻辑单元52的输入端64，控制端136耦接于阻抗单元58的输出端120，全振幅缓冲器60用来产生一全逻辑振幅(fulllogic swing)信号，同样地，全振幅缓冲器60内所包含的晶体管的类型相同于第一逻辑单元52内所包含的晶体管的类型，具体地说，在本发明的第一实施例中，全振幅缓冲器60包含一第七P型金属氧化物半导体晶体管138及一串接于第七P型金属氧化物半导体晶体管138的第三P型金属氧化物半导体晶体管146，第三P型金属氧化物半导体晶体管146的栅极150耦接于阻抗单元58的输出端120，也就是第四P型金属氧化物半导体晶体管122的漏极128，漏极152耦接于第二电压源VSS，等效上，第四P型金属氧化物半导体晶体管146的漏极152耦接于升降压单元56的第六P型金属氧化物半导体晶体管98的漏极112，第七P型金属氧化物半导体晶体管138的源极140用来耦接于第一电压源VDD，等效上，第七P型金属氧化物半导体晶体管138的源极140耦接于第一P型金属氧化物半导体晶体管68的源极70，栅极142耦接于第二逻辑单元54的输入端86，也就是第二P型金属氧化物半导体晶体管76的栅极80，漏极144耦接于第三P型金属氧化物半导体晶体管146的源极148，第七P型金属氧化物半导体晶体管138可视为一相同于第一逻辑单元52(或第二逻辑单元54)的第三逻辑单元154，其电源端156用来耦接于第一电压源VDD，输入端158耦接于第一逻辑单元52的输入端64，用来输入第一输入信号IN1，输出端160耦接于第三P型金属氧化物半导体晶体管146的源极148，全振幅缓冲器60所产生的全逻辑振幅信号输出于输出端160。

逻辑电路50的工作过程说明如后：请参阅图11，图11为逻辑电路50的波形图。当输入于逻辑电路50的输入端64上的第一输入信号IN1为逻辑低电压LOW时，第一、第二、及第七P型金属氧化物半导体晶体管68、76及138皆为导通的，并且由于第六、第五、及第四P型金属氧化物半导体晶体管98、96、及122亦为导通的，所以，第一逻辑单元52的输出端66上、第二逻辑单元54的输出端88上、及升降压电容100的第二端116上的第一电压V1、第二电压V2、及第三电压V3如图11的第一部分1所示，其皆小于VDD，但由于第三P型金属氧化物半导体晶体管146是不导通的，因为第三P型金属氧化物半导体晶体管146的栅极150上的第二电压V2接近逻辑高电压HIGH，所以，逻辑电路50的输出端160上的输出电压OUT等于VDD；另一方面，当第一输入信号IN1由逻辑低电压LOW切换成逻辑高电压HIGH时，第一、第二、及第七P型金属氧化物半导体晶体管68、76及138皆为不导通的，此时，由于第六、第五、及第四P型金属氧化物半导体晶体管98、96、及122仍为导通的，所以，升降低电容100的第二端116上的第三电压V3会突然陷落，如图11的第二部分2所示，如此一来，第三P型金属氧化物半导体晶体管146便可充分地导通，使逻辑电路50的输出端160上得以输出接近该理想低电平的输出电压OUT。

简言的，在逻辑电路50中，若输入于第一逻辑单元52的输入端64的信号的电压等于逻辑高电压HIGH，则输出端160上所输出的全逻辑振幅信号的电压等于逻辑低电压LOW；另一方面，若输入于第一逻辑单元52的输入端64的信号的电压等于逻辑低电压LOWH，则输出端160上所输出的全逻辑振幅信号的电压等于逻辑高电压HIGH。

在本发明的第一实施例中，由于第一逻辑单元52、第二逻辑单元54、升降压单元56、以及阻抗单元58的主要任务提供可确保第三逻辑单元154中的第三P型金属氧化物半导体晶体管146得以充分导通的第三电压V3，如图11的第二部分2所示，而真正用以驱动接续于逻辑电路50后的其他逻辑电路的重任，则落在第三逻辑单元154的身上，所以，第一逻辑单元52、第二逻辑单元54、升降压单元56、及阻抗单元58的尺寸可非常小，如此一来，流经第一逻辑单元52、第二逻辑单元54、升降压单元56、及阻抗单元58间的直流电流，将会因第一逻辑单元52、第二逻辑单元54、升降压单元56、及阻抗单元58皆具有小尺寸及高阻抗，而变得非常小，所以，逻辑电路50仅额外消耗少许的电能。

在本发明的第一实施例中，逻辑电路50所包含的所有晶体管皆为P型金属氧化物半导体晶体管，然而，本发明的内含单一类型晶体管的逻辑电路也可皆包含N型金属氧化物半导体晶体管。

请参阅图12，图12为本发明的第二实施例中一内含单一类型晶体管的逻辑电路250的电路图。逻辑电路250包含第一逻辑单元52、第二逻辑单元54、升降压单元56、一阻抗单元258、以及全振幅缓冲器60。相似地，阻抗单元258的输入端218耦接于升降压单元56的输出端94，输出端220耦接于第二逻辑单元54的输出端88。

不同于逻辑电路50中的第二逻辑单元54，其电源端84耦接于第一逻辑单元52的输出端66，逻辑电路250中的第二逻辑单元54的电源端84用来耦接于第一电压源VDD。由于当第一输入电压IN1为逻辑低电压LOW时，第一逻辑单元52的输出端66上的电压等于VDD，所以，第二逻辑单元54的电源端84也可不耦接于第一逻辑单元52的输出端66，转而直接地耦接于第一电压源VDD。此外，由于逻辑电路50中的阻抗电路58的第四P型金属氧化物半导体晶体管122仅作为一阻抗用，所以，逻辑电路250中的阻抗电路258内并未包含第四P型金属氧化物半导体晶体管58，取而代的的是一电阻222，其第一端224亦耦接于升降压单元56的输出端94，第二端228亦耦接于第二逻辑单元54的输出端88。

图12所显示的逻辑电路250的工作方式相同于图10所显示的逻辑电路50的工作方式，不赘述。需注意的是，为了确保逻辑电路250的直流电流非常小，电阻222的阻抗值必需非常大。

请参阅图13，图13为本发明的第三实施例中一内含单一类型晶体管的逻辑电路350的电路图。逻辑电路350包含一第四逻辑单元352、一第五逻辑单元354、升降压单元56、阻抗单元258、以及一全振幅缓冲器360。在逻辑电路350中，第四逻辑单元352、第五逻辑单元354、升降压单元56、阻抗单元258、以及全振幅缓冲器360间的连接方式，相似于逻辑电路50中的第一逻辑单元52、第二逻辑单元54、升降压单元56、阻抗单元58、以及全振幅缓冲器60间的连接方式，不赘述。

不同于逻辑电路50的第一逻辑单元52仅包含第一P型金属氧化物半导体晶体管68，逻辑电路350的第四逻辑单元352除了包含第一P型金属氧化物半导体晶体管68外，另包含一串接于第一P型金属氧化物半导体晶体管68的第十一P型金属氧化物半导体晶体管368，其源极370耦接于第一P型金属氧化物半导体晶体管68的漏极74，栅极372用来输入一第二输入信号IN2，漏极374耦接于升降压单元56的输入端90。等效上，第四逻辑单元352为一与非门(NAND)。

在逻辑电路350中，由于第五逻辑单元354及全振幅缓冲器360中的第六逻辑单元454必需相同于第四逻辑单元352，所以，第五逻辑单元354除了第二P型金属氧化物半导体晶体管76外，另包含一串接于第二P型金属氧化物半导体晶体管76的第十二P型金属氧化物半导体晶体管376，而第六逻辑单元454除了第七P型金属氧化物半导体晶体管138外，另包含一串接于第七P型金属氧化物半导体晶体管138的第十七P型金属氧化物半导体晶体管438，其中，第十二P型金属氧化物半导体晶体管376及第十七P型金属氧化物半导体晶体管438的栅极380及442皆耦接于第十一P型金属氧化物半导体晶体管368的栅极372，亦用来接收第二输入信号IN2。

请参阅图14，图14为逻辑电路350的波形图。由于第四逻辑单元352、第五逻辑单元354、及全振幅缓冲器360中的第六逻辑单元454等效上为一与非门，所以，逻辑电路350的输出端160仅于第一输入信号IN1及第二输入信号IN2皆为低逻辑电压LOW时，输出高逻辑电压HIGH。

请参阅图15，图15为本发明的第四实施例中一内含单一类型晶体管的逻辑电路550的电路图。逻辑电路550包含一第七逻辑单元552、一第八逻辑单元554、升降压单元56、阻抗单元258、以及一全振幅缓冲器560。在逻辑电路550中，第七逻辑单元552、第八逻辑单元554、升降压单元56、阻抗单元258、以及全振幅缓冲器560间的连接方式，相似于逻辑电路50中的第一逻辑单元52、第二逻辑单元54、升降压单元56、阻抗单元58、以及全振幅缓冲器60间的连接方式，不赘述。

不同于逻辑电路50的第一逻辑单元52仅包含第一P型金属氧化物半导体晶体管68，逻辑电路550的第七逻辑单元552除了包含第一P型金属氧化物半导体晶体管68外，另包含一并联于第一P型金属氧化物半导体晶体管68的第十四P型金属氧化物半导体晶体管568，其源极570耦接于第一P型金属氧化物半导体晶体管68的源极70，栅极572用来输入第二输入信号IN2，漏极574耦接于升降压单元56的输入端90。等效上，第七逻辑单元552为一或非门(NOR)。

在逻辑电路550中，由于第八逻辑单元554及全振幅缓冲器560中的第九逻辑单元654必需相同于第七逻辑单元552，所以，第八逻辑单元554除了第二P型金属氧化物半导体晶体管76外，另包含一并联于第二P型金属氧化物半导体晶体管76的第十五P型金属氧化物半导体晶体管576，而第六逻辑单元654除了第七P型金属氧化物半导体晶体管138外，另包含一并联于第七P型金属氧化物半导体晶体管138的第十六P型金属氧化物半导体晶体管638，其中，第十五P型金属氧化物半导体晶体管576及第十六P型金属氧化物半导体晶体管638的栅极580及642皆耦接于第十四P型金属氧化物半导体晶体管568的栅极572，亦用来接收第二输入信号IN2。

请参阅图16，图16为逻辑电路550的波形图。由于第七逻辑单元552、第八逻辑单元554、及全振幅缓冲器560中的第九逻辑单元654等效上为一或非门，所以，逻辑电路550的输出端160于第一输入信号IN1或第二输入信号IN2为低逻辑电压LOW时，皆可输出高逻辑电压HIGH。

在本发明的第一实施例至第四实施例中，阻抗单元58(阻抗单元258亦同)皆设置于升降压单元56之外，然而，本发明的逻辑电路中的阻抗单元58也可设置于升降压单元56内。请参阅图17，图17为本发明的第五实施例中一逻辑电路750的电路图。逻辑电路750除了第一逻辑单元52、第二逻辑单元54、全振幅缓冲器60外，另包含一升降压单元756。

在本发明的第五实施例中，升降压单元756除了第五P型金属氧化物半导体晶体管96、第六P型金属氧化物半导体晶体管98、升降压电容100外，另包含阻抗单元58(或阻抗单元258)。阻抗单元58的输入端118仍耦接于第六P型金属氧化物半导体晶体管98的源极108，但第五P型金属氧化物半导体晶体管95的栅极104由原本耦接于第六P型金属氧化物半导体晶体管98的源极108(如图10所示)，改为耦接于阻抗单元58的输出端120，至于升降压单元56的输出端94由原本耦接于阻抗单元58的输入端118(如图10所示)，改为直接耦接于全振幅缓冲器60的控制端136。本发明的第五实施例中的逻辑电路750的工作过程相似于第一实施例中逻辑电路50的工作过程，不赘述。

本发明的逻辑电路可应用于各种不同的实际电路中。请参阅图18，图18为内含N级串接的逻辑电路50的缓冲器850的电路图。缓冲器850可通过改变N、及调整逻辑电路50中的全振幅缓冲器60的尺寸的方式，提供适当的相位及驱动能力。当然，本发明的逻辑电路也可应用于闩锁电路及移位寄存器。

在上述的实施例中，逻辑电路50(250、350、550、750)皆包含全振幅缓冲器60(360、560)，然而，全振幅缓冲器60也可替换成任何缓冲器，例如像是缓冲器850，如图19所示。

相较于先前技术，本发明的内含单一类型晶体管的逻辑电路包含一第一逻辑单元、一第二逻辑单元、一升降压单元、一阻抗单元、以及一全振幅缓冲器。在本发明的逻辑电路中，由于该第一逻辑单元、该第二逻辑单元、该升降压单元、以及该阻抗单元的主要任务提供可确保该全振幅缓冲器中一第三逻辑单元中的晶体管得以充分导通的电压，而真正用以驱动接续于该逻辑电路后的其他逻辑电路的重任，则落在该第三逻辑单元的身上，所以，该第一逻辑单元、该第二逻辑单元、该升降压单元、以及该阻抗单元的尺寸可非常小，如此一来，流经该第一逻辑单元、该第二逻辑单元、该升降压单元、以及该阻抗单元间的直流电流，将会因该第一逻辑单元、该第二逻辑单元、该升降压单元、以及该阻抗单元皆具有小尺寸及高阻抗，而变得非常小，所以，该逻辑电路仅额外消耗少许的电能。此外，该全振幅缓冲器的设置，可使该逻辑电路得以输出一全振幅逻辑信号。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (27)

1.一种内含单一类型晶体管的逻辑电路，其包含：

一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号；

一第二逻辑单元，其电源端用来耦接于该第一电压源，输入端耦接于该第一逻辑单元的输入端；

一升降压单元，其输入端耦接于该第一逻辑单元的输出端，电源端用来耦接于一第二电压源，用来改变该第一逻辑单元的输出端上的电压；

一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二逻辑单元的输出端；以及

一全振幅缓冲器，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号。

2.如权利要求1所述的逻辑电路，其中该第一逻辑单元、该第二逻辑单元、该升降压单元、该阻抗单元与该全振幅缓冲器由一单一类型晶体管所构成。

3.如权利要求1所述的逻辑电路，其中该全振幅缓冲器包含：

一第三逻辑单元，其电源端耦接于该第一逻辑单元的电源端，输入端耦接于该第一逻辑单元的输入端，输出端用来输出该全逻辑振幅信号；以及

一第三晶体管，其栅极耦接于该阻抗单元的输出端，源极耦接于该第三逻辑单元的输出端，漏极耦接于该第二电压源。

4.如权利要求1所述的逻辑电路，其中若输入于该第一逻辑单元的输入端的信号的电压等于该第一电压源的电压，则该全逻辑振幅信号的电压等于该第二电压源的电压。

5.如权利要求1所述的逻辑电路，其中若输入于该第一逻辑单元的输入端的信号的电压等于该第二电压源的电压，则该全逻辑振幅信号的电压等于该第一电压源的电压。

6.如权利要求1所述的逻辑电路，其中该第一逻辑单元包含一第一金属氧化物半导体(MOS)晶体管，其源极用来耦接于该第一电压源，栅极用来输入信号，漏极耦接于该升降压单元的输入端。

7.如权利要求6所述的逻辑电路，其中该第一逻辑单元另包含一第二金属氧化物半导体晶体管，其源极用来耦接于该第一电压源，栅极用来输入信号，漏极耦接于该升降压单元的输入端。

8.如权利要求1所述的逻辑电路，其中该第一逻辑单元包含：

一第一金属氧化物半导体晶体管，其源极用来耦接于该第一电压源，栅极用来输入信号；以及

一第二金属氧化物半导体晶体管，其源极耦接于该第一金属氧化物半导体晶体管的漏极，栅极用来输入信号，漏极耦接于该升降压单元的输入端。

9.如权利要求1所述的逻辑电路，其中该阻抗单元包含一电阻，其第一端耦接于该升降压单元的输出端，第二端耦接于该第二逻辑单元的输出端。

10.如权利要求1所述的逻辑电路，其中该阻抗单元包含一第四晶体管，其源极耦接于该升降压单元的输出端，栅极耦接于该第四晶体管的源极，漏极耦接于该第二逻辑单元的输出端。

11.一种内含单一类型晶体管的逻辑电路，其包含：

一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号；

一第二逻辑单元，其电源端耦接于该第一逻辑单元的输出端，输入端耦接于该第一逻辑单元的输入端；

一升降压单元，其输入端耦接于该第一逻辑单元的输出端，电源端用来耦接于一第二电压源，用来改变该第一逻辑单元的输出端上的电压；

一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二逻辑单元的输出端；以及

一全振幅缓冲器，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号。

12.如权利要求11所述的逻辑电路，其中该第一逻辑单元、该第二逻辑单元、该升降压单元、该阻抗单元与该全振幅缓冲器由一单一类型晶体管所构成。

13.如权利要求11所述的逻辑电路，其中该全振幅缓冲器包含：

一第三逻辑单元，其电源端耦接于该第一逻辑单元的电源端，输入端耦接于该第一逻辑单元的输入端，输出端用来输出该全逻辑振幅信号；以及

一第三晶体管，其栅极耦接于该阻抗单元的输出端，源极耦接于该第三逻辑单元的输出端，漏极耦接于该第二电压源。

14.如权利要求11所述的逻辑电路，其中若输入于该第一逻辑单元的输入端的信号的电压等于该第一电压源的电压，则该全逻辑振幅信号的电压等于该第二电压源的电压。

15.如权利要求11所述的逻辑电路，其中若输入于该第一逻辑单元的输入端的信号的电压等于该第二电压源的电压，则该全逻辑振幅信号的电压等于该第一电压源的电压。

16.如权利要求11所述的逻辑电路，其中该第一逻辑单元包含一第一金属氧化物半导体晶体管，其源极用来耦接于该第一电压源，栅极用来输入信号，漏极耦接于该升降压单元的输入端。

17.如权利要求16所述的逻辑电路，其中该第一逻辑单元另包含一第二金属氧化物半导体晶体管，其源极用来耦接于该第一电压源，栅极用来输入信号，漏极耦接于该升降压单元的输入端。

18.如权利要求11所述的逻辑电路，其中该第一逻辑单元包含：

一第一金属氧化物半导体晶体管，其源极用来耦接于该第一电压源，栅极用来输入信号；以及

一第二金属氧化物半导体晶体管，其源极耦接于该第一金属氧化物半导体晶体管的漏极，栅极用来输入信号，漏极耦接于该升降压单元的输入端。

19.如权利要求11所述的逻辑电路，其中该阻抗单元包含一电阻，其第一端耦接于该升降压单元的输出端，第二端耦接于该第二逻辑单元的输出端。

20.如权利要求11所述的逻辑电路，其中该阻抗单元包含一第四晶体管，其源极耦接于该升降压单元的输出端，栅极耦接于该第四晶体管的源极，漏极耦接于该第二逻辑单元的输出端。

21.一种内含单一类型晶体管的逻辑电路，其包含：

一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号；

一第二逻辑单元，该第二逻辑单元的电源端用来耦接于该第一电压源，输入端耦接于该第一逻辑单元的输入端；

一第五晶体管，该第五晶体管的源极耦接于该第一逻辑单元的输出端；

一升降压电容，其第一端耦接于该第五晶体管的源极，第二端耦接于该第五晶体管的栅极；

一第六晶体管，该第六晶体管的源极耦接于该升降压电容的第二端，栅极用来耦接于一第二电压源，漏极耦接于该第六晶体管的栅极；

一第四晶体管，该第四晶体管的源极耦接于该升降压电容的第二端，栅极耦接于该第四晶体管的源极，漏极耦接于该第二逻辑单元的输出端；

一第三逻辑单元，该第三逻辑单元的电源端耦接于该第一逻辑单元的电源端，输入端耦接于该第一逻辑单元的输入端；以及

一第三晶体管，该第三晶体管的源极耦接于该第三逻辑单元的输出端，栅极耦接于该第四晶体管的漏极，漏极耦接于该第五晶体管的漏极。

22.如权利要求21所述的逻辑电路，其中该第一逻辑单元、该第二逻辑单元、该第五晶体管、该第六晶体管、该第四晶体管、该第三单元与该第三晶体管由一单一类型晶体管所构成。

23.一种内含单一类型晶体管的逻辑电路，其包含：

一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号；

一第二逻辑单元，该第二逻辑单元的电源端耦接于该第一逻辑单元的输出源，输入端耦接于该第一逻辑单元的输入端；

一第五晶体管，该第五晶体管的源极耦接于该第一逻辑单元的输出端；

一升降压电容，其第一端耦接于该第五晶体管的源极，第二端耦接于该第五晶体管的栅极；

一第六晶体管，该第六晶体管的源极耦接于该升降压电容的第二端，栅极用来耦接于一第二电压源，漏极耦接于该第六晶体管的栅极；

一第四晶体管，该第四晶体管的源极耦接于该升降压电容的第二端，栅极耦接于该第四晶体管的源极，漏极耦接于该第二逻辑单元的输出端；

一第三逻辑单元，该第三逻辑单元的电源端耦接于该第一逻辑单元的电源端，输入端耦接于该第一逻辑单元的输入端；以及

一第三晶体管，该第三晶体管的源极耦接于该第三逻辑单元的输出端，栅极耦接于该第四晶体管的漏极，漏极耦接于该第五晶体管的漏极。

24.如权利要求23所述的逻辑电路，其中该第一逻辑单元、该第二逻辑单元、该第五晶体管、该第六晶体管、该第四晶体管、该第三单元与该第三晶体管由一单一类型晶体管所构成。

25.一种缓冲器，其包含：

一第一反相器，其输入端用来输入信号，该第一反相器包含：

一第一晶体管，其源极用来耦接于一第一电压源，栅极用来输入信号；

一第二晶体管，该第二晶体管的源极用来耦接于该第一电压源，栅极耦接于该第一晶体管的栅极；

一第一升降压单元，其输入端耦接于该第一晶体管的漏极，电源端用来耦接于一第二电压源，用来改变该第一晶体管的漏极上的电压；

一第一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二晶体管的漏极；以及

一第一全振幅缓冲器，其第一电源端耦接于该第一晶体管的源极，第二电源端用来耦接于该第二电压源，输入端耦接于该第一晶体管的栅极，控制端耦接于该阻抗单元的输出端，用来产生一全逻辑振幅信号；以及

一第二反相器，其输入端耦接于该第一反相器的输出端，该第二反相器包含：

一第三晶体管，该第三晶体管的源极用来耦接于该第一电压源，栅极耦接于该第一反相器的第一全振幅缓冲器的输出端，以接收该第一全逻辑振幅信号；

一第四晶体管，该第四晶体管的源极耦接于该第三晶体管的漏极，栅极耦接于该第三晶体管的栅极；

一第二升降压单元，其输入端耦接于该第一晶体管的漏极，电源端用来耦接于一第二电压源，用来改变该第一晶体管的漏极上的电压；

一第二阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二晶体管的漏极；以及

一第二全振幅缓冲器，其第一电源端耦接于该第一晶体管的源极，第二电源端用来耦接于该第二电压源，输入端耦接于该第一晶体管的栅极，控制端耦接于该阻抗单元的输出端，用来产生一第二全逻辑振幅信号。

26.如权利要求25所述的缓冲器，其中该第二晶体管、该第一升降压单元、该第一阻抗单元、该第一全振幅缓冲器、该第三晶体管、该第四晶体管、该第二升降压单元、该第二阻抗单元以及该第二全振幅缓冲器内所包含的晶体管类型相同于该第一晶体管类型。

27.一种逻辑电路，其包含：

一第一逻辑单元，其电源端用来耦接于一第一电压源，输入端用来输入信号；

一第二逻辑单元，该第二逻辑单元的电源端用来耦接于该第一电压源，输入端耦接于该第一逻辑单元的输入端；

一升降压单元，其输入端耦接于该第一逻辑单元的输出端，电源端用来耦接于一第二电压源，用来改变该第一逻辑单元的输出端上的电压；

一阻抗单元，其输入端耦接于该升降压单元的输出端，输出端耦接于该第二逻辑单元的输出端；以及

一全振幅缓冲器，其第一电源端耦接于该第一逻辑单元的电源端，第二电源端用来耦接于该第二电压源，输入端耦接于该第一逻辑单元的输入端，控制端耦接于该阻抗单元的输出端，该全振幅缓冲器用来产生一全逻辑振幅信号。

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