JPH07106579A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07106579A JPH07106579A JP25281993A JP25281993A JPH07106579A JP H07106579 A JPH07106579 A JP H07106579A JP 25281993 A JP25281993 A JP 25281993A JP 25281993 A JP25281993 A JP 25281993A JP H07106579 A JPH07106579 A JP H07106579A
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- semiconductor
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Abstract
(57)【要約】
【目的】 薄膜ＳＯＩ ＭＯＳＦＥＴのしきい電圧を変
えるための素子構造、並びに動作時のしきい電圧制御方
法を提供し、回路動作に最適なしきい電圧をもつ薄膜Ｓ
ＯＩ ＭＯＳＦＥＴを用いて低電力かつ高速の集積回路
を作る。 【構成】 ＳＯＩ厚さあるいはゲート酸化膜厚さの異な
る薄膜ＳＯＩ ＭＯＳＦＥＴを有する。特定のＳＯＩ
ＭＯＳＦＥＴ下のシリコン基体上にはシリコン基体から
電気的に絶縁された電極を有する。 【効果】 薄膜ＳＯＩ厚さ、またはゲート絶縁膜厚さを
変えることにより、ＭＯＳＦＥＴのしきい電圧を制御で
きる。また、シリコン基体上の絶縁電極に電圧を印加す
ることにより、ＳＯＩ ＭＯＳＦＥＴのしきい電圧を変
化させ、集積回路の低電力動作時には低リーク電流化、
集積回路の高速動作時には大ドレイン電流化を実現でき
る。
えるための素子構造、並びに動作時のしきい電圧制御方
法を提供し、回路動作に最適なしきい電圧をもつ薄膜Ｓ
ＯＩ ＭＯＳＦＥＴを用いて低電力かつ高速の集積回路
を作る。 【構成】 ＳＯＩ厚さあるいはゲート酸化膜厚さの異な
る薄膜ＳＯＩ ＭＯＳＦＥＴを有する。特定のＳＯＩ
ＭＯＳＦＥＴ下のシリコン基体上にはシリコン基体から
電気的に絶縁された電極を有する。 【効果】 薄膜ＳＯＩ厚さ、またはゲート絶縁膜厚さを
変えることにより、ＭＯＳＦＥＴのしきい電圧を制御で
きる。また、シリコン基体上の絶縁電極に電圧を印加す
ることにより、ＳＯＩ ＭＯＳＦＥＴのしきい電圧を変
化させ、集積回路の低電力動作時には低リーク電流化、
集積回路の高速動作時には大ドレイン電流化を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は高速低消費電力を特徴と
する薄膜ＳＯＩ基板を利用したＭＯＳ（Metal Oxide Se
miconductor）型ＵＬＳＩ（Ultra Large Scale Integra
tion）とその製造方法に関する。
する薄膜ＳＯＩ基板を利用したＭＯＳ（Metal Oxide Se
miconductor）型ＵＬＳＩ（Ultra Large Scale Integra
tion）とその製造方法に関する。
【０００２】薄膜ＳＯＩ（Silicon On Insulator）基板
を用いたＭＯＳ型ＵＬＳＩ。ＤＲＡＭ（Dynamic Random
Access Memory）、ＳＲＡＭ（Static Random Access M
emory）などのメモリＬＳＩ、ロジックＬＳＩなどに利
用できる。
を用いたＭＯＳ型ＵＬＳＩ。ＤＲＡＭ（Dynamic Random
Access Memory）、ＳＲＡＭ（Static Random Access M
emory）などのメモリＬＳＩ、ロジックＬＳＩなどに利
用できる。
【０００３】
【従来の技術】発明に最も近い公知例には、例えばジャ
ン チェン等によるアイ・イー・ディ・エム’９２、３
５ページ、”ア ハイ スピ−ド エス・オー・アイ
テクノロジ ウイズ １２ピコセコンド／１８ピコセコ
ンド ゲート ディレイ オペレーティング アット
５ボルト／１．５ボルト”（Jian Chen et al. "A HIGH
SPEED SOI TECHNOLOGY WITH 12ps/18ps GATE DELAY OPE
RATING AT 5V/1.5V," IEDM'92, p.35）がある。ここで
は、均一な膜厚の薄膜ＳＯＩ層を持つＳＯＩ基板の表面
に、ＣＭＯＳ（Complementaly MOS）ＦＥＴ（Field Eff
ect Transistor）を形成している。形成したＭＯＳＦＥ
Ｔの種類は３種類で、しきい電圧が約０Ｖのｎチャネル
（n-ch）ＭＯＳＦＥＴとしきい電圧が−１Ｖ程度のデプ
リーション型ＭＯＳＦＥＴ、およびしきい電圧が約−１
Ｖのｐチャネル（p-ch）ＭＯＳＦＥＴである。
ン チェン等によるアイ・イー・ディ・エム’９２、３
５ページ、”ア ハイ スピ−ド エス・オー・アイ
テクノロジ ウイズ １２ピコセコンド／１８ピコセコ
ンド ゲート ディレイ オペレーティング アット
５ボルト／１．５ボルト”（Jian Chen et al. "A HIGH
SPEED SOI TECHNOLOGY WITH 12ps/18ps GATE DELAY OPE
RATING AT 5V/1.5V," IEDM'92, p.35）がある。ここで
は、均一な膜厚の薄膜ＳＯＩ層を持つＳＯＩ基板の表面
に、ＣＭＯＳ（Complementaly MOS）ＦＥＴ（Field Eff
ect Transistor）を形成している。形成したＭＯＳＦＥ
Ｔの種類は３種類で、しきい電圧が約０Ｖのｎチャネル
（n-ch）ＭＯＳＦＥＴとしきい電圧が−１Ｖ程度のデプ
リーション型ＭＯＳＦＥＴ、およびしきい電圧が約−１
Ｖのｐチャネル（p-ch）ＭＯＳＦＥＴである。
【０００４】
【発明が解決しようとする課題】上記従来例では、各Ｍ
ＯＳＦＥＴのしきい電圧がほぼ−１Ｖ、０Ｖ、１Ｖの３
種類のいずれかに固定されている。
ＯＳＦＥＴのしきい電圧がほぼ−１Ｖ、０Ｖ、１Ｖの３
種類のいずれかに固定されている。
【０００５】エンハンスメント型ＭＯＳＦＥＴでは、し
きい電圧が−１Ｖ（p-ch ＭＯＳＦＥＴ）または１Ｖ
（n-ch ＭＯＳＦＥＴ）であり、通常シリコンウエハ上
のＭＯＳＦＥＴに比べ（p-ch ＭＯＳＦＥＴで約−０．
５Ｖ、n-ch ＭＯＳＦＥＴで約０．５Ｖ）に比べて絶対
値が大きい。このためＳＯＩ ＭＯＳＦＥＴでは、実効
的なゲート電圧Ｖｇeff（印加したゲート電圧Ｖｇ −
しきい電圧Ｖｔｈ）が小さくなる。従って、次式で表
わされるドレイン電流Ｉｄ、 Ｉｄ ∝ Ｖｇeff2 ＝ （Ｖｇ − Ｖｔｈ）2 （１） も小さくなる。この効果は将来の低電圧電源ＬＳＩでは
大きな問題となる。例えば、電源電圧、すなわちゲート
に印加される電圧Ｖｇが１．５Ｖの場合、このＳＯＩ
ＭＯＳＦＥＴのドレイン電流Ｉｄは従来ＭＯＳＦＥＴに
比較し１／４の電流しか流れない。
きい電圧が−１Ｖ（p-ch ＭＯＳＦＥＴ）または１Ｖ
（n-ch ＭＯＳＦＥＴ）であり、通常シリコンウエハ上
のＭＯＳＦＥＴに比べ（p-ch ＭＯＳＦＥＴで約−０．
５Ｖ、n-ch ＭＯＳＦＥＴで約０．５Ｖ）に比べて絶対
値が大きい。このためＳＯＩ ＭＯＳＦＥＴでは、実効
的なゲート電圧Ｖｇeff（印加したゲート電圧Ｖｇ −
しきい電圧Ｖｔｈ）が小さくなる。従って、次式で表
わされるドレイン電流Ｉｄ、 Ｉｄ ∝ Ｖｇeff2 ＝ （Ｖｇ − Ｖｔｈ）2 （１） も小さくなる。この効果は将来の低電圧電源ＬＳＩでは
大きな問題となる。例えば、電源電圧、すなわちゲート
に印加される電圧Ｖｇが１．５Ｖの場合、このＳＯＩ
ＭＯＳＦＥＴのドレイン電流Ｉｄは従来ＭＯＳＦＥＴに
比較し１／４の電流しか流れない。
【０００６】一方、エンハンスメント型ＭＯＳＦＥＴ
で、しきい電圧が０Ｖ（p-ch ＭＯＳＦＥＴ、n-ch Ｍ
ＯＳＦＥＴとも）の場合は、ドレイン電流は大きくなる
が、オフ状態（ＭＯＳＦＥＴのゲートに０Ｖを印加した
状態）でも１ｎＡ〜１μＡ程度の電流が流れる問題があ
る。電池駆動機器などで必要とされる低消費電力型ＬＳ
Ｉでは大きな問題である。
で、しきい電圧が０Ｖ（p-ch ＭＯＳＦＥＴ、n-ch Ｍ
ＯＳＦＥＴとも）の場合は、ドレイン電流は大きくなる
が、オフ状態（ＭＯＳＦＥＴのゲートに０Ｖを印加した
状態）でも１ｎＡ〜１μＡ程度の電流が流れる問題があ
る。電池駆動機器などで必要とされる低消費電力型ＬＳ
Ｉでは大きな問題である。
【０００７】この様に、従来のＳＯＩ ＣＭＯＳＦＥＴ
ではしきい電圧がほぼ−１Ｖ、０Ｖ、１Ｖの３種類に固
定されてしまう問題があり、これによりＳＯＩ ＣＭＯ
ＳＦＥＴを使う場合、ＬＳＩの低消費電力化と高速動作
を両立させることが難しかった。
ではしきい電圧がほぼ−１Ｖ、０Ｖ、１Ｖの３種類に固
定されてしまう問題があり、これによりＳＯＩ ＣＭＯ
ＳＦＥＴを使う場合、ＬＳＩの低消費電力化と高速動作
を両立させることが難しかった。
【０００８】
【課題を解決するための手段】ＳＯＩ基板上の ＣＭＯ
ＳＦＥＴのしきい電圧を変えるため、以下の手段を発明
した。
ＳＦＥＴのしきい電圧を変えるため、以下の手段を発明
した。
【０００９】（１）異なるしきい電圧を持つＭＯＳＦＥ
ＴのＳＯＩ膜厚を変えること。ＳＯＩ ＭＯＳＦＥＴを
完全空乏化動作させながら、そのしきい電圧を０．１Ｖ
程度以上変えるために、ＳＯＩ膜厚は約０．１５μｍを
最大とし、かつ、約１０ｎｍ以上の膜厚差をつける。
ＴのＳＯＩ膜厚を変えること。ＳＯＩ ＭＯＳＦＥＴを
完全空乏化動作させながら、そのしきい電圧を０．１Ｖ
程度以上変えるために、ＳＯＩ膜厚は約０．１５μｍを
最大とし、かつ、約１０ｎｍ以上の膜厚差をつける。
【００１０】（２）異なるしきい電圧を持つＭＯＳＦＥ
Ｔのゲート酸化膜厚を変えること。しきい電圧を０．１
Ｖ程度以上変えるために、ゲート酸化膜厚は約１５ｎｍ
を最大とし、かつ、約１ｎｍ以上の膜厚差をつける。
Ｔのゲート酸化膜厚を変えること。しきい電圧を０．１
Ｖ程度以上変えるために、ゲート酸化膜厚は約１５ｎｍ
を最大とし、かつ、約１ｎｍ以上の膜厚差をつける。
【００１１】（３）ＳＯＩ ＭＯＳＦＥＴの下、支持用
Ｓｉ基体表面に支持用Ｓｉ基体の不純物層とは反対導電
型の不純物層を設け、その電位を変えることによってＳ
ＯＩＭＯＳＦＥＴのしきい電圧を制御する。この不純物
層は、絶縁膜に被われた導電層でもよく、また、支持用
Ｓｉ基体表面ではなく、ＳＯＩ領域下の厚い絶縁膜中に
設けた導電層であっても良い。
Ｓｉ基体表面に支持用Ｓｉ基体の不純物層とは反対導電
型の不純物層を設け、その電位を変えることによってＳ
ＯＩＭＯＳＦＥＴのしきい電圧を制御する。この不純物
層は、絶縁膜に被われた導電層でもよく、また、支持用
Ｓｉ基体表面ではなく、ＳＯＩ領域下の厚い絶縁膜中に
設けた導電層であっても良い。
【００１２】
【作用】上記（１）を用いるとＳＯＩ中の不純物濃度が
２ｘ１０17／ｃｍ3、ゲート酸化膜厚１０ｎｍの場合、
ＳＯＩ厚さを１０ｎｍ変えることによってしきい電圧を
約０．１Ｖ変えることができる。
２ｘ１０17／ｃｍ3、ゲート酸化膜厚１０ｎｍの場合、
ＳＯＩ厚さを１０ｎｍ変えることによってしきい電圧を
約０．１Ｖ変えることができる。
【００１３】上記（２）を用いると、ＳＯＩ中の不純物
濃度が２ｘ１０17／ｃｍ3、ＳＯＩ厚さが５０ｎｍの場
合、ゲート酸化膜厚さを１ｎｍ変えることによってしき
い電圧を約０．０５Ｖ変えることができる。
濃度が２ｘ１０17／ｃｍ3、ＳＯＩ厚さが５０ｎｍの場
合、ゲート酸化膜厚さを１ｎｍ変えることによってしき
い電圧を約０．０５Ｖ変えることができる。
【００１４】上記（３）を用いると、ゲート酸化膜厚７
ｎｍの場合、バックゲートに＋３Ｖまたは−３Ｖを印加
することによってしきい電圧を約０．２Ｖ変えることが
できる。
ｎｍの場合、バックゲートに＋３Ｖまたは−３Ｖを印加
することによってしきい電圧を約０．２Ｖ変えることが
できる。
【００１５】また、上記（１）（２）（３）を組み合わ
せて用いることによって、しきい電圧を約０．５Ｖの範
囲で自由に変化させることができる。さらに、バックゲ
ート電圧をＬＳＩの動作状態に応じて変えることによ
り、しきい電圧を±０．２Ｖ以上の幅で変えることがで
きるので、低消費電力動作、あるいは高速動作など、Ｌ
ＳＩの動作モードに合わせてＭＯＳＦＥＴの電流電圧特
性を変えることができる。
せて用いることによって、しきい電圧を約０．５Ｖの範
囲で自由に変化させることができる。さらに、バックゲ
ート電圧をＬＳＩの動作状態に応じて変えることによ
り、しきい電圧を±０．２Ｖ以上の幅で変えることがで
きるので、低消費電力動作、あるいは高速動作など、Ｌ
ＳＩの動作モードに合わせてＭＯＳＦＥＴの電流電圧特
性を変えることができる。
【００１６】
【実施例】以下、本発明の実施例を図を用いて説明す
る。
る。
【００１７】実施例１。
【００１８】図１は本発明第１の実施例である。ｐ型シ
リコン半導体基体１およびＳｉＯ2２上の薄膜シリコン
層に、素子間分離用ＳｉＯ2３で分離された４種類のＭ
ＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor）が形成されている。相対的に厚い薄膜シ
リコン、ＳＯＩ（Silicon On Insulator）上には相対的
に厚いゲートＳｉＯ2８が形成されており、ｐ型多結晶
シリコン１１をゲート電極に持つ高Ｖｔｈ ｎチャネル
型ＭＯＳＦＥＴとｎ型多結晶シリコン１０をゲート電極
に持つ低Ｖｔｈ ｐチャネル型ＭＯＳＦＥＴが形成され
ている。相対的に薄い薄膜シリコン、ＳＯＩ上には相対
的に薄いゲートＳｉＯ2９が形成されており、ｎ型多結
晶シリコン１０をゲート電極に持つ低Ｖｔｈ ｎチャネ
ル型ＭＯＳＦＥＴとｐ型多結晶シリコン１１をゲート電
極に持つ高Ｖｔｈ ｐチャネル型ＭＯＳＦＥＴが形成さ
れている。
リコン半導体基体１およびＳｉＯ2２上の薄膜シリコン
層に、素子間分離用ＳｉＯ2３で分離された４種類のＭ
ＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor）が形成されている。相対的に厚い薄膜シ
リコン、ＳＯＩ（Silicon On Insulator）上には相対的
に厚いゲートＳｉＯ2８が形成されており、ｐ型多結晶
シリコン１１をゲート電極に持つ高Ｖｔｈ ｎチャネル
型ＭＯＳＦＥＴとｎ型多結晶シリコン１０をゲート電極
に持つ低Ｖｔｈ ｐチャネル型ＭＯＳＦＥＴが形成され
ている。相対的に薄い薄膜シリコン、ＳＯＩ上には相対
的に薄いゲートＳｉＯ2９が形成されており、ｎ型多結
晶シリコン１０をゲート電極に持つ低Ｖｔｈ ｎチャネ
ル型ＭＯＳＦＥＴとｐ型多結晶シリコン１１をゲート電
極に持つ高Ｖｔｈ ｐチャネル型ＭＯＳＦＥＴが形成さ
れている。
【００１９】ｐ型シリコン半導体基体表面の一部にはｎ
型不純物領域２２が形成されている。このｎ型不純物領
域２２は、４種類のＭＯＳＦＥＴの内、高Ｖｔｈ ｎチ
ャネル型ＭＯＳＦＥＴと高Ｖｔｈ ｐチャネル型ＭＯＳ
ＦＥＴの下に形成されいる。これらのｎ型不純物領域２
２には、独立の電位を供給できる。また、本実施例のＵ
ＬＳＩ装置表面にＤＲＡＭ（Dynamic Random Access Me
mory）を形成する場合、メモリーセル用ＭＯＳＦＥＴの
チャネル・リーク電流を減らすためにメモリーセル用Ｍ
ＯＳＦＥＴを高Ｖth ｎチャネルＭＯＳＦＥＴと同じ構
造で形成するのが良い。本実施例の場合、メモリーセル
用ＭＯＳＦＥＴ下のｎ型不純物領域２２は高Ｖth ｎチ
ャネルＭＯＳＦＥＴと共用しているが、独立に形成し、
独立したバックバイアスを与える事もできる。
型不純物領域２２が形成されている。このｎ型不純物領
域２２は、４種類のＭＯＳＦＥＴの内、高Ｖｔｈ ｎチ
ャネル型ＭＯＳＦＥＴと高Ｖｔｈ ｐチャネル型ＭＯＳ
ＦＥＴの下に形成されいる。これらのｎ型不純物領域２
２には、独立の電位を供給できる。また、本実施例のＵ
ＬＳＩ装置表面にＤＲＡＭ（Dynamic Random Access Me
mory）を形成する場合、メモリーセル用ＭＯＳＦＥＴの
チャネル・リーク電流を減らすためにメモリーセル用Ｍ
ＯＳＦＥＴを高Ｖth ｎチャネルＭＯＳＦＥＴと同じ構
造で形成するのが良い。本実施例の場合、メモリーセル
用ＭＯＳＦＥＴ下のｎ型不純物領域２２は高Ｖth ｎチ
ャネルＭＯＳＦＥＴと共用しているが、独立に形成し、
独立したバックバイアスを与える事もできる。
【００２０】本実施例の場合、ｎ型不純物領域２２に印
加する電圧は、ｐ型シリコン半導体基体との間に順方向
電流が流れる事を防ぐ為に、ｐ型シリコン半導体基体電
位Ｖｓｕｂにビルト・イン・ポテンシャルＶｂｉを加え
た電位以上でなければならない。
加する電圧は、ｐ型シリコン半導体基体との間に順方向
電流が流れる事を防ぐ為に、ｐ型シリコン半導体基体電
位Ｖｓｕｂにビルト・イン・ポテンシャルＶｂｉを加え
た電位以上でなければならない。
【００２１】実施例２。
【００２２】図２は本発明第２の実施例である。図１の
実施例から、ｐ型シリコン半導体基体１表面のｎ型不純
物領域２２を削除し、簡単化してある。
実施例から、ｐ型シリコン半導体基体１表面のｎ型不純
物領域２２を削除し、簡単化してある。
【００２３】実施例３。
【００２４】図３は本発明第３の実施例である。本実施
例は、図１の実施例に示されたｎ型不純物領域２２に対
して電位を供給する方法を示しているここでは、Ａｌを
用いた金属配線１３によってｎ型不純物領域２２に電位
を供給している。本実施例では、ＭＯＳＦＥＴの拡散層
上とｎ型不純物領域２２上と、深さの異なる複数のコン
タクト穴を形成するために、開口径の異なるコンタクト
穴を用いている。これは、ドライエッチングのエッチン
グスピードが大きい穴ほど速い特徴を利用したものであ
る。ここでは、ｎ型不純物領域２２上コンタクト穴の開
口径をＭＯＳＦＥＴの拡散層上のコンタクト穴の２倍以
上にする事で、ｎ型不純物領域２２上のコンタクト穴加
工時間を減らし、従ってＭＯＳＦＥＴの拡散層上のコン
タクト穴加工の時間が短くし、オーバーエッチングによ
るＳＯＩ層の突き抜けの問題を無くすことができた。
例は、図１の実施例に示されたｎ型不純物領域２２に対
して電位を供給する方法を示しているここでは、Ａｌを
用いた金属配線１３によってｎ型不純物領域２２に電位
を供給している。本実施例では、ＭＯＳＦＥＴの拡散層
上とｎ型不純物領域２２上と、深さの異なる複数のコン
タクト穴を形成するために、開口径の異なるコンタクト
穴を用いている。これは、ドライエッチングのエッチン
グスピードが大きい穴ほど速い特徴を利用したものであ
る。ここでは、ｎ型不純物領域２２上コンタクト穴の開
口径をＭＯＳＦＥＴの拡散層上のコンタクト穴の２倍以
上にする事で、ｎ型不純物領域２２上のコンタクト穴加
工時間を減らし、従ってＭＯＳＦＥＴの拡散層上のコン
タクト穴加工の時間が短くし、オーバーエッチングによ
るＳＯＩ層の突き抜けの問題を無くすことができた。
【００２５】実施例４。
【００２６】図４（ａ）から図６は、本発明第４の実施
例であり、図１に示した第１の実施例の製造方法を示し
ている。
例であり、図１に示した第１の実施例の製造方法を示し
ている。
【００２７】まず、図４（ａ）に示すように、ｐ型シリ
コン半導体基体１および厚さ３００ｎｍのＳｉＯ2２上
の厚さ５５ｎｍの均一薄膜シリコン層（ＳＯＩ層）を加
工する。公知の光リソグラフィ技術を用いて、低Ｖｔｈ
ｎチャネル型ＭＯＳＦＥＴ領域、および高Ｖｔｈ ｐ
チャネル型ＭＯＳＦＥＴ領域部分が開口するようにレジ
ストパターンを形成し（本図には図示されていない）、
レジストパターンをマスクとして公知のドライエッチン
グ技術によってＳＯＩ層を約２５ｎｍエッチングする。
従って、この部分のＳＯＩ厚さは約３０ｎｍである。
コン半導体基体１および厚さ３００ｎｍのＳｉＯ2２上
の厚さ５５ｎｍの均一薄膜シリコン層（ＳＯＩ層）を加
工する。公知の光リソグラフィ技術を用いて、低Ｖｔｈ
ｎチャネル型ＭＯＳＦＥＴ領域、および高Ｖｔｈ ｐ
チャネル型ＭＯＳＦＥＴ領域部分が開口するようにレジ
ストパターンを形成し（本図には図示されていない）、
レジストパターンをマスクとして公知のドライエッチン
グ技術によってＳＯＩ層を約２５ｎｍエッチングする。
従って、この部分のＳＯＩ厚さは約３０ｎｍである。
【００２８】次に、図４（ｂ）に示すように、メモリセ
ル用ｎチャネルＭＯＳＦＥＴ領域と高Ｖｔｈ ｎチャネ
ル型ＭＯＳＦＥＴ領域、および高Ｖｔｈ ｐチャネル型
ＭＯＳＦＥＴ領域部分が開口するように、公知の光リソ
グラフィ技術を用いてレジストパターンを形成し（本図
には図示されていない）、引き続き公知のイオン打ち込
み技術を用いてリンイオン２１を打ち込み、ｎ型不純物
層２２をｐ型シリコン半導体基体１表面に形成する。イ
オン打ち込みは、２価のリンイオンを用い加速電圧１８
０ｋＶで行なった。飛程は約３５０ｎｍ、ほぼｐ型シリ
コン半導体基体１の表面に届く距離である。ドーズ量は
１ｘ１０13／ｃｍ2である。
ル用ｎチャネルＭＯＳＦＥＴ領域と高Ｖｔｈ ｎチャネ
ル型ＭＯＳＦＥＴ領域、および高Ｖｔｈ ｐチャネル型
ＭＯＳＦＥＴ領域部分が開口するように、公知の光リソ
グラフィ技術を用いてレジストパターンを形成し（本図
には図示されていない）、引き続き公知のイオン打ち込
み技術を用いてリンイオン２１を打ち込み、ｎ型不純物
層２２をｐ型シリコン半導体基体１表面に形成する。イ
オン打ち込みは、２価のリンイオンを用い加速電圧１８
０ｋＶで行なった。飛程は約３５０ｎｍ、ほぼｐ型シリ
コン半導体基体１の表面に届く距離である。ドーズ量は
１ｘ１０13／ｃｍ2である。
【００２９】次に、公知のＬＯＣＯＳ形成法を用いて、
素子間分離用ＳｉＯ2３を形成した後、ｎチャネル領域
にはボロン、ｐチャネル領域にはリンを公知のイオン打
ち込み法で打ち込む。ｎチャネル領域のＳＯＩ中ボロン
濃度およびｐチャネル領域のＳＯＩ中リンの濃度は約２
ｘ１０17／ｃｍ3である。次に、厚いゲートＳｉＯ2８と
薄いゲートＳｉＯ2９を形成する。まずＳＯＩ表面に４
ｎｍのＳｉＯ2膜を形成したあと、将来薄いゲートＳｉ
Ｏ2になる領域のＳｉＯ2をＨＦ水溶液で除去し、続いて
ＳＯＩ表面を７ｎｍ酸化する。こうして、厚い部分で１
０ｎｍ、薄い部分で７ｎｍのゲートＳｉＯ2膜を形成し
た（図５（ａ））。
素子間分離用ＳｉＯ2３を形成した後、ｎチャネル領域
にはボロン、ｐチャネル領域にはリンを公知のイオン打
ち込み法で打ち込む。ｎチャネル領域のＳＯＩ中ボロン
濃度およびｐチャネル領域のＳＯＩ中リンの濃度は約２
ｘ１０17／ｃｍ3である。次に、厚いゲートＳｉＯ2８と
薄いゲートＳｉＯ2９を形成する。まずＳＯＩ表面に４
ｎｍのＳｉＯ2膜を形成したあと、将来薄いゲートＳｉ
Ｏ2になる領域のＳｉＯ2をＨＦ水溶液で除去し、続いて
ＳＯＩ表面を７ｎｍ酸化する。こうして、厚い部分で１
０ｎｍ、薄い部分で７ｎｍのゲートＳｉＯ2膜を形成し
た（図５（ａ））。
【００３０】次に、１ｘ１０20／ｃｍ3の濃度のボロン
を含む厚さ１００ｎｍの多結晶シリコンを被着する。低
Ｖｔｈ ｎチャネル型ＭＯＳＦＥＴ領域、および低Ｖｔ
ｈｐチャネル型ＭＯＳＦＥＴ領域の多結晶シリコン中
に、公知の光リソグラフィ法と公知のイオン打ち込み法
により３ｘ１０15／ｃｍ2のドーズ量のリンを選択的に
打ち込んだ後、化学気相成長法により厚さ１００ｎｍの
ＳｉＯ2膜４１を被着する。次に、光リソグラフィ法並
びに公知のドライエッチング法によりＳｉＯ2膜４１と
多結晶シリコンをエッチングし、ｎ型多結晶シリコンゲ
ート１０とｐ型多結晶シリコンゲート１１を形成する。
続いて公知のイオン打ち込み法を用いて、ｎチャネルＭ
ＯＳＦＥＴ領域に砒素イオン、ｐチャネルＭＯＳＦＥＴ
領域にＢＦ2イオンを打ち込み、ｎ型拡散層４、５とｐ
型拡散層６、７を形成する（図５（ｂ））。
を含む厚さ１００ｎｍの多結晶シリコンを被着する。低
Ｖｔｈ ｎチャネル型ＭＯＳＦＥＴ領域、および低Ｖｔ
ｈｐチャネル型ＭＯＳＦＥＴ領域の多結晶シリコン中
に、公知の光リソグラフィ法と公知のイオン打ち込み法
により３ｘ１０15／ｃｍ2のドーズ量のリンを選択的に
打ち込んだ後、化学気相成長法により厚さ１００ｎｍの
ＳｉＯ2膜４１を被着する。次に、光リソグラフィ法並
びに公知のドライエッチング法によりＳｉＯ2膜４１と
多結晶シリコンをエッチングし、ｎ型多結晶シリコンゲ
ート１０とｐ型多結晶シリコンゲート１１を形成する。
続いて公知のイオン打ち込み法を用いて、ｎチャネルＭ
ＯＳＦＥＴ領域に砒素イオン、ｐチャネルＭＯＳＦＥＴ
領域にＢＦ2イオンを打ち込み、ｎ型拡散層４、５とｐ
型拡散層６、７を形成する（図５（ｂ））。
【００３１】ついで、図６に示すように、層間絶縁膜用
に公知の化学気相成長法を用いてＳｉＯ2膜１２を形成
し、公知の光リソグラフィ法と公知のドライエッチング
法によりコンタクト穴を形成した後、Ｓｉを１％含むＡ
ｌを公知のスパッタリング法により被着し、光リソグラ
フィ法とドライエッチング法を用いて加工して金属配線
１３を形成する。
に公知の化学気相成長法を用いてＳｉＯ2膜１２を形成
し、公知の光リソグラフィ法と公知のドライエッチング
法によりコンタクト穴を形成した後、Ｓｉを１％含むＡ
ｌを公知のスパッタリング法により被着し、光リソグラ
フィ法とドライエッチング法を用いて加工して金属配線
１３を形成する。
【００３２】こうして作られたＬＳＩ上の各種ＭＯＳＦ
ＥＴの電気特性を表１に示す。
ＥＴの電気特性を表１に示す。
【００３３】表１は、本発明の第４の実施例で形成した
各種ＭＯＳＦＥＴの電気特性を示した表である。
各種ＭＯＳＦＥＴの電気特性を示した表である。
【００３４】
【表１】
【００３５】メモリセル用および高Ｖｔｈ用のＭＯＳＦ
ＥＴには、いずれもＬＳＩの通常動作時（以下、「動作
時」と略記する）には３Ｖのバックバイアスがｎ型不純
物領域２２を介して供給される。これらのＭＯＳＦＥＴ
は０．７Ｖのしきい電圧で動作した。また、これらのＭ
ＯＳＦＥＴには、ＬＳＩが低消費電力で動作しているス
タンバイ時には０Ｖのバックバイアスが供給される。こ
のとき、これらのＭＯＳＦＥＴは０．９Ｖのしきい電圧
で動作した。これらのＭＯＳＦＥＴは、動作時のしきい
電圧がスタンバイ時に比べ下がるため、ドレイン電流が
増え、従って、回路動作が速くなった。
ＥＴには、いずれもＬＳＩの通常動作時（以下、「動作
時」と略記する）には３Ｖのバックバイアスがｎ型不純
物領域２２を介して供給される。これらのＭＯＳＦＥＴ
は０．７Ｖのしきい電圧で動作した。また、これらのＭ
ＯＳＦＥＴには、ＬＳＩが低消費電力で動作しているス
タンバイ時には０Ｖのバックバイアスが供給される。こ
のとき、これらのＭＯＳＦＥＴは０．９Ｖのしきい電圧
で動作した。これらのＭＯＳＦＥＴは、動作時のしきい
電圧がスタンバイ時に比べ下がるため、ドレイン電流が
増え、従って、回路動作が速くなった。
【００３６】低Ｖｔｈ ｎチャネルＭＯＳＦＥＴ、およ
び低Ｖｔｈ ｐチャネルＭＯＳＦＥＴには、動作時とス
タンバイ時に−３Ｖのバックバイアスがｐ型半導体基体
を通じて供給され、各ＭＯＳＦＥＴは各々０．２Ｖ、−
０．７５Ｖのしきい電圧で動作した。また、より高速の
回路動作をねらったＬＳＩも試作した。このＬＳＩで
は、低Ｖｔｈ ｎチャネルＭＯＳＦＥＴのしきい電圧を
下げるために、このＭＯＳＦＥＴ領域下のｐ型半導体基
体表面にもｎ型不純物領域を形成し、ここに０Ｖのバッ
クバイアスを与えた。この改良によりこのＭＯＳＦＥＴ
のしきい電圧は０Ｖとなり、この結果ドレイン電流が増
え、ＬＳＩのスピードが向上した。
び低Ｖｔｈ ｐチャネルＭＯＳＦＥＴには、動作時とス
タンバイ時に−３Ｖのバックバイアスがｐ型半導体基体
を通じて供給され、各ＭＯＳＦＥＴは各々０．２Ｖ、−
０．７５Ｖのしきい電圧で動作した。また、より高速の
回路動作をねらったＬＳＩも試作した。このＬＳＩで
は、低Ｖｔｈ ｎチャネルＭＯＳＦＥＴのしきい電圧を
下げるために、このＭＯＳＦＥＴ領域下のｐ型半導体基
体表面にもｎ型不純物領域を形成し、ここに０Ｖのバッ
クバイアスを与えた。この改良によりこのＭＯＳＦＥＴ
のしきい電圧は０Ｖとなり、この結果ドレイン電流が増
え、ＬＳＩのスピードが向上した。
【００３７】高Ｖｔｈ ｐチャネルＭＯＳＦＥＴには、
動作時に０Ｖ、スタンバイ時に３Ｖのバックバイアスが
供給され、各々０．１５Ｖ、−０．１５Ｖのしきい電圧
で動作した。このＭＯＳＦＥＴは動作時にデプリーショ
ンモードに近い状態で動くため、ドレイン電流が大きく
とれる。この結果、回路動作が速くなった。
動作時に０Ｖ、スタンバイ時に３Ｖのバックバイアスが
供給され、各々０．１５Ｖ、−０．１５Ｖのしきい電圧
で動作した。このＭＯＳＦＥＴは動作時にデプリーショ
ンモードに近い状態で動くため、ドレイン電流が大きく
とれる。この結果、回路動作が速くなった。
【００３８】図７（ａ）から図８は、第４の実施例で試
作したＭＯＳＦＥＴのしきい電圧と「ＳＯＩ層の厚
さ」、「ゲート酸化膜厚さ」との関係を示している。し
きい電圧はＳＯＩ中の不純物（ボロン）濃度Ｎａの変数
でもあるので、図はいずれもＶｔｈを縦軸に、Ｎａを横
軸に用い、ＳＯＩ層の厚さとゲート酸化膜厚さをパラメ
ータにした。ＭＯＳＦＥＴはいずれもｎチャネル型で、
ｎ型多結晶シリコンをゲート電極に用いている。
作したＭＯＳＦＥＴのしきい電圧と「ＳＯＩ層の厚
さ」、「ゲート酸化膜厚さ」との関係を示している。し
きい電圧はＳＯＩ中の不純物（ボロン）濃度Ｎａの変数
でもあるので、図はいずれもＶｔｈを縦軸に、Ｎａを横
軸に用い、ＳＯＩ層の厚さとゲート酸化膜厚さをパラメ
ータにした。ＭＯＳＦＥＴはいずれもｎチャネル型で、
ｎ型多結晶シリコンをゲート電極に用いている。
【００３９】図７（ａ）はＳＯＩ厚さと、ゲート酸化膜
厚さの両方が異なる２種類のＭＯＳＦＥＴのＶｔｈを比
較した図である。（ここでは、ＳＯＩ厚さが厚いＭＯＳ
ＦＥＴは、同時に厚いゲート酸化膜を持つ。）この２種
類のＭＯＳＦＥＴのＶｔｈの差は、例えば、ＳＯＩ中不
純物濃度が３ｘ１０17／ｃｍ3の場合に約０．４Ｖが得
られる。これ以上不純物濃度が高くなると、しきい電圧
が高いＭＯＳＦＥＴでは完全空乏化動作をしなくなる。
厚さの両方が異なる２種類のＭＯＳＦＥＴのＶｔｈを比
較した図である。（ここでは、ＳＯＩ厚さが厚いＭＯＳ
ＦＥＴは、同時に厚いゲート酸化膜を持つ。）この２種
類のＭＯＳＦＥＴのＶｔｈの差は、例えば、ＳＯＩ中不
純物濃度が３ｘ１０17／ｃｍ3の場合に約０．４Ｖが得
られる。これ以上不純物濃度が高くなると、しきい電圧
が高いＭＯＳＦＥＴでは完全空乏化動作をしなくなる。
【００４０】図７（ｂ）はゲート酸化膜厚さが同じ（７
ｎｍ）で、ＳＯＩ厚さが異なる２種類のＭＯＳＦＥＴの
Ｖｔｈを比較した図である。２種類のＭＯＳＦＥＴのＶ
ｔｈの差は、例えば、ＳＯＩ中不純物濃度が３ｘ１０17
／ｃｍ3の場合に約０．２Ｖであり、図７（ａ）に比べ
Ｖｔｈ差が小さくなる。
ｎｍ）で、ＳＯＩ厚さが異なる２種類のＭＯＳＦＥＴの
Ｖｔｈを比較した図である。２種類のＭＯＳＦＥＴのＶ
ｔｈの差は、例えば、ＳＯＩ中不純物濃度が３ｘ１０17
／ｃｍ3の場合に約０．２Ｖであり、図７（ａ）に比べ
Ｖｔｈ差が小さくなる。
【００４１】図８（ｃ）もゲート酸化膜厚さが同じ（１
０ｎｍ）で、ＳＯＩ厚さが異なる２種類のＭＯＳＦＥＴ
のＶｔｈを比較した図である。２種類のＭＯＳＦＥＴの
Ｖｔｈの差は、例えば、ＳＯＩ中不純物濃度が３ｘ１０
17／ｃｍ3の場合に約０．３Ｖであり、やはり図７
（ａ）に比べＶｔｈ差が小さくなる。
０ｎｍ）で、ＳＯＩ厚さが異なる２種類のＭＯＳＦＥＴ
のＶｔｈを比較した図である。２種類のＭＯＳＦＥＴの
Ｖｔｈの差は、例えば、ＳＯＩ中不純物濃度が３ｘ１０
17／ｃｍ3の場合に約０．３Ｖであり、やはり図７
（ａ）に比べＶｔｈ差が小さくなる。
【００４２】完全空乏化型ＳＯＩ利用ＭＯＳＦＥＴで出
来るだけ大きなＶｔｈ差を持つ複数のＭＯＳＦＥＴを形
成するためには、各ＭＯＳＦＥＴのＳＯＩ厚さ、ゲート
酸化膜厚さ、を同時に変えるのが効果的である。さらに
不純物濃度を変えるのも効果がおおきい。
来るだけ大きなＶｔｈ差を持つ複数のＭＯＳＦＥＴを形
成するためには、各ＭＯＳＦＥＴのＳＯＩ厚さ、ゲート
酸化膜厚さ、を同時に変えるのが効果的である。さらに
不純物濃度を変えるのも効果がおおきい。
【００４３】図９（ａ）と（ｂ）は、第４の実施例で試
作した異なるゲート電極材料を持つｎチャネルＭＯＳＦ
ＥＴのサブスレッショールド領域の電流−電圧特性を示
している。ここでは、特に、これらＭＯＳＦＥＴのしき
い電圧に対するバックバイアスの影響が示されている。
また、ここで用いたＭＯＳＦＥＴはいずれもＳＯＩ厚さ
２５ｎｍ、ゲートＳｉＯ2厚さ７ｎｍである。
作した異なるゲート電極材料を持つｎチャネルＭＯＳＦ
ＥＴのサブスレッショールド領域の電流−電圧特性を示
している。ここでは、特に、これらＭＯＳＦＥＴのしき
い電圧に対するバックバイアスの影響が示されている。
また、ここで用いたＭＯＳＦＥＴはいずれもＳＯＩ厚さ
２５ｎｍ、ゲートＳｉＯ2厚さ７ｎｍである。
【００４４】図９（ａ）はｎ型多結晶シリコンゲート電
極を持つＭＯＳＦＥＴの特性を示す。バックバイアスＶ
ｂｇ＝０Ｖの場合はしきい電圧が低いため、ゲート電圧
Ｖｇ＝０Ｖの場合のリーク電流が約０．１μＡ流れてし
まう。リーク電流を減らす必要があるスタンバイ時に
は、−３Ｖのバックバイアスを与えることによって、リ
ーク電流を０．１ｎＡに減らすことが出来る。回路の高
速動作が必要な時には０Ｖのバックバイアスを与え、低
リーク電流の必要な時には−３Ｖのバックバイアスを与
えることによって、高速動作と低消費電力を両立したＬ
ＳＩを実現できる。
極を持つＭＯＳＦＥＴの特性を示す。バックバイアスＶ
ｂｇ＝０Ｖの場合はしきい電圧が低いため、ゲート電圧
Ｖｇ＝０Ｖの場合のリーク電流が約０．１μＡ流れてし
まう。リーク電流を減らす必要があるスタンバイ時に
は、−３Ｖのバックバイアスを与えることによって、リ
ーク電流を０．１ｎＡに減らすことが出来る。回路の高
速動作が必要な時には０Ｖのバックバイアスを与え、低
リーク電流の必要な時には−３Ｖのバックバイアスを与
えることによって、高速動作と低消費電力を両立したＬ
ＳＩを実現できる。
【００４５】図９（ｂ）はｐ型多結晶シリコンゲート電
極を持つＭＯＳＦＥＴの特性を示す。バックバイアスＶ
ｂｇ＝０Ｖの場合はしきい電圧が高いため、特に低電圧
動作が必要な回路ではトランジスタのドレイン電流が減
り、回路動作が遅くなる。回路動作を速くするために
は、回路動作時に３Ｖのバックバイアスを与えることに
より、ＭＯＳＦＥＴのしきい電圧を減らしてドレイン電
流を増やす方法が効果的である。
極を持つＭＯＳＦＥＴの特性を示す。バックバイアスＶ
ｂｇ＝０Ｖの場合はしきい電圧が高いため、特に低電圧
動作が必要な回路ではトランジスタのドレイン電流が減
り、回路動作が遅くなる。回路動作を速くするために
は、回路動作時に３Ｖのバックバイアスを与えることに
より、ＭＯＳＦＥＴのしきい電圧を減らしてドレイン電
流を増やす方法が効果的である。
【００４６】図１０（ａ）と（ｂ）は、第４の実施例で
試作した異なるゲート電極材料を持つｐチャネルＭＯＳ
ＦＥＴのサブスレッショールド領域の電流−電圧特性を
示している。ここでも図６と同様に、しきい電圧に対す
るバックバイアスの影響が示されている。また、ここで
用いたＭＯＳＦＥＴでも、ＳＯＩ厚さは２５ｎｍ、ゲー
トＳｉＯ2厚さは７ｎｍである。
試作した異なるゲート電極材料を持つｐチャネルＭＯＳ
ＦＥＴのサブスレッショールド領域の電流−電圧特性を
示している。ここでも図６と同様に、しきい電圧に対す
るバックバイアスの影響が示されている。また、ここで
用いたＭＯＳＦＥＴでも、ＳＯＩ厚さは２５ｎｍ、ゲー
トＳｉＯ2厚さは７ｎｍである。
【００４７】図１０（ａ）はｎ型多結晶シリコンゲート
電極を持つＭＯＳＦＥＴの特性を示す。バックバイアス
Ｖｂｇ＝０Ｖの場合はしきい電圧が低いため、特に低電
圧動作が必要な回路ではトランジスタのドレイン電流が
減り、回路動作が遅くなる。回路動作を速くするために
は、回路動作時に−３Ｖのバックバイアスを与えること
により、ＭＯＳＦＥＴのしきい電圧を増やして（０Ｖに
近づけて）ドレイン電流を増やす方法が効果的である。
電極を持つＭＯＳＦＥＴの特性を示す。バックバイアス
Ｖｂｇ＝０Ｖの場合はしきい電圧が低いため、特に低電
圧動作が必要な回路ではトランジスタのドレイン電流が
減り、回路動作が遅くなる。回路動作を速くするために
は、回路動作時に−３Ｖのバックバイアスを与えること
により、ＭＯＳＦＥＴのしきい電圧を増やして（０Ｖに
近づけて）ドレイン電流を増やす方法が効果的である。
【００４８】図１０（ｂ）はｐ型多結晶シリコンゲート
電極を持つＭＯＳＦＥＴの特性を示す。バックバイアス
Ｖｂｇ＝０Ｖの場合はしきい電圧が高いため、ゲート電
圧Ｖｇ＝０Ｖの場合のリーク電流が約１μＡ流れてしま
う。リーク電流を減らす必要があるスタンバイ時には、
３Ｖのバックバイアスを与えることによって、リーク電
流を約０．１ｎＡに減らすことが出来る。回路の高速動
作が必要な時には０Ｖのバックバイアスを与え、低リー
ク電流の必要な時には３Ｖのバックバイアスを与えるこ
とによって、高速動作と低消費電力を両立したＬＳＩを
実現できる。
電極を持つＭＯＳＦＥＴの特性を示す。バックバイアス
Ｖｂｇ＝０Ｖの場合はしきい電圧が高いため、ゲート電
圧Ｖｇ＝０Ｖの場合のリーク電流が約１μＡ流れてしま
う。リーク電流を減らす必要があるスタンバイ時には、
３Ｖのバックバイアスを与えることによって、リーク電
流を約０．１ｎＡに減らすことが出来る。回路の高速動
作が必要な時には０Ｖのバックバイアスを与え、低リー
ク電流の必要な時には３Ｖのバックバイアスを与えるこ
とによって、高速動作と低消費電力を両立したＬＳＩを
実現できる。
【００４９】実施例５。
【００５０】図１１は、本発明第５の実施例である。Ｍ
ＯＳＦＥＴにバックバイアスを与える電極の周囲をＳｉ
Ｏ2膜８１で被った事を特徴とする。この特徴以外は図
１に示した実施例１と基本的に同じ構造を持つ。
ＯＳＦＥＴにバックバイアスを与える電極の周囲をＳｉ
Ｏ2膜８１で被った事を特徴とする。この特徴以外は図
１に示した実施例１と基本的に同じ構造を持つ。
【００５１】本実施例では、バックバイアス印加用の電
極を絶縁膜で被っているため、図１の実施例１とは異な
りバックバイアスの正負、大きさに対する制約が無い。
また、バックバイアスを印加するためには、図３に示す
方法と同様のバイアス印加用の専用金属配線が必要であ
る。
極を絶縁膜で被っているため、図１の実施例１とは異な
りバックバイアスの正負、大きさに対する制約が無い。
また、バックバイアスを印加するためには、図３に示す
方法と同様のバイアス印加用の専用金属配線が必要であ
る。
【００５２】実施例６。
【００５３】図１２は、本発明第６の実施例である。Ｍ
ＯＳＦＥＴにバックバイアスを与える電極９１が厚いＳ
ｉＯ2膜２の中に埋め込まれた構造を持つ。この特徴以
外は図１に示した実施例１と基本的に同じである。
ＯＳＦＥＴにバックバイアスを与える電極９１が厚いＳ
ｉＯ2膜２の中に埋め込まれた構造を持つ。この特徴以
外は図１に示した実施例１と基本的に同じである。
【００５４】本実施例もまた実施例８と同様、バックバ
イアス印加用の電極を絶縁膜で被っているため、バック
バイアスの正負、大きさに対する制約が無い。また、実
施例５に比べると電極９１と上部のＭＯＳＦＥＴとの距
離が近いため、同じバックバイアスを与えた場合のしき
い電圧変化量が大きいのが特徴である。
イアス印加用の電極を絶縁膜で被っているため、バック
バイアスの正負、大きさに対する制約が無い。また、実
施例５に比べると電極９１と上部のＭＯＳＦＥＴとの距
離が近いため、同じバックバイアスを与えた場合のしき
い電圧変化量が大きいのが特徴である。
【００５５】実施例７。
【００５６】図１３は、本発明第７の実施例である。本
実施例は図１２の実施例に示された電極９１に対して電
位を供給する方法を示している。ここではＡｌを用いた
金属配線１３によって電極９１に電位を供給している。
コンタクト穴の形成方法に関しては実施例３と同様であ
る。
実施例は図１２の実施例に示された電極９１に対して電
位を供給する方法を示している。ここではＡｌを用いた
金属配線１３によって電極９１に電位を供給している。
コンタクト穴の形成方法に関しては実施例３と同様であ
る。
【００５７】以上では、ゲート電極にｎ型またはｐ型の
多結晶シリコンを用いたＭＯＳＦＥＴのしきい電圧制御
に関する実施例を示した。しかし、タングステン、Ａ
ｌ、ＴｉＮ、Ｍｏ、ＷＳｉ2、ＭｏＳｉ2、ＴｉＳｉ2な
ど各種金属材料、あるいは金属シリサイド等、Ｓｉとは
異なる仕事関数を持つ材料をゲート材料に用いたＳＯＩ
薄膜利用ＭＯＳＦＥＴにおいても、ＳＯＩ厚さとゲート
酸化膜厚さを個別に、または同時に変える方法は、ＭＯ
ＳＦＥＴのしきい電圧を変える上で有効である。さら
に、バックバイアスを図１、図１１あるいは図１２の方
法で変えることも、これらのＭＯＳＦＥＴのしきい電圧
を制御する方法として有効であることは言うまでもな
い。
多結晶シリコンを用いたＭＯＳＦＥＴのしきい電圧制御
に関する実施例を示した。しかし、タングステン、Ａ
ｌ、ＴｉＮ、Ｍｏ、ＷＳｉ2、ＭｏＳｉ2、ＴｉＳｉ2な
ど各種金属材料、あるいは金属シリサイド等、Ｓｉとは
異なる仕事関数を持つ材料をゲート材料に用いたＳＯＩ
薄膜利用ＭＯＳＦＥＴにおいても、ＳＯＩ厚さとゲート
酸化膜厚さを個別に、または同時に変える方法は、ＭＯ
ＳＦＥＴのしきい電圧を変える上で有効である。さら
に、バックバイアスを図１、図１１あるいは図１２の方
法で変えることも、これらのＭＯＳＦＥＴのしきい電圧
を制御する方法として有効であることは言うまでもな
い。
【００５８】
【発明の効果】本発明によれば、薄膜ＳＯＩ上に形成さ
れた各種ＭＯＳＦＥＴのしきい電圧を制御できる。ま
た、ＬＳＩの動作状態に応じて、任意のＭＯＳＦＥＴの
しきい電圧を変えることができるため、ＬＳＩの低消費
電力動作時には低リーク電流特性を持ち、ＬＳＩの高速
動作時には大ドレイン電流を供給するＭＯＳＦＥＴを用
いた回路を作ることができる。低消費電力かつ高速なＬ
ＳＩに好適な半導体装置である。
れた各種ＭＯＳＦＥＴのしきい電圧を制御できる。ま
た、ＬＳＩの動作状態に応じて、任意のＭＯＳＦＥＴの
しきい電圧を変えることができるため、ＬＳＩの低消費
電力動作時には低リーク電流特性を持ち、ＬＳＩの高速
動作時には大ドレイン電流を供給するＭＯＳＦＥＴを用
いた回路を作ることができる。低消費電力かつ高速なＬ
ＳＩに好適な半導体装置である。
【００５９】
【図１】本発明の第１の実施例を示す断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】本発明の第３の実施例を示す断面図である。
【図４】本発明の第４の実施例であり、第１の実施例の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図５】図４に続く製造方法を示す断面である。
【図６】図５に続く製造方法を示す断面である。
【図７】本発明を用いて形成した各種ＭＯＳＦＥＴのし
きい電圧ＶｔｈとＳＯＩ中の不純物（ボロン）濃度Ｎａ
の関係を示す図である。
きい電圧ＶｔｈとＳＯＩ中の不純物（ボロン）濃度Ｎａ
の関係を示す図である。
【図８】本発明を用いて形成した各種ＭＯＳＦＥＴのし
きい電圧ＶｔｈとＳＯＩ中の不純物（ボロン）濃度Ｎａ
の関係を示す図である。
きい電圧ＶｔｈとＳＯＩ中の不純物（ボロン）濃度Ｎａ
の関係を示す図である。
【図９】本発明を用いて形成した、ｎ型多結晶シリコン
電極を持つｎチャネルＭＯＳＦＥＴのサブスレッショー
ルド領域の電流電圧特性（ドレイン電流Ｉｄｓ − ゲ
ート電圧Ｖｇ）を示す図（ａ）、及び本発明を用いて形
成した、ｐ型多結晶シリコン電極を持つｎチャネルＭＯ
ＳＦＥＴのサブスレッショールド領域の電流電圧特性
（Ｉｄｓ − Ｖｇ）を示す図（ｂ）である。
電極を持つｎチャネルＭＯＳＦＥＴのサブスレッショー
ルド領域の電流電圧特性（ドレイン電流Ｉｄｓ − ゲ
ート電圧Ｖｇ）を示す図（ａ）、及び本発明を用いて形
成した、ｐ型多結晶シリコン電極を持つｎチャネルＭＯ
ＳＦＥＴのサブスレッショールド領域の電流電圧特性
（Ｉｄｓ − Ｖｇ）を示す図（ｂ）である。
【図１０】本発明を用いて形成した、ｎ型多結晶シリコ
ン電極を持つｐチャネルＭＯＳＦＥＴのサブスレッショ
ールド領域の電流電圧特性（Ｉｄｓ − Ｖｇ）を示す
図（ａ）及び、本発明を用いて形成した、ｐ型多結晶シ
リコン電極を持つｐチャネルＭＯＳＦＥＴのサブスレッ
ショールド領域の電流電圧特性（Ｉｄｓ − Ｖｇ）を
示す図（ｂ）である。
ン電極を持つｐチャネルＭＯＳＦＥＴのサブスレッショ
ールド領域の電流電圧特性（Ｉｄｓ − Ｖｇ）を示す
図（ａ）及び、本発明を用いて形成した、ｐ型多結晶シ
リコン電極を持つｐチャネルＭＯＳＦＥＴのサブスレッ
ショールド領域の電流電圧特性（Ｉｄｓ − Ｖｇ）を
示す図（ｂ）である。
【図１１】本発明の第５の実施例を示す断面図である。
【図１２】本発明の第６の実施例を示す断面図である。
【図１３】本発明の第７の実施例を示す断面図である。
１‥ｐ型半導体基体、２‥ＳｉＯ2、３‥ＳｉＯ2、４‥
ｎ型不純物領域、５‥ｎ型不純物領域、６‥ｐ型不純物
領域、７‥ｐ型不純物領域、８‥厚いＳｉＯ2、９‥薄
いＳｉＯ2、１０‥ｎ型多結晶シリコン電極、１１‥ｐ
型多結晶シリコン電極、１２‥ＳｉＯ2、１３‥金属配
線、２１‥２価のリンイオン、２２‥ｎ型不純物領域、
４１‥ＳｉＯ2、４２‥低Ｖｔｈ ｎＭＯＳＦＥＴ領
域、４３‥高Ｖｔｈ ｐＭＯＳＦＥＴ領域、８１‥Ｓｉ
Ｏ2、９１‥電極。
ｎ型不純物領域、５‥ｎ型不純物領域、６‥ｐ型不純物
領域、７‥ｐ型不純物領域、８‥厚いＳｉＯ2、９‥薄
いＳｉＯ2、１０‥ｎ型多結晶シリコン電極、１１‥ｐ
型多結晶シリコン電極、１２‥ＳｉＯ2、１３‥金属配
線、２１‥２価のリンイオン、２２‥ｎ型不純物領域、
４１‥ＳｉＯ2、４２‥低Ｖｔｈ ｎＭＯＳＦＥＴ領
域、４３‥高Ｖｔｈ ｐＭＯＳＦＥＴ領域、８１‥Ｓｉ
Ｏ2、９１‥電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宿利 章二 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (23)
- 【請求項１】半導体基体、絶縁膜、薄膜半導体層が積層
された基板の該薄膜半導体層表面に２つ以上のＭＩＳ
（Metal Insulator Semiconductor）型ＦＥＴ（Field E
ffectTransistor）が形成された半導体装置において、
すくなくとも１つ以上のＭＩＳＦＥＴの能動領域の厚さ
が他のＭＩＳＦＥＴの能動領域の厚さに比べて薄いこと
を特徴とする半導体装置。 - 【請求項２】ＭＩＳＦＥＴの能動領域の厚さが最大０．
１５μｍであり、かつ、少なくとも１０ｎｍ以上異なる
厚さの第２のＭＩＳＦＥＴも形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】半導体基体、絶縁膜、薄膜半導体層が積層
された基板の該薄膜半導体層表面に２つ以上のＭＩＳＦ
ＥＴが形成された半導体装置において、すくなくとも１
つ以上のＭＩＳＦＥＴのゲート酸化膜の厚さが他のＭＩ
ＳＦＥＴのゲート酸化膜の厚さに比べて薄いことを特徴
とする半導体装置。 - 【請求項４】ＭＩＳＦＥＴのゲート酸化膜厚の厚さが最
大１５ｎｍであり、かつ、少なくとも１ｎｍ以上厚さの
異なるゲート酸化膜を持つ第２のＭＩＳＦＥＴが形成さ
れていることを特徴とする請求項３記載の半導体装置。 - 【請求項５】半導体基体、絶縁膜、薄膜半導体層が積層
された基板の該薄膜半導体層表面に２つ以上のＭＩＳＦ
ＥＴが形成された半導体装置において、すくなくとも１
つ以上のＭＩＳＦＥＴの能動領域の厚さとゲート酸化膜
の厚さが、他のＭＩＳＦＥＴの能動領域の厚さとゲート
酸化膜の厚さに比べてそれぞれ薄いことを特徴とする半
導体装置。 - 【請求項６】最大０．１５μｍの厚さの能動領域と最大
１５ｎｍの厚さのゲート酸化膜を持つＭＩＳＦＥＴを有
し、かつ、該ＭＩＳＦＥＴに対して少なくとも１０ｎｍ
以上薄い能動領域と少なくとも１ｎｍ以上薄いゲート酸
化膜を持つ第２のＭＩＳＦＥＴが形成されていることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】半導体基体、絶縁膜、薄膜半導体層が積層
された基板の該薄膜半導体層表面に２つ以上のＭＩＳＦ
ＥＴが形成された半導体装置において、すくなくとも１
つ以上のＭＩＳＦＥＴ下に、半導体基体領域から電気的
に絶縁された導体領域を有し、該ＭＩＳＦＥＴに個別の
バックバイアスを与えることができることを特徴とする
半導体装置。 - 【請求項８】半導体基体に含まれる不純物と反対導電型
の不純物を有する不純物領域が半導体基体表面に形成さ
れており、該不純物領域がＭＩＳＦＥＴにバックバイア
スを与える導体領域として用いられることを特徴とする
請求項７記載の半導体装置。 - 【請求項９】半導体基体表面に絶縁膜で被われた導体領
域を有し、該導体領域がＭＩＳＦＥＴにバックバイアス
を与える導体領域として用いられることを特徴とする請
求項７記載の半導体装置。 - 【請求項１０】半導体基体上の絶縁膜領域中に導体領域
を有し、該導体領域がＭＩＳＦＥＴにバックバイアスを
与える導体領域として用いられることを特徴とする請求
項７記載の半導体装置。 - 【請求項１１】半導体装置の特定の動作状態において、
通常と異なるバックバイアスを与えることを特徴とする
請求項７記載の半導体装置。 - 【請求項１２】薄膜半導体層および絶縁膜領域を不純物
イオンが通過するに足る、十分な加速エネルギーによる
イオン打ち込み法で、バックバイアス印加用の不純物層
を形成することを特徴とする請求項８記載の半導体装置
の製造方法。 - 【請求項１３】しきい電圧の異なる少なくとも２種類以
上のｎチャネルＭＩＳＦＥＴにおいて、しきい電圧の高
いＭＩＳＦＥＴの能動領域の厚さがしきい電圧の低いＭ
ＩＳＦＥＴの能動領域の厚さより厚い事を特徴とする請
求項１記載の半導体装置。 - 【請求項１４】しきい電圧の異なる少なくとも２種類以
上のｐチャネルＭＩＳＦＥＴにおいて、しきい電圧が低
いＭＩＳＦＥＴの能動領域の厚さがしきい電圧の高いＭ
ＩＳＦＥＴの能動領域の厚さより厚い事を特徴とする請
求項１記載の半導体装置。 - 【請求項１５】しきい電圧の異なる少なくとも２種類以
上のｎチャネルＭＩＳＦＥＴにおいて、しきい電圧が高
いＭＩＳＦＥＴのゲート酸化膜の厚さがしきい電圧の低
いＭＩＳＦＥＴのゲート酸化膜の厚さより厚い事を特徴
とする請求項３記載の半導体装置。 - 【請求項１６】しきい電圧の異なる少なくとも２種類以
上のｐチャネルＭＩＳＦＥＴにおいて、しきい電圧が低
いＭＩＳＦＥＴのゲート酸化膜の厚さがしきい電圧の高
いＭＩＳＦＥＴのゲート酸化膜の厚さより厚い事を特徴
とする請求項３記載の半導体装置。 - 【請求項１７】半導体基体、絶縁膜、薄膜半導体層が積
層された基板の該薄膜半導体層表面に、少なくとも、高
いしきい電圧をもつｎチャネルＭＩＳＦＥＴと、低いし
きい電圧を持つｎチャネルＭＩＳＦＥＴを有する半導体
装置において、該高いしきい電圧のＭＩＳＦＥＴ下の半
導体基体表面にｎ型不純物領域、該低いしきい電圧のＭ
ＩＳＦＥＴ下の半導体基体表面にｐ型不純物領域を有す
ることを特徴とする半導体装置。 - 【請求項１８】半導体基体、絶縁膜、薄膜半導体層が積
層された基板の該薄膜半導体層表面に、少なくとも、高
いしきい電圧をもつｐチャネルＭＩＳＦＥＴと、低いし
きい電圧を持つｐチャネルＭＩＳＦＥＴを有する半導体
装置において、該高いしきい電圧のＭＩＳＦＥＴ下の半
導体基体表面にｎ型不純物領域、該低いしきい電圧のＭ
ＩＳＦＥＴ下の半導体基体表面にｐ型不純物領域を有す
ることを特徴とする半導体装置。 - 【請求項１９】ｐ型不純物を含む半導体基体、絶縁膜、
薄膜半導体層が積層された基板の該薄膜半導体層表面
に、異なるしきい電圧をもつ少なくとも２種類のｎチャ
ネルＭＩＳＦＥＴと、異なるしきい電圧をもつ少なくと
も２種類のｐチャネルＭＩＳＦＥＴを有する半導体装置
において、高いしきい電圧のｎチャネルＭＩＳＦＥＴ下
の半導体基体表面と、高いしきい電圧のｐチャネルＭＩ
ＳＦＥＴ下の半導体基体表面にｎ型不純物領域を有する
事を特徴とする半導体装置。 - 【請求項２０】ｐ型不純物を含む半導体基体、絶縁膜、
薄膜半導体層が積層された基板の該薄膜半導体層表面
に、異なるしきい電圧をもつ少なくとも２種類のｎチャ
ネルＭＩＳＦＥＴと、異なるしきい電圧をもつ少なくと
も２種類のｐチャネルＭＩＳＦＥＴを有する半導体装置
において、高いしきい電圧のｎチャネルＭＩＳＦＥＴ下
の半導体基体表面、低いしきい電圧のｎチャネルＭＩＳ
ＦＥＴ下の半導体基体表面、および高いしきい電圧のｐ
チャネルＭＩＳＦＥＴ下の半導体基体表面にｎ型不純物
領域を有する事を特徴とする半導体装置。 - 【請求項２１】半導体基体、絶縁膜、薄膜半導体層が積
層された基板の該薄膜半導体層表面に、異なるしきい電
圧をもつ少なくとも２種類のｎチャネルＭＩＳＦＥＴを
有する半導体装置において、高いしきい電圧のＭＩＳＦ
ＥＴのゲート電極にｐ型多結晶半導体、低いしきい電圧
のＭＩＳＦＥＴのゲート電極にｎ型多結晶半導体を用い
たことを特徴とする半導体装置。 - 【請求項２２】半導体基体、絶縁膜、薄膜半導体層が積
層された基板の該薄膜半導体層表面に、異なるしきい電
圧をもつ少なくとも２種類のｐチャネルＭＩＳＦＥＴを
有する半導体装置において、高いしきい電圧のＭＩＳＦ
ＥＴのゲート電極にｐ型多結晶半導体、低いしきい電圧
のＭＩＳＦＥＴのゲート電極にｎ型多結晶半導体を用い
たことを特徴とする半導体装置。 - 【請求項２３】半導体基体、絶縁膜、薄膜半導体層が積
層された基板の該薄膜半導体層表面に、異なるしきい電
圧をもつ少なくとも２種類のｎチャネルＭＩＳＦＥＴ
と、異なるしきい電圧をもつ少なくとも２種類のｐチャ
ネルＭＩＳＦＥＴを有する半導体装置において、高いし
きい電圧のｎチャネルＭＩＳＦＥＴと高いしきい電圧の
ｐチャネルＭＩＳＦＥＴのゲート電極にｐ型多結晶半導
体、低いしきい電圧のｎチャネルＭＩＳＦＥＴと低いし
きい電圧のｐチャネルＭＩＳＦＥＴのゲート電極にｎ型
多結晶半導体を用いたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281993A JPH07106579A (ja) | 1993-10-08 | 1993-10-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281993A JPH07106579A (ja) | 1993-10-08 | 1993-10-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106579A true JPH07106579A (ja) | 1995-04-21 |
Family
ID=17242654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25281993A Pending JPH07106579A (ja) | 1993-10-08 | 1993-10-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106579A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188111B1 (en) | 1997-03-31 | 2001-02-13 | Nec Corporation | Dual gate semiconductor device for shortening channel length |
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| JP2015164214A (ja) * | 2015-04-30 | 2015-09-10 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の制御方法 |
| US11211406B2 (en) | 2007-11-28 | 2021-12-28 | Renesas Electronics Corporation | Semiconductor device and method for controlling semiconductor device |
-
1993
- 1993-10-08 JP JP25281993A patent/JPH07106579A/ja active Pending
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