DE19983426B4 - Verfahren zum Herstellen einer Halbleitervorrichtung mit getrennten Schaltungselementausbildungsschichten unterschiedlicher Dicken - Google Patents
Verfahren zum Herstellen einer Halbleitervorrichtung mit getrennten Schaltungselementausbildungsschichten unterschiedlicher Dicken Download PDFInfo
- Publication number
- DE19983426B4 DE19983426B4 DE19983426T DE19983426T DE19983426B4 DE 19983426 B4 DE19983426 B4 DE 19983426B4 DE 19983426 T DE19983426 T DE 19983426T DE 19983426 T DE19983426 T DE 19983426T DE 19983426 B4 DE19983426 B4 DE 19983426B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- silicon
- layers
- circuit element
- element formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 27
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 29
- 150000002500 ions Chemical class 0.000 claims abstract description 19
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 12
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 12
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052786 argon Inorganic materials 0.000 claims description 2
- 229910052785 arsenic Inorganic materials 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims description 2
- 229910052698 phosphorus Inorganic materials 0.000 claims description 2
- 239000011574 phosphorus Substances 0.000 claims description 2
- 229910015900 BF3 Inorganic materials 0.000 claims 1
- 230000003064 anti-oxidating effect Effects 0.000 claims 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 239000010408 film Substances 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 239000000377 silicon dioxide Substances 0.000 description 8
- 238000009279 wet oxidation reaction Methods 0.000 description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 4
- 229910001882 dioxygen Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 241000894007 species Species 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76281—Lateral isolation by selective oxidation of silicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
Verfahren
zum Herstellen einer Halbleitervorrichtung, die getrennte Schaltungselementausbildungsschichten
mit unterschiedlichen Schichtdicken auf einer Isolierschicht aufweist,
das die Prozesse aufweist:
Ausbilden einer Mehrzahl von Schaltungselementausbildungsschichten (2, 2a, 2b), die durch Stufen unterteilt sind und eine unterschiedliche Schichtdicke auf der Isolierschicht (1) aufweisen;
Ausbilden einer Antioxidationsschicht (4) auf jedem Bereich entsprechend der Schaltungselementausbildungsschicht, die die unterschiedliche Schichtdicke aufweist;
Oxidieren der Schaltungselementausbildungsschichten unter Verwendung der Antioxidationsschicht als Maske zur Ausbildung von Feldoxidschichten (5a, 5b), die unterschiedliche Dicken aufweisen, zwischen den Schaltungselementausbildungsschichten (2a, 2b);
Implantieren von Ionen nur in die Feldoxidschichten (5a), die eine dicke Schichtdicke aufweisen; und
gleichzeitiges Ätzen der Feldoxidschichten (5a, 5b).
Ausbilden einer Mehrzahl von Schaltungselementausbildungsschichten (2, 2a, 2b), die durch Stufen unterteilt sind und eine unterschiedliche Schichtdicke auf der Isolierschicht (1) aufweisen;
Ausbilden einer Antioxidationsschicht (4) auf jedem Bereich entsprechend der Schaltungselementausbildungsschicht, die die unterschiedliche Schichtdicke aufweist;
Oxidieren der Schaltungselementausbildungsschichten unter Verwendung der Antioxidationsschicht als Maske zur Ausbildung von Feldoxidschichten (5a, 5b), die unterschiedliche Dicken aufweisen, zwischen den Schaltungselementausbildungsschichten (2a, 2b);
Implantieren von Ionen nur in die Feldoxidschichten (5a), die eine dicke Schichtdicke aufweisen; und
gleichzeitiges Ätzen der Feldoxidschichten (5a, 5b).
Description
- Die vorliegende Erfindung bezieht sich allgemein auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei der getrennte Schaltungselementausbildungsschichten mit unterschiedlichen Dicken auf einer Isolierschicht angeordnet sind, und insbesondere bezieht sie sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei der Siliziumschichten, die unterschiedliche Dicken aufweisen, in einer SOI(Silicon-On-Insulator = Silizium-auf-Isolator)-Struktur getrennt sind.
- In Schaltungselementen mit einer SOI-Struktur, in dem Fall des Ausbildens eines bipolaren Transistors und eines MOSFET, werden diese auf demselben isolierenden Substrat ausgebildet, und zum Ausbilden verschiedener MOSFETs, die unterschiedliche Schwellwerte aufweisen, auf diesem wird eine Technik verwendet, bei der Siliziumbereiche, die unterschiedliche Dicken aufweisen, ausgebildet werden, wie es in der japanischen Patentanmeldungsoffenlegung Nr. 7-106579 (1995) offenbart ist.
- Die Trennung der Elemente wird verwirklicht durch selektives Oxidieren von Schaltungselementausbildungsschichten zur Ausbildung von Feldoxidschichten. Jedoch diffundieren in dem Fall eines SOI-Substrates an Randteilen, an denen die Feldoxidschicht und der Schaltungselementausbildungsbereich in Kontakt miteinander sind, Dotierstoffe des Schaltungselementausbildungsteils, zum Beispiel BF2+ Ionen, in die Feldoxidschicht, wodurch die Dotierstoffkonzentration an dem Randteil niedriger als diejenige von anderen Bereichen, die entfernt von den Randteilen sind, wird. Als ein Ergebnis tritt ein Leckstrom an den Randteilen auf, an denen die Feldoxidschicht und der Schaltungselementausbildungsbereich in Kontakt miteinander sind.
- Darum ist es notwendig, die Feldoxidschichten zu entfernen und Dotierstoffe zum Verhindern einer Leckage in die Randteile zu injizieren.
- Ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem Siliziumschichten mit unterschiedlichen Dicken getrennt werden, wird unter Bezugnahme auf
3A bis3C beschrieben. - Bei diesem herkömmlichen Beispiel werden, um die Schaltungselemente zu trennen, die Feldoxidschichten zeitweilig ausgebildet, und dann werden diese Feldoxidschichten entfernt.
- Bei dem Prozeß aus
3A werden zuerst Siliziumschichten2 , die unterschiedliche Dicken aufweisen, auf einer Siliziumoxidschicht1 ausgebildet, und eine Siliziumoxidschicht (SiO2)3 wird darauf abgeschieden. - Des weiteren wird eine Siliziumnitridschicht (Si3N4)
4 mittels eines LP-CVD-Verfahrens (LP = Low Pressure = Niedrigdruck) auf der Siliziumoxidschicht3 abgeschieden. Diesem folgend wird die Siliziumnitridschicht4 mit einem Resist maskiert und in eine vorbestimmte Form gemustert. - Als nächstes werden in dem Prozeß aus
3B die Siliziumnitridschichten4 als eine Maske verwendet und eine selektive Naßoxidation wird ausgeführt. Durch diese Naßoxidation werden Feldsiliziumoxidschichten5a ,5b , die unterschiedliche Dicken aufweisen, ausgebildet. - Als nächstes wird in dem Prozeß aus
3C durch Verwenden einer Ätzflüssigkeit (Ätzmittel), in der Fluorwasserstoffsäure (HF) und Wasser in einem Verhältnis von 1 zu 19 gemischt sind, ein Naßätzen bei den Feldsiliziumoxidschichten5a ,5b ausgeführt, so daß die Grenzbereichabschnitte zwischen der Siliziumoxidschicht1 und der Siliziumschicht2 freigelegt werden. Als ein Ergebnis werden getrennte Schaltungselemente, nämlich die Siliziumschichten2a ,2b , die unterschiedliche Schichtdicken aufweisen, ausgebildet. - Jedoch kann in dem Fall des Ätzens der Feldsiliziumoxidschichten
5a ,5b die Siliziumoxidschicht1 , die aus demselben Material wie die Feldsiliziumoxidschichten5a ,5b gemacht wurde, ebenfalls geätzt werden. - Das heißt, wenn die Siliziumschichten
2a ,2b , von denen jede ein Teil der Siliziumschicht2 war und die unterschiedliche Dicken aufweisen, getrennt werden, wird die Dicke jeder der Feldsiliziumoxidschichten5a ,5b proportional zu der Dicke der Siliziumschicht2 zur Oxidation. - Als Folge wird bei dem Naßätzprozeß, wie es in
3C gezeigt ist, falls das Naßätzen mit einer für die Feldsiliziumoxidschicht5a , die eine dicke Schichtdicke aufweist, eingestellten Ätzzeit ausgeführt wird, auch die Siliziumoxidschicht1 , die unter der Feldsiliziumoxidschicht5b , die eine dünne Schichtdicke aufweist, vorhanden ist, geätzt, was Hohlräume ausbildet. Diese Hohlräume sind Unterätzungen, die zu einer Unterseite der Siliziumschicht2b reichen, und dann erhält ein Element, das auf der Siliziumschicht2b ausgebildet wird, eine ungenügende Struktur. - Aus der
US 5,827,755 , insbesondere deren37 mit zugehöriger Beschreibung, ist ein Verfahren zum Herstellen einer Halbleitervorrichtung bekannt, die getrennte Schaltungselementausbildungsschichten mit unterschiedlichen Dicken auf einer Isolierschicht aufweist, das die Prozesse des Ausbildens einer Mehrzahl von Schaltungselementausbildungsschichten, die durch Stufen unterteilt sind, und eine unterschiedliche Schichtdicke auf der Isolierschicht aufweisen, Ausbildens einer Antioxidationsschicht auf einem Bereich entsprechend einer Schaltungausbildungselementausbildungsschicht, die eine unterschiedliche Schichtdicke aufweist, Oxidierens der zu der mit der Antioxidationsschicht bedeckten Schaltungselementausbildungsschicht benachbarten Schaltungselementausbildungsschicht unter Verwendung der Antioxidationsschicht als Maske zur Ausbildung einer Feldoxidschicht, und Ätzens der Feldoxidschicht aufweist. - Aus der
US 5,051,374 ist bekannt, daß unterschiedlich dotierte Feldoxidbereiche unterschiedliche Ätzraten aufweisen. - Aus der
US 5,574,292 ist eine Halbleitervorrichtung mit unterschiedlich dicken Schaltungselementausbildungsschichten bekannt. - Eine Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Herstellen einer Halbleitervorrichtung anzugeben, die keine Hohlräume einer untenliegenden Schicht, die ungefähr dasselbe Material wie die Feldoxidschicht aufweist, hat, wodurch die Ausbeute der Halbleitervorrichtung erhöht und die Zuverlässigkeit verbessert wird.
- Diese Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1.
- Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
-
1A bis1E sind Ablaufdiagramme, die ein Verfahren zum Herstellen einer Halbleitervorrichtung als eine Ausführungsform entsprechend der vorliegenden Erfindung zeigen. -
2A bis2F sind zusätzliche Ablaufdarstellungen, die ein Fortsetzen des Verfahrens zur Herstellung einer Halbleitervorrichtung, das in den1A bis1E gezeigt ist, zeigen. -
3A bis3C sind Ablaufdarstellungen, die ein herkömmliches Verfahren zum Herstellen einer Halbleitervorrichtung zeigen. - Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird im Detail unter Bezugnahme auf die Zeichnungen beschrieben.
- Bei diesem Beispiel wird ein Verfahren zum Herstellen einer Halbleitervorrichtung beschrieben. Dieses Verfahren weist das Merkmal auf, daß Bereiche einer Siliziumschicht, die aus unterschiedlichen Dicken bestehen, in einer SOI-Struktur getrennt werden.
- Bei diesem Verfahren wird das Ausbilden von Siliziumschichten, die aus unterschiedlichen Dicken im Verhältnis zueinander bestehen, beschrieben. Das folgende Verfahren zeigt einen Fall, bei dem die Dicken der Siliziumschichten mit 145 nm bzw. 10 nm ausgebildet werden.
- Zuerst, ein SOI-Substrat, wie eine Siliziumoxidschicht
1 wurde auf einem Siliziumeinkristallsubstrat gebildet und eine Siliziumeinkristallschicht2 wurde darauf ausgebildet. Das SOI-Substrat, das verwendet wurde, war ein Produkt von Canon Inc. unter dem Markennamen ELTRAN. - Unter Verwendung dieses SOI-Substrates wurden Siliziumschichten, die unterschiedliche Dicken aufweisen, ausgebildet.
- Der Prozeß aus
1A wird beschrieben. Eine Siliziumoxidschicht (SiO2)11 mit einer Dicke von 20 nm wird auf einer Siliziumschicht10 mit einer Dicke von 155 nm ausgebildet, zum Beispiel bei Bedingungen einer Oxidationstemperatur von 950°C, einem Wasserstoffgasfluß von 5 Liter/Minute, einem Sauerstoffgasfluß von 10 Liter/Minute und einer Oxidationszeit von 6 Minuten. - Als nächstes wird eine Siliziumnitridschicht (Si3N4)
12 mit einer Dicke von 140 nm auf der Siliziumoxidschicht11 abgeschieden. Das Abscheiden dieser Schicht wird ausgeführt mittels des LP-CVD-Verfahrens (LP = Low Pressure = Niederdruck), zum Beispiel unter Bedingungen einer Abscheidungstemperatur von 760°C, eines SiH2Cl2-Gasflusses von 20 sccm, eines NH3-Gasflusses von 220 sccm und einer Abscheidungszeit von 140 Minuten. - Als nächstes wird die Siliziumnitridschicht
12 in ein vorbestimmtes Muster unter Verwenden eines Resists als einer Maske gebildet. Das heißt, die Siliziumnitridschicht12 wird derart geformt, daß sie in einem Bereich verbleibt, der einem dicken Teil der Siliziumschicht10 entspricht. - Als nächstes wird der Prozeß in
1B beschrieben. Eine selektive Naßoxidation wird unter Verwendung der Siliziumnitridschicht12 als Maske ausgeführt. Diese Naßätzprozeß wird zum Beispiel unter Bedingungen einer Oxidationstemperatur von 1000°C, eines Wasserstoffgasflusses von 8 Liter/Minute, eines Sauerstoffgasflusses von 4,5 Liter/Minute und einer Oxidationszeit von 35 Minuten ausgeführt. - Nebenbei, die Naßoxidation, auf die Bezug genommen wird, ist dazu gedacht, einen Oxidationsprozeß zu bezeichnen, der eine übermäßige Menge von Wasserstoffgas verwendet, im Gegensatz zu einer Trockenoxidation, die einen Oxidationsprozeß verwendet, der eine schwache Menge von Wasserstoffgas verwendet.
- Durch Ausführen einer Naßoxidation wie dieser wird die Siliziumschicht
10 in einem Bereich, der nicht maskiert ist, zur Ausbildung einer Siliziumoxidschicht13 , die eine Dicke von 90 nm aufweist, oxidiert. - Als nächstes wird der Prozeß in
1C beschrieben. Das Ätzen wird unter Verwendung einer Ätzflüssigkeit aus einer Mischung aus Fluorwasserstoffsäure (HF) und Wasser in einem Verhältnis von 1 zu 19 für eine Ätzzeit von 11,8 Minuten ausgeführt. Die Siliziumoxidschicht13 wird durch dieses Ätzen entfernt. - Als nächstes werden die Siliziumnitridschicht
12 und die Siliziumoxidschicht11 entfernt. In diesem Fall werden die Entfernung der Siliziumnitridschicht12 und der Siliziumoxidschicht 11 zum Beispiel unter Verwendung eines Ätzmittels aus einer wäßrigen Lösung aus 90 Prozent H3PO4 bei Bedingungen einer Temperatur von 160°C und einer Entfernungszeit von 90 Minuten ausgeführt. Durch Verwenden einer Abfolge der oben beschriebenen Prozesse werden die Siliziumschichten2 als Bereiche ausgebildet, die relativ zueinander unterschiedliche Dicken aufweisen. - Als nächstes wird der Prozeß aus
1D beschrieben. Auf jedem Bereich, der eine ununterschiedliche Dicke aufweist, auf der Siliziumschicht2 , wird eine Siliziumoxidschicht (SiO2)3 mit einer Dicke von 20 nm unter Bedingungen von zum Beispiel einer Oxidationstemperatur von 950°C, einem Wasserstoffgasfluß von 5 Liter/Minute, einem Sauerstoffgasfluß von 10 Liter/Minute und einer Oxidationszeit von 6 Minuten ausgebildet. - Als nächstes wird eine Siliziumnitridschicht (Si3N4)
4 mit einer Dicke von 140 nm auf der Siliziumoxidschicht3 abgeschieden. Das Abscheiden dieser Schicht wird mittels des LP(Low Pressure = Niederdruck)-CVD(Chemical Vapor Deposition = chemische Dampfphasenabscheidung)-Verfahrens4 ausgeführt, zum Beispiel unter den folgenden Bedingungen: eine Abscheidungstemperatur von 760°C, ein SiH2Cl2-Gasfluß von 20 sccm und ein NH3-Gasfluß von 220 sccm und eine Abscheidungszeit von 140 Minuten. - Als nächstes wird die Siliziumnitridschicht
4 in ein vorgeschriebenes Muster unter Verwendung eines Resists als Maske geformt. Die Ätzbehandlung bei diesem Prozeß wird ausgeführt mittels eines Plasmaätzens, zum Beispiel mit den folgenden Bedingungen: ein CF4- Gasfluß von 36,5 sccm, eine HF-Ausgangsleistung von 150 W und eine Behandlungszeit von 180 sec. - Als ein Ergebnis werden gemusterte Siliziumnitridschichten
4 auf den entsprechenden Siliziumschichten2a ,2b unterschiedlicher Dicke ausgebildet. - Als nächstes wird der Prozeß aus
1E beschrieben. Eine selektive Naßoxidation wird unter Verwendung der Siliziumnitridschichten4 als Maske ausgeführt. Diese Naßoxidation wird zum Beispiel unter den folgenden Bedingungen ausgeführt: eine Oxidationstemperatur von 1000°C, ein Wasserstoffgasfluß von 8 Liter/Minute, ein Sauerstoffgasfluß von 4,5 Liter/Minute und eine Oxidationszeit von 112 Minuten. - Unter Verwendung der Naßoxidation wird ein teil der Siliziumschicht
2 in dem Bereich, in dem sie nicht mit der Maske bedeckt ist, oxidiert, und die Feldsiliziumoxidschichten5a ,5b , die unterschiedliche Dicken von 290 nm bzw. 200 nm aufweisen, werden auf beiden Seiten einer Stufe A gebildet. - Aufgrund der Ausbildung dieser Feldsiliziumoxidschichten
5a ,5b wird die Siliziumschicht2 in die Siliziumschicht2a , die eine dicke Schichtdicke aufweist, und die Siliziumschicht2b , die eine dünne Schichtdicke aufweist, getrennt. In diesem Fall bilden sich, da Sauerstoff in einer umlaufenden Weise in die Randteile der Siliziumschichten2a ,2b und der Siliziumnitridschichten4 eindringen kann, die Randteile selbst in die "Vogelschnabel" (Bird Beak) genannte Gestalt. - Die folgende Beschreibung dient zum Erläutern eines Prozesses zum Entfernen der Feldsiliziumoxidschichten
5a ,5b . - Als nächstes wird der Prozeß aus
2A beschrieben. Der Resist6 mit einer Dicke von 1300 nm ist über die gesamte Oberfläche des Substrates inklusive der Feldsiliziumoxidschichten5a ,5b beschichtet. Weiter wird das Substrat belichtet, wobei ein Bereich einer Seite maskiert ist, und nur der Resist6 auf der Seite der Feldsiliziumoxidschicht5a wird entfernt. - Als nächstes wird der Prozeß aus
2B beschrieben. BF2+ Ionen werden nur in die Feldsiliziumoxidschicht5a , die die dicke Schichtdicke aufweist, unter Verwendung des Resists6 auf der Seite der Feldsiliziumoxidschicht5b als Maske, implantiert. - In diesem Fall wird die Ionenimplantation ausgeführt durch Verwenden eines Ionenimplantierers, zum Beispiel unter den folgenden Bedingungen: eine Beschleunigungsenergie von 65 keV und eine Dosis von 7,5 × 1014/cm2. Als alternative Ionenarten können Argon (Ar+), Arsen (As+), Phosphor (P+) und ähnliches verwendet werden.
- Als nächstes wird, nachdem der Resist
6 entfernt worden ist, ein Wärmebehandlungsprozeß ausgeführt. Diese Wärmebehandlung wird zum Beispiel unter den folgenden Bedingungen ausgeführt: eine Temperatur von 950°C, ein Stickstoffgasfluß von 15 Liter/Minute und eine Wärmebehandlungszeit von 20 Minuten. - Als nächstes wird der Prozeß aus
2C beschrieben. Die Feldsiliziumoxidschichten5a ,5b werden geätzt. Dieses Ätzen wird zum Beispiel unter den folgenden Bedingungen ausgeführt: Verwenden einer Ätzflüssigkeit aus einer Mischung aus Fluorwasserstoffsäure (HF) und Wasser in einem Verhältnis von 1 zu 19 und eine Ätzzeit von 11,8 Minuten. Durch diesen Prozeß werden die Feldoxidschichten5a ,5b zum Freilegen der Grenzflächen der Siliziumschicht2 und eines Teils der Siliziumoxidschicht1 geätzt. Nebenbei bemerkt, es kann einen Fall geben, in dem das Ätzen ohne die Wärmebehandlung ausgeführt werden kann. - Als nächstes werden die Siliziumnitridschichten
4 auf den Siliziumschichten2a ,2b entfernt. In diesem Fall wird die Entfernung der Siliziumnitridschichten4 zum Beispiel unter Verwenden einer wäßrigen Lösung von 90 Prozent H3PO4 und Bedingungen einer Temperatur von 160°C und einer Entfernungszeit von 90 Minuten ausgeführt. Unter Verwendung einer Abfolge der Prozesse, wie sie oben beschrieben worden sind, können die Feldsiliziumoxidschichten5a ,5b , die unterschiedliche Dicken relativ zueinander aufweisen, gleichzeitig entfernt werden. - Als nächstes wird der Prozeß der Elementausbildung erläutert.
- Der Prozeß aus
2D wird beschrieben. Eine Schicht aus Resist3 wird so gemustert, daß der Rest der Siliziumschichten2a ,2b mit dem Resist3 unter der Bedingung bedeckt ist, daß nur die Randteile der Siliziumschichten2a ,2b freigelegt sind. - In diesem Fall ist der Randteil der Siliziumschicht definiert als ein Bereich, in dem die Dicke der Siliziumschicht dünner als diejenige des zentralen Teils ist. Nebenbei, die Schichtdicke des Reists
3 ist 1300 nm. - Als nächstes wird eine Ionenimplantation zum Erhöhen der Dotierstoffkonzentration der Randteile der Siliziumschichten
2a ,2b ausgeführt. Die Ionenart, die zu implantieren ist, ist bevorzugterweise BF2+. In diesem Fall werden die Ionen mit einem Ionenimplantierer zum Beispiel unter den folgenden Bedingungen implantiert: eine Beschleunigungsenergie von 65 keV und eine Dosis von 7,5 × 1014 /cm2. - Bei dieser Gelegenheit ist es wesentlich, die Feldsiliziumoxidschichten zu entfernen, um die Ionen gleichförmig in die Randteile der Siliziumschichten zu implantieren.
- Als nächstes wird der Prozeß aus
2E beschrieben. Nachdem der Resist3 entfernt wurde, werden Ionen in die Siliziumschichten2a und2b zum Einstellen des Schwellwertes implantiert. Die zu implantierende Ionenart ist bevorzugterweise BF2+. In diesem Fall werden die Ionen mit einem Ionenimplantierer zum Beispiel bei den folgenden Bedingungen implantiert: eine Beschleunigungsenergie von 35 keV und eine Dosis von 3,0 × 1012/cm2. - Als nächstes werden, wie in
2F gezeigt ist, Gateoxidschichten7a und7b und Polysiliziumgates6a und6b ausgebildet, um einen MOS-Transistor herzustellen. - Als nächstes wird die Korrelation zwischen der Ionenimplantation und der Ätzrate der Feldsiliziumoxidschichten
5a ,5b beschrieben. - Die Tabelle 1 zeigt einen Ätzratenvergleich des Falles, in dem BF2+ Ionen in die Feldsiliziumoxidschichten
5a ,5b implantiert werden, und des Falles ohne Ionenimplantation. Nebenbei, der Ätzprozeß wird mit der Bedingung der Ätzflüssigkeit aus einer Mischung aus Fluorwasserstoffsäure (HF) und Wasser in einem Verhältnis von 1 zu 19 ausgeführt. - Es wurde herausgefunden, wie es in dieser Tabelle 1 gezeigt ist, daß die Ätzrate ohne Ionenimplantation gleich 17 nm/Minute ist, wohingegen die Ätzrate mit der Ionenimplantation gleich 25 nm/Minute wird. Das heißt, die Ionenimplantation beschleunigt die Fortschreitungsgeschwindigkeit des Ätzens. In dem Fall der Wärmebehandlung ist es zu bevorzugen, daß die Wärmebehandlungstemperatur nicht weniger als 900°C ist. Falls die Wärmebehandlungstemperatur unter als 900°C ist, kann eine ausreichende Wirkung der Wärmebehandlung nicht erwartet werden.
- Nebenbei, in diesem Beispiel werden, falls die Wärmebehandlung nicht ausgeführt wird, die Ätzraten um einen Faktor von vier oder so höher.
- Mit der Absicht, die Tatsache zu benutzen, daß die Ätzrate durch Wählen, ob die Ionenimplantation angewandt wird oder nicht, geändert werden kann, wie es oben beschrieben wurde, wählt der vorliegende Prozeß eine Einstellung derart, daß die Ionenimplantation bei der Feldsiliziumoxidschicht
5a , die eine dicke Schichtdicke aufweist, ausgeführt wird, wohingegen kein Ionenimplantationsprozeß bei der Feldsiliziumoxidschicht5b , die eine dünne Schichtdicke aufweist, ausgeführt wird. - Durch dieses Verfahren ist bei dem oben erwähnten Prozeß aus
2C bei der Feldsili ziumoxidschicht5b , die eine dünne Schichtdicke aufweist, die Rate des Fortschreitens des Ätzens langsam, wohingegen bei der Feldsiliziumoxidschicht5a , die eine dicke Schichtdicke aufweist, in die die Ionen implantiert wurden, die Rate des Fortschreitens des Ätzens so modifiziert werden kann, daß sie schnell ist. Darum können beide Feldsiliziumoxidschichten5a ,5b in gleicher Weise gleichzeitig zu dem Zeitpunkt entfernt werden, wenn das Ätzen die Oberfläche der Siliziumoxidschicht1 erreicht. - Als Folge kann die vorliegende Erfindung das Phänomen, wie es bei dem herkömmlichen Beispiel aus
3C gezeigt wurde, bei dem die Siliziumoxidschicht1 unter der Siliziumschicht2b , die eine dünne Schichtdicke aufweist, geätzt wurde, eliminieren. - Wie oben beschrieben wurde, kann entsprechend der vorliegenden Erfindung, da die Ionen nur in die Feldoxidschichten, die eine dicke Schichtdicke aufweisen, implantiert werden, und die Ätzraten der Feldoxidschichten, die unterschiedliche Dicken aufweisen, geändert sind, selbst in dem Fall, in dem die Feldoxidschichten und ihre darunterliegenden Fundamentschichten mit demselben Material aufgebaut sind, das Phänomen, daß die Fundamentschicht geätzt wird, eliminiert werden, wodurch die Ausbeute der Halbleitervorrichtungen verbessert wird und die Halbleitervorrichtungen mit hoher Zuverlässigkeit hergestellt werden.
Claims (12)
- Verfahren zum Herstellen einer Halbleitervorrichtung, die getrennte Schaltungselementausbildungsschichten mit unterschiedlichen Schichtdicken auf einer Isolierschicht aufweist, das die Prozesse aufweist: Ausbilden einer Mehrzahl von Schaltungselementausbildungsschichten (
2 ,2a ,2b ), die durch Stufen unterteilt sind und eine unterschiedliche Schichtdicke auf der Isolierschicht (1 ) aufweisen; Ausbilden einer Antioxidationsschicht (4 ) auf jedem Bereich entsprechend der Schaltungselementausbildungsschicht, die die unterschiedliche Schichtdicke aufweist; Oxidieren der Schaltungselementausbildungsschichten unter Verwendung der Antioxidationsschicht als Maske zur Ausbildung von Feldoxidschichten (5a ,5b ), die unterschiedliche Dicken aufweisen, zwischen den Schaltungselementausbildungsschichten (2a ,2b ); Implantieren von Ionen nur in die Feldoxidschichten (5a ), die eine dicke Schichtdicke aufweisen; und gleichzeitiges Ätzen der Feldoxidschichten (5a ,5b ). - Verfahren nach Anspruch 1, bei der das Substrat, nach der Ionenimplantation, mit einer Temperatur von nicht weniger als 900°C wärmebehandelt wird.
- Verfahren nach Anspruch 1 oder 2, bei der die Isolierschicht (
1 ) Siliziumoxid ist, die Schaltungselementausbildungsschicht (2 ,2a ,2b ) eine Siliziumschicht ist, und die Feldoxidschicht (5a ,5b ) eine Siliziumoxidschicht ist. - Verfahren nach Anspruch 3, bei der die Isolierschicht (
1 ) auf einem Siliziumsubstrat ausgebildet ist. - Verfahren nach einem der Ansprüche 1 bis 4, bei der die Antioxidationsschicht (
4 ) Siliziumnitrid ist. - Verfahren nach einem der Ansprüche 1 bis 5, bei der die Ionenart für den Implantierungsprozeß eine Art aus Borfluorid (BF2+), Argon (Ar+), Arsen (As+) und Phosphor (P+) ist.
- Verfahren nach einem der Ansprüche 1 bis 6, bei der der Prozeß des Ätzens der Feldoxidschicht ein Naßätzen mit Verwendung einer Ätzflüssigkeit aus einer Mischung aus Fluorwasserstoffsäure (HF) und Wasser ist.
- Verfahren nach einem der Ansprüche 1 bis 7, bei der der Prozeß des Ausbildens der Mehrzahl der Schaltungselementausbildungsschichten (
2 ,2a ,2b ), die durch die Stufen unterteilt sind und die eine unterschiedliche Schichtdicke auf der Isolierschicht (1 ) aufweisen, die Prozesse aufweist: Vorbereiten eines Substrates derart, daß die Isolierschicht (1 ) darauf ausgebildet ist, und eine Siliziumschicht (10 ) auf der Isolierschicht ausgebildet ist, und Ausbilden einer Antioxidationsschicht (12 ) auf der Siliziumschicht (10 ) entsprechend eines Bereiches, in dem ihre Schichtdicke dick sein soll; selektives Oxidieren der Siliziumschicht (10 ) entsprechend eines Bereiches, in dem ihre Schichtdicke dünn sein soll, unter Verwendung der Antioxidationsschicht (12 ) als eine Maske, derart, daß eine dünne Siliziumschicht verbleibt; Ätzen einer Oxidschicht (13 ), die durch den Oxidierungsprozeß ausgebildet ist; und Entfernen der Antioxidationsschicht (12 ). - Verfahren nach Anspruch 8, bei der die Antioxidationsschicht (
12 ) Siliziumnitrid ist. - Verfahren nach Anspruch 9, das weiter den Prozeß des Ausbildens einer dünnen Oxidschicht (
11 ) zwischen der Siliziumschicht (10 ) und der Antioxidationsschicht (12 ) aufweist. - Verfahren nach einem der Ansprüche 1 bis 10, das weiter aufweist: den Prozeß des Implantierens eines Ions in einen Randteil der Schaltungselementausbildungsschicht, der durch das Ätzen nach dem Prozeß des Ätzens der Feldoxidschichten, die unterschiedliche Dicken aufweisen, neuerlich freigelegt ist.
- Verfahren nach Anspruch 11, das den Prozeß des Implantierens eines Ions zum Einstellen eines Schwellwertes eines MOS-Transistors aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP1999/002981 WO2000075981A1 (fr) | 1999-06-03 | 1999-06-03 | Procede de fabrication d'un dispositif a semi-conducteurs |
Publications (2)
Publication Number | Publication Date |
---|---|
DE19983426T1 DE19983426T1 (de) | 2001-06-13 |
DE19983426B4 true DE19983426B4 (de) | 2005-09-22 |
Family
ID=14235890
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19983426T Expired - Fee Related DE19983426B4 (de) | 1999-06-03 | 1999-06-03 | Verfahren zum Herstellen einer Halbleitervorrichtung mit getrennten Schaltungselementausbildungsschichten unterschiedlicher Dicken |
Country Status (4)
Country | Link |
---|---|
US (1) | US6387741B1 (de) |
KR (1) | KR100383702B1 (de) |
DE (1) | DE19983426B4 (de) |
WO (1) | WO2000075981A1 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6355580B1 (en) | 1998-09-03 | 2002-03-12 | Micron Technology, Inc. | Ion-assisted oxidation methods and the resulting structures |
US6846727B2 (en) * | 2001-05-21 | 2005-01-25 | International Business Machines Corporation | Patterned SOI by oxygen implantation and annealing |
US6855436B2 (en) * | 2003-05-30 | 2005-02-15 | International Business Machines Corporation | Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal |
JP2004152962A (ja) * | 2002-10-30 | 2004-05-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
KR100489802B1 (ko) * | 2002-12-18 | 2005-05-16 | 한국전자통신연구원 | 고전압 및 저전압 소자의 구조와 그 제조 방법 |
FR2872958B1 (fr) * | 2004-07-12 | 2008-05-02 | Commissariat Energie Atomique | Procede de fabrication d'un film mince structure et film mince obtenu par un tel procede |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051374A (en) * | 1985-03-06 | 1991-09-24 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device with identification pattern |
JPH07106579A (ja) * | 1993-10-08 | 1995-04-21 | Hitachi Ltd | 半導体装置とその製造方法 |
US5574292A (en) * | 1992-05-13 | 1996-11-12 | Seiko Instruments Inc. | Semiconductor device with monosilicon layer |
US5827755A (en) * | 1991-08-02 | 1998-10-27 | Canon Kabushiki Kaisha | Liquid crystal image display unit and method for fabricating semiconductor optical member |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5461488A (en) | 1977-10-26 | 1979-05-17 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
JPS57196543A (en) | 1981-05-27 | 1982-12-02 | Toshiba Corp | Manufacture of semiconductor device |
JPS63177564A (ja) | 1987-01-19 | 1988-07-21 | Fujitsu Ltd | 半導体装置 |
US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
US5463238A (en) * | 1992-02-25 | 1995-10-31 | Seiko Instruments Inc. | CMOS structure with parasitic channel prevention |
JP3265569B2 (ja) * | 1998-04-15 | 2002-03-11 | 日本電気株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-06-03 KR KR10-2001-7001443A patent/KR100383702B1/ko not_active IP Right Cessation
- 1999-06-03 DE DE19983426T patent/DE19983426B4/de not_active Expired - Fee Related
- 1999-06-03 US US09/762,056 patent/US6387741B1/en not_active Expired - Lifetime
- 1999-06-03 WO PCT/JP1999/002981 patent/WO2000075981A1/ja active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5051374A (en) * | 1985-03-06 | 1991-09-24 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device with identification pattern |
US5827755A (en) * | 1991-08-02 | 1998-10-27 | Canon Kabushiki Kaisha | Liquid crystal image display unit and method for fabricating semiconductor optical member |
US5574292A (en) * | 1992-05-13 | 1996-11-12 | Seiko Instruments Inc. | Semiconductor device with monosilicon layer |
JPH07106579A (ja) * | 1993-10-08 | 1995-04-21 | Hitachi Ltd | 半導体装置とその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20010106428A (ko) | 2001-11-29 |
US6387741B1 (en) | 2002-05-14 |
DE19983426T1 (de) | 2001-06-13 |
WO2000075981A1 (fr) | 2000-12-14 |
KR100383702B1 (ko) | 2003-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2700873C2 (de) | Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren | |
DE19654738B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung | |
DE4235534C2 (de) | Verfahren zum Isolieren von Feldeffekttransistoren | |
DE19837395C2 (de) | Verfahren zur Herstellung eines eine strukturierte Isolationsschicht enthaltenden Halbleiterbauelements | |
DE3000847A1 (de) | Verfahren zur ausbildung dotierter zonen in einem substrat | |
DE3129558C2 (de) | ||
DE4116690A1 (de) | Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben | |
DE2928923C2 (de) | ||
DE3108377A1 (de) | Verfahren zum herstellen von halbleiterschaltkreisen | |
DE2615754C2 (de) | ||
DE4224793A1 (de) | Duennfilmfeldeffektelement und herstellungsverfahren dafuer | |
DE19817486A1 (de) | Reinigungszusammensetzung für die Herstellung von Halbleitervorrichtungen und ein Verfahren zur Herstellung von Halbleitervorrichtungen mittels derselben | |
DE2951504C2 (de) | Verfahren zum Herstellen einer integrierten Schaltungsanordnung mit einem einen inneren und einen äußeren Basisbereich aufweisenden bipolaren Transistor | |
DE2922015A1 (de) | Verfahren zur herstellung einer vlsi-schaltung | |
EP0038994A2 (de) | Kontakt für MIS-Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE2365056A1 (de) | Verfahren zur herstellung von halbleitereinrichtungen unter oertlicher oxidation einer silicium-oberflaeche | |
DE19521469B4 (de) | Hochspannungstransistorstruktur für eine Halbleitervorrichtung sowie Verfahren zu deren Herstellung | |
DE19654686C2 (de) | Verfahren zum Herstellen einer Dreiwannen-Anordnung in einer Halbleitervorrichtung | |
DE19835891B4 (de) | Verfahren zur Herstellung eines Transistors | |
DE19983426B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit getrennten Schaltungselementausbildungsschichten unterschiedlicher Dicken | |
EP0855088B1 (de) | Verfahren zum erzeugen einer grabenisolation in einem substrat | |
DE10212371A1 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
DE19731857C2 (de) | Verfahren zur Dotierung eines Polysiliciumbereiches mit Phosphor | |
DE19840385A1 (de) | Verfahren zm Isolieren von Bereichen eines integrierten Schaltkreises | |
DE19734837B4 (de) | Verfahren zur Herstellung eines selbstausrichtenden Silicids |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8607 | Notification of search results after publication | ||
8128 | New person/name/address of the agent |
Representative=s name: KRAMER - BARSKE - SCHMIDTCHEN, 81245 M?NCHEN |
|
8364 | No opposition during term of opposition | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |