JPS63177564A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63177564A JPS63177564A JP62008278A JP827887A JPS63177564A JP S63177564 A JPS63177564 A JP S63177564A JP 62008278 A JP62008278 A JP 62008278A JP 827887 A JP827887 A JP 827887A JP S63177564 A JPS63177564 A JP S63177564A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
レーザ再結晶ＳＯＩ （シリコン・オン・インシュレ
ータ＋ ５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）
／ＣＭＯＳフィールド効果トランジスタ（ＦＥＴ）に
おいて、ｎチャンネルとｐチャンネルの下地絶縁膜の厚
さを変えることによって、バンクゲートバイアス効果に
差をつけた耐放射線用効果を強化した素子である。
ータ＋ ５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）
／ＣＭＯＳフィールド効果トランジスタ（ＦＥＴ）に
おいて、ｎチャンネルとｐチャンネルの下地絶縁膜の厚
さを変えることによって、バンクゲートバイアス効果に
差をつけた耐放射線用効果を強化した素子である。
本発明は半導体装置に関し、さらに詳しく言えば、電離
放射線（γ線）の与える影響を抑制することのできるＳ
ＯＩ／ＣＭＯＳ Ｆｌｌ！Ｔの如き半導体デバイスに関
する。
放射線（γ線）の与える影響を抑制することのできるＳ
ＯＩ／ＣＭＯＳ Ｆｌｌ！Ｔの如き半導体デバイスに関
する。
第４図に示される５０１／ＣＭＯＳ ＦＢＴは知られた
ものであり、図中、２１はシリコン（Ｓｉ）基板、２２
は絶縁物すなわち二”酸化シリコン（ＳｉＯ２）膜、２
３ａと２３ｂは再結晶シリコン膜、２４ａと２４ｂはゲ
ート酸化膜、２５ａと２５ｂはゲート電極である。かか
る構造は、ＳｉＯ２膜２２の上に多結晶シリコン（ポリ
シリコン）を堆積し、それを例えばレーザアニールによ
って再結晶化して単結晶シリコンとし、この再結晶シリ
コン膜に図示の如くｐ型とｎ型の不純物を拡散してＩ’
−＋ ｎ−＋ ｐ＋＋ ｎ＋層を形成したもので再結晶
シリコン膜２３ａと２３ｂにはそれぞれｎチャンネルＭ
ＯＳ ＦＥＴとｐチャンネルＭＯＳ ＦＥＴが構成され
ている。
ものであり、図中、２１はシリコン（Ｓｉ）基板、２２
は絶縁物すなわち二”酸化シリコン（ＳｉＯ２）膜、２
３ａと２３ｂは再結晶シリコン膜、２４ａと２４ｂはゲ
ート酸化膜、２５ａと２５ｂはゲート電極である。かか
る構造は、ＳｉＯ２膜２２の上に多結晶シリコン（ポリ
シリコン）を堆積し、それを例えばレーザアニールによ
って再結晶化して単結晶シリコンとし、この再結晶シリ
コン膜に図示の如くｐ型とｎ型の不純物を拡散してＩ’
−＋ ｎ−＋ ｐ＋＋ ｎ＋層を形成したもので再結晶
シリコン膜２３ａと２３ｂにはそれぞれｎチャンネルＭ
ＯＳ ＦＥＴとｐチャンネルＭＯＳ ＦＥＴが構成され
ている。
第４図に示したＳＯＩ素子すなわちｎチャンネル。
ｐチャンネルのＣＭＯＳ ＦＥＴに電離放射線（γ線）
が照射されると、下地のＳｉＯ２膜２２と再結晶シリコ
ン膜２３ａ、 ２３ｂの界面（Ｓｉ／ ＳｉＯ２）近傍
に図に＋と−で示した電荷が発生し、素子の特性劣化を
もたらすことがしばしば経験される。それは、Ｓｉ／Ｓ
ｉＯ２界面に前記した電荷によってバンクチャンネルが
発生し、それによってソース／ドレイン（Ｓ／Ｄ） リ
ークが増大するからである。
が照射されると、下地のＳｉＯ２膜２２と再結晶シリコ
ン膜２３ａ、 ２３ｂの界面（Ｓｉ／ ＳｉＯ２）近傍
に図に＋と−で示した電荷が発生し、素子の特性劣化を
もたらすことがしばしば経験される。それは、Ｓｉ／Ｓ
ｉＯ２界面に前記した電荷によってバンクチャンネルが
発生し、それによってソース／ドレイン（Ｓ／Ｄ） リ
ークが増大するからである。
ｎチャンネルのバックチャンネルを抑制するには、シリ
コン基板側（バックゲートｖβ）に負の電圧を印加し、
ＳｉＯ２［４２２中の十電荷をシリコン基板側に移動さ
せることが知られている。ところが、このようにして
Ｖｔ３に負の電荷を印加したときには、ｐチャンネル側
ではバックチャンネルを増大する向きに１肋いてｐチャ
ンネルのＳ／Ｄリークが増大する問題がある。
コン基板側（バックゲートｖβ）に負の電圧を印加し、
ＳｉＯ２［４２２中の十電荷をシリコン基板側に移動さ
せることが知られている。ところが、このようにして
Ｖｔ３に負の電荷を印加したときには、ｐチャンネル側
ではバックチャンネルを増大する向きに１肋いてｐチャ
ンネルのＳ／Ｄリークが増大する問題がある。
本発明はこのような点に鑑みて創作されたもので、ＳＯ
ＩｌｏＭＯＳ ＦＥＴにおいて、γ線対策としてバック
ゲート（Ｖ６）に負の電圧を印加しても、ｐチャンネル
側でバックチャンネルが増大することのない素子を提供
することを目的とする。
ＩｌｏＭＯＳ ＦＥＴにおいて、γ線対策としてバック
ゲート（Ｖ６）に負の電圧を印加しても、ｐチャンネル
側でバックチャンネルが増大することのない素子を提供
することを目的とする。
第１図は本発明実施例の断面図で、図中、１１はシリコ
ン基板、１２は段差がつけられたＳｉＯ２膜、１３ａと
１３ｂは再結晶シリコン膜、１４ａと１４ｂはゲート酸
化膜、１５ａと１５ｂはゲート電極である。
ン基板、１２は段差がつけられたＳｉＯ２膜、１３ａと
１３ｂは再結晶シリコン膜、１４ａと１４ｂはゲート酸
化膜、１５ａと１５ｂはゲート電極である。
本発明実施例においては、ｐチャンネル側の下地のＳｉ
Ｏ２膜をｎチャンネル側の下地のＳｉＯ２膜よりも約２
倍程度厚く形成してあり、Ｖｔに負電圧を印加したとき
にｐチャンネル側のＳｉ／ ５ｉＯｚ界面にバックチャ
ンネルが増大することを抑制する。
Ｏ２膜をｎチャンネル側の下地のＳｉＯ２膜よりも約２
倍程度厚く形成してあり、Ｖｔに負電圧を印加したとき
にｐチャンネル側のＳｉ／ ５ｉＯｚ界面にバックチャ
ンネルが増大することを抑制する。
第３図を参照すると、従来例では、Ｖｔに負電圧を印加
したとき、ｎチャンネル側ではＳｔ／ ＳｉＯ２界面の
十電荷が移動し、バックチャンネルが抑えられるが、ｐ
チャンネル側ではＳｉ／ ＳｉＯ２界面における一電荷
が増大してバックチャンネルが増大したのであるが、第
１図の例ではｐチャンネル側のＳｉＯ２膜が厚くなって
いるために、ｖ８に負の電圧を印加してもＳｔ／ Ｓｉ
Ｏ２界面の一電荷の増加がなく、そこでのバックチャン
ネルの増加が抑制され、５０１／ＣＭＯＳ ＦＥＴにお
いて十分なγ線対策の効果が発生するのである。
したとき、ｎチャンネル側ではＳｔ／ ＳｉＯ２界面の
十電荷が移動し、バックチャンネルが抑えられるが、ｐ
チャンネル側ではＳｉ／ ＳｉＯ２界面における一電荷
が増大してバックチャンネルが増大したのであるが、第
１図の例ではｐチャンネル側のＳｉＯ２膜が厚くなって
いるために、ｖ８に負の電圧を印加してもＳｔ／ Ｓｉ
Ｏ２界面の一電荷の増加がなく、そこでのバックチャン
ネルの増加が抑制され、５０１／ＣＭＯＳ ＦＥＴにお
いて十分なγ線対策の効果が発生するのである。
以下、図面を参照して本発明実施例を詳細に説明する。
第２図に第１図の素子を作る工程が示される。
先ず、同図ｆ８）に示される如く、シリコン基板１１上
に例えば化学気相成長（ＣＶＤ ）法でＳｉＯ２を堆積
して１．５μｍの膜厚のＳｉＯ２膜１２を形成する。
に例えば化学気相成長（ＣＶＤ ）法でＳｉＯ２を堆積
して１．５μｍの膜厚のＳｉＯ２膜１２を形成する。
次に、第２図（ｂ）に示される如く、通常のホトリソグ
ラフィ技術を用いて、ｎチャンネル素子を形成する領域
のみＳｉＯ２膜を最初の膜厚の半分０．７５μｍエツチ
ングで削る。
ラフィ技術を用いて、ｎチャンネル素子を形成する領域
のみＳｉＯ２膜を最初の膜厚の半分０．７５μｍエツチ
ングで削る。
次いで、ＣＶＤ法で全面にポリシリコンを０．５μｍの
膜厚に堆積し、それをパターニングし、レーザアニール
などによって再結晶化して単結晶シリコンとし、再結晶
シリコン膜１３ａ、 １３ｂを作る。
膜厚に堆積し、それをパターニングし、レーザアニール
などによって再結晶化して単結晶シリコンとし、再結晶
シリコン膜１３ａ、 １３ｂを作る。
以下、ＣＭＯＳ ＦＥＴを作る通常の工程でｐ−＋ｎ−
＋ｐ”、ｎ＋型領領域ゲート酸化膜１４ａ、 １４ｂ、
ゲート電極１５ａ、 １５ｂを形成して第１図に示され
る素子を完成する。かかる素子において、ＶＤに負の電
圧を印加すると、ｎチャンネル側では十電荷がシリコン
基板１１内に移動してバックチャンネルの発生が抑えら
れる一方、ｐチャンネル側ではＶｔ に負の電圧が印加
されたときでも、ＳｉＯ２膜１２の膜厚が１．５μｍと
大であるため、Ｓｉ／ ＳｉＯ２界面の一電荷はほとん
ど影響を受けることがな（、γ線の照射によるｐチャン
ネルではバックチャンネルにはほとんど変化がなく、総
体的にＳＯＩ／ Ｃ？ｌ０ＳＦＥＴにおいてバックチャ
ンネルが抑制されるので、十分なγ線対策が実現される
。
＋ｐ”、ｎ＋型領領域ゲート酸化膜１４ａ、 １４ｂ、
ゲート電極１５ａ、 １５ｂを形成して第１図に示され
る素子を完成する。かかる素子において、ＶＤに負の電
圧を印加すると、ｎチャンネル側では十電荷がシリコン
基板１１内に移動してバックチャンネルの発生が抑えら
れる一方、ｐチャンネル側ではＶｔ に負の電圧が印加
されたときでも、ＳｉＯ２膜１２の膜厚が１．５μｍと
大であるため、Ｓｉ／ ＳｉＯ２界面の一電荷はほとん
ど影響を受けることがな（、γ線の照射によるｐチャン
ネルではバックチャンネルにはほとんど変化がなく、総
体的にＳＯＩ／ Ｃ？ｌ０ＳＦＥＴにおいてバックチャ
ンネルが抑制されるので、十分なγ線対策が実現される
。
次に、第３図を参照して本発明の他の実施例を作る方法
を説明する。先ず、同図（ａ）に示される如くシリコン
基板１１上に１μｍの膜厚にＳｉＯ２膜１２を形成する
。続いて、全面にポリシリコンを０，５μｍの膜厚に堆
積し、それをｐチャンネル素子形成領域のみにポリシリ
コンのフィールドシールド層１６が残る如くにパターニ
ングする。
を説明する。先ず、同図（ａ）に示される如くシリコン
基板１１上に１μｍの膜厚にＳｉＯ２膜１２を形成する
。続いて、全面にポリシリコンを０，５μｍの膜厚に堆
積し、それをｐチャンネル素子形成領域のみにポリシリ
コンのフィールドシールド層１６が残る如くにパターニ
ングする。
次いで、第３図ｆｂ）に示される如く、全面に０．１μ
ｍの膜厚にＳｉＯ２膜１７全１７し、その上に０．５μ
ｍの膜厚にポリシリコン膜１８を成長する。
ｍの膜厚にＳｉＯ２膜１７全１７し、その上に０．５μ
ｍの膜厚にポリシリコン膜１８を成長する。
次に、第３図（Ｃ）に示される如くポリシリコン膜１８
をパターニングし、レーザアニールで再結晶化して再結
晶シリコン膜１３ａ、 １３ｂを作る。
をパターニングし、レーザアニールで再結晶化して再結
晶シリコン膜１３ａ、 １３ｂを作る。
次いで、第１図の実施例を作る場合と同様にしてｐ型、
ｎ型不純物の拡散をなし、ゲート酸化膜１４ａ、 １４
ｂ、ゲート電極１５ａ、 １５ｂを形成して第３図Ｆｄ
ｌに示すＳｏｌ／Ｃ間Ｓ ＦＥＴを完成する。
ｎ型不純物の拡散をなし、ゲート酸化膜１４ａ、 １４
ｂ、ゲート電極１５ａ、 １５ｂを形成して第３図Ｆｄ
ｌに示すＳｏｌ／Ｃ間Ｓ ＦＥＴを完成する。
この実施例においては、ポリシリコンのフィールドシー
ルド層１６がｐチャンネル素子のＳｉＯ２の下に設けら
れているため、γ線対策としてＶ、に負の電圧を印加し
たとき、ｐチャネル側のＳｔ／ ＳｉＯ２界面の一電荷
の動きがほとんどなくバックチャンネルの発生が抑えら
れている。ｎチャンネル素子側では第１図の実施例の場
合の如く、Ｓｔ／ ＳｉＯ２界面の十電荷がシリコン基
板１１中に移動するので、バンクチャンネルの発生はさ
らに抑制される。
ルド層１６がｐチャンネル素子のＳｉＯ２の下に設けら
れているため、γ線対策としてＶ、に負の電圧を印加し
たとき、ｐチャネル側のＳｔ／ ＳｉＯ２界面の一電荷
の動きがほとんどなくバックチャンネルの発生が抑えら
れている。ｎチャンネル素子側では第１図の実施例の場
合の如く、Ｓｔ／ ＳｉＯ２界面の十電荷がシリコン基
板１１中に移動するので、バンクチャンネルの発生はさ
らに抑制される。
以上述べてきた如く本発明によれば、ＳＯＩ／ＣＭＯＳ
ＦＥＴにおいて、γ線対策としζＶｄ に負の電圧
を印加したとき、ｎチャンネル素子側ではバックチャン
ネルの発生が抑制され、かつ、ｐチャンネル素子側にお
いてもＶ、５ に負の電圧を印加したことによる従来
のバンクチャンネルの増大が抑えられるので、γ線に対
して強いＣＭＯＳ ＦＥＴが提供される。
ＦＥＴにおいて、γ線対策としζＶｄ に負の電圧
を印加したとき、ｎチャンネル素子側ではバックチャン
ネルの発生が抑制され、かつ、ｐチャンネル素子側にお
いてもＶ、５ に負の電圧を印加したことによる従来
のバンクチャンネルの増大が抑えられるので、γ線に対
して強いＣＭＯＳ ＦＥＴが提供される。
第１図は本発明実施例の断面図、
第２図は第１図の素子の形成方法を示す断面図、第３図
は本発明の他の実施例を作る工程の断面図、 第４図は従来例断面図である。 第１図から第３図までにおいて、 １１はシリコン基板、 １２は ＳｉＯ２膜、 １３ａ、 １３ｂは再結晶シリコン膜、１４ａ、 １４
ｂはゲート酸化膜、 １５ａ、 １５ｂはゲート電極、 １６はフィールドシールド層、 １７は ＳｉＯ２膜、 １８はポリシリコン膜である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ネｉｌ−明斐＃！＃Ｉｌ虻め恥 第１図 犠１凹め春）の責次転ノ未屯呪す断配刀ＩＪ！２図 第１郵ｆＩｔ与＾形双本迄ｔデす趙加力第２図
は本発明の他の実施例を作る工程の断面図、 第４図は従来例断面図である。 第１図から第３図までにおいて、 １１はシリコン基板、 １２は ＳｉＯ２膜、 １３ａ、 １３ｂは再結晶シリコン膜、１４ａ、 １４
ｂはゲート酸化膜、 １５ａ、 １５ｂはゲート電極、 １６はフィールドシールド層、 １７は ＳｉＯ２膜、 １８はポリシリコン膜である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 ネｉｌ−明斐＃！＃Ｉｌ虻め恥 第１図 犠１凹め春）の責次転ノ未屯呪す断配刀ＩＪ！２図 第１郵ｆＩｔ与＾形双本迄ｔデす趙加力第２図
Claims (2)
- （１）シリコン・オン・インシュレータＣＭＯＳＦＥＴ
において、 シリコン基板（１１）上に形成したＳｉＯ＿２膜（１２
）のｐチャンネル素子形成領域部分の膜厚はｎチャンネ
ル素子形成領域部分の膜厚のほぼ２倍の厚さであり、 かかる段差のつけられたＳｉＯ＿２膜（１２）上に堆積
した多結晶シリコン膜を再結晶して作った再結晶シリコ
ン膜（１３ａ、１３ｂ）を用いてそれぞれｎチャンネル
とｐチャンネルのＭＯＳＦＥＴが形成されてなることを
特徴とする半導体装置。 - （２）前記ＳｉＯ＿２膜（１２）のｐチャンネル素子形
成領域にフィールドシールド層（１６）が設けられ、全
面に形成したＳｉＯ＿２膜（１７）上にシリコン・オン
・インシュレータＣＭＯＳＦＥＴが作られてなることを
特徴とする特許請求の範囲第１項記載の装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008278A JPS63177564A (ja) | 1987-01-19 | 1987-01-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008278A JPS63177564A (ja) | 1987-01-19 | 1987-01-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177564A true JPS63177564A (ja) | 1988-07-21 |
Family
ID=11688713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62008278A Pending JPS63177564A (ja) | 1987-01-19 | 1987-01-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075981A1 (fr) * | 1999-06-03 | 2000-12-14 | Asahi Kasei Microsystems Co., Ltd. | Procede de fabrication d'un dispositif a semi-conducteurs |
| JP2011216897A (ja) * | 2005-01-12 | 2011-10-27 | Sharp Corp | 半導体装置 |
-
1987
- 1987-01-19 JP JP62008278A patent/JPS63177564A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075981A1 (fr) * | 1999-06-03 | 2000-12-14 | Asahi Kasei Microsystems Co., Ltd. | Procede de fabrication d'un dispositif a semi-conducteurs |
| US6387741B1 (en) | 1999-06-03 | 2002-05-14 | Asahi Kasei Microsystems Co., Ltd. | Manufacturing a semiconductor device with isolated circuit-element formation layers of different thicknesses |
| JP2011216897A (ja) * | 2005-01-12 | 2011-10-27 | Sharp Corp | 半導体装置 |
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