WO2000075981A1 - Procede de fabrication d'un dispositif a semi-conducteurs - Google Patents

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Michihiro Kawano
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    • H01L21/76281—Lateral isolation by selective oxidation of silicon

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device for separating circuit element forming layers having different thicknesses on an insulating layer, and more particularly to a semiconductor device for separating silicon layers having different thicknesses in an SOI (silicon-on-insulator) structure.
  • SOI silicon-on-insulator
  • the present invention relates to a method for manufacturing a device. Background art
  • Device isolation is performed by selectively oxidizing the circuit element formation layer to form a field oxide film.
  • impurities in the circuit element formation portion for example, BF2 +, diffuse to the field oxide film side, and the impurity concentration at the edge becomes lower.
  • the thickness becomes thinner than the region other than the edge portion of the element formation portion, and as a result, a leak current occurs at the edge portion where the field oxide film and the circuit element formation region are in contact.
  • FIGS. 3A to 3C A method for manufacturing a semiconductor device for separating such silicon layers having different thicknesses will be described with reference to FIGS. 3A to 3C.
  • a process of forming a field oxide film once and removing the field oxide film will be described.
  • a silicon film layer 2 having a different thickness is formed on the silicon oxide film layer 1, and then a silicon oxide film layer (Si ⁇ 2 ) 3 is laminated.
  • a silicon nitride film layer (Si 3 N 4 ) 4 is laminated on the silicon oxide film layer 3 by using an LP (low pressure) CVD method. After that, the silicon nitride film layer 4 is patterned into a predetermined shape by using a resist as a mask.
  • the silicon nitride film layer 4 is used as a mask, and wet oxidation is selectively performed.
  • wet oxidation field silicon oxide film layers 5a and 5b having different thicknesses are formed.
  • wet etching of the field silicon oxide films 5a and 5b is performed by using an etchant in which hydrofluoric acid (HF) and water are mixed at a ratio of 1:19.
  • HF hydrofluoric acid
  • the boundary between silicon film layer 2 and silicon oxide film layer 1 is exposed.
  • silicon layers 2a and 2b having different thicknesses are formed as separated circuit elements.
  • the field silicon oxide film layers 5a and 5b are etched, even the underlying silicon oxide film layer 1 made of the same material as the field silicon oxide film layers 5a and 5b may be etched.
  • the thickness of the field silicon oxide film layers 5a and 5b is proportional to the thickness of the silicon layer 2 to be oxidized. It will be. For this reason, in the wet etching process as shown in FIG. 3C, if the wet etching is performed by adjusting the etching time to the thicker field silicon oxide film layer 5a, the thinner field silicon oxide film layer is formed. The silicon oxide film layer 1 below the film layer 5b is also etched, resulting in scuffing. This undercut is an underetch down to the lower surface of the silicon layer 2b, so that a good device is formed on the silicon layer 2b. I can't do it. Disclosure of the invention
  • an object of the present invention is to provide a method for manufacturing a highly reliable semiconductor device by eliminating scouring of an underlayer made of substantially the same material as that of a field oxide film, improving the yield.
  • the present invention also relates to a method for manufacturing a semiconductor device for separating a circuit element forming layer having a different thickness on an insulating layer, the method comprising a plurality of steps having different thicknesses partitioned by a step on the insulating layer.
  • Forming a circuit element formation layer of the above forming an antioxidant film in each of the regions having different thicknesses, and oxidizing the circuit element formation layer using the antioxidant film as a mask.
  • 900 after the ion implantation. You can anneal at C or higher.
  • the insulating layer may be a silicon oxide film
  • the circuit element forming layer may be a silicon layer
  • the field oxide film may be a silicon oxide film
  • the insulating layer may be formed on a silicon substrate.
  • the oxidation preventing film may be a silicon nitride film.
  • boron fluoride BF2 +
  • argon Ar10
  • arsenic As +
  • P + phosphorus
  • the step of etching the field oxide film may be a wet etching using an etching solution in which HF and water are mixed.
  • a substrate is prepared in which an insulating layer is formed, and a silicon layer having a substantially uniform thickness is formed on the insulating layer, and oxidation prevention is performed on the silicon layer in the thick region.
  • the method may include a step of etching the oxide film formed by the oxidizing step and a step of removing the antioxidant film.
  • a thin oxide film may be further formed between the silicon layer and the antioxidant film.
  • the method may further include, after the step of etching the field oxide films having different thicknesses, a step of implanting ions into an edge portion of the circuit element formation layer exposed by the etching.
  • FIGS. 1A to 1E are process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention, following FIGS. 1A to 1E.
  • 3A to 3C are process diagrams showing a conventional method for manufacturing a semiconductor device.
  • a method for forming silicon layers having different thicknesses will be described.
  • the following example shows the case where a silicon layer having a thickness of 145 nm and lOnm is formed, respectively.
  • an SOI substrate having a silicon oxide film layer 1 formed on a silicon single crystal substrate and a silicon single crystal layer 2 formed thereon is prepared.
  • the SOI substrate used is Canon ELTRAN.
  • the process of FIG. 1A will be described.
  • the time is formed under the condition of 6 minutes.
  • a silicon nitride film layer (Si 3 N 4 ) 12 having a thickness of 140 nm is laminated on the silicon oxide film layer 11.
  • This lamination is performed using an LP (low pressure) CVD method, for example, a deposition temperature of 760.
  • C SiH 2 Cl 2 gas 20 sccm, NH 3 gas 220 sccm, deposition time 140 minutes.
  • the silicon nitride film layer 12 is patterned into a predetermined shape using a resist as a mask. That is, patterning is performed so that the silicon nitride film layer 12 is left in a portion of the silicon film layer 10 where the film thickness is to be increased.
  • wet etching is selectively performed.
  • This wet oxidation is performed, for example, under the conditions of an oxidation temperature of 1000 ° C., a hydrogen gas of 8 liters / minute, an oxygen gas of 4.5 liters Z, and an oxidation time of 35 minutes.
  • the term “wet oxidation” used herein is used when a large amount of a hydrogen gas component is contained, and in contrast to this, there is an expression such as dry oxidation with a small amount of a hydrogen gas component.
  • the silicon nitride film layer 12 and the silicon oxide film layer 11 are removed.
  • an aqueous solution H 3 P0 4 is dissolved to 90%, temperature 160 ° C, as a condition of removal time 90 minutes, to remove the silicon nitride film layer 12 and the silicon oxide film layer 11.
  • a silicon oxide film layer (Si ⁇ 2 ) 3 having a thickness of 20 nm is formed on each region of the silicon film layer 2 having a different thickness, for example, at an oxidation temperature of 950 ° C, hydrogen gas at 5 liters / min, and oxygen gas at 10 liters. / Min, oxidation time 6 minutes.
  • a silicon nitride film layer (Si 3 N 4 ) 4 having a thickness of 140 nm is laminated on the silicon oxide film layer 3.
  • This lamination uses LP (low pressure) CVD, for example, deposition temperature 760.
  • C SiH 2 Cl 2 gas 20 sccm, NH 3 gas 220 sccm, deposition time 140 minutes.
  • a patterned silicon nitride film layer 4 is formed on each of the silicon film layers 2a and 2b having a different thickness.
  • the silicon film layer 2 in the unmasked region is oxidized, and the field silicon oxide film layers 5a, 5b having different thicknesses of 290 nm and 200 nm on both sides of the step A. Is formed.
  • the following steps are for explaining the steps for removing the field silicon oxide film layers 5a and 5b.
  • a 1300 nm thick resist 6 is applied over the entire surface including the field silicon oxide film layers 5a and 5b. Then, one side of the region is exposed to a mask, and the resist 6 is removed only on the field silicon oxide film layer 5a side.
  • ions are implanted using an ion implantation apparatus, for example, under the conditions of an acceleration energy of 65 keV and a dose of 7.5 ⁇ 10 14 / cm 2 .
  • ion implantation apparatus for example, under the conditions of an acceleration energy of 65 keV and a dose of 7.5 ⁇ 10 14 / cm 2 .
  • argon (Ar +), arsenic (As +), phosphorus (P +), or the like can also be used.
  • an annealing process is performed. This annealing is performed, for example, under the conditions of a temperature of 950 ° C., 15 liters of nitrogen gas for Z minutes, and an annealing time of 20 minutes.
  • Field silicon oxide layer 5a, 5 Etch b This etching is performed, for example, using an etching solution in which hydrofluoric acid (HF) and water are mixed at a ratio of 1:19, under the conditions of an etching time of 11.8 minutes. By this etching, the boundary between the silicon film layer 2 and the silicon oxide film layer 1 is exposed. Note that etching may be performed without performing annealing treatment.
  • etching may be performed without performing annealing treatment.
  • the silicon nitride film layer 4 on each of the silicon film layers 2a and 2b is removed.
  • an aqueous solution H 3 P0 4 is dissolved to 90%, temperature 160 ° C, as a condition of removal time 90 minutes, to remove the silicon nitride film layer 4.
  • the process of FIG. 2D will be described.
  • the resist 3 film is patterned so that only the edge portions of the silicon film layers are exposed in the silicon film layers 2a and 2b and the other silicon film layers are covered.
  • the edge portion of the silicon layer indicates a region where the thickness of the silicon film layer is thinner than the central portion.
  • the thickness of the resist 3 is 1300 nm.
  • ion implantation for threshold adjustment is performed on the silicon film layers 2a and 2b.
  • the ions to be implanted are BF2 +.
  • ions are implanted using an ion implanter under the conditions of, for example, a kaolin speed energy of 35 keV and a dose of 3.0 ⁇ 10 12 Zcm 2 .
  • gate oxide films 4a and 4b and polysilicon gates 4a and 4b are formed, and a MOS transistor is formed.
  • Table 1 shows a comparison of the etching rate between the case where BF2 + ions are implanted into the field silicon oxide film layers 5a and 5b and the case where ion implantation is not performed.
  • etching conditions an etching solution obtained by mixing hydrofluoric acid (HF) and water at a ratio of 1:19 as described above was used. ⁇ [Table 1]
  • the annealing process is performed.
  • the etching rate becomes about four times faster.
  • ion implantation is performed on the thick field silicon oxide film layer 5a, Silicon oxide film
  • the layer 5b was set not to perform ion implantation.
  • the etching speed of the thin field silicon oxide film layer 5b is slow, while the thick field silicon oxide film layer 5 into which ions are implanted is used.
  • the etching speed can be increased, when the etching reaches the surface of the silicon oxide film 1, both the field silicon oxide film layers 5a and 5b can be simultaneously and equally removed. Therefore, the phenomenon that even the silicon oxide film layer 1 below the thin silicon film layer 2b side as shown in FIG. 3C of the conventional example can be eliminated.

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Description

明 細 書 半導体装置の製造方法 技術分野
本発明は、 絶縁層上の厚さの異なる回路素子形成層を分離する半 導体装置の製造方法に係り、 特に、 SOI (シリコン オン インシュレー タ）構造の厚さの異なるシリコン層を分離する半導体装置の製造方法に 関する。 背景技術
S〇I構造の回路素子において、 同一の絶縁基板上にバイポーラトラン ジスタと MOSFETとを形成する場合や、異なる閾値の MOSFETを形成 する場合、 厚さの異なるシリコン領域を形成する技術が、 特開平 7— 10 6579号公報に開示されている。
素子の分離は、 回路素子形成層を選択酸化してフィールド酸化膜を 形成することにより行われる。しかし、 SOI基板の場合、 フィールド酸化膜 と回路素子形成領域とが接するエッジ部では、 回路素子形成部の不純 物、 例えば BF2 +がフィールド酸化膜側に拡散して、 エッジ部の不純物 濃度が回路素子形成部のエッジ部以外の領域より薄くなり、その結果、 フィールド酸化膜と回路素子形成領域とが接するエッジ部でリーク電流 が生じるという問題がある。
そこで、フィールド酸化膜を除去し、エッジ部にリーク防止のための不純 物を導入する必要がある。
このような厚さの異なるシリコン層を分離する半導体装置の製造方法を、 図 3 A〜図 3 Cに基づいて説明する。 この例では、 回路素子分離のため に、 一旦、 フィールド酸化膜を形成して、 このフィールド酸化膜を除去す る工程について述ベる。
図 3 Aの工程では、 まず、 シリコン酸化膜層 1上に厚さの異なるシリコン 膜層 2を形成した後、シリコン酸化膜層 （Si〇2) 3を積層する。
そして、そのシリコン酸化膜層 3上に、 シリコン窒化膜層 （Si3N4) 4を LP (減圧） CVD法を用いて積層する。 その後、 シリコン窒化膜層 4に対して レジストをマスクして、所定の形状にパターンニングする。
次に、 図 3Bの工程では、 シリコン窒化膜層 4をマスクとして用レ、、 選択 的にウエット酸化を行う。このウエット酸化により、厚さの異なるフィールドシ リコン酸化膜層 5a, 5bを形成する。
次に、 図 3Cの工程では、 フッ化水素酸（HF)と水とを 1： 19に混合した エッチング液を用いて、 フィールドシリコン酸ィ匕膜層 5a， 5bのウエットエツ チングを行うことにより、シリコン膜層 2とシリコン酸化膜層 1との境界部分 を露出させる。 これにより、 分離した回路素子として、膜厚の異なるシリコ ン層 2a， 2bを形成する。
しかし、 フィールドシリコン酸ィ匕膜層 5a， 5bをエッチングする際、 そのフィ 一ルドシリコン酸化膜層 5a， 5bと同一材料からなる下地のシリコン酸化 膜層 1までもがエッチングされる場合がある。
すなわち、 シリコン層 2の厚さの異なる領域であるシリコン層 2a, 2bを分 離する場合、 フィールドシリコン酸化膜層 5a, 5bの厚さは、 酸化するシリ コン層 2の膜厚に比例した厚さになる。 このため、 図 3 Cのようなウエットェ ツチング工程において、 膜厚の厚い方のフィールドシリコン酸化膜層 5a の部分にエッチング時間を合わせてウエットエッチングを行うと、膜厚の薄 い方のフィールドシリコン酸化膜層 5bの下方のシリコン酸化膜層 1までも がエッチングされ、 えぐれが生じてしまう。 このえぐれはシリコン層 2bの下面 までのアンダーエッチであり、 このためシリコン層 2 bには良好な素子が形 成できない。 発明の開示
そこで、 本発明の目 的は、 フィールド酸化膜と略同一材料からなる下 地層のえぐれをなくし、 歩留まりを向上させ、信頼性の高い半導体装置 の製造方法を提供することにある。
そして、 本発明は、 絶縁層上の膜厚の異なる回路素子形成層を分離 する半導体装置の製造方法であって、前記絶縁層上に、 段差部によつ て区画された膜厚の異なる複数の回路素子形成層を形成する工程と、 前記膜厚の異なる各領域に、 酸化防止膜を形成する工程と、 前記酸 ィヒ防止膜をマスクとして前記回路素子形成層を酸化することにより、 当 該回路素子形成層間に膜厚の異なるフィールド酸化膜を形成するェ 程と、前記膜厚の異なるフィールド酸化膜のうち、膜厚が厚い方のフィー ルド酸化膜のみにイオン注入する工程と、 前記膜厚の異なるフィールド 酸化膜を同時にエッチングする工程とを具えることによって、 半導体装置 の製造方法を提供する。
ここで、前記イオン注入の後 に 9 00。C以上でァニールしてもよレ、。
前記絶縁層はシリコン酸化膜であり、 前記回路素子形成層はシリコン 層であり、前記フィールド酸化膜はシリコン酸化膜としてもよい。
前記絶縁層は、シリコン基板上に形成してもよい。
前記酸化防止膜は、 窒化シリコン膜としてもよい。
前記注入されるイオンとしては、 フッ化ボロン（B F 2 + )、 アルゴン（Ar十）、 砒素（A s + )、又はリン（P + )を用いることができる。
前記フィールド酸化膜をエッチングする工程は、 H Fと水とが混合された エッチング液によるウエットエッチングとしてもよレ、。
前記絶縁層上に、 段差によって区画された膜厚の異なる複数の回路 素子形成層を形成する工程は、 絶縁層が形成され、 該絶縁層上に膜 厚がほぼ均一のシリコン層が形成された基板を用意し、 膜厚が厚い領 域のシリコン層上に酸化防止膜を形成する工程と、 前記酸化防止膜を マスクとして膜厚が薄い領域のシリコン層を選択的に酸化し、 薄いシリコ ン層を残して前記膜厚が薄い領域の表面を酸化する工程と、 前記酸化 する工程によって形成された酸化膜をエッチングする工程と、 前記酸化 防止膜を除去する工程としてもよい。
前記酸化防止膜は窒化シリコンとしてもよい。
前記シリコン層と前記酸化防止膜との間に薄い酸化膜をさらに形成し てもよい。
前記膜厚の異なるフィールド酸化膜をエッチングする工程の後に、 さら に、 前記エッチングされて露出した回路素子形成層のエッジ部にイオン を注入する工程を具えてもよい。
M O Sトランジスタの閾値調整のためのイオンを注入する工程を具えても よい。 図面の簡単な説明
図 1 A〜図 1 Eは、 本発明の実施の形態である半導体装置の製造方 法を示す工程図である。
図 2 A〜図 2 Fは、 図 1 A〜図 1 Eに続く、 本発明に係る半導体装置の 製造方法を示す工程図である。
図 3 Aから図 3 Cは、従来の半導体装置の製造方法を示す工程図であ る。 発明を実施するための最良の形態
以下、 図面を参照して、本発明の実施の形態を詳細に説明する。 本例では、 SOI構造におけるシリコン層の厚さの異なる領域を分離する 半導体装置の製造方法について述べる。
互いに膜厚の異なるシリコン層の形成法について述べる。 以下の例で は、 シリコン膜厚力 S、 それぞれ 145nmおよび lOnmの膜厚のシリコン層を 形成する場合を示している。
まず、 シリコン単結晶基板上に、 シリコン酸化膜層 1が形成され、 その 上にシリコン単結晶層 2が形成された SOI基板を用意する。 使用する S OI基板は Canon製 ELTRANがある。
この SOI基板を用いて、膜厚の異なるシリコン層を形成する。
図 1Aの工程について述べる。 厚さ 155 nmのシリコン膜層 10上に厚さ 20nmのシリコン酸化膜（Si02) 11を、 例えば、 酸ィヒ温度 950°C、 水素 ガス 5リットル Z分、 酸素ガス 10リットル/分、 酸化時間 6分の条件で形 成する。
次に、 そのシリコン酸化膜層 11上に、厚さ 140nmのシリコン窒化膜層 (Si3N4) 12を積層する。この積層は、 LP (減圧） CVD法を用レ、、例えば、 デポジション温度 760。C、 SiH2Cl2ガス 20sccm、 NH3ガス 220sccm、 デポジション時間 140分の条件で行う。
次に、 シリコン窒化膜層 12に対してレジストをマスクにして、所定の形状 にパターンニングする。 すなわち、 シリコン膜層 10のうち、 膜厚を厚くした い部分にシリコン窒化膜層 12を残すようにパターンニングする。
次に、 図 1Bの工程について述べる。 シリコン窒化膜層 12をマスクとして、 選択的にウエット酸ィヒを行う。 このウエット酸化は、例えば、 酸化温度 10 00°C、 水素ガス 8リットル/分、 酸素ガス 4. 5リットノレ Z分、 酸化時間 35 分の条件で行う。 なお、 ここでいうウエット酸化とは、水素ガス成分が多く 含まれる場合に用いられる表現であり、これに対抗して、水素ガス成分が 少ないドライ酸化という表現がある。 このようなウエット酸ィ匕を行うことにより、 マスクされていない領域のシリコ ン膜層 10は酸ィ匕され、厚さ 90nmのシリコン酸化膜層 13が形成される。 次に、 図 1Cの工程について述べる。 フッ化水素酸（HF)と水とを 1 : 19 に混合したエッチング液を用レ、、 エッチング時間 11. 8分の条件にて行う。 このエッチングによって、シリコン酸化膜層 13を除去する。
次に、シリコン窒化膜層 12およびシリコン酸化膜層 11を除去する。 この 場合、 例えば、 H3P04が 90%溶解した水溶液を用いて、 温度 160°C、 除去時間 90分の条件として、シリコン窒化膜層 12およびシリコン酸化膜 層 11を除去する。 このような一連の工程を用いることによって、 互いに膜 厚の異なるシリコン層 2を形成する。
次に、 図 1Dの工程について述べる。 シリコン膜層 2の膜厚の異なる各 領域上に、厚さ 20nmのシリコン酸化膜層 （Si〇2) 3を、 例えば、 酸化温 度 950°C、水素ガス 5リットル/分、酸素ガス 10リットル/分、 酸化時間 6 分の条件にて形成する。
次に、 そのシリコン酸化膜層 3上に、 厚さ 140 nmのシリコン窒化膜層 (Si3N4) 4を積層する。 この積層は、 LP (減圧） CVD法を用レ、、 例えば、 デポジション温度 760。C、 SiH2Cl2ガス 20sccm、 NH3ガス 220sccm、 デポジション時間 140分の条件で行う。
次に、 シリコン窒化膜層 4に対してレジストをマスクして、 所定の形状に パターンニングする。 このときのエッチングは、 例えば、 C F4を 36. 5 s c c m、 RF出力 150W、処理時間 180secの条件のプラズマエッチングで処理さ れる。
これにより、 膜厚の異なる各シリコン膜層 2a， 2b上に、パターンニングさ れたシリコン窒化膜層 4を形成する。
次に、 図 1Eの工程について述べる。 シリコン窒化膜層 4をマスクとして 用レ、、選択的にウエット酸化を行う。 このウエット酸化は、例えば、 酸化温 度 1000°C、 水素ガス 8リットル 分、 酸素ガス 4. 5リットノレ Z分、 酸化時 間 112分の条件にて行う。
このようなウエット酸化を行うことにより、 マスクされていない領域のシリコ ン膜層 2は酸化され、段差部 Aの両側では厚さ 290nmと 200nmとの厚 さの異なるフィールドシリコン酸化膜層 5a， 5bが形成される。
このフィールドシリコン酸化膜層 5a, 5bが形成されることにより、 シリコン 膜層 2は、 膜厚の厚いシリコン膜層 2 aと、膜厚の薄いシリコン膜層 2bとに 分離される。 この場合、 シリコン膜層 2a, 2bとシリコン窒化膜層 4のエッジ 部分に酸素が回り込んで酸化が進行するため、パーズビークと呼ばれる 形状となる。
以下の工程は、 フィールドシリコン酸化膜層 5a, 5bを除去する工程に ついて説明するものである。
次に、 図 2Aの工程について述べる。 フィールドシリコン酸ィ匕膜層 5a， 5 bを含む全面に渡って、 1300 nm厚のレジスト 6を塗布する。 その後、 片 側の領域をマスク '露光して、 フィールドシリコン酸化膜層 5 a側のみレジ スト 6を除去する。
次に、 図 2 Bの工程について述べる。 フィールドシリコン酸化膜層 5 b側 のレジスト 6をマスクとして、 膜厚の厚い方のフィールドシリコン酸化膜層 5 aのみに対して、 BF2 +のイオンを注入する。
この場合、イオン注入装置を用レ、、例えば、加速エネルギー 65keV、 ド ーズ量 7. 5 X 1014/cm2の条件にてイオンを注入する。イオン種としては、 アルゴン（Ar + )、ヒ素（As + )、リン（P + )等を用いることもできる。
次に、 レジスト 6を除去した後、 ァニール処理を行う。このァニールは、例 えば、 温度 950°C、 窒素ガス 15リットル Z分、 ァニール時間 20分の条件 にて行う。
次に、 図 2Cの工程について述べる。フィールドシリコン酸化膜層 5a， 5 bをエッチングする。 このエッチングは、 例えば、 フッ化水素酸（HF)と水と を 1： 19に混合したエッチング液を用レ、、エッチング時間 11. 8分の条件 にて行う。 このエッチングによって、シリコン膜層 2とシリコン酸化膜層 1との 境界部分を露出させる。 なお、 ァニール処理を施さずに、 エッチングを行 う場合もある。
次に、 各シリコン膜層 2a， 2b上のシリコン窒化膜層 4を除去する。 この 場合、 例えば、 H3P04が 90%溶解した水溶液を用いて、 温度 160°C、 除去時間 90分の条件として、 シリコン窒化膜層 4を除去する。 このような 一連の工程を用いることによって、互いに膜厚の異なるフィールドシリコン 酸化膜層 5a， 5bを同時に除去することが可能となる。
次に、 素子形成工程について説明する。
図 2Dの工程について述べる。 シリコン膜層 2aおよび 2bにシリコン膜層 のエッジ部分のみ露出し、 それ以外のシリコン膜層を覆うようにレジスト 3 の膜をパターニングする。 この場合、 シリコン層のエッジ部分とは、 シリコン 膜層の厚さが中央部分より薄い領域を示す。 また、 レジスト 3の膜厚は、 1300nmである。
次に、 シリコン膜層 2aおよび 2bのエッジ部分の不純物濃度を濃くする ためのイオン注入を行う。 注入するイオンは BF2 +であり、この場合、イオン 注入装置を用レ、て、 例えば、カ卩速エネルギー 65keV、 ドーズ量 7. 5 X 1 014/cm2の条件にてイオンを注入する。
この際、シリコン層エッジ部分に均一に不純物をイオン注入するために、 フィールドシリコン酸化膜を除去することは必須となる。
次に、 図 2Eの工程について述べる。 レジスト 3を除去した後、 シリコン膜 層 2aおよび 2bに閾値調整用のイオン注入を行う。 注入するイオンは、 B F2 +であり、 この場合、イオン注入装置を用いて、 例えば、カ卩速エネルギ 一 35keV、ドーズ量 3. 0X 1012Zcm2の条件にてイオンを注入する。 次いで、 図 2 Fに示すように、 ゲート酸ィ匕膜 4aおよび 4 b、 ポリシリコンゲ ート 4aおよび 4bを形成し、 MOSトランジスタを形成する。
次に、イオン注入と、 フィールドシリコン酸化膜層 5a, 5bのエッチングレ ートとの相関関係について説明する。
表 1は、 フィールドシリコン酸化膜層 5a, 5bに対して、 BF2 +のイオン注 入を行った場合と、イオン注入をしない場合とのエッチングレートを比較し て示したものである。 なお、 エッチング条件は、 前述したような、 フッ化水 素酸（HF)と水とを 1： 19に混合したエッチング液を用いた。 ◎【表 1】
Figure imgf000011_0001
この表 1から、イオン注入をしない場合には 170 A/分なのに対して、ィ オン注入を行った場合には 250 A Z分となり、 エッチングの進行速度が 速くなることがわかる。 ァニール処理を行う場合、 ァニール温度は 900°C 以上が好ましい。それ以下では、ァニールの効果があまり出ない。
なお、 この例では、ァニール処理を行ったが、ァニールしない場合には、 エッチングレートが 4倍程度速くなる。
このようにイオン注入の有無によってエッチングレートに差を出すことが できることを利用して、本工程では、膜厚の厚いフィールドシリコン酸化膜 層 5aに対してはイオン注入を行い、膜厚の薄いフィールドシリコン酸化膜 層 5 bに対してはイオン注入をしないように設定した。
これにより、 前記図 2 Cの工程において、 膜厚の薄いフィールドシリコン 酸化膜層 5 bではエッチングの進行速度が遅いのに対して、イオンが注 入された膜厚の厚いフィールドシリコン酸化膜層 5 aではエッチングの進 行速度を速くすることができるため、 エッチングがシリコン酸化膜 1の表面 に到達した時点でフィールドシリコン酸化膜層 5 a， 5 bの両方を同時に等 しく除去することができる。 従って、 従来例の図 3 Cに示したような、 膜厚 の薄いシリコン膜層 2 b側の下方のシリコン酸化膜層 1までもがエッチング されるような現象をなくすことができる。 産業上の利用可能性
以上説明したように、 本発明によれば、 回路素子分離に用いられる厚 さの異なるフィールド酸化膜のうち、 厚さの厚い方のフィールド酸化膜の みにイオンを注入し、 厚さの異なるフィールド酸化膜のエッチング速度を 変えるようにしたので、 フィールド酸化膜とその下地層とが同一材料によ つて構成されている場合においても、 その下地層までもがエッチングされる というような現象をなくすことができ、 これにより、 歩留まりを向上させ、 信 頼性の高い半導体装置を製造することができる。

Claims

請 求 の 範 囲
1 . 絶縁層上の膜厚の異なる回路素子形成層を分離する半導体装 置の製造方法であって、
前記絶縁層上に、 段差部によって区画された膜厚の異なる複数の回 路素子形成層を形成する工程と、
前記膜厚の異なる各領域に、酸化防止膜を形成する工程と、 前記酸化防止膜をマスクとして前記回路素子形成層を酸化すること により、 当該回路素子形成層間に膜厚の異なるフィールド酸化膜を形 成する工程と、
前記膜厚の異なるフィールド酸化膜のうち、 膜厚が厚い方のフィールド 酸化膜のみにイオン注入する工程と、
前記膜厚の異なるフィールド酸化膜を同時にエッチングする工程と を具えたことを特徴とする半導体装置の製造方法。
2 . 前記イオン注入の後に 9 00 °C以上でァニールすることを特徴とする 請求項 1記載の半導体装置の製造方法。
3 . 前記絶縁層はシリコン酸化膜であり、 前記回路素子形成層はシリ コン層であり、 前記フィールド酸化膜はシリコン酸化膜であることを特徴と する請求項 1記載の半導体装置の製造方法。
4 . 前記絶縁層は、 シリコン基板上に形成されていることを特徴とする 請求項 3記載の半導体装置の製造方法。 前記酸化防止膜は、 窒化シリコン膜であることを特徴とする請求 項 1記載の半導体装置の製造方法。
6 . 前記注入されるイオンは、 フッ化ボロン（B F 2 + )、 アルゴン（Ar十）、 砒素 （A s + )、 又はリン（P + )であることを特徴とする請求項 1記載の半 導体装置の製造方法。
7 . 前記フィールド酸化膜をエッチングする工程は、 H Fと水とが混合さ れたエッチング液によるウエットエッチングであることを特徴とする請求項 1 記載の半導体装置の製造方法。
8 . 前記絶縁層上に、 段差によって区画された膜厚の異なる複数の 回路素子形成層を形成する工程は、
絶縁層が形成され、 該絶縁層上に膜厚がほぼ均一のシリコン層が形 成された基板を用意し、 膜厚が厚い領域のシリコン層上に酸化防止膜 を形成する工程と、
前記酸化防止膜をマスクとして膜厚が薄い領域のシリコン層を選択的 に酸化し、 薄いシリコン層を残して前記膜厚が薄い領域の表面を酸化 する工程と、
前記酸化する工程によって形成された酸化膜をエッチングする工程と、 前記酸化防止膜を除去する工程と
を具えたことを特徴とする請求項 1記載の半導体装置の製造方法。
9 . 前記酸化防止膜は窒化シリコンであることを特徴とする請求項 8 記載の半導体装置の製造方法。
1 0 . 前記シリコン層と前記酸化防止膜との間に薄い酸化膜をさらに形 成したことを特徴とする請求項 9記載の半導体装置の製造方法。
11. 前記膜厚の異なるフィールド酸化膜をエッチングする工程の後に、 さらに、
前記エッチングされて露出した回路素子形成層のエッジ部にイオンを 注入する工程を具えたことを特徴とする請求項 1又は 8記載の半導体装 置の製造方法。
12. MOSトランジスタの閾値調整のためのイオンを注入する工程を具 えたことを特徴とする請求項 11記載の半導体装置の製造方法。
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