KR20010106428A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

회로 소자 분리에 이용되는 필드 실리콘 산화막층(5a, 5b)이 형성된다. 필드 실리콘 산화막층(5b) 보다 두꺼운 필드 실리콘 산화막층(5a)에만 이온이 주입된다. 필드 실리콘 산화막층(5a, 5b)는 서로 다른 속도로 에칭되어, 두께가 다른 실리콘층(2a, 2b)를 형성하고, 기초층인 실리콘 산화막층(1)의 어느 부분도 제거하지 않고 상호 동시에 분리된다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
SOI 구조의 회로 소자에 있어서, 동일한 절연 기판 상에 바이폴라 트랜지스터와 MOSFET를 형성하는 경우나, 다른 임계치의 MOSFET를 형성하는 경우, 두께가 다른 실리콘 영역을 형성하는 기술이 특개평7-106579호 공보에 개시되어 있다.
소자의 분리는 회로 소자 형성층을 선택적으로 산화하여 필드 산화막을 형성함으로써 행해진다. 그러나, SOI 기판의 경우, 필드 산화막과 회로 소자 형성 영역이 접하는 엣지부에서는 회로 소자 형성부의 불순물, 예를 들면 BF2+가 필드 산화막측으로 확산하여 엣지부의 불순물 농도가 회로 소자 형성부의 엣지부 이외의 영역보다 낮아지게 되고, 그 결과, 필드 산화막과 회로 소자 형성 영역이 접하는 엣지부에서 누설 전류가 생긴다고 하는 문제가 있다.
그래서, 필드 산화막을 제거하여, 엣지부에 누설 방지를 위한 불순물을 도입할 필요가 있다.
이와 같은 두께가 다른 실리콘층을 분리하는 반도체 장치의 제조 방법을, 도 3A 내지 도 3C에 기초하여 설명한다. 상기 예에서는, 회로 소자 분리를 위해 일단, 필드 산화막을 형성하고, 필드 산화막을 제거하는 공정에 대하여 진술한다.
도 3A의 공정에서는, 우선, 실리콘 산화막층(1) 상에 두께가 다른 실리콘막층(2)을 형성한 후, 실리콘 산화막층(SiO2; 3)을 적층한다.
그리고, 실리콘 산화막층(3) 상에 실리콘 질화막층(Si3N4; 4)을 LP(감압) CVD법을 이용하여 적층한다. 그 후, 실리콘 질화막층(4)에 대하여 레지스트를 마스크로 하여 소정의 형상으로 패터닝한다.
다음에, 도 3B의 공정에서는, 실리콘 질화막층(4)을 마스크로 하여 이용하고 선택적으로 습식 산화(wet oxidation)를 행한다. 이 습식 산화에 의해 두께가 다른 필드 실리콘 산화막층(5a, 5b)을 형성한다.
다음에, 도 3C의 공정에서는 불화수소산(이하, 'HF'라 함)과 물을 1:19로 혼합한 에칭액을 이용하여 필드 실리콘 산화막층(5a, 5b)의 습식 에칭(wet etching)을 행함으로써 실리콘막층(2)과 실리콘 산화막층(1)의 경계 부분을 노출시킨다. 이에 따라, 분리된 회로 소자로서 막 두께가 다른 실리콘층(2a, 2b)을 형성한다.
그러나, 필드 실리콘 산화막층(5a, 5b)을 에칭할 때, 필드 실리콘 산화막층(5a, 5b)과 동일 재료로 이루어지는 하측의 실리콘 산화막층(1)까지 에칭되는 경우가 있다.
즉, 실리콘층(2)의 두께가 다른 영역인 실리콘층(2a, 2b)를 분리하는 경우,필드 실리콘 산화막층(5a, 5b)의 두께는 산화되는 실리콘층(2)의 막 두께에 비례한 두께로 된다. 이 때문에, 도 3C와 같은 습식 에칭 공정에 있어서, 막 두께가 두꺼운 쪽의 필드 실리콘 산화막층(5a)의 부분에 에칭 시간을 맞춰 습식 에칭을 행하면, 막 두께가 얇은 쪽의 필드 실리콘 산화막층(5b)의 하측의 실리콘 산화막층(1)까지 에칭되어, 에칭 제거부가 발생된다. 상기 에칭 제거부는 실리콘층(2b)의 하면에까지 이르는 언더 에칭이며, 이 때문에 실리콘층(2b)에는 양호한 소자를 형성할 수 없다.
〈발명의 개시〉
본 발명의 목적은 필드 산화막과 대략 동일 재료로 이루어지는 기초층의 에칭 제거부를 없애고, 수율을 향상시켜 신뢰성이 높은 반도체 장치의 제조 방법을 제공하는 것이다.
그리고, 본 발명은 절연층 상의 막 두께가 다른 회로 소자 형성층을 분리하는 반도체 장치의 제조 방법에 있어서, 상기 절연층 상에 단차부에 의해 구획된 막 두께가 다른 복수의 회로 소자 형성층을 형성하는 공정과, 상기 막 두께가 다른 각 영역에 산화 방지막을 형성하는 공정과, 상기 산화 방지막을 마스크로 하여 상기 회로 소자 형성층을 산화함으로써 상기 회로 소자 형성층 간에 막 두께가 다른 필드 산화막을 형성하는 공정과, 상기 막 두께가 다른 필드 산화막 중, 막 두께가 두꺼운 쪽의 필드 산화막에만 이온 주입하는 공정과, 상기 막 두께가 다른 필드 산화막을 동시에 에칭하는 공정을 포함하는 반도체 장치의 제조 방법을 제공한다.
여기서, 상기 이온 주입의 후에 900℃ 이상으로 어닐링하여도 좋다.
상기 절연층은 실리콘 산화막이며, 상기 회로 소자 형성층은 실리콘층이고, 상기 필드 산화막은 실리콘 산화막으로 하여도 좋다.
상기 절연층은 실리콘 기판 상에 형성하여도 좋다.
상기 산화 방지막은 질화 실리콘막으로 하여도 좋다.
상기 주입되는 이온으로서는 불화붕소(BF2+), 아르곤(Ar+), 비소(As+), 또는 인(P+)을 이용할 수 있다.
상기 필드 산화막을 에칭하는 공정은, HF와 물이 혼합된 에칭액에 의한 습식 에칭으로 하여도 좋다.
상기 절연층 상에, 단차에 의해 구획된 막 두께가 다른 복수의 회로 소자 형성층을 형성하는 공정은, 절연층이 형성되고 상기 절연층 상에 막 두께가 거의 균일한 실리콘층이 형성된 기판을 준비하여 막 두께가 두꺼운 영역의 실리콘층 상에 산화 방지막을 형성하는 공정과, 상기 산화 방지막을 마스크로 하여 막 두께가 얇은 영역의 실리콘층을 선택적으로 산화하고 얇은 실리콘층을 남겨 상기 막 두께가 얇은 영역의 표면을 산화하는 공정과, 상기 산화하는 공정에 의해 형성된 산화막을 에칭하는 공정과, 상기 산화 방지막을 제거하는 공정으로 하여도 좋다.
상기 산화 방지막은 질화 실리콘으로 하여도 좋다.
상기 실리콘층과 상기 산화 방지막 사이에 얇은 산화막을 더욱 형성하여도 좋다.
상기 막 두께가 다른 필드 산화막을 에칭하는 공정 후에, 상기 에칭되어 노출된 회로 소자 형성층의 엣지부에 이온을 주입하는 공정을 더 포함하여도 좋다.
MOS 트랜지스터의 임계치 조정을 위한 이온을 주입하는 공정을 포함하여도 좋다.
본 발명은 절연층 상의 두께가 다른 회로 소자 형성층을 분리하는 반도체 장치의 제조 방법에 관한 것으로, 특히, SOI(Silicon-on-Insulator) 구조의 두께가 다른 실리콘층을 분리하는 반도체 장치의 제조 방법에 관한 것이다.
도 1A 내지 도 1E는 본 발명의 실시예인 반도체 장치의 제조 방법을 나타내는 공정도.
도 2A 내지 도 2F는 도 lA 내지 도 1E에 계속되는 본 발명에 따른 반도체 장치의 제조 방법을 나타내는 공정도.
도 3A 내지 도 3C는 종래의 반도체 장치의 제조 방법을 나타내는 공정도.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 예에서는, SOI 구조에 있어서의 실리콘층의 두께가 다른 영역을 분리하는 반도체 장치의 제조 방법에 대하여 진술한다.
상호 막 두께가 다른 실리콘층의 형성 방법에 대하여 진술한다. 이하의 예에서는, 실리콘 막 두께가 각각 145㎚ 및 10㎚인 실리콘층을 형성하는 경우를 나타내고 있다.
우선, 실리콘 단결정 기판 상에, 실리콘 산화막층(1)이 형성되고, 그 위에 실리콘 단결정층(2)이 형성된 SOI 기판을 준비한다. 사용하는 SOI 기판은 Canon 사 제조의 "ELTRAN"이 있다.
SOI 기판을 이용하여 막 두께가 다른 실리콘층을 형성한다.
도 1A의 공정에 대하여 진술한다. 두께 155㎚의 실리콘막층(10) 상에 두께 20㎚의 실리콘 산화막(SiO2: 11)을 예를 들면, 산화 온도 950℃, 수소 가스 5리터/분, 산소 가스 10리터/분, 산화 시간 6분의 조건으로 형성한다.
다음에, 실리콘 산화막층(11) 상에 두께 140㎚의 실리콘 질화막층(Si3N4) :l2)을 적층한다. 이러한 적층은, LP(감압) CVD법을 이용하고 예를 들면, 피착 온도 760℃, SiH2Cl2가스 20sccm, NH3가스 220sccm, 피착 시간 140분의 조건으로 행한다.
다음에, 실리콘 질화막층(12)에 대하여 레지스트를 마스크로 하여, 소정의 형상으로 패터닝한다. 즉, 실리콘막층(10) 중, 막 두께를 두껍게 하고 싶은 부분에 실리콘 질화막층(12)을 남기도록 패터닝한다.
다음에, 도 1B의 공정에 대하여 진술한다. 실리콘 질화막층(12)을 마스크로 하여, 선택적으로 습식 산화를 행한다. 습식 산화는 예를 들면, 산화 온도 1000℃, 수소 가스 8리터/분, 산소 가스 4.5리터/분, 산화 시간 35분의 조건으로 행한다. 또, 여기서 말하는 습식 산화란, 수소 가스 성분이 많이 포함되는 경우에 이용되는 표현이며, 이것에 대항하여 수소 가스 성분이 적은 건식 산화(dry oxidation)라는 표현이 있다.
이와 같은 습식 산화를 행함으로써 마스크되어 있지 않은 영역의 실리콘막층(10)은 산화되고, 두께 90㎚의 실리콘 산화막층(13)이 형성된다.
다음에, 도 1C의 공정에 대하여 진술한다. HF와 물을 1:19로 혼합한 에칭액을 이용하고, 에칭 시간 11.8분의 조건으로 행한다. 에칭에 의해 실리콘 산화막층(13)을 제거한다.
다음에, 실리콘 질화막층(12) 및 실리콘 산화막층(11)을 제거한다. 이와 같은 경우, 예를 들면, H3PO4가 90% 용해된 얼음 용액을 이용하여 온도 160℃, 제거 시간 90분의 조건으로서, 실리콘 질화막층(12) 및 실리콘 산화막층(11)을 제거한다. 이와 같은 일련의 공정을 이용함으로써 상호 막 두께가 다른 실리콘층(2)을 형성한다.
다음에, 도 1D의 공정에 대하여 진술한다. 실리콘막층(2)의 막 두께가 다른 각 영역 상에 두께 20㎚의 실리콘 산화막층(SiO2: 3)을, 예를 들면, 산화 온도 950℃, 수소 가스 5리터/분, 산소 가스 10리터/분, 산화 시간 6분의 조건으로 형성한다.
다음에, 실리콘 산화막층(3) 상에 두께 140㎚의 실리콘 질화막층(Si3N4:4)을 적층한다. 이러한 적층은, LP(감압) CVD법을 이용하여 예를 들면, 피착 온도 760℃, SiH2Cl2가스 20sccm, NH3가스 220sccm, 피착 시간 140분의 조건으로 행한다.
다음에, 실리콘 질화막층(4)에 대하여 레지스트를 마스크로 하여 소정의 형상으로 패터닝한다. 이 때의 에칭은 예를 들면, CF4를 36.5sccm, RF 출력 150W, 처리 시간 180sec인 조건의 플라즈마 에칭으로 처리된다.
이에 따라, 막 두께가 다른 각 실리콘막층(2a, 2b) 상에 패터닝된 실리콘 질화막층(4)을 형성한다.
다음에, 도 1E의 공정에 대하여 진술한다. 실리콘 질화막층(4)을 마스크로서 이용하고, 선택적으로 습식 산화를 행한다. 습식 산화는 예를 들면, 산화 온도 1000℃, 수소 가스 8리터/분, 산소 가스 4.5리터/분, 산화 시간 112분의 조건으로 행한다.
이와 같은 습식 산화를 행함으로써 마스크되어 있지 않은 영역의 실리콘막층(2)은 산화되고, 단차부 A의 양측에서는 두께 290㎚와 200㎚의 두께가 다른 필드 실리콘 산화막층(5a, 5b)이 형성된다.
필드 실리콘 산화막층(5a, 5b)이 형성됨으로써 실리콘막층(2)은 막 두께가 두꺼운 실리콘막층(2a)과, 막 두께가 얇은 실리콘막층(2b)이 분리된다. 이러한 경우, 실리콘막층(2a, 2b)과 실리콘 질화막층(4)의 엣지 부분에 산소가 들어가 산화가 진행되기 때문에 "버드 빅(bird beak)"이라 불리는 형상으로 된다.
이하의 공정은, 필드 실리콘 산화막층(5a, 5b)을 제거하는 공정에 대하여 설명하는 것이다.
다음에, 도 2A의 공정에 대하여 진술한다. 필드 실리콘 산화막층(5a, 5b)을 포함하는 전면에 걸쳐 130㎚ 두께의 레지스트(6)를 도포한다. 그 후, 편측의 영역을 마스크·노광하여 필드 실리콘 산화막층(5a) 측만 레지스트(6)를 제거한다.
다음에, 도 2B의 공정에 대하여 진술한다. 필드 실리콘 산화막층(5b) 측의 레지스트(6)를 마스크로 하여 막 두께가 두꺼운 쪽의 필드 실리콘 산화막층(5a) 측에만 대하여 BF2+의 이온을 주입한다.
이와 같은 경우, 이온 주입 장치를 이용하고, 예를 들면, 가속 에너지 65keV, 도우즈량 7.5×1014/㎠의 조건으로 이온을 주입한다. 이온 종류로서는, 아르곤(Ar+),비소(As+), 인(P+) 등을 이용하는 것도 가능하다.
다음에, 레지스트(6)를 제거한 후, 어닐링 처리를 행한다. 어닐링은 예를 들면, 온도 950℃, 질소 가스 15리터/분, 어닐링 시간 20분의 조건으로 행한다.
다음에, 도 2C의 공정에 대하여 진술한다. 필드 실리콘 산화막층(5a, 5b)을 에칭한다. 상기 에칭은 예를 들면, HF와 물을 1:19로 혼합한 에칭액을 이용하고, 에칭 시간 11.8분의 조건으로 행한다. 에칭에 의해 실리콘막층(2)과 실리콘 산화막층(1)의 경계 부분을 노출시킨다. 또, 어닐링 처리를 실시하지 않고 에칭을 행하는 경우도 있다.
다음에, 각 실리콘막층(2a, 2b) 상의 실리콘 질화막층(4)을 제거한다. 이와 같은 경우, 예를 들면, H3PO4가 90% 용해된 수용액을 이용하여 온도 160℃, 제거 시간 90분의 조건으로 실리콘 질화막층(4)을 제거한다. 이러한 일련의 공정을 이용함으로써 상호 막 두께가 다른 필드 실리콘 산화막층(5a, 5b)을 동시에 제거하는 것이 가능해진다.
다음에, 소자 형성 공정에 대하여 설명한다.
도 2D의 공정에 대하여 진술한다. 실리콘막층(2a 및 2b)에 실리콘막층의 엣지 부분만 노출하고, 그것 이외의 실리콘막층을 덮도록 레지스트(3)의 막을 패터닝한다. 이 경우, 실리콘층의 엣지 부분은 실리콘막층의 두께가 중앙 부분보다 얇은 영역을 나타낸다. 또한, 레지스트(3)의 막 두께는 1300㎚이다.
다음에, 실리콘막층(2a 및 2b)의 엣지 부분의 불순물 농도를 짙게 하기 위한이온 주입을 행한다. 주입하는 이온은 BF2+이며, 이 경우, 이온 주입 장치를 이용하여 예를 들면, 가속 에너지 65keV, 도우즈량 7.5×1O14/㎠의 조건으로 이온을 주입한다.
이 때, 실리콘층 엣지 부분에 균일하게 불순물을 이온 주입하기 위해 필드 실리콘 산화막을 제거하는 것은 필수가 된다.
다음에, 도 2E의 공정에 대하여 진술한다. 레지스트(3)를 제거한 후, 실리콘막층(2a 및 2b)에 임계치 조정용의 이온 주입을 행한다. 주입하는 이온은 BF2+이며, 이 경우, 이온 주입 장치를 이용하여 예를 들면, 가속 에너지 35keV, 도우즈량 3.O×1O12/㎠의 조건으로 이온을 주입한다.
계속해서, 도 2F에 도시한 바와 같이, 게이트 산화막(4a 및 4b), 폴리실리콘 게이트(4a 및 4b)를 형성하고, MOS 트랜지스터를 형성한다.
다음에, 이온 주입과, 필드 실리콘 산화막층(5a, 5b)의 에칭율과의 상관 관계에 대하여 설명한다.
표 1은 필드 실리콘 산화막층(5a, 5b)에 대하여 BF2+의 이온 주입을 행한 경우와, 이온 주입을 하지 않은 경우와의 에칭율을 비교하여 나타낸 것이다. 또, 에칭 조건은 상술한 바와 같은 HF와 물을 1:19로 혼합한 에칭액을 이용하였다.
이온 주입과 Si 산화막과의 상관
이온 주입 조건 1:19 HF 에칭율
·이온 주입(BF2+: 7.5×1014/㎠, 65keV)·어닐링 처리 250Å/분
이온 주입 없음 170Å/분
상기 표 1로부터, 이온 주입을 하지 않은 경우에는 170Å/분인데 반하여 이온 주입을 행한 경우에는 250Å/분으로 되어, 에칭의 진행 속도가 빠르게 되는 것을 알 수 있다. 어닐링 처리를 행하는 경우, 어닐링 온도는 900℃ 이상이 바람직하다. 그 이하에서는, 어닐링의 효과가 별로 나타나지 않는다.
또, 이 예에서는, 어닐링 처리를 행하였지만, 어닐링하지 않은 경우에는 에칭율이 4배 정도 빠르게 된다.
이와 같이 이온 주입의 유무에 의해 에칭율에 차이를 낼 수 있는 것을 이용하여, 본 공정에서는 막 두께가 두꺼운 필드 실리콘 산화막층(5a)에 대해서는 이온 주입을 행하고, 막 두께가 얇은 필드 실리콘 산화막층(5b)에 대해서는 이온 주입을 하지 않도록 설정하였다.
이에 따라, 상기 도 2C의 공정에 있어서, 막 두께가 얇은 필드 실리콘 산화막층(5b)에서는 에칭의 진행 속도가 느린데 반하여 이온이 주입된 막 두께가 두꺼운 필드 실리콘 산화막층(5a)에서는 에칭의 진행 속도를 빨리할 수 있기 때문에, 에칭이 실리콘 산화막(1)의 표면에 도달한 시점에 필드 실리콘 산화막층(5a, 5b)의양쪽을 동시에 함께 제거할 수가 있다. 따라서, 종래 예의 도 3C에 도시한 바와 같은 막 두께가 얇은 실리콘막층(2b) 측의 하측의 실리콘 산화막층(1)까지 에칭되는 현상을 없앨 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 회로 소자 분리에 이용되는 두께가 다른 필드 산화막 중, 두께가 두꺼운 쪽의 필드 산화막 측에만 이온을 주입하여, 두께가 다른 필드 산화막의 에칭 속도를 바꾸도록 하였기 때문에, 필드 산화막과 그 기초층이 동일 재료에 의해 구성되어 있는 경우에 있어서도, 그 기초층까지에칭된다고 하는 현상을 없앨 수 있고, 이에 따라, 수율을 향상시켜 신뢰성이 높은 반도체 장치를 제조할 수가 있다.

Claims (12)

  1. 절연층 상의 막 두께가 다른 회로 소자 형성층을 분리하는 반도체 장치의 제조 방법에 있어서,
    상기 절연층 상에 단차부에 의해 구획된 막 두께가 다른 복수의 회로 소자 형성층을 형성하는 공정과,
    상기 막 두께가 다른 각 영역에 산화 방지막을 형성하는 공정과,
    상기 산화 방지막을 마스크로 하여 상기 회로 소자 형성층을 산화함으로써 상기 회로 소자 형성층 사이에 막 두께가 다른 필드 산화막을 형성하는 공정과,
    상기 막 두께가 다른 필드 산화막 중, 막 두께가 두꺼운 쪽의 필드 산화막 측에만 이온 주입하는 공정과,
    상기 막 두께가 다른 필드 산화막을 동시에 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 이온 주입 후에 900℃ 이상으로 어닐링하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 절연층은 실리콘 산화막이고, 상기 회로 소자 형성층은 실리콘층이며,상기 필드 산화막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 절연층은 실리콘 기판 상에 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 산화 방지막은 질화 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 주입되는 이온은 불화붕소(BF2+), 아르곤(Ar+), 비소(As+), 또는 인(P+)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 필드 산화막을 에칭하는 공정은, 불화수소산(HF)과 물이 혼합된 에칭액에 의한 습식 에칭(wet etching)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 절연층 상에 단차에 의해 구획된 막 두께가 다른 복수의 회로 소자 형성층을 형성하는 공정은,
    절연층이 형성되고, 상기 절연층 상에 막 두께가 거의 균일한 실리콘층이 형성된 기판을 준비하여 막 두께가 두꺼운 영역의 실리콘층 상에 산화 방지막을 형성하는 공정과,
    상기 산화 방지막을 마스크로 하여 막 두께가 얇은 영역의 실리콘층을 선택적으로 산화하고, 얇은 실리콘층을 남겨 상기 막 두께가 얇은 영역의 표면을 산화하는 공정과,
    상기 산화하는 공정에 의해 형성된 산화막을 에칭하는 공정과,
    상기 산화 방지막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 산화 방지막은 질화 실리콘인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 실리콘층과 상기 산화 방지막 사이에 얇은 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항 또는 제8항에 있어서,
    상기 막 두께가 다른 필드 산화막을 에칭하는 공정 후에,
    상기 에칭되어 노출된 회로 소자 형성층의 엣지부에 이온을 주입하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    MOS 트랜지스터의 임계치 조정을 위한 이온을 주입하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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