KR100353590B1 - 드라이에칭후처리방법과반도체장치의제조방법 - Google Patents

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Abstract

본 발명은, 애싱중에 하지의 실리콘기판이나 다결정실리콘막이 에칭되기 어려운 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체장치의 제조방법은, 실리콘기판(1) 또는 다결정실리콘막상의 절연막(2)의 소정의 부분을 포토레지스트(3)로 덮고, 절연막(2)의 포토레지스트로 덮여지지 않은 부분을, 탄소와 불소를 포함한 에칭가스를 사용하는 드라이에칭에 의해 제거하고, 온도를 100℃이하로 제어하면서, 표면에 퇴적한 플로로카본막(6)과 포토레지스트(3)를 적어도 산소가스를 이용한 애싱에 의해 제거하는 것으로, 애싱중에 하지의 실리콘기판이나 다결정실리콘막이 에칭되기 어려운 것이다.

Description

드라이에칭 후처리방법과 반도체장치의 제조방법
본 발명은, 절연막의 드라이에칭을 이용해서 제작되는 반도체장치의 제조방법에 관한 것이다. 또, 반도체실리콘기판 또는 다결정실리콘막위에 형성된 단차부의 측면에 측벽막을 형성하기 위해, 드라이에칭을 행한 후에 실시되는 드라이에칭 후처리방법에 관한 것이다.
종래의 실리콘기판위에 형성한 절연막의 패턴형성공정의 일 예를 도 4를 이용해서 설명한다.
도 4의 (A)에 나타내듯이 실리콘기판(11) 위에 산화실리콘막이나 질화실리콘막 등의 절연막(12)을 성장시킨 후, 절연막(12) 위의 소정의 부분을 포토레지스트(13)로 덮는다.
그 후, 탄소와 불소를 포함한, 예를 들면, CF4와 CHF3의 혼합가스를 에칭가스로 사용해서 드라이에칭을 실시하고, 절연막(12)의 포토레지스트(13)로 덮여져 있지 않는 부분(14)을 제거한다.
상기한 드라이에칭 시에는 도 4의 (B)에 나타낸 바와같이 피가공기판(15)의 표면에 탄소와 불소를 포함한 중합막인 플로로카본막(16)이 퇴적한다.
그 후, 포토레지스트(13) 및 플로로카본막(16)을 산소가스를 사용하는 애싱에 의해 제거한다. 이 때 애싱속도를 높게 하기 위해 통상은 피가공기판(15)의 온도를 150℃∼250℃의 온도로 제어하고 있다.
측벽막을 이용하는 반도체장치의 대표적인 것으로, Lightly-Doped Drain(이하, LDD로 칭함)구조의 MOS형 트랜지스터가 잘 알려져 있다.
종래의 LDD형성공정의 한 예를 도 5를 이용해서 설명한다.
도 5의 (A)에 나타내듯이, 반도체실리콘기판(16) 위에 게이트산화막(17)을개재해서 게이트전극(18)을 공지의 포토리소그래피기술과 드라이에칭기술을 이용해서 형성하고, 게이트전극(18)을 마스크로서 소스 및 드레인의 일부가 되는 저농도의 확산층(19,20)을 이온주입법에 의해 자기정합적으로 형성한다.
다음에 도 5의 (B)에 나타내듯이, 피가공기판(21)의 표면을 덮도록 산화실리콘막(22)을 공지의 CVD기술에 따라 성장시킨다. 그 후, 도 5의 (C)에 나타내듯이, 탄소와 불소를 포함하는, 예를 들면, CF4와 CHF3의 혼합가스를 에칭가스로서 사용하고, 게이트전극(18)의 측면만을 남기도록 산화실리콘막(22)의 전면에 이방성 드라이에칭을 실시하고, 게이트전극(18)의 측면에 측벽막(23)을 형성한다.
게이트전극(18)의 측면에 측벽막(23)을 형성한 후, 도 5의 (E)에 나타낸 바와 같이 게이트전극(18) 및 측벽막(23)을 마스크로 하고, 이온주입에 의해 상기한 소스 및 드레인의 다른 부분이 되는 고농도의 확산층(24,25)을 자기정합적으로 형성한다.
이러한 LDD구조의 MOS트랜지스터 형성공정에 있어서, 산화실리콘막(22)의 드라이에칭 시에 도 5의 (C)에 나타내듯이 피가공기판(21)의 표면에 탄소와 불소를 포함한 중합막인 플로로카본막(26)이 퇴적한다.
이 때문에, 도 5의 (C)에 나타내는 공정을 종료하고 도 5의 (E)를 실시하기 전에, 플로로카본막(26)을 도 5의 (D)에 나타내듯이 제거하는 후처리공정이 실시되고 있다.
구체적으로는, 플로로카본막(26)은 산소플라즈마로 박리할 수 있고, 반도체실리콘기판(16)은 산소플라즈마로는 박리되지 않는다라는 종래의 생각에서, 통상의포토레지스트의 애싱에 사용하는 산소플라즈마처리장치가 사용되고 있다.
이 통상의 포토레지스트의 애싱에 사용하는 산소플라즈마처리장치는 피가공기판(21)의 온도를 150℃∼250℃의 온도로 제어하고, 산소플라즈마 중에서 포토레지스트를 박리제거하도록 구성되어 있다.
이상에서 종래의 LDD형성공정에 대해서 서술했지만, 측벽막을 이용하는 반도체장치로서, 그 밖에 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터가 있다.
측벽막을 이용한 소자분리절연막의 형성공정의 종래예를 도 6에 나타낸다.
도 6의 (A)에 나타내듯이, 반도체실리콘기판(16) 위에 트랜지스터 활성영역(27)을 분리하는 절연막의 일부인 절연막(28)을 공지의 포토리소그래피기술과 드라이에칭기술을 이용해서 형성한다.
다음에 도 6의 (B)에 나타내듯이, 피가공기판(21)의 표면을 덮도록 산화실리콘막(22)을 공지의 CVD기술에 의해 성장시킨다. 이후에, 도 6의 (C)에 나타내듯이, 탄소와 불소를 포함한 예를 들면 CF4와 CHF3의 혼합가스를 에칭가스로서 사용하고, 절연막(28)의 측면만을 남기도록 산화실리콘막(22)의 전면에 이방성 드라이에칭을 실시하고, 절연막(28)의 측면에 측벽막(23)을 형성한다.
그 후, 도 6의 (E)에 나타내듯이 트랜지스터활성영역(27) 위에, 게이트산화막(17)을 개재해서 게이트전극(18)을 공지의 포토리소그래피기술과 드라이에칭기술을 이용해서 형성하고, MOS형 트랜지스터를 제작한다.
이러한 소자분리절연막에 측벽막을 이용한 MOS트랜지스터 형성공정에 있어서, 산화실리콘막(22)의 드라이에칭 시에 도 6의 (C)에 나타내듯이 피가공기판(21)의 표면에 탄소와 불소를 포함한 중합막인 플로로카본막(26)이 퇴적한다.
이 때문에, 도 6의 (C)에 나타낸 공정을 종료하고 도 6E를 실시하기 전에, 플로로카본막(26)을 제거해서 도 2의 (D)에 나타낸 것과 같은 상태로 하기 위한 후처리공정이 필요하게 된다. 그 때문에 LDD구조의 MOS트랜지스터 형성공정에 있어서의 플로로카본막(26)의 애싱의 경우와 마찬가지로, 통상의 포토레지스트의 애싱에 사용하는 산소플라즈마처리장치를 사용하고, 피가공기판(21)의 온도를 150℃∼250℃의 온도로 제어하고, 산소플라즈마 중에서 처리되고 있다.
그러나 도 4의 (A), 도 4의 (B)에서 설명한 종래의 반도체장치의 제조방법에서는, 애싱 시에 피가공기판(15)의 온도가 150℃∼250℃ 온도로 제어되어 있으므로, 피가공기판(15)의 표면에 퇴적한 플로로카본막(16)에서 발생하는 불소라디칼에 의해, 도 4의 (C)에 나타내듯이 하지의 실리콘기판(11)이 에칭되므로 접합리이크나 콘택트불량 등이 일어나기 쉬워 신뢰성에 문제가 있다.
본 발명의 목적은 애싱 중에 하지의 실리콘기판이나 다결정실리콘막이 에칭되기 어려운 반도체장치의 제조방법을 제공하는 것이다.
또, 도 5와 도 6에서 설명한 것과 같은 드라이에칭 후처리방법에서 플로로카본막(26)을 박리제거한 경우에는 LDD구조의 MOS트랜지스터에서는 접합리이크나 콘택트저항의 불균형이 확인되고, 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터에서는 게이트절연막의 열화가 확인되었다.
그래서 본 발명자는 LDD구조의 MOS트랜지스터의 제조공정의플로로카본막(26)을 애싱한 후의 도 5의 (D)의 상태의 반도체실리콘기판(16)의 표면을 관찰했다. 그 결과, 도 7의 (A)에 나타내듯이 애싱의 영향은 없다고 생각되는 반도체실리콘기판(16)의 표면에 에칭된 흔적(29)을 확인했다. 이 에칭된 흔적(29)은 높이 약 20nm의 요철로 형성되어 있었다. 이온주입에 의해 고농도의 확산층(24,25)을 형성한 상태를 관찰하면, 실제로는 도 7의 (B)에 나타내듯이 확산층(24,25)이 형성되어 있었다.
그리고 본 발명자는, 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터의 제조공정의 플로로카본막(26)을 애싱한 후의 도 6의 (D)의 상태의 반도체실리콘기판(16)의 표면을 관찰했다. 그 결과, 도 8의 (A)에 나타내듯이 에칭되지 않는다고 생각되었던 반도체실리콘기판(16)의 표면에 에칭된 흔적(30)을 확인하였다. 이 에칭된 흔적(30)은 높이 약 20nm의 요철이 형성되어 있었다. 트랜지스터 활성영역(27)의 위에, 게이트산화막(17)을 개재해서 게이트전극(18)을 형성한 상태를 관찰하면, 실제로는 도 8의 (B)에 나타내듯이 게이트전극(18)이 형성되어 있었다.
본 발명은 LDD구조의 MOS트랜지스터의 접합리이크나 콘택트저항의 불균형, 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터의 게이트절연막의 열화의 원인이 플로로카본막(26)을 애싱하기 위한 드라이에칭 후처리 시에 반도체실리콘기판(16)의 표면에 에칭이 발생하고 있다고 가정하고, 드라이에칭 후처리 시에 반도체실리콘기판(16)의 표면을 에칭하지 않는 드라이에칭 후처리방법을 제공하는 것을 목적으로 한다.
제 2항에 있어서의 반도체장치의 제조방법은, 실리콘기판 또는 다결정실리콘막상의 절연막의 소정의 부분을 포토레지스트로 덮는 공정과, 상기한 절연막의 포토레지스트로 덮여지지 않은 부분을, 탄소와 불소를 포함한 에칭가스를 사용하는 드라이에칭에 의해 제거하는 공정과, 온도를 100℃ 이하로 제어하면서, 표면에 퇴적한 플로로카본막을 산소가스만을 이용한 애싱에 의해 제거하는 공정과, 온도를 150℃∼250℃까지의 임의의 온도로 상승시키면서, 상기한 포토레지스트를 산소가스민을 이용한 애싱에 의해 제거하는 공정을 포함한 것을 특징으로 한다.
제4항에 있어서의 드라이에칭 후처리방법은, 반도체실리콘기판 또는 다결정실리콘막상에 형성된 단차부의 상면 및 측면에, 연속한 동일조성의 절연막을 형성하고, 탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 상기한 단차부의 측면만에 절연막을 남기듯이 드라이에칭을 실시한 후에, 상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 산소가스만을 이용한 산소플라즈마에 의해 제거하는 것을 특징으로 한다.
제5항에 있어서의, MOS형 반도체장치의 제조방법은, 반도체실리콘기판 또는 다결정실리콘막상에 게이트절연막을 개재해서 게이트전극을 형성한 후, 상기한 게이트전극을 마스크로서 반도체실리콘기판에 불순물을 도입함으로써 소스 및 드레인의 일부분을 형성하고, 상기한 게이트전극의 상면 및 측면에 연속한 동일조성의 절연막을 형성한 후, 탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 상기한 단차부의 측면만에 절연막을 남기듯이 드라이에칭을 행한 후에, 상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 적어도 산소가스를 사용한 산소플라즈마에 의해 제거하고, 상기한 게이트전극과 상기한 게이트전극의 측면에 남긴 절연막을 마스크로서, 반도체실리콘기판 표면에 불순물을 도입해서 상기한 소스 및 드레인의 다른 부분을 형성하는 것을 특징으로 한다.
제6항에 있어서의 MOS형 반도체장치의 제조방법은, 반도체실리콘기판 또는 다결정실리콘막상에 소자분리절연막의 일부가 되는 제1의 절연막을 형성한 후, 제1의 절연막의 상면 및 측면에 연속한 동일조성의 제2의 절연막을 형성한 후, 탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 제1의 절연막의 측면에 제2의 절연막을 남기듯이 드라이에칭을 실시하는 소자분리절연막을 형성하고, 상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 산소가스만을 이용한 산소플라즈마에 의해 제거하고, 소자분리절연막에 분리된 반도체실리콘기판의 활성영역상에 게이트절연막을 개재해서 게이트전극을 형성하는 것을 특징으로 한다.
도 1은 본 발명의 실시예1의 제조공정절차의 단면도.
도 2는 본 발명의 실시예2, 실시예3을 설명하기 위한 제조공정절차순의 단면도.
도 3은 본 발명의 실시예3을 설명하기 위한 제조공정절차의 단면도.
도 4는 종래의 애싱방법을 설명하기 위한 제조공정절차의 단면도.
도 5는 LDD구조의 MOS형 트랜지스터의 이상적인 제조공정을 나타낸 단면도.
도 6은 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터의 이상적인 제조공정을 나타낸 단면도.
도 7은 LDD구조의 MOS형 트랜지스터에 있어서의 드라이에칭 후처리공정 후의 실제의 단면도.
도 8은 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터에 있어서의 드라이에칭 후처리공정 후의 실제의 단면도.
이하, 본 발명의 제조방법을 도 1∼도 3 및 도 5∼도 8에 기초해서 설명한다.
(실시예1)
본 발명의 실시예1을 도 1을 이용해서 설명한다.
우선, 도 1의 (A)에 나타내듯이, 실리콘기판(1)의 위에 산화실리콘막(절연막)(2)을 성장시킨 후, 산화실리콘막(2)의 소정의 부분을 포토레지스트(3)로 덮는다. 그후, 산화실리콘막(2)의 포토레지스트(3)로 덮여지지 않은 부분(4)을 CF4와 CHF3의 혼합가스를 에칭가스로 하는 드라이에칭에 의해 제거한다. 본 실시예에서는, 가스압력 133pa, RF파워 1kW의 조건 하에서 실시했다. 이 때, 도 1의 (B)에 나타내듯이, 피가공기판(5)의 표면에 플로로카본막(6)이 퇴적한다.
그 후, 포토레지스트(3) 및 피가공기판(5)의 표면에 퇴적한 플로로카본막(6)을 산화가스를 사용한 애싱에 의해 제거한다. 애싱에는 매엽식(枚葉式)의 애싱장치를 사용한다. 피가공기판(5)을 설치하는 스테이지의 온도를 100℃ 이하로 제어한다. 본 실시예에서는, 80℃로 했다. 피가공기판(5)을 처리실에 도입한 후, 산소가스를 도입하고, 플라즈마를 발생(본 실시예에서는, 가스압력 133pa, RF파워 500W)시키고, 도 1의 (C)에 나타내듯이, 피가공기판(5)의 표면에 퇴적한 플로로카본막(6)과 포토레지스트(3)를 완전히 애싱에 의해 제거한다.
이렇게 구성된 반도체장치의 제조방법에 의하면, 애싱중의 피가공기판(5)의 온도를 100℃이하의 저온으로 제어하기 때문에, 플로로카본막(6)에서 발생하는 불소라디칼에 의한 실리콘의 에칭속도가 매우 느려지고, 도 1의 (C)에 나타내듯이, 하지의 실리콘기판(1)은 거의 에칭되지않는다. 따라서, 접합리이크, 콘택트불량 등의 문제가 없어지고, 절연막(2)의 드라이에칭을 이용해서 제작되는 반도체장치의 신뢰성을 큰 폭으로 개선할 수 있다.
(실시예2)
본 발명의 실시예2를 도 2를 이용해서 설명한다.
우선, 도 2의 (A)에 나타내듯이, 실리콘기판(1)의 위에 산화실리콘막(2)을 성장시킨 후, 산화실리콘막(2)의 소정의 부분을 포토레지스트(3)로 덮는다. 그 후, 산화실리콘막(2)의 포토레지스트(3)로 덮여지지 않은 부분(4)을, 도 2의 (B)에 나타내듯이 CF4와 CHF3의 혼합가스를 에칭가스로 하는 드라이에칭에 의해 제거한 후, 피가공기판(5)을 설치하는 스테이지의 온도를 100℃ 이하로 제어(본 실시예에서는 80℃로 했다)한 매엽식의 애싱장치의 처리실에, 피가공기판(5)을 도입한 후, 산소가스를 처리실에 도입하고, 도 2의 (C)에 나타내듯이, 애싱에 의해 피가공기판(5)의 표면에 퇴적한 플로로카본막(6)을 완전히 제거한다.
그 후, 도 2의 (C)에 나타낸 피가공기판(5)을 설치하고 있는 스테이지온도를 150℃∼250℃까지의 임의의 온도로 상승시키고(본 실시예에서는 160℃로 했다), 도 2의 (D)에 나타내듯이, 피가공기판(5)의 위에 남아 있는 포토레지스트(3)를 애싱에 의해 제거한다.
이렇게 구성된 반도체장치의 제조방법에 의하면, 피가공기판(5)을 100℃ 이하로 제어해서, 피가공기판(5)의 표면의 플로로카본막(6)을 애싱에 의해 제거해 두면, 그 후, 피가공기판(5)의 위에 남아 있는 포토레지스트(3)를 150℃∼250℃로 한 고온에서 애싱에 의해 제거해도, 도 2의 (D)에 나타내듯이 하지의 실리콘기판(1)은 거의 에칭되지 않는다. 따라서, 접합리이크, 콘택트불량 등의 문제가 없어지고, 절연막(2)의 드라이에칭을 이용해서 제작되는 반도체장치의 신뢰성을 큰 폭으로 개선할 수 있다.
또, 포토레지스트(3)를 150℃∼250℃로 한 고온에서 애싱에 의해 제거할 수 있으므로, 애싱속도가 높아지고, 애싱시간을 단축할 수 있다.
(실시예3)
본 발명의 실시예3을 도 2를 이용해서 설명한다.
우선, 도 2의 (A)에 나타내듯이, 실리콘기판(1)의 위에 산화실리콘막(2)을 성장시킨 후, 산화실리콘막(2)의 소정의 부분을 포토레지스트(3)로 덮는다. 그 후, 산화실리콘막(2)의 포토레지스트(3)로 덮여지지 않은 부분(4)을, 도 2의 (B)에 나타내듯이 CF4와 CHF3의 혼합가스를 에칭가스로 하는 드라이에칭에 의해 제거한 후, 피가공기판(5)을 설치하는 스테이지의 온도를 100℃ 이하로 제어(본 실시예에서는 80℃로 했다)한 매엽식의 애싱장치의 처리실에, 피가공기판(5)을 도입한 후, 산소가스를 처리실에 도입하고, 도 2의 (C)에 나타내듯이, 애싱에 의해 피가공기판(5)의 표면에 퇴적한 플로로카본막(6)을 완전히 제거한다.
애싱에 의해 피가공기판(5)의 표면에 퇴적한 플로로카본막(6)을 완전히 제거한 후, 애싱을 중지한다. 그 후, 애싱처리실에서 피가공기판(5)을 꺼내고, 피가공기판(5)을 설치하는 스테이지의 온도를 150℃∼250℃까지 제어(본 실시예에서는 160℃로 했다)한 다른 매엽식 애싱장치의 처리실로 피가공기판(5)을 이동하고, 남아 있는 포토레지스트(3)를 애싱에 의해 제거한다.
이렇게 구성된 반도체장치의 제조방법에 의하면, 제2의 실시예와 동일한 효과가 얻어진다. 그리고, 설정온도가 다른 2종류의 처리실을 사용하기 때문에, 동일처리실에서 온도를 변경할 필요가 없고, 안정된 애싱처리를 실시할 수 있다.
(실시예4)
본 발명의 실시예4에 대해서 도 3을 이용해서 설명한다.
도 3의 (A)에 나타내듯이, 실리콘기판(1)의 위에 산화실리콘막(2)을 성장시킨 후, 산화실리콘막(2)의 소정의 부분을 포토레지스트(3)로 덮는다. 그 후, 도 3의 (B)에 나타내듯이, 산화실리콘막(2)의 포토레지스트(3)로 덮여지지 않은 부분(4)을 CF4와 CHF3의 혼합가스를 에칭가스로 하는 드라이에칭에 의해 제거한다. 이 때, 도 3의 (B)에 나타내듯이 피가공기판(5)의 표면에 플로로카본막(6)이 퇴적한다.
그 후, 배럴형의 배치식 애싱장치를 사용해서 애싱한다. 애싱처리개시전의 처리실의 온도를 50℃∼100℃의 저온(본 실시예에서는 60℃로 했다)로 제어한다. 도 3의 (B)에 나타낸 피가공기판(5)을 처리실에 도입한 후, 산화가스를 도입하고, 플라즈마를 발생시킨다. 배럴형 배치식 애싱장치에서는, 통상, 애싱개시와 함께, 산소와 포토레지스트(3)의 반응열때문에 처리실의 온도가 200℃∼250℃의 범위까지 상승한다(본 실시예에서는 230℃까지 상승했다). 이렇게 해서 도 3의 (C)에 나타내듯이, 플로로카본막(6)과 포토레지스트(3)를 애싱에 의해 제거한다.
이렇게 구성된 반도체장치의 제조방법에 의하면, 처리개시전의 처리실의 온도가 50℃∼100℃로 저온으로 제어하고 있기 때문에, 표면에 퇴적하고 있는 플로로카본막(6)을 저온에서 제거할 수 있고, 그 후, 처리실의 온도가 200℃∼250℃의 범위까지 상승하므로, 고온에서, 남은 포토레지스트(3)를 애싱에 의해 제거할 수 있다. 이 때문에, 도 3의 (C)에 나타내듯이 하지의 실리콘기판(1)은 거의 에칭되지않고, 접합리이크, 콘택트불량 등의 문제가 없어지고, 절연막(2)의 드라이에칭을 이용해서 제작되는 반도체장치의 신뢰성의 대폭적인 개선이 실현될 수 있다. 그리고, 애싱속도가 높아지고, 애싱시간을 단축할 수 있다.
또, 상기한 각 실시예에서는, 실리콘기판(1)을 사용한 예를 나타냈지만, 다결정실리콘막을 이용한 경우에서도 같은 효과가 있다. 또, 절연막(2)에 산화실리콘막을 사용했지만, 질화실리콘막 등을 사용해도 된다. 또, 애싱가스에 산소가스를 사용한 예를 나타냈지만, 애싱가스로는, 산소가스에, 질소가스, CF4가스, CHF3가스 등을 첨가한 혼합가스를 사용해도 같은 효과가 얻어진다. 그리고, 절연막(2)의 드라이에칭가스로서, CF4와 CHF3의 혼합가스를 사용한 예를 나타냈지만, 탄소와 불소를 포함한 가스이면, 어떠한 가스를 사용해도 같은 효과가 얻어진다.
(실시예5)
본 발명의 드라이에칭 후처리방법을 채용한 LDD구조의 MOS형 트랜지스터의 형성공정은 다음과 같이 구성되어 있다.
또, 종래의 LDD구조의 MOS형 트랜지스터의 형성공정은 도 5의 (A), 도 5의 (B), 도 5의 (C)를 거쳐 도 7의 (A), 도 7의 (B)로 구성되어 있었지만, 이 실시예5에서는 본 발명의 드라이에칭 후처리방법을 채용함으로써, 드라이에칭 후처리와 그 이후의 공정을 도 7의 (A), 도 7의 (B)로 하지않고 도 5의 (D), 도 5의 (E)로 할 수 있는 것을 확인할 수 있었다.
구체적으로는, 도 5의 (A)에 나타내듯이, P형의 반도체실리콘기판(16)의 위에 20nm의 게이트산화막(17)을 개재해서, 막두께 약 300nm의 다결정실리콘막으로 이루어진 게이트전극(18)을 공지의 포토리소그래피기술과 드라이에칭기술을 이용해서 형성한다. 다음에, 소스 및 드레인의 일부가 되는 불순물농도가 낮은 N형 확산층(19,20)을 게이트전극(3)을 마스크로서 이온주입(이 실시예에서는, P+, 40keV, 5×13개cm-2를 사용했다)에 의해 자기정합적으로 형성한다.
다음에, 도 5의 (B)에 나타내듯이, 피가공기판(21)의 표면을 덮도록 산화실리콘막(22)을 CVD에 의해 약 250nm 성장시킨다. 그 후, 도 5의 (C)에 나타내듯이, CF4와 CHF3의 혼합가스를 에칭가스로 하는 이방성 드라이에칭에 의해 게이트전극(18)의 측면만을 남기도록 산화실리콘막(22)을 제거하고, 측벽막(23)을 형성한다.
이 실시예에서는, 가스압력 133pa, RF파워 1kW의 조건하에서 실시했다. 이 때, 도 5의 (C)에 나타내듯이 피가공기판(21)의 표면에 플로로카본막(26)이 퇴적한다.
그 후, 피가공기판(21)의 표면에 퇴적한 플로로카본막(26)을 산소플라즈마처리에 의해 제거한다. 산소플라즈마처리에는 매엽식 장치를 사용했다. 피가공기판(21)을 설치하는 스테이지의 온도를 100℃ 이하로 제어한다. 본 발명의 효과는, 100℃ 이하에서 현저하게 되고, 이 실시예에서는 80℃로 했다.
피가공기판(21)을 처리실에 도입한 후, 산소가스를 도입하고, 플라즈마를 발생(구체적으로는, 가스압력 133pa, RF파워 500W)시키고, 피가공기판(21)의 표면에퇴적한 플로로카본막(26)의 제거를 실시했다.
이 때의 플로로카본막(26)의 막두께는 10∼20nm이었다. 15초의 드라이에칭 후처리를 실시하면, 피가공기판(21)의 표면에 퇴적한 플로로카본막(26)만을 도 5의 (D)에 나타내듯이 완전히 제거할 수 있었다.
15초를 넘는 드라이에칭 후처리도 실시했지만, 플로로카본막(26)이 완전히 제거된 후의 반도체실리콘기판(16)의 표면의 에칭은 인지되지 않고, 도 5의 (D)에 나타내듯이 반도체실리콘기판(16)의 표면은 평활했다.
이렇게, 산소플라즈마처리중의 피가공기판(21)의 온도를 100℃ 이하의 저온으로 제어하기 때문에, 플로로카본막(26)에서 발생하는 불소라디칼의 실리콘의 에칭속도가 매우 느려지고, 도 5의 (D)에 나타내듯이 하지의 반도체실리콘기판(16)이 거의 에칭되지 않았다고 추정할 수 있다.
그 후, 도 5의 (E)에 나타내듯이, 상기한 소스 및 드레인의 다른 부분이 되는 고불순물농도의 N형 확산층(24,25)을, 상기한 게이트전극(18)과 측벽막(23)을 마스크로서, 이온주입(구체적으로는, As+, 20keV, 5×15개cm-2를 이용했다)에 의해 자기정합적으로 형성하고, LDD구조의 MOS형 트랜지스터를 제작했다.
작성한 MOS형 트랜지스터의 특성을 측정하면, 접합리이크나 콘택트저항의 불균형 등이 없는 양호한 특성이 얻어졌다.
이 실시예5에서는 80℃에서 15초의 드라이에칭 후처리를 실시했지만, 피가공기판(21)의 온도를 실온(24℃)으로 해서 드라이에칭 후처리를 실시했지만, 플로로카본막(26)을 완전히 제거하는 데에 80℃의 경우보다도 약간 처리시간이 길어지지만 동일한 결과가 얻어지고, 피가공기판(21)의 온도제어를 간단히 하기위해, 드라이에칭 후처리의 피가공기판(21)의 온도는 100℃ 이하에서 실온이상이 바람직하다.
(실시예6)
실시예5에서는 LDD형성공정의 한 예를 나타냈지만, 이 실시예6은 측벽막을 이용한 소자분리절연막의 형성공정의 한 예를 나타낸다.
또, 종래의 측벽막을 이용한 소자분리절연막의 형성공정은 도 6의 (A), 도 6의 (B), 도 6의 (C)를 거쳐 도 8의 (A), 도 8의 (B)로 구성되어 있었지만, 이 실시예6에서는 본 발명의 드라이에칭 후처리방법을 채용함으로써, 드라이에칭 후처리와 그 이후의 공정을 도 8의 (A), 도 8의 (B)의 상태로 하지않고, 도 6의 (D), 도 6의 (E)의 상태로 할 수 있는 것을 확인할 수 있다.
구체적으로는, 도 6의 (A)에 나타내듯이, P형의 반도체실리콘기판(16)의 위에 트랜지스터활성영역(27)을 분리하는 절연막의 일부가 되는 절연막(28)을 공지의 포토리소그래피기술과 드라이에칭기술을 이용해서 형성한다.
다음에, 도 6의 (B)에 나타내듯이 피가공기판(21)의 위에 200nm의 산소실리콘막(22)을 CVD법에 의해 퇴적시킨다.
그 후, 도 6의 (C)에 나타내듯이 CF4와 CHF3의 혼합가스를 에칭가스로 하는 이방성 드라이에칭에 의해 절연막(28)의 측면만을 남기도록 산화실리콘막(22)을 제거하고, 측벽막(23)을 형성한다.
이 실시예에서는, 가스압력 133pa, RF파워 1kW의 조건하에서 실시했다. 이 때, 도 6의 (C)에 나타내듯이 피가공기판(21)의 표면에 플로로카본막(26)이 퇴적한다.
그 후, 피가공기판(21)의 표면에 퇴적한 플로로카본막(26)을 산소플라즈마처리에 의해 제거한다. 산소플라즈마처리에는 매엽식 장치를 사용했다. 피가공기판(21)을 설치하는 스테이지의 온도를 100℃ 이하로 제어한다. 본 발명의 효과는, 100℃ 이하에서 현저하게 되고, 이 실시예에서는, 80℃로 했다.
피가공기판(21)을 처리실에 도입한 후, 산소가스를 도입하고, 플라즈마를 발생(구체적으로는, 가스압력 133pa, RF파워 500W)시키고, 피가공기판(21)의 표면에 퇴적한 플로로카본막(26)의 제거를 실시했다.
이 때의 플로로카본막(26)의 막두께는 10∼20nm이었다. 15초의 드라이에칭 후처리를 실시하면, 피가공기판(21)의 표면에 퇴적한 플로로카본막(26)만을 도 6의 (D)에 나타내듯이 완전히 제거할 수 있었다.
15초를 넘는 드라이에칭 후처리도 실시했지만, 플로로카본막(26)이 완전히 제거된 후의 반도체실리콘기판(16)의 표면의 에칭은 인지되지 않고, 도 6의 (D)에 나타내듯이 반도체실리콘기판(16)의 표면은 평활하였다.
이렇게, 산소플라즈마처리중의 피가공기판(21)의 온도를 100℃ 이하의 저온으로 제어하므로, 플로로카본막(26)에서 발생하는 불소라디칼의 실리콘의 에칭속도가 매우 느려지고, 도 6의 (D)에 나타내듯이 하지의 반도체실리콘기판(16)이 거의 에칭되지 않았다고 추정할 수 있다.
그 후, 트랜지스터활성영역(27)의 위에, 20nm의 게이트산화막(17)을 개재해서, 막두께 약 300nm의 다결정실리콘막으로 이루어진 게이트전극(18)을 공지의 포토리소그래피기술과 드라이에칭기술을 이용해서 형성하고, MOS형 트랜지스터를 제작했다.
작성한 MOS형 트랜지스터의 특성을 측정하면, 게이트절연막의 열화가 없는 양호한 특성이 얻어졌다.
이 실시예6에서는 80℃에서 15초의 드라이에칭 후처리를 실시했지만, 피가공기판(21)의 온도를 실온(24℃)으로 해서 드라이에칭 후처리를 실시했지만, 플로로카본막(26)을 완전히 제거하는 데에 80℃의 경우보다도 약간 처리시간이 길어지지만 동일한 결과가 얻어지고, 피가공기판(21)의 온도제어를 간단히 하기위해, 드라이에칭 후처리의 피가공기판(21)의 온도는 100℃이하에서 실온이상이 바람직하다.
상기한 각 실시예에서는, 산소플라즈마처리가스에 산소가스만을 이용한 예를 나타냈지만, 처리가스에는, 산소가스에 질소가스, CF4가스, CHF3가스 등을 첨가한 혼합가스를 사용해도 동일한 효과가 얻어지는 것은 말할 필요도 없다.
상기한 각 실시예에서는, 절연막의 드라이에칭가스로서, CF4와 CHF3의 혼합가스를 이용한 예를 나타냈지만, 탄소와 불소를 포함한 가스라면, 어떠한 가스를 사용해도, 동일한 효과가 얻어지는 것은 말할 필요도 없다.
상기한 각 실시예에서는, 반도체실리콘기판을 이용한 예를 나타냈지만, 다결정실리콘막을 이용한 경우라도 동일한 효과가 있는 것은 말할 필요도 없다.
이상의 각 실시예에서 밝혔듯이, 본 발명의 청구의 범위의 각 청구항의 구성에 의하면, 하기와 같은 각별한 효과가 얻어진다.
본 발명의 제2항에 있어서의 반도체장치의 제조방법에 의하면, 실리콘기판 또는 다결정실리콘막상의 절연막의 소정의 부분을 포토레지스트로 덮고, 절연막의 포토레지스트로 덮여지지 않은 부분을, 탄소와 불소를 포함한 에칭가스를 사용하는 드라이에칭에 의해 제거하고, 온도를 100℃ 이하로 제어하면서, 표면에 퇴적한 플로로카본막을 적어도 산소가스를 이용한 애싱에 의해 제거하고, 온도를 150℃에서 250℃까지의 임의의 온도로 상승시키고, 포토레지스트를 적어도 산소가스를 이용한 애싱에 의해 제거하므로, 플로로카본막의 애싱중의 온도를 100℃ 이하의 저온으로 제어하기 때문에, 플로로카본막에서 발생하는 불소라디칼에 의한 실리콘의 에칭속도가 매우 느려지고, 하지의 실리콘기판 또는 다결정실리콘막이 에칭되기 어렵게 된다. 또, 포토레지스트를 150℃에서 250℃로 한 온도에서 애싱에 의해 제거할 수 있으므로, 애싱속도가 높아지고, 애싱시간을 단축할 수 있다.
본 발명의 제4항에 있어서의 드라이에칭 후처리방법에 의하면, 반도체실리콘기판 또는 다결정실리콘막위에 형성된 단차부의 상면 및 측면에, 연속한 동일조성의 절연막을 형성하고, 탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 상기한 단차부의 측면만에 절연막을 남기도록 드라이에칭을 실시한 후에, 상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 적어도 산소가스를 이용한 산소플라즈마에 의해 제거하므로, 플로로카본막에서 발생하는 불소라디칼에 의한 하지의 에칭속도를 매우 느리게 할 수 있고, 드라이에칭 후처리의 종료의 타이밍을 정확하게 콘트롤하지 않고,적당한 시간 이상의 드라이에칭 후처리기간을 설치하는 것만으로, 플로로카본막이 완전히 제거되고, 더욱이 하지의 표면을 평활하게 할 수 있어, 예를 들면, LDD구조의 MOS형 트랜지스터에 있어서의 접합리이크나 콘택트저항의 불균형 등의 문제나, 또, 예를 들면 소자분리절연막에 측벽막을 이용한 MOS형 트랜지스터에 있어서의 게이트절연막의 열화의 문제가 없어지고, 측벽막을 이용한 반도체장치의 신뢰성의 대폭적인 개선을 실현할 수 있다.
또, 본 발명의 제5, 6항에 있어서의 MOS형 반도체장치의 제조방법에 의하면, 고신뢰성의 MOS형 반도체장치가 얻어진다.

Claims (6)

  1. 실리콘기판 또는 다결정실리콘막상의 절연막의 소정의 부분을 포토레지스트로 덮는 공정과,
    상기한 절연막의 포토레지스트로 덮여지지 않은 부분을, 탄소와 불소를 포함한 에칭가스를 사용하는 드라이에칭에 의해 제거하는 공정과,
    온도를 100℃ 이하로 제어하면서, 표면에 퇴적한 플로로카본막과 상기한 포토레지스트를 적어도 산소가스를 이용한 애싱에 의해 제거하는 공정을 포함한 반도체장치의 제조방법.
  2. 실리콘기판 또는 다결정실리콘막상의 절연막의 소정의 부분을 포토레지스트로 덮는 공정과,
    상기한 절연막의 포토레지스트로 덮여지지 않은 부분을, 탄소와 불소를 포함한 에칭가스를 사용하는 드라이에칭에 의해 제거하는 공정과,
    온도를 100℃ 이하로 제어하면서, 표면에 퇴적한 플로로카본막을 적어도 산소가스를 이용한 애싱에 의해 제거하는 공정과,
    온도를 150℃∼250℃까지의 임의의 온도로 상승시키고, 상기한 포토레지스트를 적어도 산소가스를 이용한 애싱에 의해 제거하는 공정을 포함한 반도체장치의 제조방법.
  3. 실리콘기판 또는 다결정실리콘막상의 절연막의 소정의 부분을 포토레지스트로 덮는 공정과,
    상기한 절연막의 포토레지스트로 덮여지지 않은 부분을, 탄소와 불소를 포함한 에칭가스를 사용하는 드라이에칭에 의해 제거하는 공정과,
    온도를 100℃ 이하에서 연속적으로 상승시키면서, 표면에 퇴적한 플로로카본막과 상기한 포토레지스트를 적어도 산소가스를 사용한 애싱에 의해 제거하는 공정을 포함한 반도체장치의 제조방법.
  4. 반도체실리콘기판 또는 다결정실리콘막상에 형성된 단차부의 상면 및 측면에, 연속한 동일조성의 절연막을 형성하고,
    탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 상기한 단차부의 측면만에 절연막을 남기듯이 드라이에칭을 실시한 후에,
    상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 적어도 산소가스를 이용한 산소플라즈마에 의해 제거하는 드라이에칭 후처리방법.
  5. 반도체실리콘기판 또는 다결정실리콘막상에 게이트절연막을 개재해서 게이트전극을 형성한 후,
    상기한 게이트전극을 마스크로서 반도체실리콘기판에 불순물을 도입함으로써 소스 및 드레인의 일부분을 형성하고,
    상기한 게이트전극의 상면 및 측면에 연속한 동일조성의 절연막을 형성한 후,
    탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 상기한 단차부의 측면만에 절연막을 남기듯이 드라이에칭을 행한 후에,
    상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 적어도 산소가스를 사용한 산소플라즈마에 의해 제거하고,
    상기한 게이트전극과 상기한 게이트전극의 측면에 남긴 절연막을 마스크로서, 반도체실리콘기판 표면에 불순물을 도입해서 상기한 소스 및 드레인의 다른 부분을 형성하는 MOS형 반도체장치의 제조방법.
  6. 반도체실리콘기판 또는 다결정실리콘막상에 소자분리절연막의 일부가 되는 제1의 절연막을 형성한 후,
    제1의 절연막의 상면 및 측면에 연속한 동일조성의 제2의 절연막을 형성한 후,
    탄소와 불소를 포함한 에칭가스를 사용하는 이방성 드라이에칭에 의해 제1의 절연막의 측면에 제2의 절연막을 남기듯이 드라이에칭을 실시하는 소자분리절연막을 형성하고,
    상기한 드라이에칭시에 표면에 퇴적한 플로로카본막을, 온도를 100℃ 이하에서 실온이상으로 제어하면서, 적어도 산소가스를 이용한 산소플라즈마에 의해 제거하고,
    소자분리절연막에 분리된 반도체실리콘기판의 활성영역상에 게이트절연막을 개재해서 게이트전극을 형성하는 MOS형 반도체장치의 제조방법.
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JP96-287719 1996-10-30
JP28771996A JP3217280B2 (ja) 1996-10-30 1996-10-30 ドライエッチング後処理方法とｍｏｓ型半導体装置の製造方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101384590B1 (ko) 2009-10-04 2014-04-11 도쿄엘렉트론가부시키가이샤 반도체 디바이스 제조 방법 및 반도체 디바이스 제조 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000100749A (ja) * 1998-09-25 2000-04-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6417080B1 (en) * 1999-01-28 2002-07-09 Canon Kabushiki Kaisha Method of processing residue of ion implanted photoresist, and method of producing semiconductor device
US6251794B1 (en) * 1999-02-18 2001-06-26 Taiwan Semiconductor Manufacturing Company Method and apparatus with heat treatment for stripping photoresist to eliminate post-strip photoresist extrusion defects
US20030015496A1 (en) * 1999-07-22 2003-01-23 Sujit Sharan Plasma etching process
US20050022839A1 (en) * 1999-10-20 2005-02-03 Savas Stephen E. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
US6285038B1 (en) 2000-03-01 2001-09-04 Micron Technology, Inc. Integrated circuitry and DRAM integrated circuitry
US7081414B2 (en) * 2003-05-23 2006-07-25 Applied Materials, Inc. Deposition-selective etch-deposition process for dielectric film gapfill
US20070186953A1 (en) * 2004-07-12 2007-08-16 Savas Stephen E Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing
CN100352013C (zh) * 2004-07-16 2007-11-28 鸿富锦精密工业（深圳）有限公司 干蚀刻后处理方法
JP4343798B2 (ja) * 2004-08-26 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
CN105931991B (zh) * 2016-06-17 2019-02-12 深圳市华星光电技术有限公司 电极的制备方法
JP6867283B2 (ja) * 2017-12-28 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305946A2 (en) * 1987-08-28 1989-03-08 Kabushiki Kaisha Toshiba Method for removing organic and/or inorganic films by dry plasma ashing
US5226056A (en) * 1989-01-10 1993-07-06 Nihon Shinku Gijutsu Kabushiki Kaisha Plasma ashing method and apparatus therefor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06236864A (ja) * 1969-04-23 1994-08-23 Hitachi Ltd エッチング処理方法及びエッチングの後処理方法並びにエッチング設備
US4818334A (en) * 1988-03-15 1989-04-04 General Electric Company Method of etching a layer including polysilicon
JP2814021B2 (ja) * 1990-07-09 1998-10-22 三菱電機株式会社 半導体基板表面の処理方法
JP2913936B2 (ja) * 1991-10-08 1999-06-28 日本電気株式会社 半導体装置の製造方法
US5445712A (en) * 1992-03-25 1995-08-29 Sony Corporation Dry etching method
JP3407086B2 (ja) * 1994-06-17 2003-05-19 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0305946A2 (en) * 1987-08-28 1989-03-08 Kabushiki Kaisha Toshiba Method for removing organic and/or inorganic films by dry plasma ashing
US5226056A (en) * 1989-01-10 1993-07-06 Nihon Shinku Gijutsu Kabushiki Kaisha Plasma ashing method and apparatus therefor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101384590B1 (ko) 2009-10-04 2014-04-11 도쿄엘렉트론가부시키가이샤 반도체 디바이스 제조 방법 및 반도체 디바이스 제조 장치

Also Published As

Publication number Publication date
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US5902134A (en) 1999-05-11
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