KR19990041749A - 반도체 소자의 이중게이트 형성방법 - Google Patents
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Abstract
게이트 전극의 프로파일을 개선하고, 식각데미지 발생을 방지하기에 적당한 반도체 소자의 이중게이트 형성방법에 관한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 이중게이트 형성방법은 반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과, 상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과, 상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과, 상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 도핑된 폴리실리콘층을 중간층이하의 두께를 갖도록 1차식각하는 공정과, 상기 게이트 마스크를 이용하여 저온의 상태를 유지한 후에 식각되고 남은 폴리실리콘층을 2차식각하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 대한 것으로, 특히 게이트 전극의 프로파일을 개선하고, 식각데미지 발생을 방지하기에 적당한 반도체 소자의 이중게이트 형성방법에 관한 것이다.
일반적으로 반도체 기판에 NMOS 트랜지스터나 PMOS 트랜지스터를 형성하는 과정에서 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 n형으로 도핑하여 형성할 때, 게이트 전극을 n형으로 도핑한 PMOS 트랜지스터에서는 문턱전압을 조절하기가 어려웠다. 또는 식각장비를 이용하여 NMOS 트랜지스터의 게이트 전극을 패터닝할 때 각 식각장비에 따른 패턴의 불량이 발생하였다. 이에 따라 이와 같은 문턱전압의 조절이나 패턴의 불량을 해소할 수 있는 방안이 요구되고 있다.
첨부 도면을 참조하여 종래 반도체 소자의 이중게이트 형성방법에 대하여 설명하면 다음과 같다.
도 1a 내지 1d는 종래의 이중게이트 형성방법을 나타낸 공정단면도이다.
종래 반도체 소자의 이중게이트 형성방법은 도 1a에 도시한 바와 같이 P웰(2a)과 N웰(2b)이 형성된 반도체 기판(1)에 열산화법으로 게이트 산화막(3)을 형성한다. 그리고 상기 게이트 산화막(3)상에 2000∼2500Å정도의 두께를 갖는 도핑이 되지않은 폴리실리콘층(4)을 증착한다.
도 1b에 도시한 바와 같이 상기 폴리실리콘층(4)에 감광막(5)을 도포한다. 이후에 p형으로 도핑된 제 1 게이트전극(4a)을 형성하기 위한 이온주입 공정을 한다. 이때 p형의 이온을 주입하기 위하여 폴리실리콘층(4)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(5)을 패터닝한다. 그리고 패터닝된 감광막(5)을 마스크로 하여 드러난 폴리실리콘층(4)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 보론이온을 주입한다. 이후에 상기 감광막(5)을 제거한다.
도 1c에 도시한 바와 같이 폴리실리콘층(4)상에 감광막(6)을 도포한다. 이후에 n형으로 도핑된 제 2 게이트전극(4b)을 형성하기 위한 이온주입을 하기 위하여 폴리실리콘층(4)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(6)을 패터닝한다. 그리고 패터닝된 감광막(6)을 마스크로 하여 드러난 폴리실리콘층(4)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 인(Phosphorus:P)이온을 주입한다. 이후에 상기 감광막(6)을 제거하고 세정공정을 한 후 800℃정도의 온도에서 30분∼1시간 정도 어닐링공정을 한다.
도 1d에 도시한 바와 같이 보론과 인이온이 주입된 폴리실리콘층(4)상에 반사방지막으로써 BARC(Bottom Anti-Reflection Coating)층(7)을 도포한다. 이후에 BARC층(7)상에 감광막(8)을 도포하고 p형과 n형으로 도핑된 게이트전극을 형성하기 위하여 감광막(8)을 노광 및 현상공정으로 선택적으로 패터닝한다. 여기서 감광막(8)을 패터닝할 때 보론이온과 인이온이 주입된 폴리실리콘층(4)상의 소정부분에 각각 남도록한다.
도 1e에 도시한 바와 같이 350Watt, 8mTorr의 조건으로 O2가스와 SiO2가스가 주입된 상태에서 상기 패터닝된 감광막(8)을 마스크로 하여 BARC층(7)을 식각한다.
이후에 헬리콘 소스 플라즈마 장비나 RIE 식각장비에서 상기 패터닝된 감광막(8)과 BARC층(7)을 마스크로 폴리실리콘층(4)을 식각하여 제 1 게이트 전극(4a)과 제 2 게이트전극(4b)을 형성한다.
여기서 헬리콘 소스 플라즈마 장비에서 폴리실리콘층(4)을 식각할 때는 두단계에 걸친 식각과정을 거친다. 먼저 제 1 식각은 메인식각으로 150SCCM의 유량을 갖도록 Cl2가스를 사용하여 진행하고, 제 2 식각은 오버식각으로 60SCCM의 유량을 갖도록 Cl2가스나 HBr가스를 사용하여 진행한다.
이후에 도 1f에 도시한 바와 같이 상기 감광막(8)과 BARC층(7)을 제거한다. 이후에 상기 N웰(2b)상의 n형으로 도핑된 제 2 게이트 전극(4b) 양측의 반도체 기판(1)표면내에 p형의 불순물이온을 주입하여 p형의 소오스/드레인 영역을 형성하며, P웰(2a)상의 p형으로 도핑된 제 1 게이트전극(4a) 양측의 반도체 기판(1)의 표면내에는 n형의 불순물이온을 주입하여 n형의 소오스/드레인 영역을 형성한다.
상기와 같은 종래 반도체 소자의 이중게이트 형성방법은 다음과 같은 문제점이 있었다.
첫째, RIE 장비를 이용하여 n형으로 도핑된 게이트 전극을 식각하였을 경우에는 게이트 전극이 수직으로 식각되지 않고 휘어지게 식각되는 현상이 일어난다.
둘째, 헬리콘 소스 플라즈마 장비를 이용하여 n형으로 도핑된 게이트 전극을 식각할 때는 게이트 전극 하부의 게이트 산화막을 뚫고 들어가는 식각데미지가 발생하므로 소자의 신뢰성이 떨어진다.
셋째, 저온에서 폴리실리콘층을 식각하면 측벽 라디컬의 활동이 급격히 저하되어 식각 프로파일이 완경사를 이루게 되는 문제가 발생하여 신뢰성이 떨어진다.
본 발명은 이와 같은 문제를 해결하기 위하여 안출한 것으로 게이트전극의 프로파일 및 식각 데미지(damage) 문제를 해결하기에 적당한 반도체 소자의 이중게이트 형성방법을 제공하는 데 그 목적이 있다.
도 1a 내지 1f는 종래의 이중게이트 형성방법을 나타낸 공정단면도
도 2는 일반적인 Helicon 소스 플라즈마 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도
도 3a 내지 3f는 본 발명의 이중게이트 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
20: 반도체 기판 22: 게이트 산화막
21a: P웰 21b: N웰
23a: 제 1 게이트 전극 23b: 제 2 게이트 전극
23: 폴리실리콘층 24, 25, 27: 감광막
26: BARC층
상기와 같은 목적을 달성하기 위한 본 발명 반도체 소자의 이중게이트 형성방법은 반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과, 상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과, 상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과, 상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과, 상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과, 상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 도핑된 폴리실리콘층을 중간층이하의 두께를 갖도록 1차식각하는 공정과, 상기 게이트 마스크를 이용하여 저온의 상태를 유지한 후에 식각되고 남은 폴리실리콘층을 2차식각하는 것을 특징으로 한다.
반도체 기판에 NMOS 트랜지스터나 PMOS 트랜지스터를 형성하는 과정에서 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극을 모두 n형으로 도핑되도록 형성하면 n형으로 도핑된 PMOS 트랜지스터에서는 문턱전압을 조절하기가 어려웠다. 이와 같은 문제를 개선하기 위하여 본 발명은 PMOS 트랜지스터의 게이트 전극을 p형으로 도핑하여 문턱전압의 조절을 수월하게 하였다.
도 2는 Helicon 타입의 장비를 이용하여 게이트 전극을 식각하였을 경우의 단면도이다.
먼저 게이트 전극이 n형이나 p형의 두 개의 도전성을 갖도록 형성한 이중(dual)게이트전극을 Helicon 소스 플라즈마 장비를 이용하여 패터닝하였을 때 제 1, 제 2 게이트 전극(23a,23b)의 식각정도를 설명하면 다음과 같다.
반도체 기판(20)내의 P웰(21a)상에 n형으로 도핑된 제 1 게이트 전극(23a)과, N웰(21b)상에 p형으로 도핑된 제 2 게이트 전극(23b)이 형성되어 있고, 이와 같이 n형으로 도핑된 제 1 게이트 전극(23a)과 p형으로 도핑된 제 2 게이트 전극(23b)을 Helicon 소스 플라즈마 장비를 이용하여 식각할 경우는 도 2에 도시한 바와 같이 n형으로 도핑된 제 1 게이트 전극(23a)은 제 1 게이트 전극(23a) 측면의 반도체 기판(20)까지 식각되는 현상이 일어날 수 있고, 제 2 게이트 전극(23b)은 수직으로 프로파일 되거나 반도체 기판(20)까지 식각되지만 프로파일에는 거의 차이가 없게 형성된다.
이와 같이 Helicon 소스 플라즈마 장비를 이용하여 폴리실리콘층(23)을 식각할 때는 반도체 기판(20)이 식각되는 문제가 있었다.
본 발명은 Helicon 소스 플라즈마 장비를 이용할때의 문제를 해결하기 위하여 저온으로 두단계의 과정을 거쳐서 제 1, 제 2 게이트 전극을 식각하는 방법에 대한 것이다.
본 발명 반도체 소자의 이중게이트 형성방법을 도면을 참조하여 설명하면 다음과 같다.
도 3a 내지 3f는 본 발명의 이중게이트 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이 P웰(21a)과 N웰(21b)이 형성된 반도체 기판(20)에 열산화법으로 게이트 산화막(22)을 형성한다. 그리고 상기 게이트 산화막(22)상에 2000∼2500Å정도의 두께를 갖는 폴리실리콘층(23)을 증착한다. 이때 폴리실리콘층(23)은 도핑이 되지않은 것이다.
도 3b에 도시한 바와 같이 상기 폴리실리콘층(23)에 감광막(24)을 도포한다. 이후에 p형으로 도핑된 게이트전극(23a)을 형성하기 위한 이온주입 공정을 한다. 이때 p형의 이온을 주입하기 위하여 폴리실리콘층(23)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(24)을 패터닝한다. 그리고 패터닝된 감광막(24)을 마스크로 하여 드러난 폴리실리콘층(23)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 보론이온을 주입한다. 이후에 상기 감광막(24)을 제거한다.
도 3c에 도시한 바와 같이 폴리실리콘층(23)상에 감광막(25)을 도포한다. 이후에 n형으로 도핑된 게이트전극(23b)을 형성하기 위한 이온주입을 하기 위하여 폴리실리콘층(23)의 소정부분이 드러나도록 노광 및 현상공정으로 선택적으로 감광막(25)을 패터닝한다. 그리고 패터닝된 감광막(25)을 마스크로 하여 드러난 폴리실리콘층(23)에 10∼15KeV의 에너지로 1013∼1015의 농도를 갖도록 인(Phosphorus:P)이온을 주입한다. 이후에 상기 감광막(25)을 제거하고 세정공정을 한 후 800℃정도의 온도에서 30분∼1시간 정도 어닐링공정을 한다.
도 3d에 도시한 바와 같이 보론과 인이온이 주입된 폴리실리콘층(23)상에 반사방지막으로써 BARC(Bottom Anti-Reflection Coating)층(26)을 도포한다. 이후에 BARC층(26)상에 감광막(27)을 도포하고 p형과 n형으로 도핑된 게이트전극을 형성하기 위하여 감광막(27)을 노광 및 현상공정으로 선택적으로 패터닝한다. 이때 패터닝된 감광막(27)은 보론이온과 인이온이 주입된 폴리실리콘층(23)상의 소정부분에 각각 남았다.
도 3e에 도시한 바와 같이 350Watt, 8mTorr의 조건으로 O2가스와 SiO2가스가 주입된 상태에서 상기 패터닝된 감광막(27)을 마스크로 하여 BARC층(26)을 식각한다. 또한 패터닝된 감광막(27)과 BARC층(26)을 마스크로 이용하여 헬리콘(Helicon) 소오스 플라즈마 장비에서 상기 폴리실리콘층(23)을 이방성 식각한다. 이때 폴리실리콘층(23)은 식각조건을 조절하여 총두께의 60%정도를 식각한다.
폴리실리콘층(23)은 상온에서 수직 프로파일(Profile)이 형성되도록 하고, 이때 식각가스는 총 유량을 100∼150SCCM(이때 총가스유량은 10∼400SCCM의 범위내에서 조절이 가능하다.)이 되는 Cl2가스 및 HBr가스 및 O2가스를 사용하며, 압력은 1∼10mTorr정도가 되도록 조절한다. 그리고 식각 에너지는 SP(Source Power)의 경우는 0∼2000Watt를 그리고 BP(Bias Power)의 경우는 0∼1000Watt 정도가 되도록 조절한다.
도 3f에 도시한 바와 같이 나머지 폴리실리콘층(23)을 식각할 때 온도는 상온에서 -5℃이하로 하강시킨 후 30분이상 이와 같은 온도를 유지한 후에 압력은 1∼20mTorr의 범위를 유지하고 소스파워는 0∼2000Watt를 가하고 바이어스 파워는 1∼500Watt를 가하여 Cl2가스 및 HBr가스 및 O2식각가스로 식각되지 않고 남은 폴리실리콘층(23)을 식각하여 제 1, 제 2 게이트전극(23a,23b)을 형성한다.
이와 같이 저온으로 온도를 하강시킬 때는 에너지는 오프상태로, 그리고 가스는 주입하지 않고 진행한다.
이와 같이 저온에서 나머지 폴리실리콘층(23)을 식각하므로 식각가스는 발열반응을 얻기 힘들고 이에따라서 레터럴 식각이 정지된다. 또한 식각가스가 폴리실리콘층(23) 하부의 게이트산화막(22)을 뚫고 확산되어 폴리실리콘층(23)의 하부가 손상되는 것을 방지하면서 식각을 할수 있으므로 폴리실리콘층(23)의 전체적으로 수직한 프로파일을 갖도록 식각된다.
이후에 상기 감광막(27)과 BARC층(26)을 제거하고, 상기 N웰(21b)상의 n형으로 도핑된 제 2 게이트 전극(23b) 양측의 반도체 기판(20)표면내에 p형의 불순물이온을 주입하여 p형의 소오스/드레인 영역을 형성하며, P웰(21a)상의 p형으로 도핑된 제 1 게이트전극(23a) 양측의 반도체 기판(20)의 표면내에는 n형의 불순물이온을 주입하여 n형의 소오스/드레인 영역을 형성한다.
상기와 같은 본 발명 반도체 소자의 이중게이트 형성방법은 다음과 같은 효과가 있다.
첫째, 상온에서 폴리실리콘층을 60%정도 수직으로 식각한 후에 -5℃이하의 저온상태에서 나머지 폴리실리콘층을 식각하므로 레터럴 및 폴리실리콘층 하부로 식각가스가 확산되는 것을 저지하여 수직 프로파일 및 게이트산화막에 데미지가 생기거나 손실되는 것을 막아서 소자의 신뢰성을 높일 수 있다.
Claims (7)
- 반도체 기판의 제 1 영역에 제 2 도전형 웰을 형성하는 공정과,상기 반도체 기판의 제 2 영역에 제 1 도전형 웰을 형성하는 공정과,상기 반도체 기판에 게이트 산화막과 도핑이 되지않은 폴리실리콘층을 증착하는 공정과,상기 폴리실리콘층의 제 1 영역에 제 1 도전형 이온을 주입하는 공정과,상기 폴리실리콘층의 제 2 영역에 제 2 도전형 이온을 주입하는 공정과,상기 제 1, 제 2 영역에 게이트 마스크를 형성하고 도핑된 폴리실리콘층을 중간층이하의 두께를 갖도록 1차식각하는 공정과,상기 게이트 마스크를 이용하여 저온의 상태를 유지한 후에 식각되고 남은 폴리실리콘층을 2차식각하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘층을 1차, 2차 식각할 때 사용하는 가스는 Cl2, HBr가스 및 O2가스를 사용하는 것을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 2 항에 있어서, 상기 Cl2, HBr, O2가스의 총유량은 10∼400SCCM이 되도록 함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 1 항에 있어서, 2차식각으로 폴리실리콘층을 식각할 때의 온도는 -5℃이하를 유지하도록 함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘층을 1차식각할 때의 압력은 1∼10mTorr로 진행하고, 소스파워는 0∼2000Watt로, 바이어스 파워는 1∼1000Watt를 가하여 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 1 항에 있어서 상기 남은 폴리실리콘층을 2차식각할 때의 압력은 1∼20mTorr로 진행하고, 소스파워는 0∼2000Watt로, 바이어스 파워는 1∼500Watt를 가하여 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
- 제 6 항에 있어서, 1차식각한 후에 2차식각을 위해 저온으로 온도를 하강시킬 때 파워는 오프상태로, 그리고 가스는 주입하지 않고 진행함을 특징으로 하는 반도체 소자의 이중게이트 형성방법.
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