KR19990026904A - 반도체 소자의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 38
- 150000002500 ions Chemical class 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 19
- 239000012298 atmosphere Substances 0.000 claims description 5
- 230000009977 dual effect Effects 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 229920000642 polymer Polymers 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- RAHZWNYVWXNFOC-UHFFFAOYSA-N Sulphur dioxide Chemical compound O=S=O RAHZWNYVWXNFOC-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
본 발명은 두 개의 게이트 전극 서로의 위상차를 감소시킴으로써 듀얼 게이트(Dual Gate) MOS의 특성을 향상시키기 위한 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 반도체 소자의 제조 방법은 제 1, 제 2 게이트 전극이 형성될 부위가 정의된 제 1 도전형 기판을 마련하는 단계, 상기 기판상에 차례로 게이트 절연막과 도전체를 형성하는 단계, 상기 제 1 게이트 전극이 형성될 부위의 도전체에 제 1 도전형 불순물 이온을 주입하는 단계, 상기 제 2 게이트 전극이 형성될 부위의 도전체에 제 2 도전형 불순물 이온을 주입하는 단계, 상기 제 1, 제 2 도전형 불순물 이온이 주입된 도전체상에 절연막을 형성하는 단계, 상기 절연막을 마스크로 상기 도전체를 식각하여 수직 형상의 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 게이트(Dual Gate) MOS의 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 0.25㎛ 이하급 회로 공정에 사용하는 듀얼 게이트 MOS는 두 개의 게이트 전극을 가진 것으로 한쪽 MOS의 드레인 전극과 다른쪽 MOS의 소오스 전극이 접속되어 있다.
상기 듀얼 게이트 MOS의 특징은 초고주파에서 내부 궤환이 적은 안정된 동작을 하며, 제 2 게이트 전극을 이득 제어나 AGC(Auto Gain Control)에 이용할 수 있으므로 입출력 임피던스의 변화가 적고 혼변조 특성이 좋다.
종래 기술에 따른 듀얼 게이트 MOS의 제조 방법은 도 1a에서와 같이, p형인 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(12)을 성장시킨 다음, 상기 게이트 산화막(12)상에 2000 ~ 2500Å의 두께를 갖는 다결정 실리콘(13a)을 형성한다.
도 1b에서와 같이, 상기 다결정 실리콘(13a)상에 제 1 감광막(14)을 도포한 다음, 상기 제 1 감광막(14)을 제 1 게이트 전극이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(14)을 마스크로 이용하여 상기 다결정 실리콘(13a)에 p형 불순물 이온을 1013~ 1015의 농도와 10 ~ 15KeV의 압력으로 주입한다. 여기서 상기 p형 불순물 이온으로 보통 붕소(B)이온을 주입한다.
도 1c에서와 같이, 상기 제 1 감광막(14)을 제거한 다음, 상기 선택적으로 p형 불순물 이온이 주입된 다결정 실리콘(13a)상에 제 2 감광막(15)을 도포한 다음, 상기 제 2 감광막(15)을 제 2 게이트 전극이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(15)을 마스크로 이용하여 상기 다결정 실리콘(13a)에 n형 불순물 이온을 1013~ 1015의 농도와 10 ~ 15KeV의 압력으로 주입한다. 여기서 상기 n형 불순물 이온으로 보통 인(P)이온을 주입한다.
도 1d에서와 같이, 상기 제 2 감광막(15)을 제거하고, 전면에 세정 공정을 한 다음, 질소(N2) 분위기에서 700 ~ 900℃의 온도로 20 ~ 40분간 어닐(Anneal) 공정을 한다.
그리고 상기 어닐 공정을 한 다결정 실리콘(13a)상에 BARC(Bottom Anti Reflection Coating)층(16)과 제 3 감광막(17)을 차례로 형성한 후, 상기 제 3 감광막(17)을 제 1, 제 2 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한다.
도 1e에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(17)을 마스크로 상기 BARC층(16)을 산소(O2)와 이산화황(SO2) 분위기에서 300 ~ 400W의 전압과 7 ~ 9mT의 압력으로 선택적 식각을한다.
그리고 상기 선택적으로 식각된 제 3 감광막(17)과 BARC층(16)을 마스크로 상기 다결정 실리콘(13a)을 Cl2/O2및 HBr/Cl2가스 분위기에서 상기 제 3 감광막(17)이 연소되는 것을 방지하면서 최대의 쿨링(Cooling) 효과를 얻도록 높은 압력 즉 8 Torr 이상의 백 프레서(Back Pressure)로 선택적 식각을 하여 제 1, 제 2 게이트 전극(13b,13c)을 형성한다. 여기서 폴리머의 발생을 최대로 하기 위해 상기 HBr/Cl2가스의 함유 비를 2:1 이상으로 조절하여 상기 다결정 실리콘(13a) 식각 공정에서 측면 식각을 방지한다. 그리고 상기 백 프레서는 헬륨(He)을 이용한다.
도 1f에서와 같이, 상기 제 3 감광막(17)과 BARC층(16)을 제거한 다음, 상기 제 1, 제 2 게이트 전극(13b,13c)을 마스크로 전면에 n형 불순물 이온의 주입 및 드라이브 인 확산하므로 상기 제 1, 제 2 게이트 전극(13b,13c) 양측의 반도체 기판(11) 표면내에 제 1, 제 2 소오스 및 제 1, 제 2 드레인 영역인 불순물 영역(18)을 형성한다.
상기 기술한 종래 기술에 따른 듀얼 게이트 MOS의 제조 방법에서 상기 제 1, 제 2 게이트 전극(13b,13c)을 형성하기 위하여 상기 n형 불순물이 도핑된 다결정 실리콘(13a)과 상기 p형 불순물이 도핑된 다결정 실리콘(13a)을 동시에 식각할 때, 먼저 상기 p형 불순물이 도핑된 다결정 실리콘(13a)의 에칭 위상은 상기 8 Torr 이상의 높은 백 프레서로 상단부의 온도가 하단부의 온도보다 높기 때문에 측벽 특히 상단부의 폴리머 부착량에 비해 하단부의 폴리머 부착량이 필요 이상으로 많으므로 하단부의 식각이 적어져서 하단부가 굵어지는 즉 사다리꼴 형상의 제 1 게이트 전극(13b)이 형성된다.
그리고 상기 n형 불순물이 도핑된 다결정 실리콘(13a)은 상기 p형 불순물이 도핑된 다결정 실리콘(13a)보다 에치량이 크기 때문에 하단부가 오버 에치(Over Etch)되어 수직 형상의 제 2 게이트 전극(13c)이 형성된다.
그러나 종래의 반도체 소자의 제조 방법은 듀얼 게이트 MOS의 두 개의 게이트 전극 중 하나의 게이트 전극이 사다리꼴 형상으로 형성되므로 상기 제 1, 제 2 게이트 전극 서로의 위상차가 크기 때문에 상기 듀얼 게이트 MOS의 특성이 저하된다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 두 개의 게이트 전극 서로의 위상차를 감소시킴으로써 듀얼 게이트 MOS의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1f는 종래 기술에 따른 듀얼 게이트 MOS의 제조 방법을 나타낸 공정 단면도
도 2a내지 도 2f는 본 발명의 실시예에 따른 듀얼 게이트 MOS의 제조 방법을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 게이트 산화막
33a: 다결정 실리콘 33b: 제 1 게이트 전극
33c: 제 2 게이트 전극 34: 제 1 감광막
35: 제 2 감광막 36: BARC층
37: 제 3 감광막 38: 불순물 영역
본 발명의 반도체 소자의 제조 방법은 제 1, 제 2 게이트 전극이 형성될 부위가 정의된 제 1 도전형 기판을 마련하는 단계, 상기 기판상에 차례로 게이트 절연막과 도전체를 형성하는 단계, 상기 제 1 게이트 전극이 형성될 부위의 도전체에 제 1 도전형 불순물 이온을 주입하는 단계, 상기 제 2 게이트 전극이 형성될 부위의 도전체에 제 2 도전형 불순물 이온을 주입하는 단계, 상기 제 1, 제 2 도전형 불순물 이온이 주입된 도전체상에 절연막을 형성하는 단계, 상기 절연막을 마스크로 상기 도전체를 식각하여 수직 형상의 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시예에 따른 듀얼 게이트 MOS의 제조 방법은 도 2a에서와 같이, p형인 반도체 기판(31)상에 열산화 공정으로 게이트 산화막(32)을 성장시킨 다음, 상기 게이트 산화막(32)상에 2000 ~ 2500Å의 두께를 갖는 다결정 실리콘(33a)을 형성한다.
도 2b에서와 같이, 상기 다결정 실리콘(33a)상에 제 1 감광막(34)을 도포한 다음, 상기 제 1 감광막(34)을 제 1 게이트 전극이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(34)을 마스크로 이용하여 상기 다결정 실리콘(33a)에 p형 불순물 이온을 1013~ 1015의 농도와 10 ~ 15KeV의 압력으로 주입한다. 여기서 상기 p형 불순물 이온으로 보통 붕소이온을 주입한다.
도 2c에서와 같이, 상기 제 1 감광막(34)을 제거한 다음, 상기 선택적으로 p형 불순물 이온이 주입된 다결정 실리콘(33a)상에 제 2 감광막(35)을 도포한 다음, 상기 제 2 감광막(35)을 제 2 게이트 전극이 형성될 부위만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(35)을 마스크로 이용하여 상기 다결정 실리콘(33a)에 n형 불순물 이온을 1013~ 1015의 농도와 10 ~ 15KeV의 압력으로 주입한다. 여기서 상기 n형 불순물 이온으로 보통 인이온을 주입한다.
도 2d에서와 같이, 상기 제 2 감광막(35)을 제거하고, 전면에 세정 공정을 한 다음, 질소 분위기에서 700 ~ 900℃의 온도로 20 ~ 40분간 어닐 공정을 한다.
그리고 상기 어닐 공정을 한 다결정 실리콘(33a)상에 BARC층(36)과 제 3 감광막(37)을 차례로 형성한 후, 상기 제 3 감광막(37)을 제 1, 제 2 게이트 전극이 형성될 부위만 남도록 선택적으로 노광 및 현상한다.
도 2e에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(37)을 마스크로 상기 BARC층(36)을 산소와 규산 분위기에서 300 ~ 400W의 전압과 7 ~ 9mT의 압력으로 선택적 식각을 한다.
그리고 상기 선택적으로 식각된 제 3 감광막(37)과 BARC층(36)을 마스크로 상기 다결정 실리콘(33a)을 MERIE(Magnetic Enhancement Reactive Ion Etching) 장비를 이용하여 HBr/Cl2가스 분위기 및 상기 제 3 감광막(37)이 연소되는 것을 방지하면서 8 Torr 이하 즉 2 ~ 6 Torr의 백 프레서로 그리고 400W 이하의 전압과 0 ~ 200mT의 압력으로 선택적 식각을 하여 제 1, 제 2 게이트 전극(33b,33c)을 형성한다. 여기서 상기 8 Torr 이하 즉 2 ~ 6 Torr의 백 프레서와 HBr/Cl2가스의 함유 비를 1:1 ~ 2:1로 하여 폴리머의 발생을 조절하고, 상기 백 프레서는 헬륨을 이용한다.
도 2f에서와 같이, 상기 제 3 감광막(37)과 BARC층(36)을 제거한 다음, 상기 제 1, 제 2 게이트 전극(33b,33c)을 마스크로 전면에 n형 불순물 이온의 주입 및 드라이브 인 확산하므로써 상기 제 1, 제 2 게이트 전극(33b,33c) 양측의 반도체 기판(31) 표면내에 제 1, 제 2 소오스 및 제 1, 제 2 드레인 영역인 불순물 영역(38)을 형성한다.
상기 기술한 본 발명의 실시예에 따른 듀얼 게이트 MOS의 제조 방법에서 상기 제 1, 제 2 게이트 전극(33b,33c)을 형성하기 위하여 상기 n형 불순물이 도핑된 다결정 실리콘(33a)과 상기 p형 불순물이 도핑된 다결정 실리콘(33a)을 동시에 식각할 때, 상기 p형 불순물이 도핑된 다결정 실리콘(33a)의 에칭 위상은 상기 백 프레서가 8 Torr 이하 즉 2 ~ 6 Torr이고 상기 HBr/Cl2가스의 함유 비를 1:1 ~ 2:1로 조절하므로 상단부의 온도와 하단부의 온도의 차이가 적기 때문에 측벽 특히 상기 상단부의 폴리머 부착량과 상기 하단부의 폴리머 부착량도 차이가 적고, 상기 상당부의 식각량만큼 상기 하단부도 식각되어 사다리꼴 형상이 아닌 수직 형상의 제 1 게이트 전극(33b)이 형성된다.
본 발명의 반도체 소자의 제조 방법은 듀얼 게이트 MOS의 두 개의 게이트 전극을 형성하기 위하여 상기 n형 불순물이 도핑된 다결정 실리콘과 상기 p형 불순물이 도핑된 다결정 실리콘을 동시에 식각할 때, 백 프레서가 8 Torr 이하 즉 2 ~ 6 Torr이고 상기 HBr/Cl2가스의 함유 비를 1:1 ~ 2:1로 조절하므로, p형 불순물이 도핑된 다결정 실리콘의 상단부의 온도와 하단부의 온도의 차이가 적어 측벽 특히 상기 상단부의 폴리머 부착량과 상기 하단부의 폴리머 부착량도 차이가 적으므로, 상기 상당부의 식각량만큼 상기 하단부도 식각되어 사다리꼴 형상이 아닌 수직 형상의 상기 제 1, 제 2 게이트 전극이 형성되어 상기 제 1, 제 2 게이트 전극 서로의 위상차를 감소시킴으로 게이트 산화막의 손상을 줄이며 CD(Critical Demension)차의 감소 및 듀얼 게이트 MOS의 특성을 향상시키는 효과가 있다.
Claims (5)
- 제 1, 제 2 게이트 전극이 형성될 부위가 정의된 제 1 도전형 기판을 마련하는 단계;상기 기판상에 차례로 게이트 절연막과 도전체를 형성하는 단계;상기 제 1 게이트 전극이 형성될 부위의 도전체에 제 1 도전형 불순물 이온을 주입하는 단계;상기 제 2 게이트 전극이 형성될 부위의 도전체에 제 2 도전형 불순물 이온을 주입하는 단계;상기 제 1, 제 2 도전형 불순물 이온이 주입된 부위만 남도록 상기 도전체를 선택적으로 식각하여 수직 형상의 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 도전체의 식각 방법은 400W 이하의 전압과 0 ~ 200mT의 압력 그리고 8 Torr 이하의 백 프레서와 HBr/Cl2가스의 함유 비가 1:1 ~ 2:1 가스 분위기에서 식각함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 2 항에 있어서,상기 도전체의 식각 방법은 2 ~ 6 Torr의 백 프레서로 식각함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 1 항에 있어서,상기 도전체의 식각 방법은 MERIE 장비를 이용하여 식각함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1, 제 2 게이트 전극이 형성될 부위가 정의된 제 1 도전형 기판을 마련하는 단계;상기 기판상에 차례로 게이트 절연막과 도전체를 형성하는 단계;상기 제 1 게이트 전극이 형성될 부위의 도전체에 제 1 도전형 불순물 이온을 주입하는 단계;상기 제 2 게이트 전극이 형성될 부위의 도전체에 제 2 도전형 불순물 이온을 주입하는 단계;상기 제 1, 제 2 도전형 불순물 이온이 주입된 도전체상에 절연막을 형성하는 단계;상기 절연막을 마스크로 상기 도전체를 식각하여 수직 형상의 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 기판 표면내에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049219A KR100257080B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체소자의제조방법 |
| US09/057,373 US6107173A (en) | 1997-09-26 | 1998-04-09 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970049219A KR100257080B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990026904A true KR19990026904A (ko) | 1999-04-15 |
| KR100257080B1 KR100257080B1 (ko) | 2000-05-15 |
Family
ID=19521798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970049219A KR100257080B1 (ko) | 1997-09-26 | 1997-09-26 | 반도체소자의제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6107173A (ko) |
| KR (1) | KR100257080B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534414B1 (en) * | 2000-06-14 | 2003-03-18 | Integrated Device Technology, Inc. | Dual-mask etch of dual-poly gate in CMOS processing |
| US20040009667A1 (en) * | 2002-02-07 | 2004-01-15 | Etsuo Iijima | Etching method |
| US6844585B1 (en) * | 2002-06-17 | 2005-01-18 | National Semiconductor Corporation | Circuit and method of forming the circuit having subsurface conductors |
| KR100500581B1 (ko) * | 2003-02-20 | 2005-07-18 | 삼성전자주식회사 | 반도체 장치에서 게이트 전극 형성 방법 |
| KR101226974B1 (ko) * | 2006-05-03 | 2013-01-28 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5574294A (en) * | 1995-12-22 | 1996-11-12 | International Business Machines Corporation | Vertical dual gate thin film transistor with self-aligned gates / offset drain |
| US5849641A (en) * | 1997-03-19 | 1998-12-15 | Lam Research Corporation | Methods and apparatus for etching a conductive layer to improve yield |
-
1997
- 1997-09-26 KR KR1019970049219A patent/KR100257080B1/ko not_active IP Right Cessation
-
1998
- 1998-04-09 US US09/057,373 patent/US6107173A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6107173A (en) | 2000-08-22 |
| KR100257080B1 (ko) | 2000-05-15 |
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