JP3407086B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に絶縁層をドライエッチングした際に形成さ
れる堆積物を除去するための洗浄方法に関する。
【０００２】
【従来の技術】超大規模集積回路（ＵＬＳＩ）にあって
は、回路素子形成のために要求される寸法が０．５μｍ
オーダーという極めて微細な値になってきている。この
ような微細なパターニングには、ウエットエッチング法
では、パターニングすべき層の表面に対し、レジスト膜
を所定のパターンに形成し、エッチングする際に等方性
エッチング特性を示し、深さ方向のエッチングと同時に
横方向の所謂アンダーカットを生ずることから所定寸法
を得ることが困難であり、この方法は不適である。これ
に対し、ドライエッチング法ではパターニングすべき層
の深さ方向のエッチング量に対して横方向のエッチング
量が極めて僅かであるので、上記のような微細なパター
ニングに好適である。
【０００３】ところが、ドライエッチングでは、エッチ
ングの進行に伴い、このエッチングに用いるガスの成分
やレジストを含む被パターニング層の構成成分やエッチ
ング装置を構成する部品の金属成分（例えば、鉄、クロ
ム、ニッケル等と考えられる）を含む堆積物（以下、堆
積ポリマーまたは堆積ポリマー層という）が生成され、
これがエッチング領域に堆積する。そして、この堆積ポ
リマー層は、従来のプラズマアッシングや硫酸／過酸化
水素水混合液（有機物汚染の除去に使用され、濃硫酸と
30％過酸化水素水とを概ね３：１に混合した洗浄液）で
は除去できず、堆積ポリマーの残存によって次のような
問題が起こる。
【０００４】(1) 図13に示すように、ＢＰＳＧ（硼素、
燐をドープしたシリケートガラス）92のコンタクトホー
ル92ａの側壁に堆積ポリマー層９が形成されていると、
珪素の基板91と配線93のコンタクト部93ａとの接触面積
が小さくなって接触抵抗が増大する。また、コンタクト
部93ａと基板91との間が、破線矢印で示すように堆積ポ
リマー層９を通って導通し、抵抗が変化する。
【０００５】(2) 絶縁層に対するその上の配線材料の被
着性が悪くなる。
【０００６】(3）層間絶縁層による絶縁が不確実にな
る。
【０００７】(4）上記のようにして最終製品の半導体装
置の信頼性が低下するのみならず、堆積ポリマー層中に
金属成分が含まれていると、パターニング後の工程にお
ける電気炉や洗浄装置等の生産設備が汚染されることに
なる。
【０００８】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであって、不所望な堆積ポリマー
層が除去され、安定して良好な電気的特性が保証され
る、超微細パターンの半導体装置の製造方法を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明は、半導体基板を
供給する工程と、上記半導体基板上に絶縁層を形成する
工程と、開口部を有するマスク層としてのレジスト層を
上記絶縁層上に形成する工程と、上記レジスト層をドラ
イエッチングに晒して上記開口部に対応して上記絶縁層
を貫通するコンタクトホールを形成する工程と、上記レ
ジスト層を除去する工程と、0.04重量％乃至0.12重量％
の弗化水素を含有する洗浄処理液酸を上記絶縁層と上記
コンタクトホールに適用して上記ドライエッチングにお
いて生成され上記絶縁層上と上記コンタクトホールに残
存する堆積物を除去する工程と、上記絶縁層上と上記コ
ンタクトホールに導電層を形成する工程とを有する半導
体装置の製造方法に係わる。
【００１０】
【００１１】また、本発明においては、上記絶縁層がＢ
ＰＳＧ層又はＭＴＯ層であることが好ましい。
【００１２】更に、本発明においては、上記導電層が上
記絶縁層の下に形成されている導電層に電気的に接続さ
れることが好ましい。
【００１３】
【００１４】
【発明に至る経過】本発明者は、検討を重ねた結果、異
方性ドライエッチング法によってレジストパターンを忠
実に高精度加工し得られた配線材寸法、または絶縁材に
設けたコンタクトホールの開口寸法を損なうことなく、
不所望となる堆積ポリマー層を除去する方法を発明、完
成するに至った。この異方性ドライエッチングによる所
定パターンの半導体加工方法及び堆積ポリマー層の生成
機構を図１２により説明する。
【００１５】図12（ａ）に示すように、非エッチング層
81上のエッチング層82上にレジストマスク83を形成す
る。次いで、同図（ｂ）に示すように、レジストマスク
83上からエッチングガス８をプラズマ雰囲気中で矢印の
ように供給し、レジストマスク83の開口部83ａ下のエッ
チング層82の領域をエッチングし、垂直方向のエッチン
グガス８ａにより、同図（ｃ）を経て同図（ｄ）のよう
にエッチング層82をパターニングする。
【００１６】このエッチングの過程で、エッチング層82
のエッチング領域の82ａの側壁面に堆積ポリマー層９が
形成される。堆積ポリマー層９は、エッチング領域側壁
内に侵入しようとするエッチングガス８ｂ（水平矢印で
示す）に対して障壁として機能し、エッチング領域の水
平方向への拡大を阻止し、パターニングが高精度でなさ
れる。
【００１７】図12（ｄ）のようにエッチング層82のパタ
ーニングが終了したら、レジストマスク83を除去し、同
図（ｅ）に示すようにパターニングが完了する。
【００１８】次に、図12（ｅ）で残存している堆積ポリ
マー層を除去し、次の成膜の工程に移るのであるが、こ
の堆積ポリマー層除去については、次の実施例の項で詳
細に説明する。なお、図12は、エッチング層82を絶縁層
とし、この絶縁層にコンタクトホールを設けるパターニ
ングの過程を示したものである。
【００１９】
【実施例】以下、本発明の実施例を説明する。以下の実
施例は、いずれも64ＭＢのＤＲＡＭのような超ＬＳＩの
パターニング技術についての例である。
【００２０】＜実施例１＞図２は、単結晶珪素基板（以
下、シリコンウエハという）上のＢＰＳＧ層にコンタク
トホールを設ける過程を示している。
【００２１】先ず、図２（ａ）に示すように、シリコン
ウエハ１上に厚さ１μｍのＢＰＳＧ層２を通例の成膜技
術によって形成し、その上にＭＬＲ（マルチ レイヤ
レジスト）３を被着する。ＭＬＲ３は、ノボラック樹脂
からなる下部レジストマスク層４（厚さ 1.2μｍ）、Ｓ
ＯＧ（スピン オン ガラス、有機ガラスの１種）から
なる中間部マスク層５（厚さ 0.2μｍ）及び上部レジス
トマスク層６（厚さ 0.3μｍ）（通例のネガタイプ又は
ポジタイプのレジスト（この例ではネガタイプ）で、通
例のレジスト塗布によって塗布される）からなってい
る。
【００２２】次に、フォトマスク７により上部レジスト
マスク層６をプロジェクション法等による所定のパター
ンで露光後（図２（ａ）では、便宜的にフォトマスクを
上記上部レジストマスク層に密着して記している）、通
例の現像処理によって図２（ｂ）に示すように上部レジ
ストマスク層６にホール６ａを形成する。次いで、上部
レジストマスク層６をマスクにしてエッチングガス８を
供給し、プラズマ雰囲気下でドライエッチングによって
中間部マスク層５のパターニングを行う。このパターニ
ングが終了した時点では、上部レジストマスク層６はエ
ッチングガス８によって消失する。ドライエッチングの
条件については、後に説明する。
【００２３】続いて、図２（ｃ）に示すように、上記の
ようにしてホール５ａを形成した中間部マスク層５をマ
スクにしてエッチングガス８を供給し、下部レジストマ
スク層４をドライエッチングする。
【００２４】かくして、図２（ｄ）に示すように、中間
部マスク層５のホール５ａの下の下部レジストマスク層
４にホール４ａが形成される。
【００２５】その儘下部レジストマスク層４をマスクに
してドライエッチングを続け、図２（ｅ）に示すよう
に、ホール４ａ下のＢＰＳＧ層２にコンタクトホール２
ａを形成する。図２（ｄ）、（ｅ）の過程で、ホール５
ａ、４ａ、コンタクトホール２ａの側壁面に堆積ポリマ
ー層９が形成される。
【００２６】次に、下部レジストマスク層４及び中間部
レジストマスク層５を除去するのであるが、この除去後
に、図２（ｆ）に示すように、コンタクトホール２ａの
側壁面に堆積ポリマー層９ａが残り、コンタクトホール
２ａの周囲のＢＰＳＧ層２の表面には、同図（ｅ）に示
した堆積ポリマー層９からの堆積ポリマー９ｂが付着す
る。
【００２７】堆積ポリマー９ａ、９ｂは、後に述べる洗
浄処理によって図２（ｇ）に示すように除去する。
【００２８】ドライエッチングによるパターニングは、
パターニングする層の表面に対しての傾斜が僅かであ
り、後述する洗浄処理による堆積層９ａの除去でのコン
タクトホール側壁面の腐蝕も僅小である。従って、コン
タクトホール２ａの径Ｄは、設計上の径に対して極めて
僅かしか増加しないで済む。因に、64ＭＢの半導体装置
では、設計上の数値に対する配線の線幅損失やコンタク
トホールの径（又は幅）の増大は、0.02μｍ以下という
シビヤな制約がある。この例におけるコンタクトホール
２ａの径Ｄ（0.416 μｍ）は、設計上の径0.40μｍに対
し、この制約を満足できる高精度の寸法となる。
【００２９】コンタクトホール形成の工程は、上述した
図２（ａ）〜（ｇ）の過程で終了し、次いで同図（ｈ）
に示すように、ＢＰＳＧ層２上に導電層10を成膜する。
導電層10は、次の工程で上記と同様のエッチングによっ
て所定パターンにパターニングされる。
【００３０】ドライエッチング及び堆積ポリマー除去の
ための洗浄処理は、次のようにして行った。
【００３１】ドライエッチングは、指向性の強いリアク
ティブ イオン エッチングが好適であり、リアクティ
ブ イオン エッチング装置により、ＣＨＦ3 、ＣＦ4
をエッチングガスとして用い、ガス圧を10-2Torrとし、
周波数13.56MHz、電力800Wで行った。エッチングに要し
た時間は２分である。
【００３２】ドライエッチングの過程で、図２（ｅ）に
示したように、ホール側壁面に堆積ポリマー層９が形成
され、これによって半径方向のエッチングが阻止されて
コンタクトホール２ａは高精度が保たれた。堆積ポリマ
ー層９は、Ｘ線による分析の結果、Ｃ、Ｏ、Ｓｉ、Ｆの
組成であった。
【００３３】堆積ポリマーの除去は、次のようにして行
った。
【００３４】先ず、0.10重量％の弗化水素を含有する洗
浄処理液を調製し、図２（ｆ）に示すシリコンウエハを
３分間洗浄処理したところ、処理後には、後述するよう
に、ＢＰＳＧ層に堆積ポリマーが認められなかった。
【００３５】図２（ｇ）のＢＰＳＧ層２のこの洗浄処理
によるエッチング速度は、49〜50Å／min で、膜厚損失
は無視し得る程度であった。このようなエッチング速度
から、洗浄処理作業の制御が容易になる。なお、この例
による半導体装置を構成する層のうちで、洗浄処理にお
けるエッチング速度が速いのはＢＰＳＧ層である。
【００３６】図１はコンタクトホール形成後のＢＰＳＧ
層表面の走査型電子顕微鏡による２次電子像のスケッチ
であり、同図（ａ）は図２（ｇ）の時点（堆積ポリマー
除去後）を、同図（ｂ）は図２（ｆ）の時点（堆積ポリ
マー除去前）を夫々示している。
【００３７】図１（ｂ）にはＢＰＳＧ層２の表面に堆積
ポリマー９ｂが付着しているのが観察されるのに対し、
洗浄処理後の同図（ａ）では堆積ポリマーが認められな
い。従って、図１から、前記洗浄処理によって堆積ポリ
マーが完全に除去されていることが理解できる。なお、
図１（ｂ）の堆積ポリマー９ｂは、前述のプラズマアッ
シングや硫酸／過酸化水素水混合液で除去することが不
可能である。
【００３８】図３は、洗浄処理液の弗化水素濃度を変化
させての図１（ａ）と同様の２次電子像である。但し、
コンタクトホールを設ける層は、ＢＰＳＧ層ではなく、
ＭＴＯ層（ＣＶＤ（化学的気相成長）により約800 ℃で
ＳｉＨ4 とＮ2 Ｏとを反応させてＳｉＯ2 を生成し、こ
れをシリコンウエハ上に堆積させた層）である。
【００３９】図３（ａ）は、0.05重量％弗化水素を含有
する弗化水素酸を洗浄処理液として使用した結果（実施
例）を、同図（ｂ）は0.04重量％弗化水素を含有する弗
化水素酸を洗浄処理液として使用した結果（実施例）
を、同図（ｃ）は0.03重量％弗化水素を含有する弗化水
素酸を洗浄処理液として使用した結果（比較例）を、同
図（ｄ）は0.02重量％弗化水素を含有する弗化水素酸を
洗浄処理液として使用した結果（比較例）を、同図
（ｅ）は弗化水素を含有しない洗浄処理液を使用した結
果（比較例）を夫々示している。
【００４０】図３（ｅ）（0重量％弗化水素）ではＭＴ
Ｏ層12の面のコンタクトホール12aの周囲の同心円上
に、堆積ポリマー９ｂが観察される。弗化水素調整濃度
が、0.02重量％（図3（ｄ））、0.03重量％（図3
（ｃ））と高くなるに従って堆積ポリマー９ｂが少なく
なっているが、完全には除去されていない。これに対
し、弗化水素調整濃度が0.04重量％（図3（ｂ））では
残存堆積ポリマーが極めて僅かになって効果が明らかに
認められ、0.05重量％（図3（ａ））では堆積ポリマー
が完全に除去されて認められなくなっている。
【００４１】以上の結果から、洗浄処理液の弗化水素の
調整濃度は、０．０４重量％以上とするのが良いことが
理解される。然し、弗化水素濃度が高過ぎる洗浄処理液
を使用すると、洗浄処理液によりエッチング層が腐蝕さ
れ、コンタクトホールの径の増大が大きくなる。洗浄処
理液の弗化水素の調整濃度は０．１２重量％を上限とす
るのであるが、これは次の実験によって明らかにされ
る。
【００４２】以上のようにして、洗浄処理液の弗化水素
の調製濃度を変化させ、弗化水素調製濃度とエッチング
層上の残存堆積ポリマーの量及びコンタクトホールの幅
損失（径の増大）との関係を求めると、図４に示す結果
が得られた。
【００４３】残存ポリマーの量については、弗化水素調
整濃度0.05重量％迄はこの濃度の上昇によって減少し、
弗化水素調整濃度0.05重量％以上で零になっている。
【００４４】コンタクトホール幅損失については、弗化
水素調整濃度が低い程小さく、この濃度が0.12重量％以
下では許容限0.02μｍ以下である。弗化水素調整濃度0.
12重量％で変曲点が顕れ、これを越えると幅損失が0.02
μｍを越え、弗化水素調整濃度 1.0重量％で幅損失が0.
1 μｍを越えるようになる。図４の結果から、洗浄処理
液の弗化水素調整濃度は、0.12重量％以下とするのが良
いことが理解される。
【００４５】以上説明したように、リアクティブ イオ
ン エッチングによってＢＰＳＧ層又はＭＴＯ層のコン
タクトホール形成のパターニングを行い、弗化水素調整
濃度0.04〜0.12重量％の弗化水素酸によって洗浄処理を
施すことにより、次の効果が奏せられる。
【００４６】（１）エッチング時に生成する堆積ポリマ
ー層が水平方向のエッチングを阻止する障壁となり、パ
ターニングが高精度でなされる。 （２）後工程で障害になる堆積ポリマーが、洗浄処理に
よって確実に除去される。 （３）以上の結果、良好な電気的特性が保証され、信頼
性が高い。 （４）これらの効果は、64ＭＢ ＤＲＡＭのような超Ｌ
ＳＩにとって極めて顕著な効果である。
【００４７】＜実施例２＞本発明者は、鋭意研究の結
果、弗化水素酸に少量の界面活性剤を添加すると表面張
力が小さくなり、コンタクトホール等の微細部の洗浄処
理工程の制御が容易になることを見出した。
【００４８】弗化水素調整濃度０．１０重量％の弗化水
素酸に対し、界面活性剤を５００ｐｐｍ添加し、洗浄処
理液とした。使用した界面活性剤は、ノニオン（例え
ば、ポリエチレングリコールエーテルまたはエステル）
系の界面活性剤である。
【００４９】上記洗浄処理液を使用し、パターニングさ
れたＢＰＳＧ層、ＮＳＧ層、ＭＴＯ層、熱酸化膜（シリ
コンウエハを酸素富化雰囲気中にて900 ℃以上の高温で
酸化させてなる高純度、高絶縁性の酸化膜で、ゲート酸
化膜や素子間分離のフィールド酸化膜として用いられ
る。）について、堆積ポリマー除去の処理を施した。そ
の結果、前記実施例１におけると同様に、堆積ポリマー
は完全に除去された。
【００５０】ナノメートル仕様の膜厚測定器を使用し、
上記各層に対する腐触速度を調べ、併せて洗浄処理液の
表面張力を測定した。結果は下記表に示す通りである。
表には、比較のため、界面活性剤を添加せず、弗化水素
調整濃度0.10重量％の弗化水素酸及び同1.0重量％の弗
化水素酸（他の生産ラインで使用のもの）について同様
の測定をした結果が併記してある。尚、各液の温度は、
いずれも20℃に設定している。
【００５１】
【００５２】弗化水素調整濃度0.04重量％及び0.12重量
％の弗化水素酸に対し、前記界面活性剤の添加量を変化
させ、これによるＢＰＳＧ層の腐蝕速度及びコンタクト
ホールの幅損失並びに液の表面張力の変化を求めたとこ
ろ、図５に示す結果が得られた。
【００５３】図５から、界面活性剤を100ppm添加すると
ＢＰＳＧに対してはエッチレートが安定し、熱成長酸化
膜に対してはその添加量に無関係に一定であることが理
解される。また、他の実験から多量の界面活性剤を添加
すると、その一部が固形物として被処理ウエハに付着し
てしまうため、その処理液に対する上限添加量は500ppm
とすることが好ましいことが判明した。
【００５４】＜実施例３＞この例は、酸化し難いタング
ステンの層をパターニングしてなる配線上に被着した層
間絶縁層としての二酸化珪素のＣＶＤ酸化膜に、コンタ
クトホールを設ける例である。図６は、コンタクトホー
ルの形成及び堆積ポリマーの除去の過程を示している。
【００５５】図６（ａ）は、タングステン配線11上の厚
さ 0.8μｍのＣＶＤ酸化膜14上にコンタクトホール形成
用のレジストマスク13を被着し、通例の現像方法によっ
てホール13ａを設けた状態を示している。
【００５６】図６（ｂ）に示すように、レジストマスク
13上から前記実施例１におけると同様に、リアクティブ
イオン エッチング装置を使用して反応ガス８を供給
し、レジストマスクのホール13ａ下のＣＶＤ酸化膜14に
コンタクトホール14ａを形成する。このとき、レジスト
マスクのホール13ａの側壁面下部とコンタクトホール14
ａの側壁面とに堆積ポリマー層９が形成される。
【００５７】次に、図６（ｃ）に示すように、レジスト
マスクをアッシング及びレジスト剥離液（有機溶剤）で
洗浄除去する。すると、コンタクトホール14ａの側壁面
とＣＶＤ酸化膜14上に夫々堆積ポリマー９ａ、９ｂが付
着した状態となる。
【００５８】次に、弗化水素調整濃度0.04〜0.12重量％
（この例では0.10重量％）の弗化水素酸で洗浄処理し、
図６（ｄ）に示すように堆積ポリマーを除去する。この
処理によって堆積ポリマーは完全に除去され、而もＣＶ
Ｄ酸化膜の膜減り（厚さの減少）も実質的に起こってい
ない。コンタクトホールの設計上の径は0.40μｍ、現実
のコンタクトホール14ａの径は 0.416μｍであり、両者
の差は極めて僅かで充分許容範囲内にある。
【００５９】次に、図６（ｅ）に示すように、ＣＶＤ酸
化膜14上に第二の配線材料を成膜し、第二の配線材料の
層（タングステンの層）15とタングステンの配線11とを
コンタクトホール14ａにて接続させる。
【００６０】以上のように、高精度のコンタクトホール
形成と確実な堆積ポリマー除去とにより、良好な電気的
特性が保証される。
【００６１】＜実施例４＞この例は、熱酸化膜上に成膜
されたポリシリコンの層をパターニングする例である。
ポリシリコンは、配線材料として用いられる。図７は、
ポリシリコン層のパターニング及び堆積ポリマーの除去
の過程を示している。
【００６２】図７（ａ）は、熱酸化膜16上に成膜された
厚さ 0.1μｍのポリシリコンの層17上に、パターニング
用のレジストマスク18を被着し、通例の現像方法によっ
て開口18ａを形成した状態を示している。
【００６３】図７（ｂ）に示すように、レジストマスク
18上から前記実施例１におけると同様に、リアクティブ
イオン エッチング装置を使用して反応ガス８を供給
し、ポリシリコン層17のレジストマスク開口18ａ下の領
域をエッチングする。このとき、レジストマスク開口18
ａの側壁面下部とポリシリコン層17の側壁面とに堆積ポ
リマー層９が形成される。
【００６４】次に、図７（ｃ）に示すように、レジスト
マスクをプラズマアッシングや硫酸／過酸化水素水混合
液による洗浄によって除去する。前述したように、硫酸
／過酸化水素混合液では堆積ポリマー９の除去は不可能
である。なお、硫酸／過酸化水素水混合液による洗浄
は、１回につき20分間である。かくして、ポリシリコン
層17の側壁面と表面とに、夫々堆積ポリマー９ａ、９ｂ
が付着した状態となる。
【００６５】次に、弗化水素調整濃度0.04〜0.12重量％
（この例では0.10重量％）の弗化水素酸で洗浄処理し、
図７（ｄ）に示すように堆積ポリマーを除去する。この
処理によって堆積ポリマーは完全に除去された。パター
ニングされ、堆積ポリマーを除去されたポリシリコン層
のパターンは、線幅損失が約 160Åであり、充分許容限
度内にある。
【００６６】なお、上記弗化水素酸に500ppmの界面活性
剤を添加した処理液を使用したところ、堆積ポリマーの
除去は、上記と同様に完全であった。
【００６７】＜実施例５＞本実施例は、前記実施例１〜
４のようにしてパターニングされた種々の層により、Ｄ
ＲＡＭのメモリセル部を構成した例である。
【００６８】図８は、この例によるＤＲＡＭのメモリセ
ル部の要部拡大平面図、図９は図８のIX−IX線拡大断面
図、図10は図８のＸ−Ｘ線拡大断面図である。
【００６９】図９に示すように、Ｐ- 型シリコン基板
（具体的にはシリコン基板に形成されたＰ- 型ウェル
１）の主面に、Ｎ+ 型拡散領域22、34が形成され、Ｎ+
型拡散領域22、34とポリシリコンゲート電極35Ｒ1 とで
Ｎチャンネル絶縁ゲート電界効果トランジスタ（トラン
スファゲート）Ｔｒ1 が、Ｎ+ 型拡散領域22、34とポリ
シリコンゲート電極35Ｒ2 とでＮチャンネル絶縁ゲート
電界効果トランジスタＴｒ2 が夫々構成され、Ｎ+ 型拡
散領域22はドレインとして機能し、Ｎ+ 型拡散領域34は
ソースとして機能する。図中、48はＳｉＯ2 層、49はナ
イトライド層、53、54は酸化膜（層間絶縁層）、46はコ
ンタクト層である。
【００７０】層間絶縁層53上にはビットライン57が形成
され、ビットライン57は、層間絶縁層53のコンタクトホ
ール62中に埋め込まれたポリシリコン層47を介してＮ+
型拡散領域22に接続する。
【００７１】また、活性領域60の長手方向（Ｙ方向）の
直角方向であるＸ方向においては、図10に示すように、
各活性領域はフィールド酸化膜51で絶縁分離されている
と共に、プレート電極63によって寄生チャネルの発生が
防止されている。
【００７２】この例にあって、各層のパターニングは、
前記実施例１〜４の方法に準じてドライエッチング及び
その後の堆積ポリマー除去の工程によって行った。上記
64ＭＢのＤＲＡＭのメモリセル部のような複雑でかつ超
微細な層構成にあっては、本発明に基づくパターニング
方法によって正確なパターニングがなされ、信頼性の高
いＤＲＡＭメモリセルが得られる。
【００７３】以上、本発明の実施例を説明したが、本発
明の技術的思想に基づいて種々の変形を前記実施例に加
えることができる。
【００７４】例えば、図６の例では絶縁層のコンタクト
ホール形成に単層のレジストマスクを使用しているが、
これに替えて図２の例における３層からなるＭＬＲを使
用することができる。図11は、このようにした図２
（ｄ）に対応するステップを示している。
【００７５】シリコンウエハ１上にタングステン（又は
モリブデン、クロム等の金属でも良い）の層をパターニ
ングしてなる配線11が被着し、その上にＢＰＳＧ層２が
被着している。ＢＰＳＧ層２の上には、ＭＬＲから上部
マスク層が除去されて下部マスク層４及び中間部マスク
層５がこの順に残存している。下部マスク層４及び中間
部マスク層５には、夫々ホール４ａ、５ａが形成されて
いる。
【００７６】図11の状態から続いてエッチングガスを供
給すると、ＢＰＳＧ層２に仮想線で示すようにコンタク
トホール２ａが形成され、コンタクトホール２ａの側壁
面に堆積ポリマー層９が生成する。その後、中間部マス
ク層５、下部マスク層４を除去し、前記と同様の処理液
で堆積ポリマーを除去する。
【００７７】上記のほか、洗浄処理液には、界面活性剤
のほか、他の適宜の成分を添加して良い。
【００７８】また、ドライエッチングによるパターニン
グには、リアクティブ イオン エッチングのほか、円
筒形プラズマ エッチングやイオンビーム エッチング
によっても良い。
【００７９】特にイオンビーム エッチングは、指向性
が強いので、正確なパターニングに好適である。
【００８０】また、配線（導電層）や絶縁層を構成する
材料には、前記実施例におけるほか、適宜の材料を使用
できる。
【００８１】更に、本発明は、64ＭＢのＤＲＡＭのメモ
リセル部のほか、種々の半導体装置の製造に適用可能で
ある。
【００８２】
【発明の作用効果】本発明は、レジストマスク下の層を
ドライエッチングしてエッチングガスにより生じた堆積
物を、0.04重量％〜0.12重量％の弗化水素を含有する処
理液によって処理するので、パターニング時には前記堆
積物の存在により、不所望な方向へのエッチングが防止
されて高精度のパターニングがなされる。さらに、前記
処理液の前記の組成の故に、前記堆積物が実質的に除去
されてこの堆積物による電気的特性の劣化が防止される
上に、パターニングされた層が前記処理時に腐蝕され
ず、高精度のパターニングが保持される。
【００８３】その結果、超微細なパターンの構造であっ
ても良好な電気的特性が保証され、信頼性の高い半導体
装置が得られる。
【図面の簡単な説明】
【図１】第一の実施例によるコンタクトホールを形成し
た絶縁層表面の走査形電子顕微鏡による２次電子像のス
ケッチで、同図（ａ）は堆積ポリマー除去後を同図
（ｂ）は堆積ポリマー除去前を示す。
【図２】同コンタクトホール形成の過程を示す拡大断面
図である。
【図３】同洗浄処理液の弗化水素濃度を変化させてのＢ
ＰＳＧ層の図１と同様の２次電子像を示し、同図（ａ）
は0.05重量％弗化水素の弗化水素酸（実施例）による、
同図（ｂ）は0.04重量％弗化水素の弗化水素酸（実施
例）による、同図（ｃ）は0.03重量％弗化水素の弗化水
素酸（比較例）による、同図（ｄ）は0.02重量％弗化水
素の弗化水素酸（比較例）による、同図（ｅ）は弗化水
素を含有しない処理液（比較例）による２次電子像であ
る。
【図４】同洗浄処理液の弗化水素濃度と残存堆積ポリマ
ーの量及びコンタクトホールの幅損失との関係を示すグ
ラフである。
【図５】第二の実施例による洗浄処理液への界面活性剤
添加量とＢＰＳＧ層の腐蝕速度、コンタクトホールの幅
損失及び洗浄処理液の表面張力との関係を示すグラフで
ある。
【図６】第三の実施例によるコンタクトホール形成の過
程を示す拡大断面図である。
【図７】第四の実施例によるコンタクトホール形成の過
程を示す拡大断面図である。
【図８】第五の実施例によるＤＲＡＭ（ダイナミックＲ
ＡＭ）のメモリセル部の要部拡大平面図である。
【図９】同メモリセル部の拡大断面図（図８のIX−IX線
断面図）である。
【図10】同メモリセル部の拡大断面図（図８のＸ−Ｘ線
断面図）である。
【図11】前記、第三の実施例（前記図６）のレジストマ
スクを多層レジストマスクに変更しコンタクトホールを
形成する一ステップを示す拡大断面図である。
【図12】ドライエッチングによるパターニングにおい
て、生成する堆積ポリマー層によって高精度なパターニ
ングがなされる過程を示す拡大断面図である。
【図13】従来例によるコンタクトホール周辺の拡大断面
図である。
【符号の説明】
１、７１・・・シリコンウエハ ２・・・ＢＰＳＧ層 ２ａ、１４ａ・・・コンタクトホール ３・・・多層レジスト（ＭＬＲ） ４・・・下部レジストマスク層 ５・・・中間部マスク層 ６・・・上部レジストマスク層７・・・フォトマスク １３、１８、７６、８３ ・・・レジストマスク ８、７８・・・エッチングガス ９、７９・・・堆積ポリマー層 ９ａ、９ｂ・・・堆積ポリマー １１・・・タングステン層 １４・・・ＣＶＤ酸化膜 １６・・・熱酸化膜 １７・・・ポリシリコン層 ２２、３４・・・Ｎ＋型拡散領域 ２７・・・ゲート酸化膜 ３５、３５Ｒ１、３５Ｒ２、３５Ｕ１、３５Ｕ２・・・
ポリシコンゲート電極（ワードライン） ４７・・・埋め込みＮ＋ポリシリコンコンタクト層 ５１・・・フィールド酸化膜 ５７・・・ビット線 ６０・・・活性領域 ６２・・・コンタクトホール ６３・・・フィールドプレート又はプレート電極 ６４・・・誘電体膜 ６５・・・ストレージノード ７２・・・絶縁層 ７３・・・下層導電層 ７４・・・中間絶縁層 ７５・・・上層導電層 ８１・・・非エッチング層 ８２・・・エッチング層 ８２ａ・・・エッチング領域 Ｃ１、Ｃａｐ１、Ｃａｐ２・・・キャパシタ ＣＥＬ、ＣＥＬ１、ＣＥＬ２、ＣＥＬ３・・・メモリセ
ル ＣＥＬ−Ｂ・・・メモリセルブロック Ｔｒ１、Ｔｒ２・・・トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−268748（ＪＰ，Ａ) 特開 平５−190514（ＪＰ，Ａ) 特開 平６−168921（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3065 H01L 21/027 H01L 21/308 H01L 21/3213

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板を供給する工程と、 上記半導体基板上に絶縁層を形成する工程と、 開口部を有するマスク層としてのレジスト層を上記絶縁
    層上に形成する工程と、 上記レジスト層をドライエッチングに晒して上記開口部
    に対応して上記絶縁層を貫通するコンタクトホールを形
    成する工程と、 上記レジスト層を除去する工程と、 0.04重量％乃至0.12重量％の弗化水素を含有する洗浄処
    理液酸を上記絶縁層と上記コンタクトホールに適用して
    上記ドライエッチングにおいて生成され上記絶縁層上と
    上記コンタクトホールに残存する堆積物を除去する工程
    と、 上記絶縁層上と上記コンタクトホールに導電層を形成す
    る工程とを有する半導体装置の製造方法。
  2. 【請求項２】上記絶縁層がＢＰＳＧ層又はＭＴＯ層であ
    る請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】上記導電層が上記絶縁層の下に形成されて
    いる導電層に電気的に接続される請求項１又は２に記載
    の半導体装置の製造方法。
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