DE69528117T2 - Verfahren zur Herstellung von Halbleiter-Anordnungen - Google Patents

Verfahren zur Herstellung von Halbleiter-Anordnungen

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Description

    GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines Halbleiterbausteins.
  • HINTERGRUND DER ERFINDUNG
  • Die bei höchstintegrierten Schaltungen (ULSIs) zur Schaltungselementherstellung erforderlichen Abmessungen sind sehr klein und liegen in der Größenordnung von 0,5 um. Beim Naßätzen beinhaltet eine Feinstrukturierung dieser Art das Bilden eines Resistfilms in dem vorgeschriebenen Muster auf der Oberfläche der zu strukturierenden Schicht. Während des Ätzprozesses treten isotrope Ätzeigenschaften auf. Demgemäß tritt ein Unterätzen in Breitenrichtung gleichzeitig mit dem Ätzen in Tiefenrichtung auf. Es ist daher schwierig, die gewünschten Abmessungen zu erhalten. Dieses Verfahren ist daher nicht geeignet. Dagegen ist beim Trockenätzen das Ausmaß des Ätzens in Breitenrichtung verglichen mit dem Ausmaß des Ätzens in Tiefenrichtung bei der zu strukturierenden Schicht sehr gering. Daher ist dieses für eine Feinstrukturierung in der Art der vorstehend beschriebenen sehr geeignet.
  • Beim Trockenätzen wird jedoch im Laufe des Ätzprozesses ein Rückstand (nachfolgend als ein "Polymerrückstand" oder eine "Polymer-Rückstandsschicht" bezeichnet) erzeugt und in den geätzten Gebieten abgeschieden, der Bestandteile des beim Ätzprozeß verwendeten Gases, Strukturbestandteile der strukturierten Schicht (einschließlich des Resists) und Metallbestandteile (beispielsweise Eisen, Chrom und Nickel als mögliche Bestandteile) von Strukturteilen des Ätzgeräts enthält. Diese Polymer-Rückstandsschicht kann nicht durch herkömmliches Plasmaveraschen [Umschreibung] oder Mischungen von Schwefelsäure und Wasserstoffperoxid-Wasser entfernt werden (diese Reinigungsmittel werden zum Entfernen organischer Verunreinigungen verwendet und bestehen im allgemeinen aus einer 3 : 1-Mischung von konzentrierter Schwefelsäure und 30% Wasserstoffpero xid-Wasser). Das Vorhandensein des Polymerrückstands führt zu Problemen in der Art der folgenden:
  • (1) Wie in Fig. 13 dargestellt ist, wird beim Bilden einer Polymer- Rückstandsschicht 9 an den Seitenwänden eines Kontaktlochs 92a in einem BPSG (mit Bor und Phosphor dotiertes Silikatglas) 92 die Kontaktfläche zwischen dem Siliciumsubstrat 91 und dem Kontakt 93a an dem Draht 93 verringert, wodurch eine Erhöhung des Kontaktwiderstands hervorgerufen wird. Weiterhin wird der Kontakt 93a durch die Polymer-Rückstandsschicht 9 mit dem Substrat 91 verbunden, wie durch den durch eine unterbrochene Linie dargestellten Pfeil angegeben ist. Hierdurch werden Änderungen des Widerstands hervorgerufen.
  • (2) Es wird schwieriger, Drahtmaterialien an der isolierenden Schicht anzubringen.
  • (3) Die von der Zwischen-Isolierschicht bereitgestellte Isolation wird unzuverlässig.
  • (4) Wenn die Polymer-Rückstandsschicht Metallkomponenten enthält, können sie zusätzlich zur verringerten Zuverlässigkeit der Halbleiterbausteine des Endprodukts bei nach dem Strukturieren stattfindenden Schritten Herstellungseinrichtungen, wie elektrische Öfen oder Reinigungsgeräte, verunreinigen.
  • Die vorliegende Erfindung wurde angesichts der vorstehend beschriebenen Bedingungen entwickelt, und ihre Aufgabe besteht darin, ein Verfahren zur Herstellung mit einer äußerst feinen Strukturteilung versehener Halbleiterbausteine und eine bei diesem Verfahren verwendete Behandlungsflüssigkeit bereitzustellen, wodurch die unerwünschte Polymer-Rückstandsschicht entfernt wird, um gute, stabile elektrische Eigenschaften zu gewährleisten.
  • Auf dem Fachgebiet sind verschiedene auf das Trockenätzen folgende Reinigungstechniken bekannt, und es ist beispielsweise in "Solid State Technology", Band 37, Nr. 1, 1. Januar 1994, S. 61, 62, 64, 65 ein Dampfphasen- Waferreinigungsverfahren beschrieben. In der europäischen Patentanmeldung EP- A-0 540 261 wird ein Tetramethylammoniumhydroxid enthaltender Resistentwickler zum Entfernen von Polymeren aus Kontaktlöchern verwendet, und in "Semiconductor Science and Technology", Band 8, Nr. 10, 1. Oktober 1993, S. 1897-1903 wird nach dem Trockenätzen ein Naßspülen mit NH&sub4;OH/H&sub2;O ausgeführt, was zum Entfernen von Fluorrückständen geeignet ist. Zusätzlich ist in der europäischen Patentanmeldung EP-A-0 536 968 ein Trockenätzprozeß für Kontaktlöcher beschrieben.
  • Die vorliegende Erfindung sieht ein in den anliegenden Ansprüchen definiertes Verfahren zum Herstellen eines Halbleiterbausteins vor.
  • Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbausteins, das einen Schritt aufweist, bei dem eine Maske zum Trockenätzen eines vorgeschriebenen Musters auf einer unteren Schicht verwendet wird und bei dem nach dem Trockenätzprozeß die erwähnte untere Schicht auf dem Halbleitersubstrat bleiben darf, wobei ein gemischter Rückstand, der sich aus der erwähnten unteren Schicht, dem Resist und dem beim erwähnten Trockenätzprozeß verwendeten Ätzgas ergibt, unter Verwendung einer 0,04-0,12 Gewichtsprozent Fluorwasserstoff enthaltenden Behandlungsflüssigkeit behandelt wird.
  • Gemäß der vorliegenden Erfindung kann die untere Schicht eine isolierende Schicht sein, und ein Prozeß zur Bildung von Kontaktlöchern kann durch Strukturieren der erwähnten unteren Schicht ausgeführt werden.
  • Zusätzlich kann gemäß der vorliegenden Erfindung die untere Schicht eine leitfähige Schicht sein, welche nach dem Ätzprozeß als Verdrahtung; verbleiben kann.
  • Gemäß der vorliegenden Erfindung sollte die Konzentration von Fluorwasserstoff in der Behandlungsflüssigkeit 0,04-0,12 Gewichtsprozent betragen. Es ist sogar noch bevorzugter, daß sie 0,09-0,10 Gewichtsprozent beträgt.
  • Als Ergebnis intensiver Forschung sind die Erfinder durch die Entdeckung, daß es möglich ist, eine Strukturierung mit einem hohen Präzisionsgrad auszufüh ren, wenn die vorstehend beschriebene unerwünschte Polymer-Rückstandsschicht statt der sofortigen Entfernung während des Trockenätz-Strukturierungsprozesses verwendet wird, zu der vorliegenden Erfindung gelangt. Die Verfahren zum Bilden und Behandeln des vorgeschriebenen Musters verwendeten ein anisotropes Ätzen auf dem Halbleitersubstrat, wobei dieses Trockenätzverfahren mit Bezug auf Fig. 12 beschrieben wird.
  • Wie in Fig. 12(a) dargestellt ist, wird auf einer geätzten Schicht 82, die auf einer nicht geätzten Schicht 81 liegt, eine Resistmaske 83 gebildet. Als nächstes wird, wie in Fig. 12(b) dargestellt ist, ein Ätzgas 8 von oberhalb der Resistmaske 83 in eine Plasmaatmosphäre eingeleitet, wie durch den Pfeil angegeben ist, um den Bereich auf der geätzten Schicht 82 unterhalb der Öffnung 83a der Resistmaske 83 zu ätzen. Das Ätzgas 8a wird in vertikaler Richtung zum Strukturieren der geätzten Schicht 82 durch die in den Fig. 12(c) und (d) dargestellten Schritte verwendet.
  • Während dieses Ätzprozesses wird eine Polymer-Rückstandsschicht 9 auf den Seitenwänden des geätzten Bereichs 82a auf der geätzten Schicht 82 gebildet. Die Polymer-Rückstandsschicht 9 wirkt als eine Sperrwand gegen das Ätzgas 8b (durch den horizontalen Pfeil angegeben), wenn das Gas versucht, in die Seitenwände des geätzten Bereichs einzudringen. Hierdurch wird verhindert, daß sich der geätzte Bereich in horizontaler Richtung ausdehnt. Daher ist die Strukturierung sehr genau.
  • Wenn der Prozeß des Strukturierens der geätzten Schicht 82 endet, wie in Fig. 12(d) dargestellt ist, wird die Resistmaske 83 entfernt, wodurch der Strukturierungsprozeß abgeschlossen wird, wie bei (e) derselben Fig. 12(e) dargestellt ist.
  • Als nächstes wird die in Fig. 12(e) dargestellte verbleibende Polymer- Rückstandsschicht entfernt, und es wird der nachfolgende Filmbildungsschritt eingeleitet. Der Prozeß des Entfernens dieser Polymer-Rückstandsschicht wird detailliert im nachstehenden Abschnitt der Ausführungsformen beschrieben. Es sei bemerkt, daß die geätzte Schicht 82 in Fig. 12 eine isolierende Schicht ist. Der Strukturierungsprozeß, durch den in dieser isolierenden Schicht ein Kontaktloch gebildet wird, wird dargestellt.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • In Fig. 1 sind Skizzen mit einem Rasterelektronenmikroskop erzeugter Bilder der Oberfläche einer isolierenden Schicht nach dem Bilden des Kontaktlochs für die erste Ausführungsform dargestellt. In Fig. 1(a) ist der Zustand nach dem Entfernen des Polymerrückstands dargestellt, und in Fig. 1(b) ist der Zustand vor dem Entfernen des Polymerrückstands dargestellt.
  • Fig. 2 ist eine vergrößerte Schnittansicht, in der der Prozeß des Bildens des erwähnten Kontaktlochs dargestellt ist.
  • In Fig. 3 sind den in Fig. 1 dargestellten entsprechende Sekundärelektronenbilder von BPSG-Schichten mit verschiedenen Konzentrationen von Fluorwasserstoff in der Reinigungsbehandlungsflüssigkeit dargestellt. Fig. 3(a) ist ein Sekundärelektronenbild für einen Fall (Ausführungsform), in dem Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,05 Gewichtsprozent verwendet wird, Fig. 3(b) betrifft einen Fall (Ausführungsform), in dem Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,04 Gewichtsprozent verwendet wird, Fig. 3(c) betrifft einen Fall (Vergleichsbeispiel), in dem Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,03 Gewichtsprozent verwendet wird, Fig. 3(d) betrifft einen Fall (Vergleichsbeispiel), in dem Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,02 Gewichtsprozent verwendet wird und Fig. 3(e) betrifft einen Fall (Vergleichsbeispiel), in dem kein Fluorwasserstoff enthaltende Fluorwasserstoffsäure verwendet wird.
  • Fig. 4 ist eine Graphik, in der die Beziehung zwischen der Konzentration von Fluorwasserstoff in der erwähnten Reinigungsbehandlungsflüssigkeit, der Menge des verbleibenden Polymerrückstands und dem Verlust an Kontaktlochbreite dargestellt ist.
  • Fig. 5 ist eine Graphik, in der die Beziehung zwischen der Menge des zur Reinigungsbehandlungsflüssigkeit gemäß der zweiten Ausführungsform hinzugefügten oberflächenaktiven Mittels, der Korrosionsrate der BPSG-Schicht, dem Verlust an Kontaktlochbreite und der Oberflächenspannung auf der Reinigungsbehandlungsflüssigkeit dargestellt ist.
  • Fig. 6 ist ein vergrößerter Querschnitt, in dem der Prozeß des Bildens eines Kontaktlochs gemäß der dritten Ausführungsform dargestellt ist.
  • Fig. 7 ist ein vergrößerter Querschnitt, in dem der Prozeß des Bildens eines Kontaktlochs gemäß der vierten Ausführungsform dargestellt ist.
  • Fig. 8 ist eine vergrößerte Draufsicht der Hauptbestandteile der DRAM- (dynamischer RAM)-Speicherzellen gemäß der fünften Ausführungsform.
  • Fig. 9 ist eine vergrößerte Schnittansicht der erwähnten Speicherzellen (Schnittansicht entlang einer Linie IX-IX in Fig. 8).
  • Fig. 10 ist eine vergrößerte Schnittansicht der erwähnten Speicherzellen (Schnittansicht entlang einer Linie X-X in Fig. 8).
  • Fig. 11 ist eine vergrößerte Schnittansicht zur Darstellung der Bildung eines Kotaktlochs unter Verwendung einer Mehrschicht-Resistmaske statt der gemäß der dritten Ausführungsform (aus der erwähnten Fig. 6) verwendeten Resistmaske.
  • Fig. 12 ist eine vergrößerte Schnittansicht zur Darstellung des Prozesses, durch den die erzeugte Polymer-Rückstandsschicht bei der hochgenauen Strukturierung während des Trockenätz-Strukturierungsprozesses verwendet wird.
  • Fig. 13 ist eine vergrößerte Schnittansicht des ein Kontaktloch bei einem herkömmlichen Vergleichsbeispiel umgebenden Bereichs.
  • 1, 71 sind ein Siliciumwafer; 2 ist eine BPSG-Schicht; 2a, 14 sind Kontaktlöcher; 3 ist ein Mehrschichtresist (MLR); 4 ist eine untere Resistmaskenschicht; 5 ist eine Zwischen-Maskenschicht; 6 ist eine obere Resistmaskenschicht; 7, 13, 18, 76, 83 sind Resistmasken; 8, 78 sind ein Reaktionsgas; 9, 79 sind Polymer- Rückstandsschichten; 9a, 9b, 11 sind eine Wolframschicht; 14 ist ein CVD- Oxidfilm; 16 ist ein thermisch oxidierter Film; 17 ist eine Polysiliciumschicht; 22, 34 sind (n&spplus;)-Diffusionszonen; 27 ist ein Gate-Oxidfilm; 35, 35R&sub1;, 35R&sub2;, 35U&sub1;, 35U&sub2; sind Polysilicium-Gate-Elektroden (Wortleitungen); 47 ist eine vergrabene (n&spplus;)-Polysilicium-Kontaktschicht; 51 ist ein Feldoxidfilm; 57 ist eine Bitleitung; 60 ist eine aktive Zone; 62 ist ein Kontaktloch; 63 ist eine Feldplatte oder eine Plattenelektrode; 64 ist ein dielektrischer Film; 65 ist ein Speicherknoten; 72 ist eine Isolierschicht; 73 ist eine untere leitfähige Schicht; 74 ist eine Zwischen- Isolierschicht; 75 ist eine obere leitfähige Schicht; 81 ist eine nicht geätzte Schicht; 82 ist eine geätzte Schicht; 82a ist eine geätzte Zone; C&sub1;, Cap&sub1;, Cap&sub2; sind Kondensatoren; CEL, CEL&sub1;, CEL&sub2;, CEL&sub3; sind Speicherzellen; CEL-B ist ein Speicherzellenblock; Tr&sub1;, Tr&sub2; sind Transistoren.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Ausführungsformen der vorliegenden Erfindung werden nachstehend dargestellt. Alle nachstehend dargestellten Ausführungsformen betreffen eine Technologie zum Strukturieren von ULSIs, wie 64-MB-DRAMs.
  • Ausführungsform 1
  • In Fig. 2 ist der Prozeß dargestellt, durch den ein Kontaktloch in der BPSG- Schicht auf einem monokristallinen Siliciumsubstrat (nachfolgend als "Siliciumwafer" bezeichnet) gebildet wird.
  • Zuerst wird, wie in Fig. 2(a) dargestellt ist, durch eine herkömmliche Filmbildungstechnologie eine BPSG-Schicht 2 mit einer Dicke von 1 um auf dem Siliciumwafer 1 gebildet, woraufhin ein MLR (Mehrschichtresist) 3 darauf [auf die BPSG-Schicht 2] aufgebracht wird. Der MLR 3 besteht aus einer aus einem Novolak-Harz bestehenden unteren Resistmaskenschicht 4 (mit einer Dicke von 1,2 um), einer aus SOG (Spin-On-Glas, ein Typ eines organischen Glases) bestehenden Zwischen-Maskenschicht 5 (mit einer Dicke von 0,2 um) und einer durch eine herkömmliche Resistaufbringung unter Verwendung eines herkömmlichen Negativresists oder Positivresists (bei diesem Beispiel eines Negativresists) aufgebrachten oberen Resistmaskenschicht 6 (mit einer Dicke von 0,3 um).
  • Als nächstes wird die obere Resistmaskenschicht 6 im vorgeschriebenen Muster durch Projektion usw. belichtet. Als nächstes wird ein Loch (6a) durch einen in Fig. 2(b) dargestellten herkömmlichen Entwicklungsprozeß in der oberen Resistmaskenschicht 6 gebildet. Die obere Resistmaskenschicht 6 wird dann als eine Maske verwendet, und das Ätzgas 8 wird eingeführt. Auf diese Weise wird in einer Plasmaatmosphäre ein Trockenätzen ausgeführt, um die Zwischen- Maskenschicht 5 zu strukturieren. Am Ende dieses Strukturierungsprozesses wird die obere Resistmaskenschicht 6 durch das Ätzgas 8 entfernt. Die Trockenätzbedingungen werden nachstehend beschrieben.
  • Als nächstes wird das Ätzgas 8, wie in Fig. 2(c) dargestellt ist, unter Verwendung der Zwischen-Maskenschicht 5, in der ein Loch 5a gebildet wurde, wie vorstehend beschrieben wurde, als Maske eingeleitet. Auf diese Weise wird die untere Resistmaskenschicht 4 trockengeätzt.
  • Auf diese Weise wird ein Loch 4a in der unteren Resistmaskenschicht 4 unterhalb des Lochs 5a in der Zwischen-Maskenschicht 5 gebildet, wie in Fig. 2(d) dargestellt ist.
  • Als nächstes wird die untere Resistmaskenschicht 4 als eine Maske verwendet, und der Trockenätzprozeß wird fortgesetzt, um ein Kontaktloch 2a in der BPSG- Schicht 2 unterhalb des Lochs 4a zu bilden, wie in Fig. 2(e) dargestellt ist. Bei den in den Fig. 2(d) und (e) dargestellten Prozessen wird die Polymer- Rückstandsschicht 9 auf den Seitenwänden der Löcher 5a und 4a und des Kontaktlochs 2a gebildet.
  • Als nächstes werden die untere Resistmaskenschicht 4 und die Zwischen- Maskenschicht 5 entfernt. Nachdem sie entfernt worden sind, bleibt die Polymer- Rückstandsschicht 9a auf den Seitenwänden des Kontaktlochs 2a, wie in Fig. 2(f) dargestellt ist. Weiterhin haftet ein Polymerrückstand 9b von der in Fig. 2(e) dargestellten Polymer-Rückstandsschicht 9 im Bereich um das Kontaktloch 2a an der Oberfläche der BPSG-Schicht 2.
  • Die Polymerrückstände 9a und 9b werden, wie in Fig. 2(g) dargestellt ist, durch die nachstehend beschriebene Reinigungsbehandlung entfernt.
  • Während des Trockenätz-Strukturierungsprozesses tritt eine geringe Neigung bezüglich der Oberfläche der zu strukturierenden Schicht auf. Weiterhin werden die Seitenwände der Kontaktlöcher beim Prozeß des Entfernens der Polymer- Rückstandsschicht 9a durch die nachstehend beschriebene Reinigungsbehandlung leicht korrodiert. Es ist dementsprechend ausreichend, wenn der Durchmesser D des Kontaktlochs 2a nur etwas größer ist als der beim Entwurf festgelegte Durchmesser. Es sei bemerkt, daß bei 64-MB-Halbleiterbausteinen strenge Beschränkungen (maximal 0,02 um) für die Vergrößerung des Kontaktlochdurchmessers (oder der Kontaktlochbreite) und für den Verlust an Linienbreite bei der Verdrahtung bezüglich der beim Entwurf festgelegten Werte gelten. Der Durchmesser D (0,416 um) des Kontaktlochs 2a bei diesem Beispiel ist eine sehr genaue Abmessung bezüglich des beim Entwurf festgelegten Durchmessers von 0,40 um, und er ist daher hinsichtlich der erwähnten Beschränkungen zufriedenstellend. Der Prozeß zur Bildung von Kontaktlöchern wird durch die in den erwähnten Fig. 2(a)-(g) dargestellten Schritte abgeschlossen. Als nächstes wird, wie in Fig. 2(h) dargestellt ist, eine leitfähige Schicht 10 auf der BPSG-Schicht 2 gebildet. Im nächsten Schritt wird eine leitfähige Schicht 10 durch den gleichen Ätztyp, wie vorstehend beschrieben wurde, mit dem vorgeschriebenen Muster strukturiert.
  • Der Trockenätzprozeß und die Reinigungsbehandlung, die zum Entfernen des Polymerrückstands verwendet wurden, wurden wie nachstehend beschrieben ausgeführt.
  • Das reaktive Ionenätzen, das einen hohen Richtungsgrad aufweist, ist ein gut geeigneter Trockenätztyp. Eine Einrichtung zum reaktiven Ionenätzen wurde ver wendet, um den Prozeß unter Verwendung von CHF&sub3; und CF&sub4; als Ätzgase auszuführen, wobei der Gasdruck auf 1,3 · 10&supmin;&sup5; Pa (10&supmin;² Torr), die Frequenz auf 13,56 MHz und die Leistung auf 800 W gelegt war. Die zum Ätzen erforderliche Zeit betrug 2 Minuten.
  • Während des Trockenätzprozesses wurde die Polymer-Rückstandsschicht 9 auf den Seitenwänden der Löcher gebildet, wie in Fig. 2(e) dargestellt ist, wodurch das Ätzen in radialer Richtung verhindert wurde. Dadurch wurde die hohe Genauigkeit des Kontaktlochs 2a aufrechterhalten. Röntgenstrahlanalyse zeigte, daß die Polymer-Rückstandsschicht 9 aus C, O, Si und F bestand.
  • Der Polymerrückstand wurde folgendermaßen entfernt:
  • Zuerst wurde eine 0,10 Gewichtsprozent Fluorwasserstoff enthaltende Reinigungsbehandlungsflüssigkeit zubereitet. Als nächstes wurde der in Fig. 2(f) dargestellte Siliciumwafer 3 Minuten einer Reinigungsbehandlung unterzogen. Wie nachstehend beschrieben wird, wurde nach der Behandlung der Polymerrückstand auf der BPSG-Schicht festgestellt.
  • Die Ätzrate auf der in Fig. 2(g) dargestellten BPSG-Schicht 2 bei der erwähnten Reinigungsbehandlung betrug 4,9-5,0 nm/min (49-50 Å/min). Der Betrag der verlorenen Filmdicke war vernachlässigbar. Ätzraten wie diese, erleichtern das Steuern der Reinigungsbehandlung. Es sei bemerkt, daß unter den die Halbleiterbausteine bildenden Schichten bei diesem Beispiel die BPSG- Schicht diejenige ist, die während der Reinigungsbehandlung die höchste Ätzrate aufweist.
  • In Fig. 1 sind Skizzen mit einem Rasterelektronenmikroskop erzeugter Sekundärelektronenbilder der Oberfläche der BPSG-Schicht nach dem Bilden des Kontaktlochs dargestellt. In Fig. 1(a) ist der Fig. 2(g) entsprechende Zustand dargestellt (nach dem Entfernen des Polymerrückstands), und in Fig. 1(b) ist der Fig. 2(f) entsprechende Zustand dargestellt (vor dem Entfernen des Polymerrückstands).
  • Wie in Fig. 1(b) ersichtlich ist, haftet der Polymerrückstand 9b an der Oberfläche der BPSG-Schicht 2. Dagegen läßt sich in Fig. 1(a) (nach der Reinigungsbehandlung) der Polymerrückstand nicht beobachten. Demgemäß geht aus Fig. 1 klar hervor, daß der Polymerrückstand durch die erwähnte Reinigungsbehandlung vollkommen entfernt wurde. Es sei bemerkt, daß der in Fig. 1(b) dargestellte Polymerrückstand 9b nicht durch das erwähnte Plasmaätzen oder unter Verwendung einer Mischung von Schwefelsäure und Wasserstoffperoxid-Wasser entfernt werden kann.
  • In Fig. 3 sind den in Fig. 1(a) entsprechende Sekundärelektronenbilder dargestellt, bei denen die Konzentration von Fluorwasserstoff in der Reinigungsbehandlungsflüssigkeit geändert worden ist. In diesem Fall ist die Schicht, in der das Kontaktloch ausgebildet ist, nicht die BPSG-Schicht, sondern eine MTO-Schicht (diese Schicht wird durch Reagieren von SiH&sub4; mit N&sub2;O bei etwa 800ºC durch chemische Dampfabscheidung (CVD) zum Erzeugen von SiO&sub2;, das dann auf den Siliciumwafer aufgebracht wird, erhalten).
  • In Fig. 3(a) sind die Ergebnisse (für die Ausführungsform) eines Falls dargestellt, in dem eine 0,05 Gewichtsprozent Fluorwasserstoff enthaltende Fluorwasserstoffsäure als Reinigungsbehandlungsflüssigkeit verwendet wird. In Fig. 3(b) sind die Ergebnisse (Ausführungsform) für einen Fall dargestellt, in dem eine 0,04 Gewichtsprozent Fluorwasserstoff enthaltende Fluorwasserstoffsäure als Reinigungsbehandlungsflüssigkeit verwendet wird. In Fig. 3(c) sind die Ergebnisse (Vergleichsbeispiel) für einen Fall dargestellt, in dem eine 0,03 Gewichtsprozent Fluorwasserstoff enthaltende Fluorwasserstoffsäure als Reinigungsbehandlungsflüssigkeit verwendet wird. In Fig. 3(d) sind die Ergebnisse (Vergleichsbeispiel) für einen Fall dargestellt, in dem eine 0,02 Gewichtsprozent Fluorwasserstoff enthaltende Fluorwasserstoffsäure als Reinigungsbehandlungsflüssigkeit verwendet wird. In Fig. 3(e) sind die Ergebnisse (Vergleichsbeispiel) für einen Fall dargestellt, in dem eine kein Fluorwasserstoff enthaltende Fluorwasserstoffsäure als Reinigungsbehandlungsflüssigkeit verwendet wird.
  • In Fig. 3(e) (0 Gewichtsprozent Fluorwasserstoff) wurde der Polymerrückstand 9b in Form eines konzentrischen Kreises um das Kontaktloch 12a in der Oberfläche der MTO-Schicht 12 beobachtet. Wenn die Konzentration von Fluorwasserstoff auf 0,02 Gewichtsprozent (Fig. 3(d)) und 0,03 Gewichtsprozent ( Fig. 3(c)) erhöht wird, wird die Menge des Polymerrückstands 9b verringert, jedoch nicht vollständig beseitigt. Wenn dagegen die Konzentration von Fluorwasserstoff 0,04 Gewichtsprozent beträgt (Fig. 3(b)), ist die Menge des verbleibenden Polymerrückstands sehr gering, und die Wirksamkeit ist sehr deutlich. Bei 0,05 Gewichtsprozent (Fig. 3(a)) wird der Polymerrückstand vollkommen entfernt und läßt sich nicht beobachten.
  • Die vorstehend dargestellten Ergebnisse verdeutlichen; daß die Konzentration von Fluorwasserstoff in der Reinigungsbehandlungsflüssigkeit 0,04 Gewichtsprozent oder mehr betragen sollte. Falls die verwendete Reinigungsbehandlungsflüssigkeit jedoch eine übermäßig hohe Konzentration von Fluorwasserstoff aufweist, wird die geätzte Schicht durch die Reinigungsbehandlungsflüssigkeit korrodiert, was zu einer größeren Erhöhung des Kontaktlochdurchmessers führt. Die obere Grenze der Konzentration von Fluorwasserstoff in der Reinigungsbehandlungsflüssigkeit beträgt 0,12 Gewichtsprozent, was im folgenden Experiment verdeutlicht wird.
  • Die Konzentration von Fluorwasserstoff in der Reinigungsbehandlungsflüssigkeit wurde wie vorstehend beschrieben geändert, um die Beziehung zwischen der Konzentration von Fluorwasserstoff, der Menge des auf der geätzten Schicht verbleibenden Polymerrückstands und dem Verlust an Kontaktlochbreite (also der. Erhöhung des Durchmessers) zu bestimmen. Es wurden die in Fig. 4 dargestellten Ergebnisse erhalten.
  • Bis zu einer Fluorwasserstoffkonzentration von 0,05 Gewichtsprozent wird die Menge des Polymerrückstands verringert, wenn die Konzentration erhöht wird. Jenseits einer Fluorwasserstoffkonzentration von 0,05 Gewichtsprozent ist die Verringerung der Menge des Polymerrückstands jedoch null.
  • Je geringer die Konzentration von Fluorwasserstoff ist, desto kleiner wird der Verlust der Kontaktlochbreite. Bei einer Konzentration von 0,12 Gewichtsprozent oder darunter erreicht der Verlust die zulässige Grenze von 0,02 um oder weniger. Bei einer Fluorwasserstoffkonzentration von 0,12 Gewichtsprozent wird ein Wendepunkt beobachtet. Falls diese überstiegen wird, übersteigt der Breitenverlust 0,02 um. Bei einer Fluorwasserstoffkonzentration von 1,0 Gewichtsprozent übersteigt der Breitenverlust 0,1 um. Die in Fig. 4 dargestellten Ergebnisse verdeutlichen, daß die Konzentration von Fluorwasserstoff in der Reinigungsbehandlungsflüssigkeit 0,12 Gewichtsprozent oder weniger betragen sollte.
  • Wenn ein reaktives Ionenätzen zum Strukturieren verwendet wird, um ein Kontaktloch in der BPSG-Schicht oder der MTO-Schicht zu bilden und eine Reinigungsbehandlung unter Verwendung von Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,04-0,12 Gewichtsprozent ausgeführt wird, wie vorstehend beschrieben wurde, werden die folgenden Vorteile erhalten:
  • (1) Die während des Ätzprozesses erzeugte Polymer-Rückstandsschicht dient als eine Begrenzungswand, die das Ätzen in horizontaler Richtung verhindert. Daher ist die Strukturierung sehr präzise.
  • (2) Der Polymerrückstand, der bei den folgenden Schritten hinderlich wäre, wird durch die Reinigungsbehandlung zuverlässig entfernt.
  • (3) Dadurch werden gute elektrische Eigenschaften gewährleistet, und die Zuverlässigkeit ist hoch.
  • (4) Diese Vorteile sind für ULSIs, wie 64-MB-DRAMs, sehr bedeutsam.
  • Ausführungsform 2
  • Als Ergebnis intensiver Forschung haben die Erfinder entdeckt, daß dann, wenn eine kleine Menge eines oberflächenaktiven Mittels zur Fluorwasserstoffsäure hinzugefügt wird, die Oberflächenspannung verringert wird, wodurch es leichter wird, den Reinigungsbehandlungsschritt für kleine Bereiche, wie Kontaktlöcher, zu steuern.
  • 500 ppm eines oberflächenaktiven Mittels wurden zu Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,10 Gewichtsprozent hinzugefügt, die als Reinigungsbehandlungsflüssigkeit verwendet wurde. Das oberflächenaktive Mittel war ein oberflächenaktives Mittel auf Basis von Nonion (Produktname, Polyethylenglycolether oder -ester).
  • Die erwähnte Reinigungsbehandlungsflüssigkeit wurde bei einer Behandlung zum Entfernen des Polymerrückstands von einer strukturierten BPSG-Schicht, NSG-Schicht, MTO-Schicht und thermisch oxidierten Schicht (dies ist eine sehr reine, stark isolierende Oxidschicht, die durch Oxidieren eines Siliciumwafers bei einer hohen Temperatur von mindestens 900ºC in einer sauerstoffreichen Atmosphäre erhalten wird und die als Gate-Oxidfilm oder als Feldoxidfilm, der dazu dient, Elemente voneinander zu trennen, verwendet wird) verwendet. Die Ergebnisse bestanden darin, daß der Polymerrückstand vollständig entfernt wurde, wie es in dem hinsichtlich der vorstehenden Ausführungsform 1 beschriebenen Fall geschah.
  • Ein im Nanometerbereich spezifiziertes Filmdicken-Meßgerät wurde zum Bestimmen der Korrosionsrate auf jeder der erwähnten Schichten und zum Messen der Oberflächenspannung auf der Reinigungsbehandlungsflüssigkeit verwendet. Die Ergebnisse sind in der nachstehenden Tabelle dargestellt. Die Tabelle zeigt auch die Ergebnisse an den folgenden Vergleichsbeispielen vorgenommener ähnlicher Messungen, wobei kein oberflächenaktives Mittel hinzugefügt wurde, wobei Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,10 Gewichtsprozent und Fluorwasserstoffsäure mit 1,0 Gewichtsprozent Fluorwasserstoff verwendet wurden (diese wurden bei einer anderen Herstellungslinie verwendet). Es sei bemerkt, daß die Temperatur in allen Fällen auf 20ºC eingestellt war. Tabelle
  • Bemerkung: Die Oberflächenspannungswerte wurden bei 20ºC erhalten. Die Menge des zu den Fluorwasserstoffsäuren (mit Fluorwasserstoffkonzentrationen von 0,04 Gewichtsprozent und 0,12 Gewichtsprozent) hinzugefügten erwähnten oberflächenaktiven Mittels wurde variiert, um die entsprechenden Änderungen der Oberflächenspannung der Flüssigkeit, des Kontaktlochbreiten- Verlusts und der BPSG-Schicht-Korrosionsrate zu bestimmen. Es wurden die in Fig. 5 dargestellten Ergebnisse erhalten.
  • In Fig. 5 ist klar dargestellt, daß die Ätzrate für BPSG stabilisiert wird, wenn 100 ppm des oberflächenaktiven Mittels hinzugefügt werden, während der Wert für den thermisch oxidierten Film unabhängig von der hinzugefügten Menge konstant ist. Andere Experimente haben gezeigt, daß dann, wenn eine große Menge eines oberflächenaktiven Mittels hinzugefügt wird, ein Teil davon als ein Feststoff an dem behandelten Wafer haftet. Es ist daher bevorzugt, eine Obergrenze von 500 ppm für Zusätze zur Behandlungsflüssigkeit festzulegen.
  • Ausführungsform 3
  • Bei diesem Beispiel wurde ein Kontaktloch in einem CVD-Oxidfilm aus Siliciumdioxid gebildet, der als eine Zwischen-Isolierschicht wirkte, die auf eine Verdrahtung aufgebracht wurde, welche durch Strukturieren einer Schicht aus Wolfram, das nicht leicht oxidiert, erhalten wurde. In Fig. 6 sind die Prozesse zum Bilden des Kontaktlochs und zum Entfernen des Polymerrückstands dargestellt.
  • In Fig. 6(a) ist die Bedingung dargestellt, die sich ergibt, wenn ein CVD- Oxidfilm (14) mit einer Dicke von 0,8 um auf der Wolframverdrahtung (11) mit einer dem Bilden des Kontaktlochs dienenden Resistmaske (13) beschichtet wurde, woraufhin das Loch (13a) durch ein herkömmliches Entwicklungsverfahren gebildet wurde.
  • Wie in Fig. 6(b) dargestellt ist, wurde eine Einrichtung zum reaktiven Ionenätzen verwendet, um das Reaktionsgas (8) durch die Resistmaske (13) einzuführen, um ebenso wie in der vorstehend beschriebenen Ausführungsform 1 ein Kontaktloch (14a) in dem CVD-Oxidfilm (14) unterhalb des Lochs (13a) der Resistmaske zu bilden. Während dieses Prozesses wurde eine Polymer- Rückstandsschicht (9) auf dem unteren Teil der Seitenwände des Resistmaskenlochs (13a) und auf den Seitenwänden des Kontaktlochs (14a) gebildet.
  • Als nächstes wurde die Resistmaske abgenommen und durch Veraschen und mit einem Resistentferner (einem organischen Lösungsmittel) entfernt, wie in Fig. 6(c) dargestellt ist. Dies führte zu einer Bedingung, bei der Polymerrückstände (9a) bzw. (9b) an den Seitenwänden des Kontaktlochs (14a) bzw. auf dem CVD-Oxidfilm (14) hafteten.
  • Als nächstes wurde eine Reinigungsbehandlung unter Verwendung einer Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,04-0,12 Gewichtsprozent (0,10 Gewichtsprozent bei diesem Beispiel) ausgeführt, um den Polymerrückstand zu entfernen, wie in Fig. 6(d) dargestellt ist. Der Polymerrückstand wurde durch diese Behandlung vollständig entfernt, und es trat im wesentlichen keine Verringerung des CVD-Oxidfilms (also eine Dickenverringerung) auf. Der beim Entwurf festgelegte Durchmesser des Kontaktlochs betrug 0,40 um, und der tatsächliche Durchmesser des Kontaktlochs (14a) betrug 0,416 um. Demgemäß war der Unterschied zwischen ihnen sehr gering und lag gut innerhalb des zulässigen Bereichs.
  • Als nächstes wurde ein zweites Verdrahtungsmaterial als ein Film auf dem CVD-Oxidfilm 14 gebildet, wie in Fig. 6(e) dargestellt ist, und die zweite Verdrahtungsmaterialschicht (Wolframschicht) 15 wurde durch das Kontaktloch 14a mit der Wolframverdrahtung 11 verbunden.
  • Wie vorstehend beschrieben wurde, gewährleisten die Bildung eines sehr präzisen Kontaktlochs und das zuverlässige Entfernen des Polymerrückstands gute elektrische Eigenschaften.
  • Ausführungsform 4
  • Dieses Beispiel betrifft einen Fall, in dem eine auf einem thermisch oxidierten Film gebildete Polysiliciumschicht strukturiert wird. Das Polysilicium wird als das Verdrahtungsmaterial verwendet. In Fig. 7 sind die Prozesse des Strukturierens der Polysiliciumschicht und des Entfernens des Polymerrückstands dargestellt.
  • In Fig. 7(a) sind die Bedingungen dargestellt, die sich ergeben, wenn eine mit einer Dicke von 0,1 um auf einem thermisch oxidierten Film 16 gebildete Polysiliciumschicht 17 mit einer Strukturierungs-Resistmaske 18 bedeckt wird und ein Loch 18a durch ein herkömmliches Entwicklungsverfahren gebildet wird. Wie in Fig. 7(b) dargestellt ist, wird eine Einrichtung zum reaktiven Ionenätzen verwendet, um das Reaktionsgas 8 zum Ätzen des Bereichs unterhalb des Resistmaskenlochs 18a in der Polysiliciumschicht 17 ebenso wie bei der vorstehend erwähnten Ausführungsform 1 durch die Resistmaske 18 einzuführen. Während dieses Prozesses wird eine Polymer-Rückstandsschicht 9 auf dem unteren Teil der Seitenwände des Resistmaskenlochs 18a und auf den Seitenwänden der Polysiliciumschicht 17 gebildet.
  • Als nächstes wurde die Resistmaske abgenommen und durch Plasmaveraschen und mit einer Mischung von Schwefelsäure und Wasserstoffperoxid-Wasser ent fernt, wie in Fig. 7(c) dargestellt ist. Wie vorstehend beschrieben wurde, kann der Polymerrückstand 9 nicht mit einer Mischung aus Schwefelsäure und Wasserstoffperoxid-Wasser entfernt werden. Es sei bemerkt, daß die Reinigungsbehandlung unter Verwendung der Mischung von Schwefelsäure und Wasserstoffperoxid-Wasser je Reinigungsvorgang 20 Minuten dauert. Demgemäß bestand die resultierende Bedingung darin, daß Polymerrückstände 9a bzw. 9b an den Seitenwänden bzw. der Oberfläche der Polysiliciumschicht 17 hafteten.
  • Als nächstes wurde eine Reinigungsbehandlung unter Verwendung von Fluorwasserstoffsäure mit einer Fluorwasserstoffkonzentration von 0,04-0,12 Gewichtsprozent (0,10 Gewichtsprozent bei diesem Beispiel) ausgeführt, um den Polymerrückstand zu entfernen, wie in Fig. 7(d) dargestellt ist. Der Polymerrückstand wurde unter Verwendung dieser Behandlung vollkommen entfernt. Nach dem Strukturieren und Entfernen des Polymerrückstands wies das Muster auf der Polysiliciumschicht einen Linienbreitenverlust von etwa 16 nm (160 Å) auf, was gut innerhalb des zulässigen Bereichs lag.
  • Es sei bemerkt, daß die Polymerrückstände ebenso vollständig entfernt wurden, wenn 500 ppm eines oberflächenaktiven Mittels zur erwähnten Fluorwasserstoffsäure hinzugefügt wurden, die als Behandlungsflüssigkeit verwendet wurde.
  • Ausführungsform 5
  • Diese Ausführungsform betrifft einen Fall, in dem DRAM-Speicherzellen unter Verwendung einer Vielzahl wie in den vorhergehend erwähnten Ausführungsformen 1-4 strukturierter Schichten gebildet wurden.
  • Fig. 8 ist eine vergrößerte Ansicht der Hauptkomponenten der DRAM- Speicherzellen aus diesem Beispiel. Fig. 9 ist eine vergrößerte Schnittansicht entlang einer Linie IX-IX in Fig. 8. Fig. 10 ist eine vergrößerte Schnittansicht entlang einer Linie X-X in Fig. 8.
  • Wie in Fig. 9 dargestellt ist, wurden auf der Hauptfläche eines (p&supmin;)- Siliciumsubstrats (genauer gesagt einer auf dem Siliciumsubstrat gebildeten (p&supmin;)- Wanne (1)) (n&spplus;)-Diffusionszonen 22 und 34 gebildet. Ein n-Kanal- Feldeffekttransistor mit isoliertem Gate (Transfer-Gate) Tr&sub1; wurde durch die (n&spplus;)- Diffusionszonen 22 und 34 und eine Polysilicium-Gate-Elektrode (35 R&sub1;) gebildet. Weiterhin wurde ein n-Kanal-Feldeffekttransistor mit isoliertem Gate (Transfer-Gate) Tr&sub2; durch die (n&spplus;)-Diffusionszonen 22 und 34 und eine Polysilicium- Gate-Elektrode (35 R&sub2;) gebildet. Die (n&spplus;)-Diffusionszone 22 wirkt als eine Drain- Zone, und die (n&spplus;)-Diffusionszone 34 wirkt als eine Source-Zone. In der Figur stellen 48 eine SiO&sub2;-Schicht, 49 eine Nitridschicht, 53 und 54 Oxidfilme (Zwischen-Isolierschichten) und 46 eine Kontaktschicht dar.
  • Eine Bitleitung 57 ist auf der Zwischen-Isolierschicht 53 ausgebildet. Die Bitleitung 57 ist durch eine Polysiliciumschicht 47, die im Kontaktloch 62 der Zwischen-Isolierschicht 53 vergraben ist, mit der (n&spplus;)-Diffusionszone 22 verbunden.
  • Weiterhin sind die einzelnen aktiven Zonen, wie in Fig. 10 dargestellt ist, in der X-Richtung, die zur Längsrichtung (Y-Richtung) einer aktiven Zone 60 senkrecht steht, durch den Feldoxidfilm 51 voneinander isoliert. Weiterhin ist durch eine Plattenelektrode 63 verhindert, daß parasitäre Kanäle auftreten.
  • Bei diesem Beispiel wurden die verschiedenen Schichten nach den vorstehend für die Ausführungsformen 1-4 dargelegten Verfahren unter Verwendung eines Trockenätzens und eines nachfolgenden Polymerrückstand-Entfernungsschritts strukturiert. Bei Schichtstrukturen, die komplex sind und eine sehr feine Strukturteilung aufweisen, wie es bei den Speicherzellen der vorstehend erwähnten 64- MB-DRAMs der Fall ist, gewährleistet das Strukturierungsverfahren gemäß der vorliegenden Erfindung, daß die Strukturierung genau ist, so daß sehr zuverlässige DRAM-Speicherzellen erhalten werden können.
  • Ausführungsformen der vorliegenden Erfindung wurden vorstehend dargelegt. Es sei bemerkt, daß es auch möglich ist, an den vorstehenden Ausführungsformen auf der Grundlage der technischen Ideen der vorliegenden Erfindung verschiedene Abänderungen vorzunehmen.
  • Wenngleich sich das in Fig. 6 dargestellte Beispiel beispielsweise auf einen Fall bezieht, in dem eine Einzelschicht-Resistmaske zur Bildung des Kontaktlochs in der isolierenden Schicht verwendet wurde, ist es auch möglich, stattdessen einen MLR zu verwenden, der wie bei dem in Fig. 2 dargestellten Beispiel aus drei Schichten besteht. Dieser Schritt, der Fig. 2(d) entspricht, ist in Fig. 11 dargestellt.
  • Die Verdrahtung 11, die durch die Strukturierung einer Wolframschicht (Molybdän, Chrom und andere Metalle sind auch zulässig) erhalten wurde, haftet am Siliciumwafer 1, und die BPSG-Schicht 2 haftet darauf (auf der Verdrahtung). Auf der BPSG-Schicht 2 wird die obere Maskenschicht vom MLR entfernt, wodurch ermöglicht wird, daß die untere Resistmaskenschicht 4 und die Zwischen- Maskenschicht 5 in ihrer Reihenfolge bleiben. Löcher 4a und 5a werden in der unteren Resistmaskenschicht 4 bzw. der Zwischen-Maskenschicht 5 gebildet.
  • Wenn das Ätzgas in dem in Fig. 11 dargestellten Zustand eingeführt wird, wird das Kontaktloch 2a in der BPSG-Schicht 2 gebildet, wie durch die unterbrochene Linie dargestellt ist. Die Polymer-Rückstandsschicht 9 wird auf den Seitenwänden des Kontaktlochs 2a erzeugt. Als nächstes werden die Zwischen- Maskenschicht 5 und die untere Resistmaskenschicht 4 entfernt, und der Polymerrückstand wird unter Verwendung der gleichen Behandlungsflüssigkeit wie der vorstehend beschriebenen entfernt.
  • Zusätzlich zu einem oberflächenaktiven Mittel können auch andere geeignete Bestandteile zur Reinigungsbehandlungsflüssigkeit hinzugefügt werden. Zusätzlich zum reaktiven Ionenätzen kann auch eine Trockenätzstrukturierung durch zylindrisches Plasmaätzen oder Ionenstrahlätzen ausgeführt werden. Das Ionenstrahlätzen ist für eine genaue Strukturierung besonders geeignet, weil dadurch ein hoher Richtungsgrad bereitgestellt wird.
  • Zusätzlich zu den in den Ausführungsformen dargestellten Materialien zur Verwendung beim Bilden der Verdrahtung (leitfähigen Schicht) und der isolierenden Schicht können auch andere geeignete Materialien verwendet werden.
  • Zusätzlich zu Speicherzellen bei 64-MB-DRAMs kann die vorliegende Erfindung auch auf die Herstellung verschiedener anderer Halbleiterbausteine angewendet werden.
  • Gemäß der vorliegenden Erfindung wird die Schicht unterhalb der Resistmaske trockengeätzt, und der sich aus dem Ätzgas ergebende Rückstand wird unter. Verwendung einer Behandlungsflüssigkeit behandelt, die 0,04-0,12 Gewichtsprozent Fluorwasserstoff enthält. Demgemäß verhindert das Vorhandensein des erwähnten Rückstands während der Strukturierungsprozesse das Ätzen in unerwünschten Richtungen, wodurch ein hohes Niveau der Strukturierungsgenauigkeit gewährleistet wird. Weil die erwähnte Behandlungsflüssigkeit weiterhin die vorstehend beschriebene Zusammensetzung aufweist, wird der erwähnte Rückstand im wesentlichen entfernt, wodurch eine Beeinträchtigung der elektrischen Eigenschaften infolge des erwähnten Rückstands vermieden wird. Weiterhin wird die strukturierte Schicht während der erwähnten Behandlung nicht korrodiert. Demgemäß wird das hohe Niveau der Strukturierungsgenauigkeit aufrechterhalten.
  • Dadurch werden selbst dann, wenn die Struktur ein sehr feines Teilungsmuster aufweist, gute elektrische Eigenschaften gewährleistet. Demgemäß können sehr zuverlässige Halbleiterbausteine erhalten werden.

Claims (5)

1. Verfahren zum Herstellen eines Halbleiterbausteins, bei dem durch Trockenätzen einer untere Schicht des Bausteins strukturiert wird; und die Schicht mit einer Behandlungflüssigkeit behandelt wird, die 0.04-0.12 Gewichtsprozente an Fluorwasserstoff enthält, um die durch den Strukturierungsschritt hervorgerufenen Rückstände zu entfernen.
2. Verfahren nach Anspruch 1, bei dem der Schritt des Strukturierens der unteren Schicht das Strukturieren einer isolierenden Schicht umfaßt.
3. Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Strukturierens den Schritt des Bildens eines Kontaktlochs umfaßt.
4. Verfahren nach Anspruch 1, bei dem der Schritt des Strukturierens der unteren Schicht den Schritt des Strukturierens einer leitfähigen Schicht umfaßt.
5. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Behandlungsflüssigkeit eine Konzentration von 0.09-0.10 Gewichtsprozenten an Fluorwasserstoff enthält.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
US5827784A (en) * 1995-12-14 1998-10-27 Texas Instruments Incorporated Method for improving contact openings during the manufacture of an integrated circuit
US5902134A (en) * 1996-08-07 1999-05-11 Matsushita Electronics Corporation Dry etching post-treatment method and method for manufacturing a semiconductor device
US5780363A (en) * 1997-04-04 1998-07-14 International Business Machines Coporation Etching composition and use thereof
US6630074B1 (en) * 1997-04-04 2003-10-07 International Business Machines Corporation Etching composition and use thereof
KR100252223B1 (ko) * 1997-08-30 2000-04-15 윤종용 반도체장치의 콘택홀 세정방법
US5965465A (en) * 1997-09-18 1999-10-12 International Business Machines Corporation Etching of silicon nitride
US6051321A (en) 1997-10-24 2000-04-18 Quester Technology, Inc. Low dielectric constant materials and method
US6020458A (en) 1997-10-24 2000-02-01 Quester Technology, Inc. Precursors for making low dielectric constant materials with improved thermal stability
US6033996A (en) * 1997-11-13 2000-03-07 International Business Machines Corporation Process for removing etching residues, etching mask and silicon nitride and/or silicon dioxide
US6150282A (en) * 1997-11-13 2000-11-21 International Business Machines Corporation Selective removal of etching residues
KR100268456B1 (ko) * 1997-12-04 2000-11-01 윤종용 반도체장치의콘택형성방법
US6100202A (en) * 1997-12-08 2000-08-08 Taiwan Semiconductor Manufacturing Company Pre deposition stabilization method for forming a void free isotropically etched anisotropically patterned doped silicate glass layer
US6576547B2 (en) * 1998-03-05 2003-06-10 Micron Technology, Inc. Residue-free contact openings and methods for fabricating same
JP2002514004A (ja) 1998-05-01 2002-05-14 セシュー ビー デス 化学蒸着によって堆積された酸化物/有機ポリマー多層薄膜
US6200891B1 (en) 1998-08-13 2001-03-13 International Business Machines Corporation Removal of dielectric oxides
US6117796A (en) * 1998-08-13 2000-09-12 International Business Machines Corporation Removal of silicon oxide
KR100314806B1 (ko) 1998-10-29 2002-02-19 박종섭 스핀온글래스막형성방법
DE19901210A1 (de) * 1999-01-14 2000-07-27 Siemens Ag Halbleiterbauelement und Verfahren zu dessen Herstellung
JP2001015479A (ja) * 1999-06-29 2001-01-19 Toshiba Corp 半導体装置の製造方法
US6495208B1 (en) 1999-09-09 2002-12-17 Virginia Tech Intellectual Properties, Inc. Near-room temperature CVD synthesis of organic polymer/oxide dielectric nanocomposites
US6451707B2 (en) * 1999-12-07 2002-09-17 Matsushita Electronics Corporation Method of removing reaction product due to plasma ashing of a resist pattern
WO2002033741A1 (fr) * 2000-10-18 2002-04-25 Sony Corporation Procede servant a fabriquer une couche isolante et procede servant a fabriquer un composant a semi-conducteur
US6635565B2 (en) * 2001-02-20 2003-10-21 United Microelectronics Corp. Method of cleaning a dual damascene structure
US6645926B2 (en) * 2001-11-28 2003-11-11 United Technologies Corporation Fluoride cleaning masking system
US7320942B2 (en) * 2002-05-21 2008-01-22 Applied Materials, Inc. Method for removal of metallic residue after plasma etching of a metal layer
US20040163681A1 (en) * 2003-02-25 2004-08-26 Applied Materials, Inc. Dilute sulfuric peroxide at point-of-use
TW200511495A (en) * 2003-09-09 2005-03-16 Nanya Technology Corp Cleaning method used in interconnects process
KR20050110470A (ko) * 2004-05-19 2005-11-23 테크노세미켐 주식회사 반도체 기판용 세정액 조성물, 이를 이용한 반도체 기판세정방법 및 반도체 장치 제조 방법
JP4693642B2 (ja) * 2006-01-30 2011-06-01 株式会社東芝 半導体装置の製造方法および洗浄装置
KR100792405B1 (ko) * 2007-01-03 2008-01-09 주식회사 하이닉스반도체 벌브형 리세스 패턴의 제조 방법
JP2009194196A (ja) 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
JP2012015343A (ja) * 2010-07-01 2012-01-19 Hitachi High-Technologies Corp プラズマエッチング方法
KR101933015B1 (ko) 2012-04-19 2018-12-27 삼성전자주식회사 반도체 장치의 패드 구조물, 그의 제조 방법 및 패드 구조물을 포함하는 반도체 패키지

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779099B2 (ja) * 1986-07-11 1995-08-23 日本電信電話株式会社 パタン形成法
JPS6367736A (ja) * 1986-09-09 1988-03-26 Nec Corp 半導体基板の製造方法
US4717448A (en) * 1986-10-09 1988-01-05 International Business Machines Corporation Reactive ion etch chemistry for providing deep vertical trenches in semiconductor substrates
JPS63102373A (ja) * 1986-10-20 1988-05-07 Fujitsu Ltd 半導体装置の製造方法
US5017513A (en) * 1989-01-18 1991-05-21 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device
JP2581268B2 (ja) * 1990-05-22 1997-02-12 日本電気株式会社 半導体基板の処理方法
JPH04268748A (ja) * 1991-02-25 1992-09-24 Fujitsu Ltd 半導体装置の製造方法
JP2913936B2 (ja) * 1991-10-08 1999-06-28 日本電気株式会社 半導体装置の製造方法
DE69219998T2 (de) * 1991-10-31 1997-12-18 Sgs Thomson Microelectronics Verfahren zur Entfernung von Polymeren aus Sacklöchern in Halbleitervorrichtungen
JPH05144775A (ja) * 1991-11-18 1993-06-11 Sharp Corp ドライエツチング方法
JPH05190514A (ja) * 1992-01-16 1993-07-30 Kawasaki Steel Corp 半導体装置の製造方法
JP3371149B2 (ja) * 1992-11-30 2003-01-27 ソニー株式会社 半導体装置の製造方法

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