KR100268456B1 - 반도체장치의콘택형성방법 - Google Patents

반도체장치의콘택형성방법 Download PDF

Info

Publication number
KR100268456B1
KR100268456B1 KR1019970065841A KR19970065841A KR100268456B1 KR 100268456 B1 KR100268456 B1 KR 100268456B1 KR 1019970065841 A KR1019970065841 A KR 1019970065841A KR 19970065841 A KR19970065841 A KR 19970065841A KR 100268456 B1 KR100268456 B1 KR 100268456B1
Authority
KR
South Korea
Prior art keywords
contact
impurity region
type impurity
film
semiconductor device
Prior art date
Application number
KR1019970065841A
Other languages
English (en)
Other versions
KR19990047432A (ko
Inventor
정훈
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970065841A priority Critical patent/KR100268456B1/ko
Priority to CN98123102A priority patent/CN1220486A/zh
Priority to JP10344328A priority patent/JPH11233454A/ja
Priority to US09/204,363 priority patent/US6239015B1/en
Publication of KR19990047432A publication Critical patent/KR19990047432A/ko
Application granted granted Critical
Publication of KR100268456B1 publication Critical patent/KR100268456B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 반도체 기판 내에 n+형 불순물 영역과 p+형 불순물 영역을 갖는 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 식각 하여 상기 각 불순물 영역의 일부가 노출되도록 콘택홀을 형성한다. 상기 콘택홀 하부의 반도체 기판 상에 옴성 접촉층인 실리사이드막을 형성한다. 상기 콘택홀을 동시에 채우도록 도핑된 폴리실리콘막을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택홀 필링 물질로서, 필링 특성이 좋고 힛 버짓에 강한 도핑된 폴리실리콘막을 사용함으로써, 콘택의 스텝 카버리지를 향상시킬 수 있고, n+형 불순물 영역 및 p+형 불순물 영역에 동시에 옴성 콘택을 형성할 수 있다. 또한, 후속 열처리 공정에서 콘택홀 필링 물질의 리프팅을 방지할 수 있다.

Description

반도체 장치의 콘택 형성 방법(A Method of Forming Contacts of Semiconductor Device)
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 좀 더 구체적으로는 콘택의 스텝 카버리지(step coverage)를 향상시키고, 힛 버짓(heat budget)의 스트레스(stress)에 의한 콘택 물질(contact material)의 리프팅(lifting)을 방지하는 반도체 장치의 콘택 형성 방법에 관한 것이다.
다층 배선을 갖는 반도체 장치에 있어서, 두 배선을 접속시키기 위한 콘택 형성 공정이 수행된다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 종래의 반도체 장치의 콘택 형성 방법은 먼저, 반도체 기판(10) 내에 n+형 불순물 영역(12) 및 p+형 불순물 영역(13)을 형성한다.
상기 반도체 기판(10) 상에 층간절연막(14)을 형성한다.
상기 층간절연막(14)을 식각 하여 상기 n+형 불순물 영역(12) 및 p+형 불순물 영역(13)의 일부가 각각 노출되도록 콘택홀(contact hole)(16a, 16b)을 형성한다.
도 1b에 있어서, 상기 콘택홀(16a, 16b) 하부의 반도체 기판(10) 상에 옴성 접촉층(ohmic contact layer)인 티타늄 실리사이드막(Ti-Silicide)막(18a, 18b)을 각각 형성한다.
마지막으로, 상기 콘택홀(16a, 16b)을 금속막(metal layer)(20)으로 채우면 도 1c에 도시된 바와 같이, 반도체 장치의 동시 콘택 즉, n+형 불순물 영역(12) 및 p+형 불순물 영역(13)에 옴성 콘택이 동시에 형성된다.
상기 금속막(20)은, 텅스텐 막(W) 또는 티타늄 질화막(TiN) 등이 사용된다.
그러나, 상기 콘택홀(16a, 16b)을 금속막(20)으로 채우는 공정에서, 상기 콘택홀(16a, 16b)의 애스펙트 비(aspect ratio)가 클 경우, 보이드(void) 등이 형성되어 필링(filling)이 제대로 이루어지지 않는 문제점이 발생된다.
그리고, 후속 공정으로 힛 버짓이 발생되면 스트레스(stress)에 의한 상기 필링 금속막(20)의 리프팅(lifting)이 발생된다.
특히, 상기 n+형 불순물 영역(12)과 p+형 불순물 영역(13)에 옴성 콘택(ohmic contact)을 동시에 형성하기 위해서는 상기 옴성 접촉층 형성 후 필링 금속막(20)을 형성하는 것이 필수적이다.
따라서, 상기 콘택홀(16a, 16b)에 금속을 필링 하는 문제와 후속 힛 버짓에 의한 리프팅 문제는 상기 n+형 불순물 영역(12)과 p+형 불순물 영역(13)에 옴성 콘택을 형성하는 동시 콘택 형성 공정에서 절대적으로 해결해야 할 문제이다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택의 스텝 카버리지를 향상시킬 수 있고, 후속 열처리 공정시 콘택홀 필링 물질의 리프팅을 방지할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 도핑된 폴리실리콘막을 사용하여 n+형 불순물 영역 및 p+형 불순물 영역에 동시에 옴성 콘택을 형성할 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 콘택 형성 방법을 순차적으로 보여주는 단면도;
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : n+형 불순물 영역
13, 103 : p+형 불순물 영역 14, 104 : 층간절연막
16, 106 : 콘택홀 18, 108 : 실리사이드막
20 : 금속막 110 : 도핑된 폴리실리콘막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, n+형 불순물 영역 및 p+형 불순물 영역을 가즈는 반도체 기판 상에 층간절연막을 형성하는 단계와; 상기 불순물 영역들의 일부가 노출되도록 상기 층간절연막을 식각 하여 콘택홀들을 형성하는 단계와; 상기 콘택홀들 하부의 반도체 기판 상에 옴성 접촉층을 형성하는 단계와; 하부에 상기 음성 콘택층이 형성된 상기 콘택 홀들을 포함하는 반도체 기판에 불순물이 도핑된 폴리실리콘막을 적층하여 상기 n+형 불순물 영역 및 p+형 불순물 영역 상의 콘택홀들을 동시에 채우는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 소정의 불순물 영역들은, n+형 불순물 영역 및 p+형 불순물 영역 중 적어도 하나 이상을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 옴성 접촉층은, 실리사이드막이다.
이 방법의 바람직한 실시예에 있어서, 상기 실리사이드막은, 티타늄 실리사이드막 및 코발트 실리사이드막, 그리고 텅스텐 실리사이드막 등 음성 콘택을 형성하는 금속 실리사이드 가운데 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 도핑된 폴리실리콘막은, n+형 폴리실리콘막 및 p+형 폴리실리콘막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 도핑된 폴리실리콘막의 농도는, 약 1021atoms/cm3이다.
(작용)
본 발명에 의한 반도체 장치의 콘택 형성 방법은 필링 특성이 좋고, 힛 버짓에 강한 도핑된 폴리실리콘막을 사용하여 콘택의 스텝 카버리지를 향상시키고, n+형 불순물 영역 및 p+형 불순물 영역에 동시에 옴성 콘택이 형성되도록 하며, 후속 열처리 공정시 콘택홀 필링 물질의 리프팅을 방지한다.
(실시예)
도 2c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 반도체 기판(100) 내에 n+형 불순물 영역(102)과 p+형 불순물 영역(103)을 갖는 반도체 기판(100) 상에 층간절연막(104)을 형성한다. 상기 층간절연막(104)을 식각 하여 상기 각 불순물 영역(102, 103)의 일부가 노출되도록 콘택홀(106a, 106b)을 형성한다. 상기 콘택홀(106a, 106b) 하부의 반도체 기판(100) 상에 옴성 접촉층인 실리사이드막(108a, 108b)을 형성한다. 상기 콘택홀(106a, 106b)을 채우도록 도핑된 폴리실리콘막(110)을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택홀 필링 물질로서, 필링 특성이 좋고 힛 버짓에 강한 도핑된 폴리실리콘막(110)을 사용함으로써, 콘택의 스텝 카버리지를 향상시킬 수 있고, n+형 불순물 영역(102) 및 p+형 불순물 영역(103)에 동시에 옴성 콘택을 형성할 수 있다. 또한, 후속 열처리 공정에서 콘택홀 필링 물질(110)의 리프팅을 방지할 수 있다.
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법은 먼저, 반도체 기판(100) 내에 n+형 불순물 영역(102) 및 p+형 불순물 영역(103)을 형성한다. 상기 반도체 기판(100) 상에 층간절연막(104)을 형성한다.
그리고, 상기 n+형 불순물 영역(102) 및 p+형 불순물 영역(103)의 일부가 각각 노출되도록 상기 층간절연막(104)을 식각 하여 콘택홀들(106a, 106b)을 형성한다.
도 2b에 있어서, 상기 콘택홀들(106a, 106b) 하부의 반도체 기판(100) 상에 옴성 접촉층(108a, 108b)으로서, 실리사이드막(108a, 108b)을 형성한다.
상기 실리사이드막(108a, 108b)은, 텅스텐 실리사이드막(W-silicide) 또는 티타늄 실리사이드막(Ti-Silicide) 또는 코발트 실리사이드막(Co-Silicide) 등의 옴성 콘택을 형성하는 실리사이드막을 사용하며 일반적으로 특성이 좋은 티타늄 실리사이드막을 사용한다.
상기 티타늄 실리사이드막은, 이 분야에서 잘 알려진 실리사이드 공정으로 형성된다. 즉, 반도체 기판(100) 상에 약 50Å ~ 700Å의 티타늄(도면에 미도시)을 형성한 후, 이를 열처리한다. 그러면, 상기 티타늄이 반도체 기판(100)의 실리콘과 반응하여 티타늄 실리사이드막을 형성한다. 상기 티타늄 실리사이드막 형성 후 잔존 티타늄막은 황산 스트립(sulfuric acid strip) 공정에 의해 제거된다.
마지막으로, 상기 콘택홀들(106a, 106b)을 도핑된 폴리실리콘막(doped poly-Si layer)(110)으로 채우면 도 2c에 도시된 바와 같이, 반도체 장치의 동시 콘택이 형성된다.
상기 도핑된 폴리실리콘막(110)은, 약 1021atoms/cm3의 농도로 도핑된 n+형 폴리실리콘막 또는 p+형 폴리실리콘막으로서, 필링 특성이 좋고 힛 버짓에 강한 특성을 갖는다.
상기 도핑된 폴리실리콘막(110) 상에 다른 실리사이드막(도면에 미도시)을 형성하여 다시 상기 도핑된 폴리실리콘막(110)을 하부 배선으로 사용할 수도 있다.
본 발명은 콘택의 스텝 카버리지를 향상시킬 수 있고, n+형 불순물 영역 및 p+형 불순물 영역에 동시에 옴성 콘택을 형성할 수 있다. 또한, 후속 열처리 공정시 콘택홀 필링 물질의 리프팅을 방지할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 장치의 콘택 형성 방법에 있어서,
    n+형 불순물 영역 및 p+형 불순물 영역을 가지는 반도체 기판 상에 층간절연막을 형성하는 단계와;
    상기 불순물 영역들의 일부가 노출되도록 상기 층간절연막을 식각하여 콘택홀들을 형성하는 단계와;
    상기 콘택홀들 하부의 반도체 기판 상에 음성 접촉층을 형성하는 단계와;
    하부에 상기 음성 콘택층이 형성된 상기 콘택홀들을 포함하는 반도체 기판에 불순물이 도핑된 폴리실리콘막을 적층하여 상기 n+형 불순물 영역 및 p+형 불순물 영역 상의 콘택홀들을 동시에 채우는 단계를 포함하는 반도체 장치의 콘택 형성 방법
  2. 제 1 항에 있어서,
    상기 옴성 접촉층은, 실리사이드막인 반도체 장치의 콘택 형성 방법.
  3. 제 2 항에 있어서,
    상기 실리사이드막은, 티타늄 실리사이드막, 코발트 실리사이드막, 텅스텐 실리사이드막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 도핑된 폴리실리콘막은, n+형 폴리실리콘막 및 p+형 폴리실리콘막 중 어느 하나인 반도체 장치의 콘택 형성 방법.
  5. 제 1 항 또는 제 5 항에 있어서,
    상기 도핑된 폴리실리콘막의 불순물 농도는, 약 1021atoms/cm3인 반도체 장치의 콘택형성 방법.
KR1019970065841A 1997-12-04 1997-12-04 반도체장치의콘택형성방법 KR100268456B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970065841A KR100268456B1 (ko) 1997-12-04 1997-12-04 반도체장치의콘택형성방법
CN98123102A CN1220486A (zh) 1997-12-04 1998-12-01 在半导体器件中形成接触的方法及半导体器件
JP10344328A JPH11233454A (ja) 1997-12-04 1998-12-03 半導体装置のコンタクト形成方法
US09/204,363 US6239015B1 (en) 1997-12-04 1998-12-04 Semiconductor device having polysilicon interconnections and method of making same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970065841A KR100268456B1 (ko) 1997-12-04 1997-12-04 반도체장치의콘택형성방법

Publications (2)

Publication Number Publication Date
KR19990047432A KR19990047432A (ko) 1999-07-05
KR100268456B1 true KR100268456B1 (ko) 2000-11-01

Family

ID=19526444

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970065841A KR100268456B1 (ko) 1997-12-04 1997-12-04 반도체장치의콘택형성방법

Country Status (4)

Country Link
US (1) US6239015B1 (ko)
JP (1) JPH11233454A (ko)
KR (1) KR100268456B1 (ko)
CN (1) CN1220486A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160116873A (ko) 2015-03-31 2016-10-10 오강원 배수관의 연결구

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343653B1 (ko) * 2000-09-22 2002-07-11 윤종용 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
KR100443079B1 (ko) * 2002-08-19 2004-08-02 삼성전자주식회사 반도체 장치의 제조방법
US7566651B2 (en) * 2007-03-28 2009-07-28 International Business Machines Corporation Low contact resistance metal contact
KR20130010362A (ko) * 2011-07-18 2013-01-28 삼성전자주식회사 반도체 장치의 제조방법
US20200052067A1 (en) * 2018-08-13 2020-02-13 Nanya Technology Corporation Semiconductor structure and method for preparing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03253034A (ja) * 1990-03-01 1991-11-12 Mitsubishi Electric Corp 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06168970A (ja) * 1992-11-27 1994-06-14 Fuji Xerox Co Ltd 半導体素子の製造方法
KR960004089B1 (ko) * 1992-12-30 1996-03-26 현대전자산업주식회사 반도체소자의 저저항 접촉형성방법
JP2614016B2 (ja) * 1994-05-31 1997-05-28 九州日本電気株式会社 半導体装置の製造方法
JP3407086B2 (ja) * 1994-06-17 2003-05-19 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US5605862A (en) * 1995-04-05 1997-02-25 International Business Machines Corporation Process for making low-leakage contacts

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03253034A (ja) * 1990-03-01 1991-11-12 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160116873A (ko) 2015-03-31 2016-10-10 오강원 배수관의 연결구

Also Published As

Publication number Publication date
CN1220486A (zh) 1999-06-23
KR19990047432A (ko) 1999-07-05
JPH11233454A (ja) 1999-08-27
US6239015B1 (en) 2001-05-29

Similar Documents

Publication Publication Date Title
US4821085A (en) VLSI local interconnect structure
US4960732A (en) Contact plug and interconnect employing a barrier lining and a backfilled conductor material
US5010032A (en) Process for making CMOS device with both P+ and N+ gates including refractory metal silicide and nitride interconnects
EP0517368B1 (en) Local interconnect for integrated circuits
US7605033B2 (en) Low resistance peripheral local interconnect contacts with selective wet strip of titanium
US6613670B2 (en) Method for forming tungsten bit line and devices including the same
JP2000306860A (ja) 半導体装置の製造方法
US6329277B1 (en) Method of forming cobalt silicide
KR100268456B1 (ko) 반도체장치의콘택형성방법
US6054385A (en) Elevated local interconnect and contact structure
JPH1187529A (ja) 集積回路コンタクト
US5918145A (en) Method of forming a microelectronic device incorporating low resistivity straps between regions
JPH06163578A (ja) 接続孔形成法
US6372641B1 (en) Method of forming self-aligned via structure
US7344974B2 (en) Metallization method of semiconductor device
KR100433509B1 (ko) 전계 효과 트랜지스터, 집적 회로, 전계 효과 트랜지스터 형성 방법, 그리고 집적 회로 형성 방법
JPH10335450A (ja) 半導体装置及びその製造方法
US6221745B1 (en) High selectivity mask oxide etching to suppress silicon pits
KR0172263B1 (ko) 반도체 소자의 제조방법
KR100191710B1 (ko) 반도체 소자의 금속 배선 방법
KR19980053692A (ko) 반도체 소자의 금속 배선 형성방법
KR20000031019A (ko) 반도체 소자의 제조공정에서의 비아 콘택홀 형성방법
KR0151039B1 (ko) 폴리사이드 배선 구조를 가지는 반도체 장치 및 그 제조방법
KR0147636B1 (ko) 얇은 접합을 보호하는 배선 구조를 가지는 반도체 장치 및 그 제조방법
KR0144927B1 (ko) 폴리사이드와 폴리사이드간의 접촉창 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090615

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee