JPH04268748A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH04268748A
JPH04268748A JP2976591A JP2976591A JPH04268748A JP H04268748 A JPH04268748 A JP H04268748A JP 2976591 A JP2976591 A JP 2976591A JP 2976591 A JP2976591 A JP 2976591A JP H04268748 A JPH04268748 A JP H04268748A
Authority
JP
Japan
Prior art keywords
layer
wiring layer
silicon
silicon layer
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2976591A
Other languages
English (en)
Inventor
Makoto Nakamura
誠 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2976591A priority Critical patent/JPH04268748A/ja
Publication of JPH04268748A publication Critical patent/JPH04268748A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り,特に,高集積半導体装置の配線技術に関する。
【0002】近年の集積半導体装置は高集積化に伴いコ
ンタクトホールの微細化が進み,コンタクトホール底部
の配線層上に形成される自然酸化膜が,コンタクト抵抗
に与える影響は日増しに増大している。そこで,その配
線に接続する上層配線を形成する場合,自然酸化膜を除
去する必要がある。
【0003】
【従来の技術】図5(a) 〜(d)は多層配線を形成
する従来例を示す工程順断面図であり,以下,これらの
図を参照しながら従来例の概略を説明する。
【0004】図5(a) 参照 Si基板1上に絶縁層2を介して第1の配線層(下層配
線層)となるAl層3を形成する。その上に層間絶縁層
となるSiO2 層5を形成する。
【0005】図5(b) 参照 コンタクトホール形成用の開孔7を有するレジストマス
ク6を形成し,それをマスクにしてSiO2 層5をエ
ッチングし,Al層3を露出するコンタクトホール8を
形成する。
【0006】図5(c) 参照 コンタクトホール8内のAl層3は酸化されやすく,容
易に表面に酸化アルミニウム膜3aが形成される。そこ
で,第2の配線層(上層配線層)を形成する真空容器内
でAr+ などの不活性ガスイオンを用いたミリングに
より,Al層3表面の酸化アルミニウム膜3aを除去す
る。
【0007】図5(d) 参照 つづいて,コンタクトホール8を埋込み,第1の配線層
3に接続する第2の配線層となるAl層9を形成する。
【0008】ところで,不活性ガスイオンによるミリン
グを行うにあたって,不活性ガスが第1の配線層3に打
ち込まれ,場合によってはバブルを形成することがある
。また,コンタクトホール8の側壁を削り,削られたS
iO2 が第1の配線層3にたたき込まれてコンタクト
抵抗が上昇するといった問題がある。
【0009】
【発明が解決しようとする課題】本発明は上記の問題を
解決するために,第1の配線層を形成した後その上に自
然酸化膜が形成されるのを抑えるようにしたものである
【0010】
【課題を解決するための手段】図1(a) 〜(d) 
は実施例を示す工程順断面図である。上記課題は,半導
体基板1上に第1の配線層3を形成し, つづいて該第
1の配線層3を酸素を含む雰囲気に曝すことなくその上
にシリコン層4を形成する工程と, 該シリコン層4上
に絶縁層5を形成し,マスク6を用いて該絶縁層5をエ
ッチングし,該シリコン層4を露出するコンタクトホー
ル8を形成する工程と,該コンタクトホール8を埋込ん
で該シリコン層4に接続する第2の配線層9を形成する
工程と,加熱により該シリコン層4のシリコンを該第1
の配線層3及び該第2の配線層9に拡散溶解させる工程
とを有する半導体装置の製造方法によって解決される。
【0011】また,前記コンタクトホール8からフッ酸
を含む溶液で前記シリコン層4を表面処理した後,前記
第2の配線層9を形成する半導体装置の製造方法によっ
て解決される。
【0012】また,前記第1の配線層3及び前記第2の
配線層9はAl或いはAlを主体とする合金からなる半
導体装置の製造方法によって解決される。
【0013】
【作用】本発明では第1の配線層3を形成し, つづい
て該第1の配線層3を酸素を含む雰囲気に曝すことなく
その上にシリコン層4を形成しているから,第1の配線
層3表面に自然酸化膜が形成されることがない。
【0014】シリコン層4表面に自然酸化膜が形成され
たとしても,これは容易にウエットエッチングにより除
去でき,第1の配線層3に悪影響を及ぼすことがない。 また,コンタクトホール8からフッ酸を含む溶液でシリ
コン層4を表面処理すると,その後酸素を含む雰囲気に
曝しても酸化が抑制されるので,第2の配線層9を形成
したとき,第1の配線層との接続部でコンタクト抵抗を
低く抑えることができる。
【0015】また,第1の配線層3及び第2の配線層9
がAl或いはAlを主体とする合金からなる時は,シリ
コンは加熱により容易に第1の配線層3及び第2の配線
層9に拡散溶解するのでコンタクト抵抗の低減に効果的
である。
【0016】
【実施例】図1(a) 〜(d) は実施例を示す工程
順断面図,図2は連続堆積を行う装置の概念図であり,
以下,これらの図を参照しながら説明する。
【0017】図1(a) 参照 Si基板1上に第1の配線層(下層配線層)3を形成す
る。Si基板1上に直接第1の配線層3を形成してもよ
いし,TiNなどのバリアメタルを介して第1の配線層
3を形成してもよく,また,図に示すように間に絶縁層
2を介在させてもよい。
【0018】第1の配線層3は,例えばAlあるいはA
lを主体として少量のSiやCu等を含む合金からなり
,例えば反応性スパッタリング法により,厚さ1μmに
堆積する。つづいて,第1の配線層3の上に,例えば反
応性スパッタリング法により,厚さ150 ÅのSi層
4を堆積する。
【0019】Si層4の上に絶縁層として厚さ1μmの
酸化シリコン層5を堆積する。酸化シリコン層6は層間
絶縁膜となるもので,PSG,SOGも含まれる。図2
は第1の配線層3とSi層4の連続堆積を行う装置の概
念図であり,10は第1の真空容器,11は第2の真空
容器,12は第3の真空容器,13a 〜13d はゲ
ートバルブを表す。
【0020】第1の真空容器10内で第1の配線層3の
堆積を行った後,ゲートバルブ13b を開いてSi基
板1を第2の真空容器11内に搬送する。第2の真空容
器11の真空度は例えば10−9Torrのオーダーで
,第1の配線層3に自然酸化膜を生じない真空度に保た
れている。次にゲートバルブ13c を開いてSi基板
1を第3の真空容器12内に搬送した後,Si層4の堆
積を行う。
【0021】図1(b) 参照 全面にレジストを塗布し,通常のフォトリソグラフィ技
術によりコンコクトホール形成のための開孔7を有する
レジストマスク6を形成する。
【0022】CF4 +H2 をエッチングガスとする
RIEにより開孔7から酸化シリコン層5をエッチング
して,シリコン層4を露出するコンタクトホール8を形
成する。 図1(c) 参照 エッチング残等を除去する前処理の後に,0.1 %H
F溶液によりシリコン層4表面の自然酸化膜を除去する
。シリコン層4表面には通常厚さ10Å程度の自然酸化
膜が形成されている。
【0023】0.1 %HF溶液により酸化シリコン層
5もエッチングされるが,膜厚が大きいから問題となら
ない。その後,コンタクトホール8を埋め込み,シリコ
ン層4に接続する第2の配線層(上層配線層)9を形成
する。第2の配線層9は,例えばAlあるいはAlを主
体として少量のSiやCu等を含む合金からなり,例え
ば反応性スパッタリング法により,厚さ1μmに堆積す
る。
【0024】図1(d) 参照 その後加熱してシリコン層4のシリコンを第1の配線層
3及び第2の配線層9に拡散溶解させる。Siは450
 ℃程度の温度で容易にAlに溶解するが,配線形成後
の工程において,通常この程度の加熱がある場合が多く
,拡散溶解のための加熱処理を特に行わなくてもよい場
合が多い。
【0025】HF溶液によりシリコン層4表面の自然酸
化膜を除去した後では,その表面を大気に曝しても自然
酸化膜の形成が抑制される。これはHF処理と水洗を行
った後の表面においては,シリコン表面の未結合手を水
素が埋めることにより,酸化が抑制されるからで,この
ことは作業上のメリットが極めて大きい。
【0026】図3(a), (b)は10%HF処理後
に純水洗浄を行い,1日大気中に放置したシリコン層4
のXPS(X線光電子分光)分析結果を示す図である。 図4(a), (b)は過酸化アンモン溶液(過酸化水
素1+アンモニア1+水5)処理後に純水洗浄を行い,
1日大気中に放置したシリコン層4のXPS(X線光電
子分光)分析結果を示す図である。
【0027】図3と図4とも,(a) は結合エネルギ
ー0〜1000eVの範囲の光電子数を示し,(b) 
は結合エネルギー100eV付近を拡大したものである
。図3と図4とを比較してみると,HF処理したシリコ
ン層4表面の酸素量は過酸化アンモン処理したシリコン
層4表面の酸素量よりはるかに少ないことがわかる。
【0028】以上のことから,第1の配線層を形成した
後,酸素を含む雰囲気に曝すことなくその上にシリコン
層を形成し,コンタクトホール形成後シリコン層にHF
処理を行いさらに水洗を行えば第2の配線層との間に酸
素の極めて少ないコンタクトを実現できることがわかる
【0029】
【発明の効果】以上説明したように,本発明によれば第
1の配線層にダメージを与えることなく第1の配線層に
接続する第2の配線を形成することができる。第1の配
線層と第2の配線層の間の酸素量は極めて少なくコンタ
クト性は良好である。
【図面の簡単な説明】
【図1】(a) 〜(d) は実施例を示す工程順断面
図である。
【図2】連続堆積を行う装置の概念図である。
【図3】(a), (b)はHF処理後のXPS分析結
果を示す図である。
【図4】(a), (b)は過酸化アンモン処理後のX
PS分析結果を示す図である。
【図5】(a) 〜(d) は従来例を示す工程順断面
図である。
【符号の説明】
1は半導体基板であってSi基板 2は絶縁層 3は第1の配線層であり下層配線層であってAl層3a
は酸化アルミニウム膜, 4はSi層 5は酸化シリコン層であって層間絶縁層6はマスクであ
ってレジストマスク, 7は開孔 8はコンタクトホール 9は第2の配線層であり上層配線層であってAl層10
は第1の真空容器 11は第2の真空容器 12は第3の真空容器 13a 〜13d はゲートバルブ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】  半導体基板(1) 上に第1の配線層
    (3) を形成し, つづいて該第1の配線層(3) 
    を酸素を含む雰囲気に曝すことなくその上にシリコン層
    (4) を形成する工程と,該シリコン層(4) 上に
    絶縁層(5) を形成し, マスク(6) を用いて該
    絶縁層(5)をエッチングし,該シリコン層(4) を
    露出するコンタクトホール(8) を形成する工程と,
    該コンタクトホール(8) を埋込んで該シリコン層(
    4) に接続する第2の配線層(9) を形成する工程
    と,加熱により該シリコン層(4) のシリコンを該第
    1の配線層(3) 及び該第2の配線層(9) に拡散
    溶解させる工程とを有することを特徴とする半導体装置
    の製造方法。
  2. 【請求項2】  前記コンタクトホール(8) からフ
    ッ酸を含む溶液で前記シリコン層(4) を表面処理し
    た後,前記第2の配線層(9) を形成することを特徴
    とする請求項1記載の半導体装置の製造方法。
  3. 【請求項3】  前記第1の配線層(3) 及び前記第
    2の配線層(9) はAl或いはAlを主体とする合金
    からなることを特徴とする請求項1記載の半導体装置の
    製造方法。
JP2976591A 1991-02-25 1991-02-25 半導体装置の製造方法 Withdrawn JPH04268748A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2976591A JPH04268748A (ja) 1991-02-25 1991-02-25 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2976591A JPH04268748A (ja) 1991-02-25 1991-02-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH04268748A true JPH04268748A (ja) 1992-09-24

Family

ID=12285150

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2976591A Withdrawn JPH04268748A (ja) 1991-02-25 1991-02-25 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH04268748A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088233A (ja) * 1994-06-17 1996-01-12 Texas Instr Japan Ltd 半導体装置の製造方法及びこの方法に用いる処理液
JPH08139091A (ja) * 1994-11-10 1996-05-31 Nec Corp 配線層形成方法およびその装置
JP2002294429A (ja) * 2001-03-29 2002-10-09 Dowa Mining Co Ltd 浸炭焼入れ方法及び浸炭焼入れ装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH088233A (ja) * 1994-06-17 1996-01-12 Texas Instr Japan Ltd 半導体装置の製造方法及びこの方法に用いる処理液
JPH08139091A (ja) * 1994-11-10 1996-05-31 Nec Corp 配線層形成方法およびその装置
JP2002294429A (ja) * 2001-03-29 2002-10-09 Dowa Mining Co Ltd 浸炭焼入れ方法及び浸炭焼入れ装置

Similar Documents

Publication Publication Date Title
US5498768A (en) Process for forming multilayer wiring
JP4302231B2 (ja) 銅相互接続構造の形成方法
US5572072A (en) Semiconductor device having a multi-layer metallization structure
JP2906873B2 (ja) 金配線の製造方法
US8642467B2 (en) Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method
US7378350B2 (en) Formation of low resistance via contacts in interconnect structures
US7319071B2 (en) Methods for forming a metallic damascene structure
JPH06140372A (ja) 半導体装置の製造方法
JPH0736403B2 (ja) 耐火金属の付着方法
US6274932B1 (en) Semiconductor device having metal interconnection comprising metal silicide and four conductive layers
KR100259692B1 (ko) 매립형 접촉 구조를 가진 반도체 장치의 제조 방법
US20050239286A1 (en) Two-step stripping method for removing via photoresist during the fabrication of partial-via dual damascene features
JPH04268748A (ja) 半導体装置の製造方法
JP2000252278A (ja) 半導体装置およびその製造方法
JPH11312734A (ja) 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造
JPH04100221A (ja) 半導体装置の製造方法
JPH0246731A (ja) 半導体装置の製造方法
JPH0799178A (ja) 半導体装置の製造方法
JP3206008B2 (ja) 多層配線の形成方法
JPH0697172A (ja) 半導体装置の洗浄方法
JP3395249B2 (ja) Al系材料の形成方法
JP3128153B2 (ja) 半導体装置の製造方法
JPH0629240A (ja) 半導体装置並びにその製造方法
JPH02152258A (ja) Lsi用中間酸化膜の製造方法
JPH01270333A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19980514