DE69616981T2 - Verfahren zur ätzung eines polysiliziummusters - Google Patents

Verfahren zur ätzung eines polysiliziummusters

Info

Publication number
DE69616981T2
DE69616981T2 DE69616981T DE69616981T DE69616981T2 DE 69616981 T2 DE69616981 T2 DE 69616981T2 DE 69616981 T DE69616981 T DE 69616981T DE 69616981 T DE69616981 T DE 69616981T DE 69616981 T2 DE69616981 T2 DE 69616981T2
Authority
DE
Germany
Prior art keywords
dielectric
coating
etching
polysilicon layer
etchant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69616981T
Other languages
English (en)
Other versions
DE69616981D1 (de
Inventor
Scott Bell
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Application granted granted Critical
Publication of DE69616981D1 publication Critical patent/DE69616981D1/de
Publication of DE69616981T2 publication Critical patent/DE69616981T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

    Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Fertigen von Halbleiterbauelementen, bei dem durch Ätzung einer polykristallinen Schicht ein Muster erzeugt wird. Die Erfindung eignet sich insbesondere zum Ätzen von Mustern in polykristalline Siliziumschichten mit einer Mustergröße kleiner als einen halben Mikrometer.
    • Technischer Hintergrund
  • Um die Forderungen nach immer höherer Komponentendichte und Leistung bei gleichzeitig extrem hoher Integration erfüllen zu können, sind entsprechende Änderungen am Leiterbild erforderlich. Die Fertigung der dafür geeigneten Leitermuster stellt eine der größten Herausforderungen in der ULSI-Technologie (Ultra Large Scale Integration) dar. Eine hohe Komponentendichte bei ULSI- Leiterplatten erfordert eine immer dichtere Anordnung der einzelnen Bauelemente und minimale Abstände zwischen den Leiterbahnen. Bei Halbleiterbausteinen, die kleiner als ein Mikrometer sind, ist dieses Problem fertigungstechnisch schwer zu lösen, insbesondere dann, wenn diese Halbleiterbausteine Formelemente enthalten, die kleiner als ein halber Mikrometer sind.
  • Bei konventionellen Fertigungsverfahren im Sub-Mikrometerbereich wird zum Aufbringen der Leiterbahnen eine Antireflexbeschichtung (ARC = Anti Reflective Coating) verwendet, um die durch Reflexionen während der fotolithografischen Prozesse verursachten Vernarbungen zu minimieren. Das Aufbringen von Strukturen im Sub-Mikrometerbereich (beispielsweise Formelemente mit einer Größe von 0,35 Mikrometer) erfolgt normalerweise mit Hilfe fotolithografischer i-Leitungs-Prozesse. Dazu wird typischerweise ein i-Leitungs-Fotolack auf eine Polysiliziumschicht aufgetragen und anschließend belichtet. Danach werden entweder die belichteten (positiver Fotolack) oder die unbelichteten (negativer Fotolack) Stellen durch Ätzen herausgelöst. Dieses Verfahren kommt routinemäßig bei der Fertigung von Halbleiterbauelementen insbesondere zum Erzeugen von Gate-Elektroden zum Einsatz.
  • Fig. 1 zeigt den typischen Aufbau der Materialschichten eines Musters für eine Gate-Elektrode. Auf dem Siliziumsubstrat 10 befindet sich die Gate- Oxidschicht 11. Darauf ist die Polysiliziumschicht 12 aufgebracht. Zum Erzeugen einer polykristallinen Gate-Elektrode mit einer Größe von weniger als einem halben Mikrometer wird die Polysiliziumschicht 12 mit einer Antireflexbeschichtung 13 versehen und anschließend ein Fotolack 14 aufgetragen. Durch Belichtung des Fotolacks mit Hilfe einer Maske wird das gewünschte Muster (hier die Vertiefung 15) erzeugt. Bei dem konventionellen Verfahren wird das Muster dann mit einem ersten Ätzmittel in die Antireflexbeschichtung und mit einem zweiten Ätzmittel in die Polysiliziumschicht geätzt.
  • Dabei können jedoch nach dem Ätzvorgang in den aktiven Bereichen des Halbleitersubstrats entlang der Kanten der Polysiliziumlinien Vernarbungen auftreten. Das Vernarbungsproblem entsteht durch tiefe Unebenheiten, welche die Zuverlässigkeit des betreffenden Halbleiterbauelements beeinträchtigen.
  • Dementsprechend besteht ein Bedarf nach einem Verfahren zum Ätzen von Verbundmaterialien (bestehend aus mehreren aufeinanderfolgenden Polysiliziumschichten und einer auf dem Substrat aufgebrachten Antireflexbeschichtung), bei dem keine Vernarbung des Substrats entlang des geätzten Polysiliziummusters auftritt.
    • Offenbarung der Erfindung
  • Ein Gegenstand der vorliegenden Erfindung ist ein Verfahren zur effizienten Fertigung von Halbleiterbauelementen durch Ätzen eines Verbundmaterials, bei dem auf einer Polysiliziumschicht eine Antireflexbeschichtung aufgebracht wurde.
  • Ein anderer Gegenstand der vorliegenden Erfindung ist ein Verfahren zur Fertigung von Halbleiterbauelementen, die kleiner sind als ein halber Mikrometer durch Ätzen von Polysiliziumlinien zum Herstellen einer Gate-Elektrode ohne eine damit verbundene Vernarbung an den Kanten, welche die Polysilizium- Gate-Elektrode mit der darunter befindlichen Substratschicht bildet.
  • Weitere Gegenstände, Vorteile und andere Merkmale der Erfindung werden teilweise in der folgenden Beschreibung erläutert und ergeben sich für Fachleute auf diesem Gebiet aus den folgenden Untersuchungsergebnissen oder aus der Anwendung der Erfindung. Bei den Ausführungen zu den Gegenständen und Vorteilen der Erfindung wird zur Verdeutlichung jeweils auf die zugehörigen Ansprüche verwiesen.
  • Der genannte Gegenstand und andere Gegenstände der vorliegenden Erfindung beziehen sich auf ein Verfahren nach Anspruch 1.
  • Weitere Gegenstände und Vorteile der vorliegenden Erfindung ergeben sich für Fachleute auf diesem Gebiet sogleich aus der folgenden ausführlichen Beschreibung, die sich ausschließlich auf die bevorzugte Ausführung der Erfindung bezieht.
    • Figurenkurzbeschreibung
  • Fig. 1 zeigt eine schematische Schnittansicht der Verbundmaterialschichten vor dem Ätzen einer Gate-Elektrode. Fig. 2A-2C zeigen schematische Schnittansichten der einzelnen aufeinanderfolgenden Ätzschritte ohne Anwendung der vorliegenden Erfindung.
  • Weitere Gegenstände und Vorteile der vorliegenden Erfindung ergeben sich für Fachleute auf diesem Gebiet sogleich aus der folgenden ausführlichen Beschreibung, die sich ausschließlich auf die bevorzugte Ausführung der Erfindung bezieht.
  • Fig. 3A-3C zeigen schematische Schnittansichten der einzelnen aufeinanderfolgenden Ätzschritte gemäß einer Ausführung der vorliegenden Erfindung.
    • Beschreibung der Erfindung
  • Die vorliegende Erfindung berücksichtigt und löst das Vernarbungsproblem, welches bei der Fertigung von Halbleiterbauelementen, die kleiner sind als ein halber Mikrometer, durch Ätzen von Polysiliziumlinien zum Herstellen einer Gate-Elektrode im aktiven Bereich des Halbleitersubstrats entlang der Kanten, welche die Polysilizium-Gate-Elektrode mit der darunter befindlichen Substratschicht bildet, auftritt. Bevor eine Lösung für das Vernarbungsproblem gefunden werden konnte, wurden umfangreiche Untersuchungen zur näheren Bestimmung der Ursache des Problems durchgeführt, denn das Vorhandensein der tiefen Narben im Halbleitersubstrat entlang der Kanten, welche die geätzte Polysilizium-Gate-Elektrode mit der darunter befindlichen Substratschicht bildet, allein war als Erklärung nicht ausreichend. Dazu wurde zunächst der zur Vernarbung führende Ätzvorgang auf hardware- oder prozessseitige Unregelmäßigkeiten untersucht. Dabei wurden aber keine Unregelmäßigkeiten entdeckt. Es fiel jedoch auf, dass ein Großteil des aktiven Bereichs keine Vernarbungen aufwies. Folglich schien es, als könne das Vernarbungsphänomen nicht auf einen allgemeinen Selektivitätsverlust der Oxidschicht zurückzuführen sein, sondern müsse genauer lokalisiert werden. Die folgende Tabelle 1 dokumentiert die Ergebnisse des zur Vernarbung führenden Ätzvorgangs (1 Kammer) unter Verwendung von Siliziumoxynitrid (SiON) als Antireflexbeschichtung. Tabelle 1
  • (1m Torr = 0,13 Pa; 1G = 10&supmin;&sup4;T)
  • Die anfänglichen Untersuchungen wurden in einer einzelnen Kammer durchgeführt, in der ein Verbundmaterial bestehend aus einer SiON- Antireflexbeschichtung geätzt wurde. Dabei wurden die Zeit der SiON-Ätzung und die Zeit nach dem Endpunkt der Hauptätzung variiert, während die anderen Parameter unverändert blieben. Tabelle 2 zeigt die Untersuchungsergebnisse. Tabelle 2
  • V = Vernarbung aufgetreten, -- = keine Vernarbung aufgetreten
  • Anhand der in Tabelle 2 aufgeführten Ergebnisse konnten einige Gesetzmäßigkeiten abgeleitet werden. Erstens scheint die Tendenz zur Vernarbung bei zunehmender Zeit nach dem Endpunkt der Hauptätzung zu steigen. Zweitens scheint die Tendenz zur Vernarbung auch bei abnehmender Zeit für die SiON- Ätzung zu steigen. Die zweite Beobachtung erscheint überraschend, wurde doch ursprünglich angenommen, dass je mehr sich das Ätzen der Antireflexbeschichtung dem Poly/Oxid-Übergang nähert, desto größer sei die Wahrscheinlichkeit, dass das Ätzmittel das Gate-Oxid angreift. Da sich die Gesamtzeit für die Hauptätzung erhöht, wenn sich die Zeit für das Ätzen der Antireflexbeschichtung reduziert, lässt sich aus der Beobachtung eine zunehmende Tendenz zur Vernarbung bei steigender Hauptätzungsdauer (unabhängig von der Zeit nach dem Endpunkt) ableiten.
  • In einer weiteren Untersuchungsreihe wurden Wafer mit und ohne SiON- Antireflexbeschichtung in 1 und 2 Kammer(n) geätzt. Die Ergebnisse dieser Untersuchungsreihe sind in Tabelle 3 zusammengefasst. Tabelle 3
    • Verfahren mit einer Kammer:
  • 25 SF&sub6;/25 Cl&sub2;/5 He-O&sub2; mT/250 W/100 G/15 oder 20 Sek.+
  • 88 HBr/18 Cl&sub2;/75 mT/175 W/30 G/bis EP + 20 Sek.
  • 45 HBr/5 He-O&sub2;/80 mT/150 W/30 G/50 Sek.
  • + 15 Sek. ohne SiON, 20 Sek. Mit SiON
  • (1m Torr = 0,13 Pa; 10 = 10&supmin;&sup4;T)
    • Verfahren mit zwei Kammern:
  • 61 CHF&sub3;/10 O&sub2;/30 mT/550 W/20 G/15 Sek.
  • 43 CF&sub4;/8 O&sub2;/25 mT/75 W/O G/20 Sek.
  • 88 HBr/18 Cl&sub2;/75 mT/175 W/30 G/bis EP + 20 Sek.
  • 45 HBr/5 He-O&sub2;/80 mT/150 W/30 G/50 Sek.
  • (1m Torr = 0,13 Pa; 1 G = 10&supmin;&sup4;T)
  • Bei der Durchführung der Untersuchungen, deren Ergebnisse in Tabelle 3 aufgeführt sind, wurden die "ungünstigsten" Bedingungen (20 Sekunden nach dem Endpunkt) in die Versuchsreihe aufgenommen, um eine übertriebene Vernarbung zu erzielen. Die Ergebnisse lassen vermuten, dass das Vorhandensein der SiON-Antireflexbeschichtung die Tendenz zur Vernarbung unabhängig vom angewendeten Verfahren stark begünstigt. Beachtenswerterweise kann der Effekt der SiON-Antireflexbeschichtung durch das 2-Kammer-Verfahren weder eliminiert noch reduziert werden. Da die Polysiliziumätzung sowohl beim 1- als auch beim 2-Kammer-Verfahren vorgenommen wird, ist anzunehmen, dass das Vernarbungsproblem von einer Wechselwirkung zwischen dem Polysilizium-Hauptätzvorgang und der Antireflexbeschichtung verursacht wird. Da der Polysilizium-Überätzungsvorgang stark passivierend wirkt, ist davon auszugehen, dass die Wechselwirkung zwischen der Hauptätzung und der SiON-Antireflexbeschichtung erfolgt.
  • Nach der Enddeckung der vermutlichen Ursache des Vernarbungsproblems, nämlich eine Wechselwirkung zwischen dem Polysilizium-Hauptätzvorgang und der Antireflexbeschichtung, wurden weitere Untersuchungen durchgeführt, um eine Lösung für das Vernarbungsproblem zu finden. Gesucht wurde ein Verfahren zum Ätzen eines Verbundmaterials bestehend aus einer Antireflexbeschichtung auf einer Polysiliziumschicht, bei dem keine Vernarbung in einem darunter befindlichen aktiven Bereich des Substrats erfolgt. Die Untersuchungen wurden anhand der in Tabelle 1 aufgeführten Angaben mit verschiedenen Variationen des Hauptätzvorgangs durchgeführt. Für den HBr+Cl&sub2;-Fluß wurden 106 sccm festgelegt. Alle Wafer unterlagen einer Hauptätzung bis zum Endpunkt plus 20 Sekunden, um eine absichtlich übertriebene Vernarbung hervorzurufen und so die Ergebnisse besser vergleichen zu können. Die Prüfung der Oberflächen erfolgte mit Hilfe eines Rasterelektronenmikroskops (SEM). Dabei wurde der Grad der Vernarbung von 0 bis 10 (10 = stärkste Vernarbung) bewertet. Die Ergebnisse der Untersuchungen, bei denen Topografie-Test-Wafer verwendet wurden, sind in Tabelle 4 zusammengefasst. Tabelle 4
  • Anhand der in Tabelle 4 aufgeführten Ergebnisse wurde deutlich, dass der He- O&sub2;-Fluß den größten Einfluss auf die Vernarbung hat. Dabei nimmt die Tendenz zur Vernarbung mit zunehmendem He-O&sub2;-Fluß ab. Bei einer Erhöhung der anderen Parameter nimmt auch die Tendenz zur Vernarbung zu, wobei bei Erhöhung der Leistung der signifikanteste Anstieg zu verzeichnen ist. Der beobachtete positive Effekt einer He-O&sub2;-Erhöhung erhärtet die Vermutung, dass eine Wechselwirkung zwischen dem Polysilizium-Hauptätzvorgang und der Antireflexbeschichtung besteht. Durch Hinzufügen von He-O&sub2; beim Ätzen wird die Passivierung an den Seitenwänden der Antireflexbeschichtung leicht erhöht, und damit die Wahrscheinlichkeit einer Wechselwirkung reduziert.
  • Anschließend wurden Untersuchungen im 2-Kammer-Verfahren unter Verwendung der Parameter, die zu den in Tabelle 3 aufgeführten Ergebnissen führten, durchgeführt:
  • SiON-Ätzung (Kammer B): 61 CHF&sub3;/10 O&sub2;/30 mT/550 W/20 G/15 Sek.;
  • Polymer-Säuberung (Kammer B): 43 CF&sub4;/8 O&sub2;/25 mT/75 W/O G/20 Sek.;
  • Poly-Hauptätzung (Kammer C): 88 HBr/18 CL&sub2;/75 mT/175 W/30 G/bis EP + variable Zeit;
  • Poly-Überätzung (Kammer C): 45 HBr/5 He-O&sub2;/80 mT/150 W/30 G/50 Sek..
  • Nach dem Ätzen der SiON-Antireflexbeschichtung wurde in einem zusätzlichen Schritt eine Polymer-Säuberung durchgeführt. Die Bildung einer passivierenden Polymerbeschichtung wirkt sich ungünstig auf den nachfolgenden Polysilizium-Ätzvorgang aus, weil dadurch die Oberfläche nicht mehr so einheitlich beschaffen ist. Als Zeit nach dem Endpunkt der Hauptätzung wurden 0 bis 21 Sekunden angegeben. Die Ergebnisse im einzelnen:
  • 0 Sek.: keine Vernarbung
  • 11 Sek.: geringe Vernarbung
  • 21 Sek.: starke Vernarbung
  • Die Ergebnisse zeigen eine deutliche Verbesserung im Vergleich mit dem 1-Kammer-Verfahren, bei dem eine Vernarbung auch bei 0 Sekunden nach dem Endpunkt aufgetreten ist. Der Verfahrensspielraum ist jedoch gefährlich klein. Die Untersuchungen ergaben darüber hinaus, dass sich die Bildung einer Passivierungsschicht bei Verwendung eines Ätzmittels auf der Basis von fluorierten Kohlenwasserstoffen positiv auf das Ergebnis auswirkt. Folglich wurden weitere Untersuchungen im 2-Kammer-Verfahren jedoch ohne die Polymer-Säuberung durchgeführt. Die Verfahrensbedingungen und die Vernarbung in Abhängigkeit von der Zeit nach dem Endpunkt der Hauptätzung waren folgendermaßen:
  • SiON-Ätzung (Kammer B): 61 CHF&sub3;/10 O&sub2;/30 mT/550 W/20 G/20 Sek.
  • Poly-Hauptätzung (Kammer C). 88 HBr/18 Cl&sub2;/75 mT/175 W/30 G/bis EP + variable Zeit
  • Poly-Überätzung (Kammer C): 45 HBr/5 He-O&sub2;/80 mT/150 W/30 G/SO Sek..
  • 0 Sek.: keine Vernarbung
  • 10 Sek.: keine Vernarbung
  • 20 Sek.: geringe Vernarbung
  • Die obigen Ergebnisse zeigen, dass der Verfahrensspielraum durch das Weglassen der Polymer-Säuberung deutlich erweitert wurde, obwohl bei 20 Sekunden nach dem Endpunkt eine geringe Vernarbung zu verzeichnen war. Der Nachteil bei diesem Verfahren ist jedoch die Tatsache, dass sich die polymerhaltige Passivierungsbeschichtung auf der Polysilizium-Oberfläche ungünstig auf den nachfolgenden Polysilizium-Hauptätzvorgang auswirkt.
  • Die Untersuchungen haben also ergeben, dass eine unerwünschte Reaktion zwischen der Antireflexbeschichtung und dem Polysilizium-Hauptätzvorgang stattfindet und dass diese Wechselwirkung durch den sinnvollen Einsatz einer polymerhaltigen Passivierungsbeschichtung unter Verwendung eines geeigneten Ätzmittels für die Antireflexbeschichtung vermieden werden kann. Dabei ist jedoch zu beachten, dass sich die polymerhaltige Passivierungsbeschichtung ungünstig auf den nachfolgenden Polysilizium-Hauptätzvorgang auswirkt.
  • Gemäß der vorliegenden Erfindung werden für das Ätzen der Antireflexbeschichtung und der Polysiliziumschicht verschiedene Ätzmittel gezielt ausgewählt, um eine Vernarbung im aktiven Bereich zu vermeiden. In einer ersten Ausführung der vorliegenden Erfindung erfolgt das Ätzen der dielektrischen Schicht unter Verwendung eines Ätzmittels, bei dem keine polymerhaltige Schicht aufgebracht wird. Derartige Ätzmittel können zusätzlich zu Helium und Sauerstoff beispielsweise SF&sub6; und Chlor enthalten. Beim Ätzen der Polysiliziumschicht mit einem solchen Ätzmittels wird eine Passivierungsbeschichtung zumindest auf den Seitenwänden des geätzten dielektrischen Musters gebildet, ums die Wechselwirkung zwischen dem Polysilizium-Ätzmittel und der dielektrischen Schicht während des Ätzens der Polysiliziumschicht zu verhindern. Ein derartiges zweites Ätzmittel kann Halogenkohlenwasserstoffe wie beispielsweise HBr sowie weitere Komponenten wie beispielsweise Cl&sub2;, He und O&sub2; enthalten. Der He- und O&sub2;-Fluß ist eine bekannte Variable, mit der die Dicke der Passivierungsbeschichtung beeinflusst werden kann. Dabei gilt: Je größer der He- und O&sub2;-Fluß, desto dicker die Passivierungsbeschichtung.
  • Die Fig. 2A-2C zeigen Ätzschritte, die nicht gemäß der beanspruchten Erfindung durchgeführt werden. Dabei entsprechen die Bezeichnungen (Zahlen) der einzelnen Schichten und Formelemente denen in Fig. 1. Bei Fig. 2A wurde zunächst die Antireflexbeschichtung 13 mit einem Ätzmittel (wie beispielsweise SF&sub6;/Cl&sub2;/He-O&sub2;) geätzt, bei dem keine polymerhaltige Beschichtung entsteht. Mit dem Einsatz eines solchen Ätzmittels wird die unerwünschte Bildung einer polymerhaltigen Beschichtung, welche das nachfolgende Ätzen der Polysiliziumschicht behindern würde, vermieden. Die unerwünschte Bitdung einer polymerhaltigen Beschichtung ist ein bekanntes Problem, welches bei Verwendung bestimmter kohlenwasserstoffhaltiger Ätzmittel auftritt, und komplizierte Säuberungsmaßnahmen erfordert. Näheres dazu siehe: Cheng, "A Downstream Plasma Process for Post-Etch Residue Cleaning," Semiconductor International, Juli 1995, Seite 185-187.
  • Die in Fig. 2B abgebildete Polysiliziumschicht 12 wird anschließend mit Hilfe eines Polysilizium-Ätzmittels wie beispielsweise HBr/Cl&sub2;/He-O&sub2; geätzt. Beim Ätzen der Polysiliziumschicht 12 wird die Passivierungsbeschichtung 20 auf den Seitenwänden des geätzten dielektrischen Musters und auf den Seitenwänden der Polysiliziumschicht 12 aufgebracht. Die Passivierungsbeschichtung 20 verhindert eine Wechselwirkung zwischen dem Polysilizium-Ätzmittel und dem dielektrischen Muster. Der Ätzvorgang wird bis zum Endpunkt (siehe Fig. 2C) fortgesetzt.
  • In einer Ausführung der vorliegenden Erfindung wird der erste Ätzschritt der dielektrischen Schicht mit Hilfe eines Ätzmittels durchgeführt, welches zur Bildung einer Passivierungsbeschichtung führt. Nach dem Ätzen der Antireflexbeschichtung erfolgt ein anisotroper Ätzschritt zur Polymersäuberung. Bei diesem Säuberungsschritt soll die polymerhaltige Passivierungsbeschichtung auf den Seitanwänden bleiben und/oder das Muster in der Antireflexbeschichtung verkapselt werden, während die Passivierungsbeschichtung von der Oberfläche der Polysiliziumschicht entfernt wird. Dazu wird SF&sub6;/Cl&sub2;/He-O&sub2; eingesetzt. Tabelle 5 zeigt die Untersuchungsergebnisse eines solchen 2-Kammer- Verfahrens:
    • Tabelle 5
  • SiON-Ätzung (Kammer B): CHF&sub3;/10 O&sub2;/30 mT/550 W/20 G/20 Sek.
  • Polymer-Säuberung (Kammer C): 25 SF&sub6;/25 Cl&sub2;/5 He-O&sub2;/20 mT/250 W/100 G/10 Sek.
  • Poly-Hauptätzung (Kammer C): 88 HBr/18 Cl&sub2;/75 mT/175 W/30 G/bis EP
  • Poly-Überätzung (Kammer C): 45 HBr/5 He-O&sub2;/80 mT/150 W/30
  • (1m Torr = 0,13 Pa; IG = 10&supmin;&sup4;T)
  • Bei dem in Tabelle 5 dokumentierten 2-Kammer-Verfahren tritt selbst 20 Sekunden nach dem Endpunkt keine Vernarbung auf. Als weiterer Vorteil ist die hohe Geschwindigkeit anzusehen, mit der SF&sub6;/Cl&sub2; das Polysilizium ätzt, denn dadurch verkürzt sich die für die Hauptätzung benötigte Zeit und steigert somit die Effizienz des gesamten Verfahrens. Außerdem nimmt die Tendenz zur Vernarbung bei kürzeren Hauptätzungszeiten ab.
  • Anschließend wurden weitere Untersuchungen zur Bewertung des Grundkonzepts durchgeführt, bei dem eine organische und/oder anorganische Passivierungsbeschichtung auf mindestens den Seitenwänden des geätzten Antireflexbeschichtungsmusters aufgebracht wird und danach durch anisotropes Ätzen dieser Passivierungsbeschichtung das darunter befindliche Polysilizium freigelegt wird, wobei mindestens ein Teil der Passivierungsbeschichtung auf den Seitenwänden des in die Antireflexbeschichtung geätzten Musters verbleibt, vorzugsweise um das Muster in der Antireflexbeschichtung zu verkapseln. Dazu wurde ein Integratgionslos in acht aus drei Wafern bestehende Prüflinge aufgeteilt und über einen Zeitraum von fünf Tagen geprüft. Bei der anschließenden Auswertung waren alle Prüflinge vernarbungsfrei.
  • Gemäß der Ausführung der vorliegenden Erfindung kann also die Vernarbung in einem aktiven Bereich entlang der Kanten einer Gate-Elektrode vermieden werden, indem zum Ätzen der Antireflexbeschichtung ein geeignetes Ätzmittel zum Einsatz kommt, um so gezielt eine Passivierungsbeschichtung aufzubringen und anschließend durch anisotropes Ätzen dieser Passivierungsbeschichtung die Polysiliziumschicht freizulegen, wobei mindestens ein Teil der Passivierungsbeschichtung auf den Seitenwänden des in die Antireflexbeschichtung geätzten Musters verbleibt, um eine Wechselwirkung zwischen dem Polysilizium-Hauptätzvorgang und der Antireflexbeschichtung zu verhindern. Dazu ist das in die Antireflexbeschichtung geätzte Muster vorzugsweise zu verkapseln. In der Ausführung kommt zunächst für die Antireflexbeschichtung ein Ätzmittel zum Einsatz, welches gezielt eine Passivierungsbeschichtung aufbringt. Dazu eignen sich Ätzmittel auf der Basis von fluorierten Kohlenwasserstoffen wie beispielsweise CHF&sub3;/O&sub2;. Dadurch bildet sich eine polymerhaltige Passivierungsbeschichtung zumindest auf den Seitenwänden des in die Antireflexbeschichtung geätzten Musters, wodurch eine Wechselwirkung zwischen der Antireflexbeschichtung und der nachfolgenden Polysilizium-Ätzung verhindert wird. Da sich jedoch die Passivierungsbeschichtung auf dem Polysilizium ungünstig auf das Ätzen der Polysiliziumschicht auswirkt, wird diese Passivierungsbeschichtung durch anisotropes Ätzen wieder von der Oberfläche der Polysiliziumschicht entfernt, wobei jedoch ein Teil der Passivierungsbeschichtung zumindest auf den Seitenwänden des in die Antireflexbeschichtung geätzten Musters verbleibt.
  • Das anisotrope Ätzen ist ein ausgereiftes Verfahren, bei dem verschiedene geeignete Ätzmittel und Bedingungen eingesetzt werden können. Dabei sind jedoch Ätzmittel zu bevorzugen, welche keine Passivierungsbeschichtung bilden, weil sich dies dem Freilegen der Polysiliziumschicht entgegenwirken würde. Für das anisotrope Ätzen haben sich Ätzmittel, die SF&sub6;/Cl&sub2;/He-O&sub2; enthalten als geeignet erwiesen.
  • Nach dem anisotropen Ätzen folgen zwei konventionelle Arbeitsschritte: Der Polysilizium-Hauptätzvorgang und eine Überätzung. Für den Polysilizium- Hauptätzvorgang kann HBr/Cl&sub2; und für die Überätzung HBr/He-O&sub2; als geeignetes Ätzmittel eingesetzt werden.
  • Beim Ausführen der vorliegenden Erfindung können konventionelle Antireflexmaterialien verwendet und auf konventionelle Art und Weise in einer konventionellen Dicke aufgebracht werden. Antireflexbeschichtungen enthalten typischerweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Titannitrid oder Titanoxynitrid. Antireflexbeschichtungen werden in einer Stärke von bis zu 110 nm im CVD- oder PVD-Verfahren aufgebracht. Bei der Ausführung der vorliegenden Erfindung kann für das Ätzen der Antireflexbeschichtung ein beliebiges Ätzmittel verwendet werden, welches in der Lage ist, eine Passivierungsbeschichtung zu bilden. Bevorzugte Ätzmittel für das Ätzen der Antireflexbeschichtung enthalten fluorierte Kohlenwasserstoffe wie beispielsweise CHF&sub3;/O&sub2;.
  • Die beobachtete Effizienzsteigerung und die Eliminierung der Wechselwirkung zwischen der Antireflexbeschichtung und dem Polysilizium-Ätzmittel beschränkt diese Ausführung der vorliegenden Erfindung nicht nur auf das Aufbringen von Mustern für Gate-Elektroden, sondern bietet auch Einsatzmöglichkeiten bei anderen Phasen der Fertigung von Halbleiterbauelementen. Die vorliegende Erfindung eignet sich allgemein für das Aufbringen von Mustern auf eine unter einer dielektrischen Schicht befindlichen Polysiliziumschicht in Fertigungsphasen, bei denen die dielektrische Schicht als Hartmaske für das Ätzen einer darunter befindlichen Polysiliziumschicht verwendet wird. In solchen Fällen erfolgt die Bildung des dielektrischen Materials in der erforderlichen Dicke, so dass es als Maskenschicht gegenüber einer Antireflexbeschichtung fungieren kann.
  • Gemäß der vorliegenden Erfindung wird zunächst das Maskenmuster auf die dielektrische Schicht aufgebracht. Anschließend werden Teile der dielektrischen Schicht mit einem ersten Ätzmittel entfernt, so dass sich ein dielektrisches Muster bildet, dessen Seitenwände bis auf die darunter befindliche Polysiliziumschicht reichen.
  • In einer Ausführung der vorliegenden Erfindung wird ein erstes Ätzmittel verwendet, bei dessen Einsatz sich eine polymerhaltige Passivierungsbeschichtung zumindest auf einer Seitenwand des geätzten dielektrischen Musters und auf der Polysiliziumschicht bildet. Vorzugsweise sollte das Muster durch diese Passivierungsbeschichtung verkapselt werden. Durch anisotropes Ätzen mit einem zweiten Ätzmittel werden dann Teile der Passivierungsbeschichtung wieder entfernt, so dass ein Teil der Polysiliziumschicht freigelegt wird. Das dielektrische Muster bleibt jedoch durch die Passivierungsbeschichtung geschützt, so dass bei dem nachfolgenden Ätzschritt keine Wechselwirkung zwischen dem Polysilizium-Ätzmittel und dem dielektrischen Material auftritt. Die vorliegende Erfindung ist somit nicht auf das Herstellen von Gate-Elektroden beschränkt, sondern eignet sich bei aus mehreren Ebenen bestehenden Halbleiterbauelementen auch für das Aufbringen von Strukturen auf polykristallinen Schichten in anderen Ebenen.
  • Die Fig. 3A-3C zeigen die Ausführung der vorliegenden Erfindung. Darin sind die sich entsprechenden Schichten und Formelemente mit den gleichen Bezeichnungen (Zahlen) versehen. Die schematische Darstellung zeigt eine dielektrische Ausgangsschicht 11, die typischerweise als Gate-Oxid dient, auf dem Halbleitersubstrat und darauf eine Schicht aus Polysilizium 12 gefolgt von einer Antireflexbeschichtung 13. Die Fotomaske mit dem Muster 14 entsteht durch Ätzen mit einem geeigneten Ätzmittel (vorzugsweise einem fluorierten Kohlenwasserstoff, wie beispielsweise CHF&sub3;/O&sub2;) auf der Antireflexbeschichtung 13. Dabei bildet sich eine polymerhaltige Passivierungsbeschichtung 30, 31 auf der Polysiliziumschicht und auf den Seitenwänden des in die Antireflexbeschichtung geätzten Musters. Fig. 3B zeigt wie die polymerhaltige Passivierungsbeschichtung 30,31 durch anisotropes Ätzen von der Oberfläche der Polysiliziumschicht 12 bei 32 entfernt wurde, während die Passivierungsbeschichtung auf den Seitenwänden der Antireflexbeschichtung verbleibt. Beim anisotropen Ätzen kann SF&sub6;/Cl&sub2;/He-O&sub2; als Ätzmittel eingesetzt werden. Es besteht die Möglichkeit, anstelle von Cl&sub2;. auch NF&sub3; zu verwenden.
  • Fig. 3C zeigt die unter Verwendung eines konventionellen Polysilizium- Ätzmittels (beispielsweise HBr/Cl&sub2;) geätzte Polysiliziumschicht 12. Die zumindest auf den Seitenwänden der Antireflexbeschichtung 13 gebildeten Beschichtung 30,31 verhindert eine Wechselwirkung zwischen der Antireflexbeschichtung 13 und dem Polysilizium-Hauptätzvorgang. Dadurch entsteht keine Vernarbung im aktiven Bereich der seitlichen Oberflächen des geätzten Polysiliziummusters.
  • Die vorliegende Erfindung bietet vielfältige Einsatzmöglichkeiten in den einzelnen Phasen der Fertigung von Halbleiterbauelementen (beispielsweise zum Herstellen von Gate-Elektroden oder auch zum Ätzen von Polysiliziummustern in den höheren Ebenen). Bei der Ausführung der vorliegenden Erfindung können konventionelle Geräte eingesetzt werden. Deshalb wird hier auf ausführlichere Erläuterungen verzichtet. Beim Ausführen der einzelnen Schritte der vorliegenden Erfindung können im Einzelfall sowohl die einzelnen Ätzbedingungen als auch die Mischungsverhältnisse der Zutaten von Personen mit durchschnittlichem Fachwissen durch routinemäßiges Einstellen der bekannten Parameter optimiert werden. So kann beispielsweise beim Ätzen der Antireflexbeschichtung gemäß der Ausführung der vorliegenden Erfindung die Dicke der polymerhaltigen Passivierungsbeschichtung über die Sauerstoffmenge gesteuert werden. Dabei gilt: Je größer die Sauerstoffmenge, desto dicker die polymerhaltige Passivierungsbeschichtung. Personen mit durchschnittlichem Fachwissen sind in der Lage, die Dicke der polymerhaltigen Passivierungsbeschichtung gemäß der vorliegenden Erfindung so zu optimieren, so dass keine Wechselwirkung zwischen dem in die Antireflexbeschichtung geätzten Muster und der Polysilizium-Ätzung auftritt. Dazu sollte die Dicke der Passivierungsbeschichtung allgemein zwischen 5 und 100 nm, vorzugsweise jedoch zwischen 10 und 30 nm betragen.
  • Gemäß der Ausführung der vorliegenden Erfindung ist der erste Ätzvorgang der Antireflexbeschichtung vorzugsweise im 1-Kammer-Verfahren und die nachfolgenden Ätzschritte in einer anderen zweiten Kammer durchzuführen. Die vorliegende Erfindung kann für das Aufbringen von Strukturen im Sub- Mikrometerbereich, insbesondere für Mustergrößen kleiner als einen halben Mikrometer (beispielsweise Formelemente mit einer Größe von 0,35 Mikrometer) eingesetzt werden.

Claims (20)

1. Verfahren zum Ätzen eines Verbundmaterials mit einer dielektrischen Unterschicht (11), einer Polysiliziumschicht (12) auf der dielektrischen Unterschicht (11) und einer dielektrischen Beschichtung (13) auf der Polysiliziumschicht (12), wobei das Verfahren folgende Schritte umfasst:
Entfernen von Teilen der dielektrischen Beschichtung (13) mit einem ersten Ätzmittel zur Herstellung eines dielektrischen Musters, wobei eine Passivierungsbeschichtung (30,31) auf mindestens der Seitenwand des dielektrischen Musters und auf der Polysiliziumschicht (12) gebildet wird;
anisotropes Ätzen der Passivierungsbeschichtung (30,31) mit einem zweiten Ätzmittel zum Freilegen eines Teils der Polysiliziumschicht (12), wobei ein Teil der Passivierungsbeschichtung (30,31) auf mindestens der Seitenwand des dielektrischen Musters verbleibt; und
Ätzen der Polysiliziumschicht (12) mit einem dritten Ätzmittel zur Herstellung eines Polysiliziummusters.
2. Verfahren nach Anspruch 1, ferner mit dem Schritt des Überätzens mit einem vierten Ätzmittel zum Entfernen eines Teils der dielektrischen Unterschicht (11).
3. Verfahren nach Anspruch 2, bei dem das vierte Ätzmittel HBr, He und O&sub2; aufweist.
4. Verfahren nach Anspruch 12, oder 3, bei dem die dielektrische Beschichtung (13) ein Material enthält, das aus der Gruppe bestehend aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Titannitrid und Titanoxynitrid ausgewählt ist.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem das erste Ätzmittel Sauerstoff enthält.
6. Verfahren nach Anspruch 5, bei dem das erste Ätzmittel ferner einen fluorierten Kohlenwasserstoff enthält.
7. Verfahren nach Anspruch 6, bei dem der fluorierte Kohlenwasserstoff CHF&sub3; ist.
8. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das zweite Ätzmittel SF&sub6;, CL, He und O&sub2; enthält.
9. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das dritte Ätzmittel HBr und Cl&sub2; enthält.
10. Verfahren nach einem der vorhergehenden Ansprüche, bei dem das geätzte dielektrische Muster von der Passivierungsbeschichtung (30,31) umgeben ist und das dielektrische Muster nach dem anisotropen Ätzen von der Passivierungsbeschichtung (30,31) umgeben bleibt.
11. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Passivierungsschicht (30,31) ein anorganisches oder organisches Material enthält.
12. Verfahren nach Anspruch 11, bei dem die Passivierungsbeschichtung (30,31) ein organisches Polymer enthält.
13. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die dielektrische Beschichtung (13) in einer ersten Kammer geätzt wird und die nachfolgenden Ätzschritte in einer anderen zweiten Kammer durchgeführt werden.
14. Verfahren nach einem der vorhergehenden Ansprüche, bei dem die Passivierungsbeschichtung (30,31) eine Dicke von ungefähr 5 bis ungefähr 100 nm aufweist.
15. Verfahren nach Anspruch 14, bei dem die Passivierungsbeschichtung (30,31) eine Dicke von ungefähr 10 bis 30 nm aufweist.
16. Verfahren nach einem der vorhergehenden Ansprüche, ferner mit dem Schritt des Herstellens des Verbundmaterials durch Anwendung folgender Schritte:
Herstellen der dielektrischen Unterschicht (11);
Aufbringen der Polysiliziumschicht (12) auf der dielektrischen Unterschicht (11); und
Aufbringen einer dielektrischen Beschichtung (13) auf der Polysiliziumschicht (12);
wobei das Verfahren ferner folgende Schritte umfasst:
Herstellen einer Abdeckmaske (14) auf der dielektrischen Beschichtung (13) vor dem Schritt des Entfernens von Teilen der dielektrischen Beschichtung (13).
17. Verfahren nach Anspruch 16, ferner mit folgenden Schritten:
Aufbringen der dielektrischen Unterschicht (11) auf einem Halbleitersubstrat (10);
Aufbringen eines dielektrischen Antireflexmaterials (13) auf der Polysiliziumschicht (12); und
Ätzen der Polysiliziumschicht (12) zum Herstellen einer Gateelektrode eines Transistors.
18. Verfahren nach einem der vorhergehenden Ansprüche, mit dem Schritt des Ätzens der Polysiliziumschicht (12), wobei die geätzte dielektrische Beschichtung (13) als Hartmaske benutzt wird.
19. Verfahren zum Herstellen einer Halbleitervorrichtung, das ein Verfahren zum Ätzen eines Verbundmaterials nach einem der vorhergehenden Ansprüchen umfasst.
20. Verfahren nach Anspruch 19, bei dem die dielektrische Beschichtung (13) ein Antireflexmaterial aus einem Siliziumoxynitrid aufweist.
DE69616981T 1995-11-08 1996-09-06 Verfahren zur ätzung eines polysiliziummusters Expired - Lifetime DE69616981T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/554,412 US5767018A (en) 1995-11-08 1995-11-08 Method of etching a polysilicon pattern
PCT/US1996/014323 WO1997017725A2 (en) 1995-11-08 1996-09-06 Method of etching a polysilicon pattern

Publications (2)

Publication Number Publication Date
DE69616981D1 DE69616981D1 (de) 2001-12-20
DE69616981T2 true DE69616981T2 (de) 2002-06-27

Family

ID=24213230

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69616981T Expired - Lifetime DE69616981T2 (de) 1995-11-08 1996-09-06 Verfahren zur ätzung eines polysiliziummusters

Country Status (5)

Country Link
US (1) US5767018A (de)
EP (1) EP0804804B1 (de)
DE (1) DE69616981T2 (de)
TW (1) TW432531B (de)
WO (1) WO1997017725A2 (de)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640038A (en) * 1995-11-22 1997-06-17 Vlsi Technology, Inc. Integrated circuit structure with self-planarized layers
US6060026A (en) * 1997-07-31 2000-05-09 Starfire Electronic Development & Mktg., Ltd. Photoelectrochemical device containing a quantum confined silicon particle
US6361660B1 (en) 1997-07-31 2002-03-26 Avery N. Goldstein Photoelectrochemical device containing a quantum confined group IV semiconductor nanoparticle
US6037276A (en) * 1997-10-27 2000-03-14 Vanguard International Semiconductor Corporation Method for improving patterning of a conductive layer in an integrated circuit
US6291356B1 (en) 1997-12-08 2001-09-18 Applied Materials, Inc. Method for etching silicon oxynitride and dielectric antireflection coatings
US6013582A (en) * 1997-12-08 2000-01-11 Applied Materials, Inc. Method for etching silicon oxynitride and inorganic antireflection coatings
US6066567A (en) * 1997-12-18 2000-05-23 Advanced Micro Devices, Inc. Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process
JP3252780B2 (ja) * 1998-01-16 2002-02-04 日本電気株式会社 シリコン層のエッチング方法
DE19826382C2 (de) * 1998-06-12 2002-02-07 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US6294459B1 (en) * 1998-09-03 2001-09-25 Micron Technology, Inc. Anti-reflective coatings and methods for forming and using same
US6037266A (en) * 1998-09-28 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate with a thin gate oxide in a polysilicon etcher
US6187687B1 (en) 1998-11-05 2001-02-13 Advanced Micro Devices, Inc. Minimization of line width variation in photolithography
US6074905A (en) * 1998-12-28 2000-06-13 Taiwan Semiconductor Manufacturing Company Formation of a thin oxide protection layer at poly sidewall and area surface
TW387098B (en) * 1999-01-11 2000-04-11 Mosel Vitelic Inc A method that can determine the quality of
US6228760B1 (en) 1999-03-08 2001-05-08 Taiwan Semiconductor Manufacturing Company Use of PE-SiON or PE-OXIDE for contact or via photo and for defect reduction with oxide and W chemical-mechanical polish
US6299788B1 (en) * 1999-03-29 2001-10-09 Mosel Vitelic Inc. Silicon etching process
US7045454B1 (en) * 1999-05-11 2006-05-16 Micron Technology, Inc. Chemical mechanical planarization of conductive material
DE19927284C2 (de) * 1999-06-15 2002-01-10 Infineon Technologies Ag Verfahren zur Herstellung einer elektrisch leitfähigen Verbindung in einer mikroelektronischen Struktur
US6174818B1 (en) * 1999-11-19 2001-01-16 Taiwan Semiconductor Manufacturing Company Method of patterning narrow gate electrode
US6605543B1 (en) * 1999-12-30 2003-08-12 Koninklijke Philips Electronics N.V. Process to control etch profiles in dual-implanted silicon films
US6300251B1 (en) * 2000-02-10 2001-10-09 Chartered Semiconductor Manufacturing Ltd. Repeatable end point method for anisotropic etch of inorganic buried anti-reflective coating layer over silicon
US6774043B2 (en) * 2000-04-12 2004-08-10 Renesas Technology Corp. Method of manufacturing semiconductor device
US6509228B1 (en) * 2000-08-29 2003-01-21 United Microelectronics Corp. Etching procedure for floating gate formation of a flash memory device
US6283131B1 (en) 2000-09-25 2001-09-04 Taiwan Semiconductor Manufacturing Company In-situ strip process for polysilicon etching in deep sub-micron technology
US6303477B1 (en) * 2001-04-04 2001-10-16 Chartered Semiconductor Manufacturing Ltd Removal of organic anti-reflection coatings in integrated circuits
JP5037766B2 (ja) * 2001-09-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6635573B2 (en) * 2001-10-29 2003-10-21 Applied Materials, Inc Method of detecting an endpoint during etching of a material within a recess
DE10226604B4 (de) * 2002-06-14 2006-06-01 Infineon Technologies Ag Verfahren zum Strukturieren einer Schicht
DE10226603A1 (de) * 2002-06-14 2004-01-08 Infineon Technologies Ag Verfahren zum Strukturieren einer Siliziumschicht sowie dessen Verwendung zur Herstellung einer integrierten Halbleiterschaltung
US7473377B2 (en) 2002-06-27 2009-01-06 Tokyo Electron Limited Plasma processing method
US20040018739A1 (en) * 2002-07-26 2004-01-29 Applied Materials, Inc. Methods for etching using building blocks
KR100476931B1 (ko) * 2002-09-19 2005-03-16 삼성전자주식회사 시즈닝 레서피의 최적화 방법
US6900002B1 (en) * 2002-11-19 2005-05-31 Advanced Micro Devices, Inc. Antireflective bi-layer hardmask including a densified amorphous carbon layer
JP2005317684A (ja) * 2004-04-27 2005-11-10 Eudyna Devices Inc ドライエッチング方法および半導体装置
DE102004034223B3 (de) * 2004-07-15 2006-04-27 Infineon Technologies Ag Verfahren zum Trockenätzen
US20060032833A1 (en) * 2004-08-10 2006-02-16 Applied Materials, Inc. Encapsulation of post-etch halogenic residue
KR100856325B1 (ko) * 2005-12-29 2008-09-03 동부일렉트로닉스 주식회사 반도체 소자의 절연막 및 그 형성 방법
US7851369B2 (en) 2006-06-05 2010-12-14 Lam Research Corporation Hardmask trim method
US8187483B2 (en) 2006-08-11 2012-05-29 Jason Plumhoff Method to minimize CD etch bias
JP5057107B2 (ja) * 2006-10-12 2012-10-24 日産化学工業株式会社 ４層系積層体による半導体装置の製造方法
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
JP5250476B2 (ja) * 2009-05-11 2013-07-31 株式会社日立ハイテクノロジーズ ドライエッチング方法
US9378971B1 (en) 2014-12-04 2016-06-28 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10297459B2 (en) 2013-09-20 2019-05-21 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543158B2 (en) 2014-12-04 2017-01-10 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
US9887097B2 (en) 2014-12-04 2018-02-06 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US10170324B2 (en) 2014-12-04 2019-01-01 Lam Research Corporation Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch
US9384998B2 (en) 2014-12-04 2016-07-05 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9620377B2 (en) 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US9997373B2 (en) 2014-12-04 2018-06-12 Lam Research Corporation Technique to deposit sidewall passivation for high aspect ratio cylinder etch
US9543148B1 (en) 2015-09-01 2017-01-10 Lam Research Corporation Mask shrink layer for high aspect ratio dielectric etch
US10497578B2 (en) * 2016-07-22 2019-12-03 Applied Materials, Inc. Methods for high temperature etching a material layer using protection coating
US9941142B1 (en) * 2017-01-12 2018-04-10 International Business Machines Corporation Tunable TiOxNy hardmask for multilayer patterning
US10504912B2 (en) 2017-07-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Seal method to integrate non-volatile memory (NVM) into logic or bipolar CMOS DMOS (BCD) technology
US10276398B2 (en) 2017-08-02 2019-04-30 Lam Research Corporation High aspect ratio selective lateral etch using cyclic passivation and etching
US10276378B1 (en) * 2017-10-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming funnel-like opening for semiconductor device structure
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
WO2019113482A1 (en) * 2017-12-08 2019-06-13 Tokyo Electron Limited High aspect ratio via etch using atomic layer deposition protection layer
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
CN112514051A (zh) 2018-07-27 2021-03-16 应用材料公司 3d nand蚀刻

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4214946A (en) * 1979-02-21 1980-07-29 International Business Machines Corporation Selective reactive ion etching of polysilicon against SiO2 utilizing SF6 -Cl2 -inert gas etchant
US4314875A (en) * 1980-05-13 1982-02-09 Bell Telephone Laboratories, Incorporated Device fabrication by plasma etching
US4343677A (en) * 1981-03-23 1982-08-10 Bell Telephone Laboratories, Incorporated Method for patterning films using reactive ion etching thereof
US4698128A (en) * 1986-11-17 1987-10-06 Motorola, Inc. Sloped contact etch process
US4799991A (en) * 1987-11-02 1989-01-24 Motorola, Inc. Process for preferentially etching polycrystalline silicon
US4818334A (en) * 1988-03-15 1989-04-04 General Electric Company Method of etching a layer including polysilicon
DE4001372A1 (de) * 1989-01-18 1990-07-19 Toshiba Kawasaki Kk Verfahren zur herstellung einer halbleiteranordnung
US5271799A (en) * 1989-07-20 1993-12-21 Micron Technology, Inc. Anisotropic etch method
US5188704A (en) * 1989-10-20 1993-02-23 International Business Machines Corporation Selective silicon nitride plasma etching
JPH03261138A (ja) * 1990-03-09 1991-11-21 Mitsubishi Electric Corp 半導体装置のクリーニング方法およびクリーニング装置
US5013398A (en) * 1990-05-29 1991-05-07 Micron Technology, Inc. Anisotropic etch method for a sandwich structure
KR0176715B1 (ko) * 1990-07-30 1999-04-15 오가 노리오 드라이에칭방법
JP2964605B2 (ja) * 1990-10-04 1999-10-18 ソニー株式会社 ドライエッチング方法
US5242536A (en) * 1990-12-20 1993-09-07 Lsi Logic Corporation Anisotropic polysilicon etching process
US5167762A (en) * 1991-01-02 1992-12-01 Micron Technology, Inc. Anisotropic etch method
JPH04312921A (ja) * 1991-03-25 1992-11-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5147499A (en) * 1991-07-24 1992-09-15 Applied Materials, Inc. Process for removal of residues remaining after etching polysilicon layer in formation of integrated circuit structure
JPH05267568A (ja) * 1992-03-18 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
KR100235937B1 (ko) * 1992-03-31 1999-12-15 김영환 반도체소자 제조공정의 비아 콘택형성방법
US5188980A (en) * 1992-07-06 1993-02-23 United Microelectronics Corporation Inert gas purge for the multilayer poly gate etching improvement
JP2903884B2 (ja) * 1992-07-10 1999-06-14 ヤマハ株式会社 半導体装置の製法
US5549784A (en) * 1992-09-04 1996-08-27 Intel Corporation Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage
US5369686A (en) * 1993-02-12 1994-11-29 Open Port Technology, Inc. Method and apparatus for secondary-option message delivery through enhanced service message handlers
JPH06295887A (ja) * 1993-04-08 1994-10-21 Sony Corp ドライエッチング方法
US5378059A (en) * 1993-11-12 1995-01-03 Astec Industries, Inc. Combined asphalt plant and soil remediation system
JP3074634B2 (ja) * 1994-03-28 2000-08-07 三菱瓦斯化学株式会社 フォトレジスト用剥離液及び配線パターンの形成方法
US5441914A (en) * 1994-05-02 1995-08-15 Motorola Inc. Method of forming conductive interconnect structure
JP3385729B2 (ja) * 1994-07-13 2003-03-10 ソニー株式会社 プラズマエッチング方法
US5643407A (en) * 1994-09-30 1997-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Solving the poison via problem by adding N2 plasma treatment after via etching
US5698112A (en) * 1994-11-24 1997-12-16 Siemens Aktiengesellschaft Corrosion protection for micromechanical metal layers

Also Published As

Publication number Publication date
EP0804804B1 (de) 2001-11-14
EP0804804A2 (de) 1997-11-05
WO1997017725A2 (en) 1997-05-15
DE69616981D1 (de) 2001-12-20
WO1997017725A3 (en) 1997-08-14
US5767018A (en) 1998-06-16
TW432531B (en) 2001-05-01

Similar Documents

Publication Publication Date Title
DE69616981T2 (de) Verfahren zur ätzung eines polysiliziummusters
DE69528117T2 (de) Verfahren zur Herstellung von Halbleiter-Anordnungen
DE69025300T2 (de) Integrierte Schaltung mit einer planarisierten dielektrischen Schicht
DE19654738B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE3688042T2 (de) Verfahren zur herstellung einer submikron-grabenstruktur auf einem halbleitenden substrat.
DE102007026372B4 (de) Verfahren zur Ausbildung einer Mikrostruktur in einer Halbleitervorrichtung
EP0600063B1 (de) Verfahren zur herstellung von halbleiterbauelementen in cmos-technik mit 'local interconnects'
DE2930293A1 (de) Aetzverfahren bei der herstellung eines gegenstandes
EP0094528A2 (de) Verfahren zum Herstellen von Strukturen von aus Metallsilizid und Polysilizium bestehenden Doppelschichten auf integrierte Halbleiterschaltungen enthaltenden Substraten durch reaktives Ionenätzen
DE3706127A1 (de) Diskontinuierliches aetzverfahren
DE10219398B4 (de) Herstellungsverfahren für eine Grabenanordnung mit Gräben unterschiedlicher Tiefe in einem Halbleitersubstrat
DE4001372A1 (de) Verfahren zur herstellung einer halbleiteranordnung
DE69130787T2 (de) Ätzverfahren für eine leitende Doppelschicht-Struktur
DE69326269T2 (de) Herstellungsverfahren von Kontaktöffnungen in integrierten Schaltungen
DE4139462C2 (de) Verfahren zur Verbindung von Schichten in einer Halbleitervorrichtung
DE69802607T2 (de) Verfahren zum Füllen von nicht tiefen Graben
EP0126969B1 (de) Verfahren zum Herstellen von Strukturen von aus Metallsiliziden bzw. Silizid-Polysilizium bestehenden Schichten für integrierte Halbleiterschaltungen durch reaktives Ionenätzen
EP0656651A2 (de) Verfahren zur Herstellung einer integrierten Schaltungsanordnung
DE68914099T2 (de) Flankenabschrägen von Löchern durch dielektrische Schichten zur Erzeugung von Kontakten in integrierten Schaltkreisen.
DE19717363C2 (de) Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens
DE69534412T2 (de) III-V-Halbleiterstruktur und Verfahren zu deren Herstellung
EP1145286A2 (de) Verfahren zum strukturieren einer metallhaltigen schicht
DE68918433T2 (de) Halbleiteranordnung unter Verwendung asymmetrischer Seitewände und Verfahren zu ihrer Herstellung.
DE69807621T2 (de) Methode zum Schutz von Anordnungen gegen durch chemisch-mechanisches Polieren verursachte Fehler
DE69611632T2 (de) Planare Isolation für integrierte Schaltungen

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: GLOBALFOUNDRIES INC. MAPLES CORPORATE SERVICES, KY