JPH04312921A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04312921A JPH04312921A JP6018191A JP6018191A JPH04312921A JP H04312921 A JPH04312921 A JP H04312921A JP 6018191 A JP6018191 A JP 6018191A JP 6018191 A JP6018191 A JP 6018191A JP H04312921 A JPH04312921 A JP H04312921A
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- etching
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法にかかり、詳しくは、シリコン系薄膜をエッチング
して形成される配線の断面形状を制御するための技術に
関する。
方法にかかり、詳しくは、シリコン系薄膜をエッチング
して形成される配線の断面形状を制御するための技術に
関する。
【０００２】
【従来の技術】図３は、半導体装置の一例としてのダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）の周辺回
路におけるドレイン部の構造を簡略化して示す断面図で
あり、ビットライン方向に対して垂直な断面状態を示し
ている。そして、この図３における符号１はシリコン基
板、２はシリコン基板１上に形成された絶縁膜、３は絶
縁膜２上に形成された配線としてのビットラインであり
、このビットライン３は絶縁膜２上に堆積されたシリコ
ン系薄膜であるポリシリコン膜４及びタングステンシリ
サイド膜５を所要のパターン形状に応じてエッチングす
ることによって形成されている。なお、図中の符号６は
、絶縁膜２内に形成されたセルプレートを示している。
ナミックランダムアクセスメモリ（ＤＲＡＭ）の周辺回
路におけるドレイン部の構造を簡略化して示す断面図で
あり、ビットライン方向に対して垂直な断面状態を示し
ている。そして、この図３における符号１はシリコン基
板、２はシリコン基板１上に形成された絶縁膜、３は絶
縁膜２上に形成された配線としてのビットラインであり
、このビットライン３は絶縁膜２上に堆積されたシリコ
ン系薄膜であるポリシリコン膜４及びタングステンシリ
サイド膜５を所要のパターン形状に応じてエッチングす
ることによって形成されている。なお、図中の符号６は
、絶縁膜２内に形成されたセルプレートを示している。
【０００３】また、このビットライン３の形成に際して
は、電子サイクロトロン共鳴型エッチング装置、いわゆ
るＥＣＲエッチャー（図示していない）が用いられてお
り、エッチングガスとしてはふっ化硫黄（ＳＦ６）及び
フレオン１１３（Ｃ２Ｃｌ３Ｆ３）からなる混合ガスを
用いるのが一般的となっている。
は、電子サイクロトロン共鳴型エッチング装置、いわゆ
るＥＣＲエッチャー（図示していない）が用いられてお
り、エッチングガスとしてはふっ化硫黄（ＳＦ６）及び
フレオン１１３（Ｃ２Ｃｌ３Ｆ３）からなる混合ガスを
用いるのが一般的となっている。
【０００４】そして、このような条件下でポリシリコン
膜４及びタングステンシリサイド膜５のエッチングを行
った場合、図３で示すように、ビットライン３にはサイ
ドエッチング部３ａが形成されることになる結果、この
ビットライン３の断面形状はいわゆる逆テーパ形状、す
なわち、絶縁膜２に近づく下側ほど線幅が狭まる逆テー
パ形状となってしまう。なお、このようなビットライン
３の逆テーパ形状化は、その下地膜である絶縁膜２の表
面に現れた凹凸に起因するものであり、エッチング時間
が長引くに連れて顕著に生じることになる。
膜４及びタングステンシリサイド膜５のエッチングを行
った場合、図３で示すように、ビットライン３にはサイ
ドエッチング部３ａが形成されることになる結果、この
ビットライン３の断面形状はいわゆる逆テーパ形状、す
なわち、絶縁膜２に近づく下側ほど線幅が狭まる逆テー
パ形状となってしまう。なお、このようなビットライン
３の逆テーパ形状化は、その下地膜である絶縁膜２の表
面に現れた凹凸に起因するものであり、エッチング時間
が長引くに連れて顕著に生じることになる。
【０００５】
【発明が解決しようとする課題】ところで、ＤＲＡＭの
製造プロセスにおける次工程では、図４で示すように、
ビットライン３上に新たな絶縁膜７を堆積した後、さら
に、アルミニウムからなる配線（図示していない）を形
成することが行われる。しかしながら、この際には、ビ
ットライン３の断面形状が図３で示したような逆テーパ
形状となっているために実効的な段差が著しくなり、新
たに堆積させた絶縁膜７におけるビットライン３のサイ
ドエッチング部３ａと対応する位置それぞれにオーバー
ハング部８や空洞部９が形成されてしまうことが起こる
。
製造プロセスにおける次工程では、図４で示すように、
ビットライン３上に新たな絶縁膜７を堆積した後、さら
に、アルミニウムからなる配線（図示していない）を形
成することが行われる。しかしながら、この際には、ビ
ットライン３の断面形状が図３で示したような逆テーパ
形状となっているために実効的な段差が著しくなり、新
たに堆積させた絶縁膜７におけるビットライン３のサイ
ドエッチング部３ａと対応する位置それぞれにオーバー
ハング部８や空洞部９が形成されてしまうことが起こる
。
【０００６】そして、この絶縁膜７にオーバーハング部
８や空洞部９が形成されていると、図示していないが、
次のアルミニウム配線工程における写真製版時にレジス
ト膜のパターニングが正確にはできなくなるために、ア
ルミニウムのエッチング残渣が生じたり、アルミニウム
配線同士がショートするというような不都合が生じるこ
とがあり、さらには、デバイスに対する信頼性の低下や
歩留まりの低下を招いてしまうことにもなっていた。と
ころで、このような絶縁膜のオーバーハング部や空洞部
などは、デポジッション条件によって異なる箇所に形成
されるものである。
８や空洞部９が形成されていると、図示していないが、
次のアルミニウム配線工程における写真製版時にレジス
ト膜のパターニングが正確にはできなくなるために、ア
ルミニウムのエッチング残渣が生じたり、アルミニウム
配線同士がショートするというような不都合が生じるこ
とがあり、さらには、デバイスに対する信頼性の低下や
歩留まりの低下を招いてしまうことにもなっていた。と
ころで、このような絶縁膜のオーバーハング部や空洞部
などは、デポジッション条件によって異なる箇所に形成
されるものである。
【０００７】本発明は、このような不都合に鑑みて創案
されたものであって、信頼性や歩留まりの大幅な向上を
図ることができる半導体装置及びその製造方法を提供す
ることを目的としている。
されたものであって、信頼性や歩留まりの大幅な向上を
図ることができる半導体装置及びその製造方法を提供す
ることを目的としている。
【０００８】
【課題を解決するための手段】本発明にかかる半導体装
置は、このような目的を達成するために、絶縁膜上に堆
積したシリコン系薄膜をエッチングして形成された配線
の断面形状が、絶縁膜に近づく下側ほど線幅が拡がるテ
ーパ形状となっていることを特徴とするものである。
置は、このような目的を達成するために、絶縁膜上に堆
積したシリコン系薄膜をエッチングして形成された配線
の断面形状が、絶縁膜に近づく下側ほど線幅が拡がるテ
ーパ形状となっていることを特徴とするものである。
【０００９】また、本発明にかかる半導体装置の製造方
法は、ＥＣＲエッチャーを用いたシリコン系薄膜のエッ
チングに際して、ふっ化硫黄（ＳＦ６），塩素（Ｃｌ２
），ヘリウム（Ｈｅ），酸素（Ｏ２）からなる混合ガス
をエッチングガスとして用いることを特徴とするもので
ある。
法は、ＥＣＲエッチャーを用いたシリコン系薄膜のエッ
チングに際して、ふっ化硫黄（ＳＦ６），塩素（Ｃｌ２
），ヘリウム（Ｈｅ），酸素（Ｏ２）からなる混合ガス
をエッチングガスとして用いることを特徴とするもので
ある。
【００１０】
【作用】ふっ化硫黄（ＳＦ６），塩素（Ｃｌ２），ヘリ
ウム（Ｈｅ），酸素（Ｏ２）からなる混合ガスをエッチ
ングガスとしたうえでＥＣＲエッチャーを用いてシリコ
ン系薄膜のエッチングを行うと、絶縁膜上に堆積してい
たシリコン系薄膜からなる配線の断面形状が絶縁膜に近
づく下側ほど線幅が拡がったテーパ形状、いわゆる順テ
ーパ形状となる。
ウム（Ｈｅ），酸素（Ｏ２）からなる混合ガスをエッチ
ングガスとしたうえでＥＣＲエッチャーを用いてシリコ
ン系薄膜のエッチングを行うと、絶縁膜上に堆積してい
たシリコン系薄膜からなる配線の断面形状が絶縁膜に近
づく下側ほど線幅が拡がったテーパ形状、いわゆる順テ
ーパ形状となる。
【００１１】
【実施例】以下、本発明を半導体装置の一例としてのダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）に適用
したうえ、その実施例を図面に基づいて説明する。
イナミックランダムアクセスメモリ（ＤＲＡＭ）に適用
したうえ、その実施例を図面に基づいて説明する。
【００１２】図１は本実施例にかかるＤＲＡＭの周辺回
路におけるドレイン部の構造を簡略化して示す断面図で
あり、図２はその次工程におけるドレイン部の構造を示
す断面図である。なお、これらの図１及び図２は従来例
を示す図３及び図４のそれぞれと対応しており、ビット
ラインの断面形状を除く基本的な構成は互いに異ならな
いので、図１及び図２において図３及び図４と同一もし
くは相当する部分には同一符号を付し、ここでの詳しい
説明は省略する。
路におけるドレイン部の構造を簡略化して示す断面図で
あり、図２はその次工程におけるドレイン部の構造を示
す断面図である。なお、これらの図１及び図２は従来例
を示す図３及び図４のそれぞれと対応しており、ビット
ラインの断面形状を除く基本的な構成は互いに異ならな
いので、図１及び図２において図３及び図４と同一もし
くは相当する部分には同一符号を付し、ここでの詳しい
説明は省略する。
【００１３】このＤＲＡＭにおける配線としてのビット
ライン３は、二層構造とされたシリコン系薄膜、すなわ
ち、シリコン基板１を覆う絶縁膜２上に堆積されたポリ
シリコン膜４と、これ上に堆積されたタングステンシリ
サイド膜５とを共に所要の配線パターン形状に応じてエ
ッチングすることによって形成されている。そして、こ
のビットライン３の断面形状は、絶縁膜２に近づく下側
ほど線幅が拡がるテーパ形状、いわゆる順テーパ形状と
なっている。なお、このビットライン３が、図２で示し
たような二層構造のシリコン系薄膜からなるものである
必然性はなく、例えば、ポリシリコン膜のみなどの一層
構造とされたシリコン系薄膜からなるものであっても同
様であることはいうまでもない。
ライン３は、二層構造とされたシリコン系薄膜、すなわ
ち、シリコン基板１を覆う絶縁膜２上に堆積されたポリ
シリコン膜４と、これ上に堆積されたタングステンシリ
サイド膜５とを共に所要の配線パターン形状に応じてエ
ッチングすることによって形成されている。そして、こ
のビットライン３の断面形状は、絶縁膜２に近づく下側
ほど線幅が拡がるテーパ形状、いわゆる順テーパ形状と
なっている。なお、このビットライン３が、図２で示し
たような二層構造のシリコン系薄膜からなるものである
必然性はなく、例えば、ポリシリコン膜のみなどの一層
構造とされたシリコン系薄膜からなるものであっても同
様であることはいうまでもない。
【００１４】次に、このＤＲＡＭの製造方法、すなわち
、断面形状が順テーパ形状となったビットライン３の形
成するための製造方法について説明する。
、断面形状が順テーパ形状となったビットライン３の形
成するための製造方法について説明する。
【００１５】まず、このＤＲＡＭにおけるビットライン
３を形成する際の加工装置として、ＥＣＲエッチャー（
図示していない）を使用することは従来例と同様である
。しかしながら、本実施例方法においては従来例方法と
異なり、この際のエッチングガスとしてふっ化硫黄（Ｓ
Ｆ６），塩素（Ｃｌ２），ヘリウム（Ｈｅ），酸素（Ｏ
２）からなる混合ガスを用いることになる。すなわち、
これらの各種成分ガスをエッチング条件に適応した割合
で混合したうえ、エッチングガスとして用いるようにな
っている。
３を形成する際の加工装置として、ＥＣＲエッチャー（
図示していない）を使用することは従来例と同様である
。しかしながら、本実施例方法においては従来例方法と
異なり、この際のエッチングガスとしてふっ化硫黄（Ｓ
Ｆ６），塩素（Ｃｌ２），ヘリウム（Ｈｅ），酸素（Ｏ
２）からなる混合ガスを用いることになる。すなわち、
これらの各種成分ガスをエッチング条件に適応した割合
で混合したうえ、エッチングガスとして用いるようにな
っている。
【００１６】そこで、例えば、図１で示すように、ビッ
トライン３の線幅Ｌ１が０．８μｍであり、これらの離
間間隔Ｌ２が１．０μｍと設定されている場合には、Ｓ
Ｆ６ガスが５ＳＣＣＭ、Ｃｌ２ガスが２０ＳＣＣＭ、Ｈ
ｅガスが１６ＳＣＣＭ、Ｏ２ガスが４ＳＣＣＭの割合と
された混合ガスをエッチングガスとしてＥＣＲエッチャ
ーのベルジャー内に導入し、ＥＣＲエッチャーの備える
μ波発振器のアノード電流及びＲＦ発振器の出力をそれ
ぞれ２００ｍＡ、２０Ｗと設定したうえでビットライン
３のエッチングを行うことになる。なお、このときのベ
ルジャー内の圧力は、５ｍｍＴｏｒｒに設定されている
。
トライン３の線幅Ｌ１が０．８μｍであり、これらの離
間間隔Ｌ２が１．０μｍと設定されている場合には、Ｓ
Ｆ６ガスが５ＳＣＣＭ、Ｃｌ２ガスが２０ＳＣＣＭ、Ｈ
ｅガスが１６ＳＣＣＭ、Ｏ２ガスが４ＳＣＣＭの割合と
された混合ガスをエッチングガスとしてＥＣＲエッチャ
ーのベルジャー内に導入し、ＥＣＲエッチャーの備える
μ波発振器のアノード電流及びＲＦ発振器の出力をそれ
ぞれ２００ｍＡ、２０Ｗと設定したうえでビットライン
３のエッチングを行うことになる。なお、このときのベ
ルジャー内の圧力は、５ｍｍＴｏｒｒに設定されている
。
【００１７】すると、この際のエッチングにおいてはビ
ットライン３のサイドエッチングが生じることはなく、
図１で示したように、絶縁膜２に近づく下側ほど線幅が
拡がり、かつ、次工程以降において有益となる順テーパ
形状の断面形状を有するビットライン３が、その下地膜
である絶縁膜２の表面に現れた凹凸に影響されることな
く、容易に形成されることになる。
ットライン３のサイドエッチングが生じることはなく、
図１で示したように、絶縁膜２に近づく下側ほど線幅が
拡がり、かつ、次工程以降において有益となる順テーパ
形状の断面形状を有するビットライン３が、その下地膜
である絶縁膜２の表面に現れた凹凸に影響されることな
く、容易に形成されることになる。
【００１８】さらに、このＤＲＡＭの製造プロセスにお
ける次工程では、図２で示すように、ビットライン３上
に新たな絶縁膜７を堆積した後、引き続いてアルミニウ
ムからなる配線（図示していない）を形成することが行
われる。そして、このとき、ビットライン３の断面形状
が図１で示したような順テーパ形状となっており、その
実効的な段差が軽減されていることから、新たな絶縁膜
７においては従来例のようなオーバーハング部や空洞部
が形成されることは起こらず、この絶縁膜７はビットラ
イン３を全面的、かつ、適切に覆った状態で堆積するこ
とになる。
ける次工程では、図２で示すように、ビットライン３上
に新たな絶縁膜７を堆積した後、引き続いてアルミニウ
ムからなる配線（図示していない）を形成することが行
われる。そして、このとき、ビットライン３の断面形状
が図１で示したような順テーパ形状となっており、その
実効的な段差が軽減されていることから、新たな絶縁膜
７においては従来例のようなオーバーハング部や空洞部
が形成されることは起こらず、この絶縁膜７はビットラ
イン３を全面的、かつ、適切に覆った状態で堆積するこ
とになる。
【００１９】ところで、この実施例においては半導体装
置がＤＲＡＭであり、配線がビットライン３であるとし
て説明したが、本発明の適用範囲が上記実施例のみに限
られるものではなく、他の半導体装置に対しても一般的
に適用できることはいうまでもない。
置がＤＲＡＭであり、配線がビットライン３であるとし
て説明したが、本発明の適用範囲が上記実施例のみに限
られるものではなく、他の半導体装置に対しても一般的
に適用できることはいうまでもない。
【００２０】
【発明の効果】以上説明したように、本発明にかかる半
導体装置及びその製造方法によれば、ふっ化硫黄（ＳＦ
６），塩素（Ｃｌ２），ヘリウム（Ｈｅ），酸素（Ｏ２
）からなる混合ガスをエッチングガスとしたうえでＥＣ
Ｒエッチャーを用いてシリコン系薄膜のエッチングを行
う結果、絶縁膜上に堆積していたシリコン系薄膜からな
る配線の断面形状が、その下地膜である絶縁膜の凹凸に
影響されることなく、絶縁膜に近づく下側ほど線幅が拡
がったテーパ形状、いわゆる順テーパ形状として形成さ
れることになる。
導体装置及びその製造方法によれば、ふっ化硫黄（ＳＦ
６），塩素（Ｃｌ２），ヘリウム（Ｈｅ），酸素（Ｏ２
）からなる混合ガスをエッチングガスとしたうえでＥＣ
Ｒエッチャーを用いてシリコン系薄膜のエッチングを行
う結果、絶縁膜上に堆積していたシリコン系薄膜からな
る配線の断面形状が、その下地膜である絶縁膜の凹凸に
影響されることなく、絶縁膜に近づく下側ほど線幅が拡
がったテーパ形状、いわゆる順テーパ形状として形成さ
れることになる。
【００２１】そこで、この半導体装置の製造プロセスに
おける次工程で、断面形状が順テーパ形状となった配線
上に新たな絶縁膜を堆積しても、その実効的な段差が従
来例よりも大幅に軽減されていることから、この新たな
絶縁膜にオーバーハング部や空洞部が形成されることは
起こらない。そのため、次のアルミニウム配線工程にお
ける写真製版時やエッチング時において何らの不都合も
生じることがなく、最終的なデバイスに対する信頼性の
向上及び歩留まりの向上を図ることができるという効果
が得られる。
おける次工程で、断面形状が順テーパ形状となった配線
上に新たな絶縁膜を堆積しても、その実効的な段差が従
来例よりも大幅に軽減されていることから、この新たな
絶縁膜にオーバーハング部や空洞部が形成されることは
起こらない。そのため、次のアルミニウム配線工程にお
ける写真製版時やエッチング時において何らの不都合も
生じることがなく、最終的なデバイスに対する信頼性の
向上及び歩留まりの向上を図ることができるという効果
が得られる。
【図１】本実施例にかかるＤＲＡＭの周辺回路における
ドレイン部の構造を簡略化して示す断面図である。
ドレイン部の構造を簡略化して示す断面図である。
【図２】その次工程におけるドレイン部の構造を示す断
面図である。
面図である。
【図３】従来例にかかるＤＲＡＭの周辺回路におけるド
レイン部の構造を簡略化して示す断面図である。
レイン部の構造を簡略化して示す断面図である。
【図４】その次工程におけるドレイン部の構造を示す断
面図である。
面図である。
Claims (2)
- 【請求項１】 絶縁膜上に堆積したシリコン系薄膜を
エッチングして形成された配線の断面形状が、絶縁膜に
近づくほど線幅が拡がるテーパ形状となっていることを
特徴とする半導体装置。 - 【請求項２】 電子サイクロトロン共鳴型エッチング
装置を用いたシリコン系薄膜のエッチングに際して、ふ
っ化硫黄，塩素，ヘリウム，酸素からなる混合ガスをエ
ッチングガスとして用いることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018191A JPH04312921A (ja) | 1991-03-25 | 1991-03-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6018191A JPH04312921A (ja) | 1991-03-25 | 1991-03-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04312921A true JPH04312921A (ja) | 1992-11-04 |
Family
ID=13134733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6018191A Pending JPH04312921A (ja) | 1991-03-25 | 1991-03-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04312921A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693183A (en) * | 1993-11-09 | 1997-12-02 | Lg Semicon Co., Ltd. | Method for treating the surface of silicon substrate post dry etching process |
| US5767018A (en) * | 1995-11-08 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of etching a polysilicon pattern |
-
1991
- 1991-03-25 JP JP6018191A patent/JPH04312921A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693183A (en) * | 1993-11-09 | 1997-12-02 | Lg Semicon Co., Ltd. | Method for treating the surface of silicon substrate post dry etching process |
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