KR100338484B1 - 반도체장치의제조방법및처리액 - Google Patents

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Abstract

MLR(multilayer resist;3)이 실리콘 웨이퍼(1)의 상부 위의 BPSG 층(2) 상에 형성된 후, 에칭 가스(8)을 사용하여 건식 에칭되어 BPSG 층(2) 상에 접촉 홀(2a)이 형성된다. 그 후, 접촉 홀(2a)의 측벽들 및 BPSG 층(2)의 표면에 부착된 폴리머 잔여물(9a 및 9b)들은, 0.04-0.12 wt%의 불화 수소를 함유하는 세정 처리액을 사용하여 세정 처리되어, 폴리머 잔여물(9a 및 9b)이 제거된다.
에칭 동안, 폴리머 잔여물 층(9)이 존재하게 되면 횡 방향으로의 에칭이 방지되어, 매우 정밀한 접촉 홀(2a)을 형성하게 된다. 게다가, 처리액은 상술한 성분을 가지기 때문에, 상술한 폴리머 잔여물(9a 및 9b)들이 제거되어, 전기적 특성들이 저하되는 것이 방지된다. 게다가, 세정 처리액으로 인한 접촉 홀의 측벽의 부식은 방지되므로, 고 정밀도의 접촉 홀이 유지된다. 그 결과, 초미세-피치 패턴을 갖는 구조라 할지라도, 양호한 전기적 특성들이 보장된다.

Description

반도체 장치의 제조 방법 및 처리액
본 발명은 반도체 장치의 제조 방법 및 그 방법에 사용된 처리액(treating liquid)에 관한 것이다.
회로 소자를 형성하기 위한 극초대규모 집적 회로(ultra-large-scale integrated circuit;ULSIs)에서 필요한 크기(dimensions)는 0.5 ㎛ 정도로 극히 작다. 습식 에칭을 할 때, 이런 종류의 미세한 패터닝은 패터닝될 층의 표면상에 레지스트 막을 소정 패턴으로 형성하는 것을 포함한다. 이러한 에칭 공정 중에, 등방성 에칭 특성들이 나타난다. 따라서, 깊이 방향으로의 에칭과 동시에 폭 방향으로의 언더 컷팅(undercutting)이 발생한다. 그러므로, 원하는 치수를 얻기는 어렵다. 그러므로, 이러한 방법은 부적합하다. 반면에, 건식 에칭을 할 때, 폭 방향으로의 에칭의 양은 패턴닝될 층 상에서 폭 방향으로의 에칭의 양에 비해 매우 적다. 그러므로, 이러한 건식 에칭 방식은 상술한 것과 같은 미세한 패터닝에 매우 적합하다.
그러나, 건식 에칭을 할 때, 에칭 공정이 진행됨에 따라 에칭 공정에서 사용된 가스 성분들, 패터닝된 층(레지스트를 포함)의 구조적 성분들, 및 에칭 장비의 구조적 부분으로부터 금속 성분들(예를 들어, 가능한 성분들로서 아이론, 크로뮴, 및 니켈)을 포함하는 잔여물(이하, "폴리머 잔여물" 또는 "폴리머 잔여층"이라고 함)이 생성되어, 에칭된 영역내에 증착된다. 이러한 폴리머 잔여층은 종래의 플라즈마 에싱(plasma ashing) 또는 황산 및 과산화수소수(이 세정제들은 유기 오염물을 제거하는데 사용되며, 일반적으로, 황산과 30 %의 과산화수소수가 3:1의 혼합 농도로 구성된다)의 혼합물에 의해 제거될 수 없다. 폴리머 잔여물이 존재하게 되면 다음과 같은 문제가 발생된다.
(1) 제13도에 도시된 바와 같이, 폴리머 잔여 층(9)가 BPSG(붕소 및 인으로 도핑된 실리케이트 글래스;92) 상의 접촉 홀(contact hole;92a)의 측벽들상에 형성되면, 실리콘 기판(91)과 배선(93) 상의 접촉부(93a) 사이의 접촉 영역이 감소되어, 접촉 저항이 증가된다. 게다가, 접촉부(93a)는 파선 화살표로 표시된 것과 같이 폴리머 잔여 층(9)를 통해 기판(91)에 접속된다. 그리하여 저항이 변화된다.
(2) 배선 재료를 절연층에 부착하는 것이 매우 어려워진다.
(3) 층간 절연 층에 의해 제공되는 절연을 신뢰할 수 없게 된다.
(4) 최종 생산물의 반도체 장치들에서 신뢰도의 감소 이외에, 폴리머 잔여 층이 금속 성분들을 포함하는 경우, 패터닝 이후의 단계에서, 전기 퍼니스(electric furnaces) 또는 세정기 등의 생산 설비를 오염시킬 수도 있다.
본 발명은 상술한 조건들을 감안하여 제시되었으며, 초미세-피치-패터닝 된(ultrafine-pitch-patterened) 반도체 장치의 제조 방법 및 그 방법에 사용되는처리액을 제공하려는 목적을 가지며, 양호하고 안정화된 전기적 특성들을 보장하도록 불필요한 폴리머 잔여 층이 제거된다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 그 방법은 하부 층상의 소정 패턴을 건식 에칭하기 위해 마스크가 사용되며, 이 건식 에칭 공정 후에, 상술한 하부 층이 반도체 기판 상에 남겨지며, 상술한 하부 층, 레지스트, 및 상기 건식 에칭 공정에서 사용된 에칭 가스로부터 생긴 혼합된 잔여물은 0.04-0.12 wt% 불화수소를 함유하는 처리액을 사용하여 처리되는 단계를 포함한다.
본 발명에서, 하부 층은 절연층일 수 있으며, 상술한 하부 층을 패터닝함으로써 접촉 홀의 형성 공정이 수행될 수 있다.
게다가, 본 발명에서, 하부 층은 도전 층일 수 있으며, 이 도전 층은 에칭 공정 후에 배선으로서 남겨질 수도 있다.
본 발명에서, 처리액 내의 불화 수소의 농도는 0.04-0.12 wt%이어야 한다. 양호하게는, 0.09-0.10 wt%이다.
본 발명은 또한 상술한 처리액에 관한 것이다.
철저한 연구의 결과로서, 본 발명자들은 상기한 불필요한 폴리머 잔여층이 [즉시 제거되는 대신에] 건식 에칭 패터닝 공정 중에 사용되면, 고정밀도로 패터닝을 수행할 수 있다는 것을 발견했다. 이 건식 에칭 방법에서, 등방성 에칭을 사용하여 반도체 기판 상에 소정 패턴을 형성하여 처리하는 방법이 제12도를 참조로 하여 설명될 것이다.
제12(a)도에 도시된 바와 같이, 레지스트 마스크(83)은 에칭되지 않은층(81)의 상부의 에칭된 층(82) 상에 형성된다. 그 후에, 제12(b) 도에 도시된 바와 같이, 레지스트 마스크(83) 상에서 개구(opening;83a) 아래의 에칭된 층(82) 상의 영역을 에칭하기 위해 에칭 가스(8)가 화살표로 표시된 것처럼 레지스트 마스크(83)의 상부로부터 플라즈마 분위기로 공급된다. 종 방향의 에칭 가스(8a)는 제12(c)도 및 제12(d)도에 도시된 단계를 통해 에칭된 층(82)을 패터닝하는데 사용된다.
이러한 에칭 공정 중에, 폴리머 잔여 층(9)는 에칭된 층(82) 상의 에칭된 영역(82a)의 측벽 상에 형성된다. 폴리머 잔여 층(9)은, 가스가 에칭된 영역의 측벽으로 유입되려고 할 때, 에칭 개스(8b)(횡 화살표로 표시된)에 대한 장벽으로서 기능한다. 이러한 층은 에칭된 영역이 횡 방향으로 확장되는 것을 방지한다. 따라서, 패터닝이 매우 정밀해진다.
제12(d)도에 도시된 바와 같이, 에칭 층(82)의 패터닝 공정이 완료되면, 레지스트 마스크(83)이 제거되어, 제12(e)도에 도시된 바와 같이 패터팅 공정이 완성된다.
그 후에, 제12(e)도에 도시된 남은 폴리머 잔여 층이 제거되며, 후속 막의 형성 단계가 시작된다. 이 폴리머 잔여 층의 제거 공정은 후술할 실시예에서 상세히 설명될 것이다. 제12도에서 에칭된 층(82)는 절연 층이라는 것을 주의해야 한다. 패터닝 공정에 의해 접촉 홀이 이러한 절연 층 내에 형성되는 것이 도시되어 있다.
본 발명의 실시예들이 후술될 것이다. 후술될 모든 실시예들은 64 MB DRAM과같은 ULSI를 패터닝하는 기술에 관한 것이다.
실시예 1
제2도는 단결정 실리콘 기판(이하, "실리콘 웨이퍼"라고 함)의 상부 위의 BPSG 층 내에 접촉 홀이 형성되는 공정을 도시한다.
먼저, 제2(a)도에 도시된 바와 같이, 종래의 막 형성 기술에 의해 실리콘 웨이퍼(1)의 상부 위에 1 ㎛의 두께를 갖는 BPSG층(2)이 형성된 후에, MLR(다층 레지스트;3)이 그 위에[BPSG 층(2) 상에] 제공된다. MLR(3)은 노볼락 수지(Novolak resin)로 구성된 하부 레지스트 마스크 층(1.2 ㎛의 두께를 갖는 층;4); SOG(spin-on-glass;유기 글래스의 한 형태)로 구성된 중간 마스크 층(0.2㎛의 두께를 갖는 층;5); 및 종래의 네거티브 또는 포지티브-형 레지스트(이 예에서는 네거티브-형)를 사용하여 종래의 레지스트 도포를 통해 도토된된 상부 레지스트 마스크 층(0.3 ㎛의 두께를 갖는 층;6)으로 구성된다.
그 후에, 상부 레지스트 마스크 층(6)이 투사(projection) 등에 의해 소정 패턴으로 노출된다. 그 후에, 제2(b)도에 도시된 바와 같이, 종래의 현상 공정에 의해 상부 레지스트 마스크 층(6) 상에 홀(6a)이 형성된다. 그 후에, 상부 레지스트 마스크 층(6)이 마스크로서 사용되며, 에칭 가스(8)가 도입된다. 이와 같이, 플라즈마 분위기에서 건식 에칭이 수행되어, 중간 마스크 층(5)을 패터닝한다. 이러한 패터닝 공정의 마지막 단계에서, 상부 레지스트 마스크 층(6)은 에칭 가스(8)에 의해 제거된다. 건식 에칭 상태가 후술될 것이다.
그 후에, 제2(c)도에 도시된 바와 같이, 상술한 것처럼 홀(5a)이 형성된 중간 마스크 층(5)을 마스크로서 사용하여 에칭 가스(8)가 도입된다. 이와 같이, 하부 레지스트 층(4)이 건식 에칭된다.
따라서, 제2(d)도에 도시된 바와 같이, 중간 마스트 층(5) 상의 홀(5a) 아래의 하부 레지스트 마스크 층(4) 상에 홀(4a)이 형성된다.
그 후에, 하부 레지스트 마스크 층(4)이 마스크로서 사용되어, 제2(e)도에 도시된 바와 같이 건식 에칭 공정이 계속되어, 홀(4a) 아래의 BPSG 층(2) 상에 접촉 홀(2a)이 형성된다. 제2(d)도 및 제2(e)도에 도시된 공정들에서, 홀(5a 및 4a) 및 접촉 홀(2a)의 측벽 상에 폴리머 잔여 층(9)이 형성된다.
그 후에, 하부 레지스트 마스크 층(4) 및 중간 마스크 층(5)가 제거된다. 그것들이 제거된 후에, 폴리머 잔여 층(9a)은 제2(f)도에 도시된 바와 같이, 접촉 홀(2a)의 측벽들 상에 남겨진다. 또한, 제2(e)도에 도시된 폴리머 잔여층(9)으로부터의 폴리머 잔여물(9b)이 접촉 홀(2a)의 주변 영역에서 BPSG 층(2)의 표면에 부착된다.
폴리머 잔여물(9a 및 9b)들은 후술될 세정 처리에 의해 제2(g)도에 도시된 바와 같이 제거된다.
건식 에칭 패터닝 공정 중에, 패터닝될 층의 표면에 대하여 약간의 경사(slant)를 갖는다. 게다가, 접촉 홀들의 측벽들은 후술될 세정 처리에 의해 폴리머 잔여 층(9a)를 제거하는 공정에서 약간 부식된다. 따라서, 접촉 홀(2a)의 직경 D가 설계시 설정된 직경보다 약간만 큰 것으로 충분하다. 추가적으로, 64 MB 반도체 장치들에서, 접촉 홀의 직경(또는 폭)을 증가시키고, 설계시 설정된형태(figure)에 비해 배선의 선폭 손실에 대해 많은 제약(constraints)이 있게 된다. 본 실시예에서, 접촉 홀(2a)의 직경 D(0.416 ㎛)는 설계시 설정된 0.40 ㎛의 직경에 비해 매우 정밀한 치수이므로, 상술한 제약의 견지에서 보면 만족할만하다.
접촉 홀의 형성 공정은 상술한 제2(a)-2(g)도에 도시된 단계들을 통해 완료된다. 그 후에, 제2(h)도에 도시된 바와 같이, BPSG 층(2)의 상부 위에 도전 층(10)이 형성된다. 다음 단계에서, 도전 층(10)은 상술한 것과 동일한 형태의 에칭에 의해 소정 패턴으로 패터닝된다.
폴리머 잔여물을 제거하는데 사용되는 건식 에칭 공정 및 세정 처리가 후술되는 바와 같이 수행된다.
고 레벨의 방향성(directivity)을 갖는 반응성 이온 에칭(RIE;Reactive Ion Etching)은 매우 적합한 건식 에칭 형태이다. 반응성 이온 에칭 장비는 가스압을 10-2torr로, 주파수를 13.56 MHz로, 및 전력을 800 W로 설정하여 에칭 가스로서 CHF3및 CF4를 사용하여 공정을 수행하는데 사용된다. 에칭에 필요한 시간은 2분이다.
건식 에칭 공정 중에, 제2(e)도에 도시된 바와 같이, 홀들의 측벽들 상에 폴리머 잔여 층(9)이 형성되어, 방사 방향으로 에칭되는 것이 방지된다. 그 결과, 접촉 홀(2a)의 고정밀도가 유지된다. X-레이 분석은 폴리머 잔여 층(9) 성분이 C, O, Si 및 F로 구성된 것을 보여준다.
폴리머 잔여물은 다음 방식으로 제거된다.
먼저, 0.10 wt%의 불화 수소를 함유하는 세정 처리액이 구비된다. 그 후에, 제2(f)도에 도시된 실리콘 웨이퍼가 3 분 동안 세정 처리된다. 후술되는 것 처럼, 이러한 세정 처리 후에는 BPSG 층 상에는 폴리머 잔여물이 전혀 없게 된다.
상술한 세정 처리를 한 제2(g)도에 도시된 BPSG 층(2)에 대한 에칭 레이트는 49-50 Åmin이다. 막 두께의 손실량은 무시될 수 있다. 이 같은 에칭 레이트는 세정 처리를 더 쉽게 제어할 수 있게 한다. 본 실시예에서, 반도체 장치를 형성하는 층들 중에서 BPSG 층은 세정 처리중에 가장 빠른 에칭 레이트를 갖는 층이라는 것을 주의해야 한다.
제1도는 접촉 홀을 형성한 후에 BPSG 층의 표면을 주사 전자 현미경으로 얻어진 2차 전자 영상들의 개략도를 도시한다. 제1(a)도는 제2(g)도(폴리머 잔여물이 제거된 후)에 대한 상태를 도시하며, 제1(b)도는 제2(f)도(폴리머 잔여물이 제거되기 전)에 대한 상태를 도시한다.
제1(b)도에서, BPSG 층(2)의 표면에 부착된 폴리머 잔여물(9b)이 관찰된다. 반면에, 제1(a)도(세정 처리 후)에서는, 폴리머 잔여물은 관찰되지 않는다. 따라서, 제1도는 상술한 세정 처리에 의해 폴리머 잔여물이 완전히 제거된 것을 명확히 나타낸다. 제1(b)도에 도시된 폴리머 잔여물(9b)은 상술한 플라즈마 에칭에 의해, 또는 황산과 과산화수소수의 혼합물을 사용하여 제거될 수 없다는 것을 주의 해야 한다.
제3도는 세정 처리액내의 불화 수소의 농도가 변화된 경우의 제1(a)도에 도시된 것과 같은 2차 전자 영상들을 도시한다. 이 경우에, 접촉 홀이 형성된 층은BPSG층이 아닌 MTO 층[이러한 층은 실리콘 웨이퍼 상에 증착될 SiO2를 발생하기 위해 화학 증기 증착법(CVD)을 통해 약 800 ℃에서 SiH4과 N2O를 반응시킴으로써 얻어진다]이다.
제3(a)도는 0.05 wt%의 불화 수소를 함유한 불화수소산을 세정 처리액으로서 사용한 경우의 결과(실시예의 경우)들을 도시한다. 제3(b)도는 0.04 wt%의 불화 수소를 함유한 불화수소산이 세정 처리액으로서 사용된 경우의 결과(실시예)들을 도시한다. 제3(c)도는 0.03 wt%의 불화 수소를 함유한 불화수소산을 세정 처리액으로서 사용한 경우의 결과(비교예)들을 도시한다. 제3(d)도는 0.02 wt%의 불화 수소를 함유한 불화수소산을 세정 처리액으로서 사용한 경우의 결과(비교예)들을 도시한다. 제3(e)도는 불화 수소를 함유하지 않은 불화수소산을 세정 처리액으로서 사용한 경우의 결과(비교예)들을 도시한다.
제3(e)도(0 wt%의 불화 수소)에서, 폴리머 잔여물(9b)은 MTO 층(12)의 표면 상의 접촉 홀(12a) 주변에서 동심원 형태로 관찰된다. 불화 수소의 농도가 0.02 wt%(제3(d)도 참조) 및 0.03 wt%(제3(c)도 참조)로 증가함에 따라, 폴리머 잔여물(9b)의 양은 감소되지만 완전히 제거되지는 않는다. 반면에, 불화 수소의 농도가 0.04 wt%(제3(b)도 참조)인 경우에는, 남은 폴리머 잔여량은 극히 적으며, 그 효과는 매우 분명하다 0.05 wt%(제3(a)도 참조)에서, 폴리머 잔여물은 완전히 제거되어 전혀 관찰되지 않는다.
상술한 결과는 세정 처리액 내의 불화 수소의 농도가 0.04 wt% 또는 그 이상인 것을 명확히 나타낸다. 그러나, 사용된 세정 처리액이 과다하게 높은 농도의 불화 수소를 갖는다면, 에칭된 층은 세정 처리액에 의해 부식되어, 접촉 홀의 직경이 크게 증가한다. 세정 처리액 내의 불화 수소의 상한(upper limit)은 0.10 wt%이다; 이 농도는 다음 실험에서 명확히 나타난다.
세정 처리액 내의 불화 수소의 농도는, 불화 수소의 농도, 에칭된 층 상에 남은 폴리머 잔여량, 및 접촉 홀의 폭의 손실(예를 들어, 직경의 증가) 사이의 관계를 결정하기 위해 상술한 것처럼 변한다. 제4도에 도시된 결과들이 얻어진다.
불화 수소 농도가 0.05 wt%까지, 농도가 증가함에 따라 폴리머 잔여량이 감소된다. 그러나, 불화 수소 농도가 0.05 wt% 이상인 경우에는, [폴리머 잔여물 양의 감소는] 0이 된다.
불화 수소의 농도가 점점 낮아지면, 접촉 홀의 폭의 손실이 점점 작아진다. 0.12 wt% 또는 그 이하의 농도에서, 손실량은 0.02 ㎛ 또는 그 이하의 허용 한계에 이른다. 0.12 wt%의 불화 수소의 농도에서, 굴절 포인트가 관찰된다. 만약 그 이상이면, 폭 손실은 0.02 ㎛ 이상이 된다. 1.0 wt%의 불화 수소의 농도에서, 폭 손실은 0.1 ㎛ 이상이 된다. 제4도에 도시된 결과들은 세정 처리액 내의 불화 수소의 농도가 0.12 wt% 또는 그 이하인 것이 명확히 나타낸다.
패터닝에 반응성 이온 에칭이 사용되어 BPSG 층 또는 MTO 층에 접촉 홀을 형성하고, 상술한 0.04-0.12 wt%의 불화 수소 농도를 갖는 불화수소산을 사용하여 세정 처리가 수행되면, 다음과 같은 이점이 얻어진다.
(1) 에칭 공정 중에, 폴리머 잔여 층은 횡방향으로의 에칭을 방지하는 장벽으로서 기능한다. 따라서, 패터닝은 매우 정밀하다.
(2) 후속 단계에서 방해될 폴리머 잔여물은 세정 처리에 의해 확실히 제거된다.
(3) 그 결과, 양호한 전기적 특성들이 보장되며, 신뢰도가 높아진다.
(4) 이들 이점은 64 MB DRAM과 같은 ULSI에서는 매우 중요하다.
실시예 2
철저한 연구의 결과로서, 본 발명자들은 적은 양의 계면활성제가 불화수소산에 첨가되면, 접촉 홀과 같은 작은 영역들에 대한 세정 처리 단계를 더 쉽게 제어할 수 있다는 것을 발견했다.
세정 처리액으로서 사용하기 위해 0.10 wt%의 불화 수소 농도를 갖는 불화수소산에 500 ppm의 계면활성제가 첨가된다. 계면활성제는 논이온(Nonion)(제품명: 폴리에틸렌 글리콜 에테르 또는 에스테르) 염기성 계면활성제이다.
상술한 세정 처리액은 패터닝된 BPSG 층, NSG 층, MTO 층, 및 열 산화 층(풍부한 산소 분위기에서 적어도 900 ℃의 고온에서 실리콘 웨이퍼를 산화시킴으로써 얻어지며, 소자들을 서로 분리하기 위해 제공한 게이트 산화 막 또는 필드 산화 막으로서 사용된 이러한 층은 매우 순수하며, 고 절연성 산화층이다)으로부터 폴리머 잔여물을 제거하기 위한 처리시에 사용된다. 그 결과, 상술한 실시예 1의 경우에서 처럼, 폴리머 잔여물은 완전히 제거된다.
나노미터-스펙 막(nanometer-spec film) 두께 측정기는 각각의 상술한 층들의 부식 속도를 결정하는데 사용되며, 세정 처리액에 대한 표면 장력을 측정하는데사용된다. 그 결과가 아래의 테이블에 나타나 있다. 테이블은 또한 계면 활성제가 전혀 첨가되지 않은 다음의 비교예에서 만들어진 유사한 측정치들의 결과를 보여준다: 0.10 wt%의 불화 수소 농도를 갖는 불화수소산 및 1.0 wt%의 불화 수소 농도를 갖는 불화수소산(이들은 다른 생산 라인에서 사용된다). 이 모든 경우에 온도가 20 ℃로 설정되어 있다는 것을 주의해야 한다.
주의 : 표면 장력 값은 20 ℃에서 얻어진다.
불화수소산(0.04 wt% 및 0.12 wt%의 불화 수소 농도를 갖는)에 첨가된 상술한 계면활성제의 양은, 액체 표면 장력, 접촉 홀의 폭의 손실, 및 BPSG 층의 부식 속도에 대응하는 변화를 결정하기 위해 변화된다. 제5도에 도시된 결과들이 얻어진다.
제5도는 100 ppm의 계면활성제가 첨가되면, BPSG에 대한 에칭 레이트는 안정되지만, 열 산화 막에 대한 값은 첨가된 양에 관계 없이 일정하다는 것을 명확히 보여준다. 다른 실험은 많은 양의 계면활성제가 첨가되었을 때, 그 일부는 처리된웨이퍼에 고체로서 부착되는 것을 보여준다. 그러므로, 양호하게는, 처리 액에 추가로 500 ppm의 상한을 설정한다.
실시예 3
이 실시예에서, 접촉 홀은 텅스텐 층의 패터닝을 통해 얻어진 배선에 도포된 층간 절연 층으로서 작용하는 실리콘 이산화물 CVD 산화 막 상에서 형성되며, 쉽게 산화되지 않는다. 제6도는 접촉 홀의 형성 및 폴리머 잔여물의 제거 공정들을 도시한다.
제6(a)도는 텅스텐 배선(11)의 상부 위에 0.8 ㎛의 두께를 갖는 CVD 산화 막(14)이 접촉 홀 형성을 위해 제공되는 레지스트 마스크(13)로 코팅된 후에, 홀(13a)이 종래의 현상 방법에 의해 형성된다.
제6(b)도에 도시된 바와 같이, 레지스트 마스크(13)을 통해 반응 가스(8)를 도입하는데 반응성 이온 에칭 장비가 사용되어 상술한 제1 실시예에서와 동일한 방식으로 레지스트 마스크의 홀(13a) 아래의 CVD 산화 막(14) 상에 접촉홀(14a)을 형성한다. 이 공정 중에, 레지스트 마스크 홀(13a)의 측벽들의 하부 부분, 및 접촉 홀(14a)의 측벽 상에 폴리머 잔여 층(9)이 형성된다.
그 후에, 제6(c)도에 도시된 바와 같이, 레지스트 마스크는 세정되어(cleaned off) 에싱 및 레지스트 제거제(유기 용제)로 제거된다. 폴리머 잔여물(9a 및 9b)가 접촉 홀(14a)의 측벽 및 CVD 산화 막(14)의 상부 위에 각각 부착된 상태가 된다.
그 후에, 제6(d)에 도시된 바와 같이, 폴리머 잔여물을 제거하기 위해 0.04-0.12 wt%(본 실시예에서는 0.10 wt%)의 불화 수소 농도를 갖는 불화수소산을 사용하여 세정 처리가 수행된다. 풀리머 잔여물은 이러한 처리에 의해 완전히 제거되며, CVD 산화 막이 본질적으로 감소(예를 들어, 두께의 감소)되지는 않는다. 설계시 설정된 접촉 홀의 직경은 0.40 ㎛이며, 실제 접촉 홀(14a)의 직경은 0.416 ㎛이다. 따라서, 그들 사이의 차이는 매우 작으며, 허용된 범위 내에 있다.
그 후에, 제6(e)에서 도시된 바와 같이, CVD 산화 막(14)의 상부 위에 막으로서 제2 배선 물질이 형성되며, 제2 배선 물질 층(텅스텐 층;15)은 접촉 홀(14a)을 통해 텅스텐 배선(11)과 결합된다.
상술한 바와 같이, 매우 정밀한 접촉 홀을 형성하고 폴리머 잔여물을 확실히 제거하면, 양호한 전기적 특성들이 보장된다.
실시예 4
이 예는 열 산화 막의 상부 위에 형성된 폴리실리콘 층이 패터닝된 경우에 관한 것이다. 폴리실리콘은 배선 물질로서 사용된다. 제7도는 폴리실리콘 층의 패터닝 및 폴리머 잔여물의 제거 공정들을 도시한다.
제7(a)도는 열 산화 막(16)의 상부 위에 0.1 ㎛의 두께로 형성된 폴리실리콘 층(17)이 패터닝 레지스트 마스크(18)로 피복되며, 종래의 현상 방법에 의해 홀(18a)이 형성될 때의 최종 상태를 도시한다.
제7(b)도에 도시된 바와 같이, 레지스트 마스크(18)를 통해 반응 가스(8)을 도입하는데 반응성 이온 에칭 장비가 사용되어 상술한 제1 실시예에서와 동일한 방식으로 폴리실리콘 층(17) 상의 레지스트 마스크 홀(18a) 아래의 영역을 에칭한다.이 공정 중에, 폴리머 잔여 층(9)는 례지스트 마스크 홀(18a)의 측벽들의 하부 부분, 및 접촉 홀(14a)의 측벽 상에서 형성된다.
그 후에, 제7(c)도에 도시된 바와 같이, 레지스트 막은 세정되어 플라즈마 에싱 및 황산과 과산화수소수의 혼합물로 제거된다. 상술한 바와 같이, 폴리머 잔여 층(9)는 황산 및 과산화수소수의 혼합물로 제거될 수 없다. 세정 처리는 황산 및 과산화수소의 혼합물을 사용하여 매 세정마다 20 분을 지속해야 한다는 것을 주의해야 한다. 따라서, 최종 상태는 폴리머 잔여 층(9a 및 9b)들이 폴리실리콘 층(17)의 측벽 및 표면에 각각 부착된 상태가 된다.
그 후에, 제7(d)에 도시된 바와 같이, 폴리머 잔여물을 제거하기 위해 0.04-0.12 wt%(이 예에서는 0.10 wt%)의 불화 수소 농도를 갖는 불화수소산을 사용하여 세정 처리가 수행된다. 폴리머 잔여물은 이러한 세정 처리에 의해 완전히 제거된다. 폴리머 잔여물을 패터닝하고 제거한 후에, 폴리실리콘 층상의 패턴은 대략 160 Å의 선폭의 손실을 나타내는데, 그것은 허용된 범위 내에 있다.
처리액으로서 사용하기 위한 상술한 불화수소산에 500 ppm의 계면활성제가 첨가되면, 폴리머 잔여물이 완전히 제거된다는 것을 주의해야 한다.
실시예 5
이 실시예는 상술한 제1-4 실시예들에서 처럼 패터닝된 여러 층들을 사용하여 DRAM 메모리 셀들이 형성되는 경우에 관한 것이다.
제8도는 본 실시예의 DRAM 메모리 셀들의 주성분들의 확대도이다. 제9도는 제8도에서 IX-IX 라인을 따라 절취한 확대 횡단면도이다. 제10도는 제8도에서 X-X라인을 따라 절취한 확대 횡단면도이다.
제9도에 도시된 바와 같이, n+-형 확산 영역(22 및 34)들이 p-형 실리콘 기판(특히, 실리콘 기판 상에 형성된 p--형 웰(1))의 주표면 상에서 형성된다. n-채널 절연 게이트 전계 효과 트랜지스터(트랜스퍼 게이트) Tr1은 n+-형 확산 영역(22및 34) 및 폴리실리콘 게이트 전극(35 R1)에 의해 형성된다. 게다가, n-채널 절연 게이트 전계 효과 트랜지스터(트랜스퍼 게이트) Tr2은 n+-형 확산 영역(22 및 34) 및 폴리실리콘 게이트 전극(35 R2)에 의해 형성된다. n+-형 확산 영역(22)는 드레인으로서 작용하며, n+-형 확산 영역(34)는 소스로서 작용한다. 도면에서, 참조 번호 48은 SiO2를 나타내며, 참조 번호 49는 질화물 층을 나타내고, 참조 번호 53 및 54는 산화 막(층간 절연 층)을 나타내며, 참조 번호 46은 접촉 층을 나타낸다.
비트 라인(57)은 층간 절연 층(53) 상에서 형성된다. 비트 라인(57)은 층간 절연 층(53)의 접촉 홀(62) 내에 매립된 폴리실리콘 층(47)을 통해 n+-형 확산 영역(22)에 접속된다.
또한, 제10도에서 도시된 바와 같이, 활성 영역(60)의 세로 방향(Y-방향)과 직교하는 X-방향에서, 각각의 활성 영역들은 필드 산화 막(51)에 의해 서로 절연된다. 게다가, 플레이트 전극(plate electrode;63)에 의해 기생 채널(parasiticchannel)이 발생되는 것이 방지된다.
본 실시예에서, 제1-4 실시예를 위해 앞에서 제시된 방법에 따라 건식 에칭 및 후속 폴리머 잔여물의 제거 단계를 사용하여 여러 층들이 패터닝된다. 복잡하고 극히 미세한 피치를 가지며, 상술한 64 MB DRAM의 메모리 셀과 같은 층 구조의 경우에, 본 발명의 패터닝 방법은 매우 신뢰성 높은 DRAM 메모리 셀들이 얻어질 수 있도록 정밀한 패터닝을 보장한다.
본 발명의 실시예들은 위에서 제시되었다. 본 발명의 기술적 사상에 기초한 상술한 실시예들에 대한 다양한 변형이 가능하다는 것을 주의해야 한다.
예를 들면, 제6도에 도시된 예는 절연 층 상에 접촉 홀을 형성하는데 단일 층 레지스트 마스크가 사용된 경우에 관한 것이지만, 제2도에 도시된 예에서와 같이 3개의 층들로 구성된 MLR을 대신 사용할 수도 있다. 제11도는 제2(d)도에 대응하는 이러한 단계를 도시한다.
텅스텐(몰리브덴, 크로뮴, 및 다른 금속도 또한 허용된다) 층의 패터닝을 통해 얻어진 배선(11)은 실리콘 웨이퍼(1)에 부착되며, BPSG 층(2)이 그 위에(배선 위에) 부착된다. BPSG 층(2)의 상부에서는, MLR로부터 상부 마스크 층(4)이 제거되어, 하부 레지스트 마스크 층(4) 및 중간 마스크 층(5)이 순차적으로 남게 된다. 홀(4a 및 5a)들은 각각 하부 레지스트 마스크 층(4) 및 중간 마스크 층(5) 내에 형성된다.
제11도에 도시된 상태에서 에칭 가스가 도입되면, 파선으로 표시된 것처럼 BPSG 층(2) 상에 접촉 홀(2a)이 형성된다. 폴리머 잔여층(9)는 접촉 홀(2a)의 측벽상에 생성된다. 그 후에, 중간 마스크 층(5) 및 하부 레지스트 마스크 층(4)이 제거되며, 상술한 것과 동일한 처리액을 사용하여 폴리머 잔여물이 제거된다.
계면활성제 이외에, 또한 다른 적절한 성분들이 세정 처리액에 첨가될 수도 있다.
반응성 이온 에칭 이외에, 원통형 플라즈마 에칭(cylindrical plasma etching) 또는 이온 빔 에칭에 의해 건식 에칭 패터닝이 또한 수행될 수도 있다.
특히, 이온 빔 에칭은 고 레벨의 방향성을 제공하기 때문에, 정확한 패터닝에 유리하다.
배선(도전 층) 및 절연 층을 형성할 때 사용하기 위해 실시예들에서 제시된 물질들 이외에, 다른 적당한 물질들이 사용될 수 있다.
64 MB DRAM의 메모리 셀들 이외에, 본 발명은 또한, 여러 다른 반도체 장치들의 제조에 응용될 수 있다.
본 발명에서는 레지스트 마스크 아래의 층이 건식 에칭되며, 애칭 가스로부터 생긴 잔여물은 0.04-0.12 wt%의 불화 수소를 함유하는 처리액을 사용하여 처리된다. 따라서, 패터닝 공정중에 상술한 잔여물이 존재하게 되면 원치 않는 방향으로의 에칭이 방지되어, 고정밀도의 패터닝이 보장된다. 게다가, 상술한 처리액은 상술한 조성을 가지기 때문에, 상술한 잔여물이 본질적으로 제거되어, 상술한 잔여물에 기인한 전기적 특성들의 저하를 피할 수 있게 된다. 게다가, 패터닝된 층은 상술한 처리 중에는 부식되지 않는다. 따라서, 고정밀도의 패터닝이 유지된다.
그 결과, 비록 초미세-피치 패턴을 갖는 구조라 할지라도, 양호한 전기적 특성이 보장된다. 따라서, 신뢰성 높은 반도체 장치들이 얻어질 수 있다.
제1도는 제1 실시예의 경우에, 접촉 홀을 형성한 이후에 스캐닝 전자 현미경으로 만들어진 절연층 표면의 2차 전자 영상의 개략도로서, 제1(a)도는 폴리머 잔여물이 제거된 후의 상태이며, 제1(b)도는 폴리머 잔여물이 제거되기 전의 상태의 개략도.
제2도는 상술한 접촉 홀을 형성하는 공정을 도시한 확대 횡단면도.
제3도는 세정 처리액 내의 불화 수소의 농도가 다양한 BPSG 층들의 제1도에서 도시된 바와 같은 2차 전자 영상들의 개략도로서, 제3(a)도는 불화 수소 농도가 0.05 wt%인 불화수소산을 사용하는 경우(실시예); 제3(b)도는 불화 수소 농도가 0.04 wt%인 불화수소산을 사용하는 경우(실시예); 제3(c)도는 불화 수소 농도가 0.03 wt%인 불화수소산을 사용하는 경우(비교예); 제3(d)도는 불화 수소 농도가 0.02 wt%인 불화수소산을 사용하는 경우(비교예); 제3(e)도는 불화 수소를 함유하지 않은 불화수소산을 사용하는 경우(비교예)의 개략도의 2차 전자 영상.
제4도는 상술한 세정 처리액 내의 불화 수소의 농도, 폴리머 잔여량, 및 접촉 홀 폭의 손실량 사이의 관계를 도시한 그래프.
제5도는 제2 실시예에서, 세정 처리액에 첨가된 계면활성제의 앙, BPSG 층의 부식 속도, 접촉 홀의 폭의 손실, 및 세정 처리액에 대한 표면 장력 사이의 관계를도시한 그래프.
제6도는 제3 실시예에서 접촉 홀을 형성하는 공정을 도시한 확대 횡단면도.
제7도는 제4실시예에서 접촉 홀을 형성하는 공정을 도시한 확대 횡단면도.
제8도는 제5실시예의 DRAM(다이내믹 RAM)메모리 셀의 주성분의 확대 평면도.
제9도는 상술한 메모리 셀(제8도에서 IX-IX 라인을 따른 횡단면도)의 확대 횡단면도.
제10도는 상술한 메모리 셀(제8도에서 X-X 라인을 따른 횡단면도)의 확대 횡단면도.
11도는 제3 실시예(상술한 제6도)에서 사용된 레지스트 마스크 대신에 다층 레지스트 마스크를 사용하여 접촉 홀을 형성하는 것을 도시한 확대 횡단면도.
제12도는 건식 에칭 패터닝 공정 중에 고정밀도 패터닝에 폴리머 잔여층이 사용되는 공정을 도시한 확대 횡단면도.
제13도는 종래의 비교예에서 접촉 홀의 주위 영역의 확대 횡단면도.
도면의 주요 부분에 대한 부호의 설명
1, 7 : 실리콘 웨이퍼
2 : BPSG 층
2a, 14, 62 : 접촉 홀
3 : 다층 레지스트(MLR)
4 : 하부 레지스트 마스크 층
5 : 중간 마스크 층
6 : 상부 레지스트 층
7, 13, 18, 76, 83 : 레지스트 마스크
8, 78 : 반응 가스
9, 79 : 폴리머 잔여 층
9a, 9b, 11 : 텅스텐 층
14 : CVD 산화 막
16 : 열 산화 막
17 : 폴리실리콘 층
22, 34 : n+-형 확산 영역
27 : 게이트 산화 막
35, 35R1, 35R2, 35U1, 35U2: 폴리실리콘 게이트 전극
47 : 매립된 n+-형 폴리실리콘 접촉 층
51 : 필드 산화 막
57 : 비트 라인
60 : 활성 영역
63 : 플레이트 전극
72 : 절연 층
74 : 중간 절연 층
75 : 상부 도전 층
81 : 에칭되지 않은 영역
82 : 에칭된 층
82a : 에칭된 영역
Tr1, Tr2: 트랜지스터

Claims (5)

  1. 반도체 장치의 제조 방법에 있어서,
    하부 층(lower layer) 상의 소정 패턴을 건식 에칭하기 위해 마스크를 사용하며, 이러한 건식 에칭 공정 후에도, 상기 하부 층이 반도체 기판 상에 남겨지도록 하는 단계와,
    상기 하부 층, 레지스트, 및 건식 에칭 공정에서 사용된 에칭 가스로부터 생긴 혼합된 잔여물을 0.04-0.12 wt%의 불화 수소(hydrogen fluoride)를 함유하는 처리액(treating liquid)을 사용하여 처리하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 하부 층은 절연 층이며, 상기 하부 층을 패터닝함으로써 접촉 홀의 형성 공정이 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 하부 층은 상기 에칭 공정 후에 배선으로서 남겨지게 되는 도전 층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1-3항 중 어느 한 항에 있어서, 상기 처리액 내의 불화 수소의 농도가 0.09-0.10 wt%인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1-4항 중 어느 한 항에 기재된 처리액.
KR1019950015969A 1994-06-17 1995-06-16 반도체장치의제조방법및처리액 KR100338484B1 (ko)

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