KR20020063221A - 절연막의 성막 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

층간 절연막으로서 사용하는 실리콘 산화막이나 실리케이트 글라스막 등을 고밀도 플라즈마 CVD 법에 의해 성막하는 경우에, 성막 온도를 400℃ 이상 680℃이하, 바람직하게는 400℃ 이상 600℃ 이하, 보다 바람직하게는 450℃ 이상 550℃ 이하로 하는 것에 의해, 이들의 막에 콘택트 홀 형성 후의 매립 재료의 매립의 전처리의 불산 처리에 의한 콘택트 홀의 확장을 억제하면서, 이들의 막의 플라즈마 대미지를 억제하여 신뢰성의 향상을 도모한다.

Description

절연막의 성막 방법 및 반도체 장치의 제조 방법{Method for forming insulation film and method for manufacturing semiconductor device}
최근의 반도체 디바이스의 고품질화에 따라 프로세스 온도의 저온화가 요구되고, 또한, DRAM의 고집적화에 따라 셀 면적의 저감이 요구되고 있다. 이러한 셀 면적의 저감 및 프로세스 온도의 저온화에 따라서, 종래 DRAM의 층간 절연막에 적용되어 온 붕소 인 실리케이트 글라스(BPSG)에 고온 리플로우를 행하여 매립하고, 평탄화를 행하는 프로세스의 채용이 곤란한 상황으로 되어 있다. 한편, 최근, HDP-CVD 프로세스라고 불리는 성막 중에 스퍼터 성분을 기여시켜 매립 능력을 향상시킨 플라즈마 CVD 프로세스가 개발되어 있고, 현재 주로 Al 배선의 층간 절연막으로서 채용이 진행되고 있다.
상기 HDP-CVD 프로세스에 의해 성막하는 실리콘 산화막을 DRAM의 다결정 실리콘용 층간 절연막에 적용하는 경우, 이 층간 절연막에 콘택트 홀을 형성한 후, 이 콘택트 홀에 플러그 매립 재료(통상은 인 도프 다결정 실리콘)를 매립하기 전에콘택트 홀 저면부의 하지 표면의 자연 산화막을 제거하기 위해서 행하는 전처리 시의 불산 처리에 의한 콘택트 홀의 확장이 우려되므로, 가능한 한 고온(700℃ 정도)에서 성막하는 것이 요구되었다. 이것은 고온에서 성막한 경우의 쪽이 불산에 대하여 낮은 웨트(wet) 에칭 레이트가 얻어지기 때문이다. 종래의 HDP-CVD 프로세스에 의한 실리콘 산화막의 전형적인 성막 조건을 이하에 기재한다.
톱 RF 파워: 1300W
사이드 RF 파워: 3100W
바이어스 RF 파워: 3500W
SiH4가스 유량: 70sccm
O2가스 유량: 130sccm
Ar 가스 유량: 130sccm
압력: 0.67 Pa(5mTorr)
DRAM의 다결정 실리콘용 층간 절연막은 높이 방향(기판에 수직인 방향)으로 생각한 경우, 트랜지스터에 가까운 개소의 층간 절연막이지만, 이 층간 절연막의 성막으로의 플라즈마 프로세스의 적용은 트랜지스터의 플라즈마 대미지가 우려된다. 그래서, 커패시터 TEG(Test Element Group)의 산화막의 신뢰성을 평가한 바, 다음에 설명하는 바와 같이 극히 나쁜 평가 결과가 얻어졌다.
종래의 논플라즈마프로세스인, 오존(O3)과 테트라에틸옥시실란(테트라에톡시실란이라고도 불린다; TEOS)을 사용하는 O3-TEOSCVD 법으로 성막한 실리콘 산화막 및 종래의 성막 조건에 따른 HDP-CVD 법에 의한 실리콘 산화막의 Qbd평가 결과를 비교한 것을 도 1에 도시한다. 도 1에서 분명한 바와 같이, 700℃에서 성막하는 종래의 성막 조건에 의한 HDP-CVD 법에 의한 실리콘 산화막의 Qbd평가 결과는 O3-TEOSCVD 법에 의해 성막한 실리콘 산화막에 비하여 현저하게 나쁘고, 신뢰성이 현저하게 나쁜 것을 알 수 있다. 또한, 이 문제는 디바이스의 특성 상에서는 특히 p 채널 M0S 트랜지스터의 임계치 전압의 불균일함을 가져오기 때문에, 중대한 문제이다. 이러한 이유로, 종래의 성막 조건에 의한 HDP-CVD 법은 그대로 DRAM의 다결정 실리콘의 층간 절연막에 적용할 수 없는 상황이다.
일반적으로 상기와 같은 PID(Plasma Induced Damage)는 바이어스 RF 파워를 저감시킴으로써 개선할 수 있지만, 본 발명자가 행한 실험에서는 HDP-CVD 프로세스에 의한 바이어스 RF 파워의 저감에 대해서 PID의 현저한 저감 효과는 확인되지 않았다. 또한, 이번의 대미지 발생원에 대하여, 과잉된 스퍼터 성분에 의한 샘플로의 물리적 어택(attack)에 대해서도 단면 SEM 등으로 관찰하여, 그와 같은 원인이 아님을 확인하고 있다.
따라서, 본 발명이 해결하고자 하는 과제는 HDP-CVD 법에 의해 실리콘 산화막, 보다 일반적으로는 실리콘과 산소를 주성분으로 하는 절연막을 성막하는 경우에, 그 후의 프로세스에 있어서, 이 절연막에 콘택트 홀을 형성한 후의 매립 재료의 매립의 전 처리 시의 불산 처리에 의한 콘택트 홀의 확장을 억제하면서, 절연막의 PID를 억제하여 신뢰성의 향상을 도모할 수 있는 절연막의 성막 방법 및 그와 같은 절연막의 성막 공정을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
한편, HDP-CVD 법에 의해 실리콘의 산화물을 주성분으로 하는 절연막을 성막 하는 경우에, 그 후의 프로세스에 있어서 이 절연막에 콘택트 홀 형성 후에 전처리를 하지 않고서 매립 재료를 매립하는 프로세스도 있다. 이 프로세스에서는 콘택트 홀 형성 후의 매립의 전처리 시의 불산 처리에 의한 콘택트 홀의 확장 문제는 존재하지 않지만, 이 경우에도, 성막 시에 막 중에 들어가는 것(주로 수소라고 생각된다)에 기인하는 콘택트 홀의 측벽으로부터의 탈가스를 억제하여, 이 탈가스에 기인하는 불량이 생기지 않도록 할 필요가 있다.
따라서, 본 발명이 해결하고자 하는 다른 과제는 HDP-CVD 법에 의해 실리콘의 산화물을 주성분으로 하는 절연막을 성막하는 경우에, 이 절연막에 콘택트 홀형성 후에 그 측벽으로부터의 탈가스를 억제하면서, 그 후의 프로세스에 있어서 절연막의 PID를 억제하여 신뢰성 향상을 도모할 수 있는 절연막의 성막 방법 및 그와 같은 절연막의 성막 공정을 갖는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명은 절연막의 성막 방법 및 반도체 장치의 제조 방법에 관한 것으로, 특히, 고밀도 플라즈마(High Density Plasma, HDP)-CVD 프로세스에 의해서 절연막을 성막하는 공정을 갖는 반도체 장치의 제조에 적용하기에 적합한 것이다.
도 1은 종래의 성막 조건에 의한 HDP-CVD 법에 의해 성막한 실리콘 산화막의 Qbd평가 결과를 도시하는 개략선도.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 DRAM의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 일 실시예에 따른 DRAM의 제조 방법에 있어서 HDP-CVD 법에 의해 실리콘 산화막을 성막할 때 실리콘 기판을 정전 척에 의해 처킹하는 모양을 도시하는 평면도.
도 7은 본 발명의 일 실시예에 따른 성막 조건에 의한 HDP-CVD 법에 의해 성막한 실리콘 산화막의 Qbd평가 결과를 도시하는 개략선도.
도 8은 도 7에 도시하는 Qbd평가에 사용한 커패시터 TEG의 구조를 도시하는 단면도.
본 발명자는 종래 기술이 갖는 상기 과제를 해결하기 위해서, 예의 검토하였다. 그 개요에 관해서 설명하면 다음과 같다.
즉, HDP-CVD 법에 의해 실리콘 산화막을 층간 절연막으로서 성막한 후, 콘택트 홀을 형성하고, 이 콘택트 홀에 매립 재료를 매립한 경우, 바람직한 성막 온도는 PID를 억제하는 것에 더하여, 불산을 사용한 웨트 에칭에 의한 전처리의 유무에따라서도 다르다. 구체적으로는 전처리를 하는 경우에는 PID를 억제하면서, 전처리에 의한 콘택트 홀의 확장을 억제하기 위해서는 성막 온도의 상한은 PID 억제의 관점에서 680℃, 하한은 웨트 에칭 레이트를 낮게 억제하는 전처리에 의한 콘택트 홀의 확장을 억제하는 관점으로부터 400℃ 이상으로 할 필요가 있다. 이러한 효과를 보다 확실하게 얻기 위해서는 바람직하게는 성막 온도는 400℃ 이상 600℃ 이하로 하고, 보다 바람직하게는 500±50℃, 즉 450℃ 이상 550℃ 이하로 하는 것이 좋다.
또한, 전처리를 하지 않는 경우에는 PID를 억제함과 동시에, 콘택트 홀의 측벽으로부터의 탈가스를 억제하기 위해서는 성막 온도의 상한은 PID 억제의 관점에서 680℃, 하한은 성막 시에 막 중에 들어가는 가스를 적게 하여 콘택트 홀의 측벽으로부터의 탈가스를 억제하는 관점에서 300℃ 이상으로 할 필요가 있다. 이러한 효과를 보다 확실하게 얻기 위해서는 바람직하게는 성막 온도는 360℃ 이상 550℃ 이하로 하는 것이 좋다.
또한, 이상의 사실은 실리콘 산화막에 한정되는 것은 아니며, 실리케이트 글라스막에 대해서도 동일하게 성립하고, 보다 일반적으로는 실리콘의 산화물을 주성분으로 하는 절연막 전반에 성립하는 것이다.
본 발명은 본 발명자에 의한 이상의 검토에 기초하여 안출된 것이다.
즉, 상기 과제를 해결하기 위해서, 본 발명의 제 1 발명은 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하도록 한 절연막의 성막 방법에 있어서,
절연막의 성막 온도를 400℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 것이다.
본 발명의 제 2 발명은
실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하도록 한 절연막의 성막 방법에 있어서,
절연막의 성막 온도를 300℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 것이다.
본 발명의 제 3 발명은
실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하는 공정과,
절연막에 콘택트 홀을 형성한 후, 콘택트 홀에 대하여 웨트 에칭에 의한 전처리를 하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
절연막의 성막 온도를 400℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 것이다.
본 발명의 제 4 발명은
실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하는 공정과,
절연막에 콘택트 홀을 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
절연막의 성막 온도를 300℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 것이다.
본 발명의 제 1 및 제 3 발명에 있어서는 성막 시에 발생하는 절연막의 PID를 억제하면서, 전처리에 의한 콘택트 홀의 확장을 억제하는 효과를 충분하게 얻기 위해서, 바람직하게는 성막 온도는 400℃ 이상 600℃ 이하로 하고, 보다 바람직하게는 450℃ 이상 550℃ 이하로 하며, 더욱 바람직하게는 490℃ 이상 510℃ 이하로 하는 것이 좋다.
본 발명의 제 2 및 제 4 발명에 있어서는 성막 시에 발생하는 절연막의 PID를 억제함과 동시에, 콘택트 홀의 측벽으로부터의 탈가스를 억제하는 효과를 보다 확실하게 얻기 위해서는 바람직하게는 성막 온도는 360℃ 이상 550℃ 이하로 한다.
본 발명에 있어서, 실리콘의 산화물을 주성분으로 하는 절연막은 전형적으로는 실리콘 산화막 또는 실리케이트 글라스막이고, 실리케이트 글라스막은 논도프 실리케이트 글라스(NSG)막, 인 실리케이트 글라스(PSG)막, 불소 실리케이트 글라스(FSG)막, 붕소 실리케이트 글라스(BSG)막, 붕소 인 실리케이트 글라스(BPSG)막, 비소 실리케이트 글라스(AsSG)막 등이다.
본 발명에 있어서 전형적으로는 절연막에 콘택트 홀을 형성하고, 이 콘택트 홀에 대하여 웨트 에칭에 의한 전처리를 하여 콘택트 홀 저면부의 하지 표면의 자연 산화막을 제거한 후, 콘택트 홀에 매립 재료를 매립한다.
본 발명에 있어서, 성막 온도의 설정은 달리 지장이 없는 한, 기본적으로는 어떠한 방법에 의해 행하여도 좋지만, 전형적으로는 정전 척에 의해 기판을 흡착하여, 기판의 이면에 냉각한 헬륨 가스를 분출함으로써 행할 수 있다.
고밀도 플라즈마 CVD 프로세스에 있어서의 플라즈마 발생 방식으로서는 전자 사이클로톤 공조(Electron Cyclotron Resonance, ECR) 방식, 유도 결합 플라즈마(Inductively Coupled Plasma, ICP) 방식, 헬리콘파(波) 플라즈마 방식 등이 있다. 여기서, 고밀도 플라즈마의 플라즈마 밀도는 통상 1×1O11내지 1×1O13/cm3정도이다.
상술한 바와 같이 구성된 본 발명의 제 1 및 제 3 발명에 따르면, 절연막의 성막 온도가 680℃ 이하인 것에 의해, 성막 시에 PID가 발생하는 것을 효과적으로 억제할 수 있는 동시에, 절연막의 성막 온도가 400℃ 이상인 것에 의해, 양호한 막질을 얻을 수 있고, 웨트 에칭 레이트를 충분히 낮게 억제할 수 있다.
상술한 바와 같이 구성된 본 발명의 제 2 및 제 4 발명에 따르면, 절연막의 성막 온도가 680℃ 이하인 것에 의해, 성막 시에 PID가 발생하는 것을 효과적으로 억제할 수 있는 동시에, 절연막의 성막 온도가 300℃ 이상인 것에 의해, 성막 시에 막 중에 들어가는 가스를 충분하게 적게 할 수 있고, 그 후의 프로세스에 있어서 탈가스를 효과적으로 억제할 수 있다.
이하, 본 발명의 일 실시예에 대하여 도면을 참조하여 설명한다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 DRAM의 제조 방법을 도시한다. 이 DRAM 에서는 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 쌍방을 사용하지만, 도 2 내지 도 5에 있어서는 p 채널 MOS 트랜지스터 형성부에 대해서만 도시하며, 이하의 설명도 p 채널 MOS 트랜지스터 형성부에 대해서만 한다.
상기 일 실시예에 있어서는 도 2에 도시하는 바와 같이, 우선, 실리콘 기판(1)에 소자 분리 영역(도시하지 않음)을 형성한 후, 실리콘 기판(1)에 예를 들면 이온 주입에 의해 n 월(도시하지 않음)을 형성한다. 다음에, 이 n 월의 표면에 실리콘 산화막으로 이루어지는 게이트 산화막(2)을 성막한다. 다음에, 예를 들면 감압 CVD 법에 의해 기판 전체면에 다결정 실리콘막(3)을 성막하고, 또한 이 다결정 실리콘막(3)에 예를 들면 이온 주입에 의해 불순물을 도핑하여 저저항화한 후,예를 들면 스퍼터링법에 의해 이 다결정 실리콘막(3)상에 예를 들면 텅스텐 실리사이드막(4)을 성막한다. 다음에, 이러한 텅스텐 실리사이드막(4) 및 다결정 실리콘막(3)을 예를 들면 반응성 이온 에칭(RIE)법에 의해 에칭하여 소정 형상으로 패터닝하고, 폴리사이드 구조의 게이트 전극을 형성한다. 다음에, 이 게이트 전극을 마스크로 하여 n 월에 p 형 불순물인 붕소(B)를 이온 주입함으로써 게이트 전극에 대하여 자기 정합적으로 예를 들면 p+형의 소스 영역(5) 및 드레인 영역(6)을 형성한다. 이로써, p 채널 MOS 트랜지스터가 형성된다. 다음에, 예를 들면 CVD 법에 의해 기판 전체면에 예를 들면 실리콘 질화막(7)을 성막한다.
다음에, HDP-CVD 법에 의해 기판 전체면에 실리콘 산화막(8)을 층간 절연막으로서 성막한다. 여기서, 이 HDP-CVD 프로세스에 있어서의 플라즈마 발생 방식으로서는 ICP 방식을 사용한다. 이 때의 성막 조건의 예를 들면 하기와 같다.
성막 온도: 400 내지 680℃
탑 RF 파워: 1300W
사이드 RF 파워: 3100W
바이어스 RF 파워: 3500W
SiH4가스 유량: 70sccm
O2가스 유량: 130sccm
Ar 가스 유량: 130sccm
압력: 0.67Pa(5mTorr)
또한, 이 성막 시에는 도 6에 도시하는 바와 같이, HDP-CVD 장치의 반응실 내에 설치된 정전 척(51)에 의해 실리콘 기판(1)의 이면을 흡착하여 처킹한다. 정전 척(51)에는 서로 직경이 다른 2개의 원주를 따라 다수의 통기 구멍(52)이 설치되어 있다. 그리고, 이들의 통기 구멍(52)을 통하여 실리콘 기판(1)의 이면에 냉각용 헬륨(He)을 접촉하는 것에 의해 냉각하고, 성막 온도(기판 온도)를 400 내지 680℃의 범위 내의 소망의 온도에 설정한다. He 압력은 예를 들면 성막 온도를 500℃로 하는 경우, 내주부의 통기 구멍(52)에 대해서는 예를 들면 2.7 Pa (2 Torr), 외주부의 통기 구멍(52)에 대해서는 예를 들면 6.7 Pa (5 Torr)로 한다. 또한, 통기 구멍(52)을 내주부와 외주부로 분할하여 설치하고 있는 것은 기판 온도, 즉 성막 온도의 면 내 균일성을 확보하기 위해서이다.
다음에, 도 3에 도시하는 바와 같이, 예를 들면 화학 기계 연마(CMP)법에 의해 실리콘 산화막(8)을 연마하여 평탄화한다.
다음에, 리소그래피에 의해 콘택트 홀 형성용의 레지스터 패턴(도시하지 않음)을 실리콘 산화막(8)상에 형성한 후, 이 레지스터 패턴을 마스크로 하여 실리콘 산화막(8) 및 실리콘 질화막(7)을 예를 들면 RIE 법에 의해 에칭하여 드레인 영역(6)상에 콘택트 홀(9)을 형성한다. 그 후, 애싱(ashing)하여 레지스터 패턴이나 에칭 찌꺼기를 제거한다.
다음에, 불산을 사용한 웨트 에칭에 의한 전처리를 하여, 콘택트 홀(9)의 저면부의 드레인 영역(6)의 표면의 자연 산화막(도시하지 않음)을 제거한다.
다음에, 도 5에 도시하는 바와 같이, 예를 들면 감압 CVD 법에 의해 기판 전체면에 다결정 실리콘막(10)을 성막하여 콘택트 홀(9)을 매립한 후, 이 다결정 실리콘막(10)에 예를 들면 인(P)을 이온 주입에 의해 도핑하여 n+형화 한다.
그 후, 금속 배선의 형성 등의 필요한 공정을 실행하여, 목적으로 하는 DRAM을 제조한다.
본 발명의 일 실시예에 따른 성막 조건(단, 성막 온도는 400℃)에 의한 HDP-CVD 법에 의한 성막한 실리콘 산화막(8), O3-TEOSCVD 법에 의해 성막한 실리콘 산화막 및 종래의 성막 조건에 의한 HDP-CVD 법에 의한 실리콘 산화막의 Qbd평가 결과를 비교한 것을 도 7에 도시한다. 단, 평가에는 도 8에 도시하는 바와 같은 구조의 커패시터 TEG를 사용하였다. 이 커패시터 TEG에서는 게이트 전극의 면적이 게이트 산화막의 면적에 대하여 1000배로 되어 있다. 실리콘 기판(1)에 대한 냉각용 He 압력은 성막 온도가 400℃인 경우, 내주부의 통기 구멍(52)에 대해서는 예를 들면 5.3Pa(4Torr), 외주부의 통기 구멍(52)에 대해서는 예를 들면 10.7Pa(8Torr)로 하였다. 그 외의 성막 조건은 상기 일 실시예에 따른 실리콘 산화막(8)의 성막 조건과 동일하다. 도 7에서 분명한 바와 같이, 400 내지 680℃에서 성막하는 본 발명의 일 실시예에 따른 실리콘 산화막(8)의 Qbd평가 결과는 700℃에서 성막하는 종래의 성막 조건에 의한 HDP-CVD 법에 의한 실리콘 산화막에 비하여 현저하게 개선되어, O3-TEOSCVD 법에 의해 성막한 실리콘 산화막과 동등한 결과가 얻어졌다. 이 사실로부터, 실리콘 산화막(8)의 PID는 종래의 성막 조건에 의한 HDP-CVD 법에 의한 실리콘 산화막에 비하여 현저하게 개선되고, 신뢰성은 양호하다. 또한, 상세한 것은 생략하지만, 성막 온도를 500℃로 하여 HDP-CVD 법에 의해 성막한 실리콘 산화막(8)에 대해서도 동등한 결과가 얻어지는 것이 확인되어 있다.
이상과 같이, 상기 일 실시예에 따르면, 층간 절연막으로서의 실리콘 산화막(8)을 HDP-CVD 법에 의해 성막할 때의 성막 온도를 400 내지 680℃로 함으로써, 성막 시에 실리콘 산화막(8)에 PID가 발생하는 것을 효과적으로 억제할 수 있어, 신뢰성이 양호한 실리콘 산화막(8)을 얻을 수 있다. 그리고, 이와 같이 PID가 대폭 저감된 실리콘 산화막(8)을 얻을 수 있는 것에 의해, p 채널 MOS 트랜지스터의 임계치 전압의 불균일함을 대폭 저감할 수 있고, 디바이스의 특성 불량을 대폭 저감할 수 있으며, DRAM의 제조 수율의 향상을 도모할 수 있다. 또한, 실리콘 산화막(8)의 막질이 양호한 것에 의해, 웨트 에칭 레이트를 충분히 낮게 억제할 수 있으며, 이 때문에 콘택트 홀(9)에 대한 불산에 의한 전처리 시에 콘택트 홀(9)의 확장을 방지할 수 있다.
이와 같이, 상기 일 실시예에 따르면, HDP-CVD 법에 의해 성막하는 실리콘 산화막(8)에 콘택트 홀(9)을 형성한 후의 매립의 전처리 시의 불산 처리에 의한 콘택트 홀(9)의 확장을 억제하면서, 실리콘 산화막(8)의 PID를 억제하여 신뢰성 향상을 도모할 수 있고, p 채널 MOS 트랜지스터의 임계치 전압의 불균일함을 대폭 저감할 수 있다.
이상, 본 발명의 일 실시예에 대하여 구체적으로 설명하였지만, 본 발명은 상술한 실시예에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하는 각종변형이 가능하다.
예를 들면, 상술한 일 실시예에 있어서 예를 든 수치, 재료, 구조, 형상, 원료 가스 등은 어디까지나 예에 불과하며, 필요에 따라서 이들과 다른 수치, 재료, 구조, 형상, 원료 가스 등을 사용하여도 좋다.
또한, 상술한 일 실시예에 있어서는 도 6에 도시하는 바와 같은 정전 척을 사용하여 실리콘 기판의 처킹을 행하고, 실리콘 기판의 이면으로부터 냉각용 He를 접촉하는 것에 의해 냉각하여 성막 온도를 소망의 온도로 설정하고 있지만, 성막 온도의 설정은 다른 방법에 의해 행하여도 좋고, 또한, 실리콘 기판의 보유도 다른 방법에 의해 행하여도 좋다.
더욱이, 상술한 일 실시예에 있어서는 실리콘 산화막(8)을 성막할 때의 산소의 원료 가스로서 O2를 사용하고 있지만, 산소의 원료 가스로서는 예를 들면 N2O 등을 사용하여도 좋다.
이상 설명한 바와 같이, 본 발명에 따르면, 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막할 때의 성막 온도를 400℃ 이상 680℃ 이하로 하도록 하고 있는 것에 의해, 그 후의 프로세스에 있어서, 이 절연막에 콘택트 홀 형성 후의 매립 재료의 매립의 전처리 시의 불산 처리에 의한 콘택트 홀의 확장을 억제하면서, 절연막의 PID를 억제하여 신뢰성 향상을 도모할 수 있다.
또한, 본 발명에 따르면, 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막할 때의 성막 온도를 300℃ 이상 680℃ 이하로 하 도록 하는 것에 의해, 그 후의 프로세스에 있어서 이 절연막에 콘택트 홀 형성 후에 그 측벽으로부터의 탈가스를 억제하면서, 절연막의 PID를 억제하여 신뢰성의 향상을 도모할 수 있다.
본 발명은 MOS 디바이스로 말하면 채널 길이가 0.13μm 이하 정도의 미세화가 진행된 디바이스에 적용하는 경우에 특히 효과를 발휘한다. 이것은 이 정도 이상으로 미세화가 진행된 디바이스에 있어서 고밀도 플라즈마 CVD를 한 경우에, PID가 디바이스 특성에 미치는 악영향이 문제되기 때문이다.

Claims (20)

  1. 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하도록 한 절연막의 성막 방법에 있어서,
    상기 절연막의 성막 온도를 400℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 절연막의 성막 방법.
  2. 제 1 항에 있어서, 상기 절연막의 성막 온도를 400℃ 이상 600℃ 이하로 하도록 한 것을 특징으로 하는 절연막의 성막 방법.
  3. 제 1 항에 있어서, 상기 절연막의 성막 온도를 450℃ 이상 550℃ 이하로 하도록 한 것을 특징으로 하는 절연막의 성막 방법.
  4. 제 1 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 절연막의 성막 방법.
  5. 제 1 항에 있어서, 상기 절연막은 실리케이트 글라스막인 것을 특징으로 하는 절연막의 성막 방법.
  6. 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하도록 한 절연막의 성막 방법에 있어서,
    상기 절연막의 성막 온도를 300℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 절연막의 성막 방법.
  7. 제 6 항에 있어서, 상기 절연막의 성막 온도를 360℃ 이상 550℃ 이하로 하도록 한 것을 특징으로 하는 절연막의 성막 방법.
  8. 제 6 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 절연막의 성막 방법.
  9. 제 6 항에 있어서, 상기 절연막은 실리케이트 글라스막인 것을 특징으로 하는 절연막의 성막 방법.
  10. 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하는 공정과,
    상기 절연막에 콘택트 홀을 형성한 후, 상기 콘택트 홀에 대하여 웨트 에칭에 의한 전처리를 하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 절연막의 성막 온도를 400℃ 이상 680℃ 이하로 하도록 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서, 상기 절연막의 성막 온도를 400℃ 이상 600℃ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서, 상기 절연막의 성막 온도를 450℃ 이상 550℃ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10 항에 있어서, 상기 콘택트 홀에 대하여 웨트 에칭에 의한 전처리를 한 후, 상기 콘택트 홀에 매립 재료를 매립하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 10 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 10 항에 있어서, 상기 절연막은 실리케이트 글라스막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 실리콘의 산화물을 주성분으로 하는 절연막을 고밀도 플라즈마 CVD 법에 의해 성막하는 공정과,
    상기 절연막에 콘택트 홀을 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 절연막의 성막 온도를 300℃ 이상 680℃ 이하로 하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 절연막의 성막 온도를 360℃ 이상 550℃ 이하로 하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서, 상기 콘택트 홀에 매립 재료를 매립하도록 한 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 16 항에 있어서, 상기 절연막은 실리케이트 글라스막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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JP2786680B2 (ja) * 1989-07-24 1998-08-13 シャープ株式会社 半導体装置の製造方法
JP2648746B2 (ja) * 1991-09-26 1997-09-03 株式会社ジーティシー 絶縁膜形成方法
JP3407086B2 (ja) * 1994-06-17 2003-05-19 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US5648175A (en) * 1996-02-14 1997-07-15 Applied Materials, Inc. Chemical vapor deposition reactor system and integrated circuit

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