KR100314486B1 - 반도체 기억장치 및 그 제조 방법 - Google Patents

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Abstract

무부하형 4Tr CMOS SRAM 셀에 의해 구성되는 반도체 기억장치에 있어서, 메모리 셀의 스텐바이 전류를 삭감한다.
pMOSFET(16, 17)의 게이트 길이를 nM0SFET(18, 19)보다 작게 한다. 그러므로, DIBL 효과가 억제되어, 노드(33)를 H로하는 경우, pM0SFET(17)의 오프전류 Ioff(PM2)는 pMOSFET(16)의 오프 전류 Ioff(PM1)의 차가 작게 되어 메모리 셀의 스텐바이 전류가 작게 된다. 또한, nMOSFET(18, 19)의 게이트 산화막 두께를 pMOSFET(16, 17)보다 작게 한다. 그러므로, 게이트 다이렉트 터널 전류(Ig)가 적어지고, pMOSFET(16)의 오프전류 Ioff(PM1)는 작게 되며, pM0SFET(16)의 오프 전류 Ioff(PM2)도 감소되어 스텐바이 전류도 더욱 작게된다.

Description

반도체 기억장치 및 그 제조 방법{Semiconductor device and method of forming the same}
본 발명은 SRAM(Static Random Access Memory) 구성의 반도체 기억장치에 관한 것으로, 특히 무부하형 4Tr CMOS SRAM 셀에 의해 구성되는 반도체 기억장치에 관한 것이다.
MOSFET에 의해서 구성된 종래의 SRAM의 메모리 셀을 도 14에 도시한다. 이 종래의 반도체 기억장치에 있어서의 메모리 셀은, n채널 MOSFET(20 내지 23)와, 저항(24, 25)으로 구성되어 있다.
이 메모리 셀에서는 스탠바이 상태에서는 워드선(30)은 로우 레벨, 비트선(31, 32)은 하이 레벨로 되어 있다.
이 종래의 메모리 셀에서는, n채널 MOSFET(20, 21)와, 저항(24, 25)에 의해 플립 플롭 회로가 구성되어 있고, 노드(33, 34)의 어느 한쪽이 하이 레벨(이하 H 레벨이라고 부른다)이 되고, 다른쪽이 로우 레벨(이하 L이라고 부른다)로 되는 상태가 유지되고 있다.
그리고, n채널 MOSFET(22, 23)은, 드라이버 게이트를 형성하고 있고, 워드선(30)이 하이 레벨이 되면 온되어, 비트선(31, 32)과 노드(33, 34)를 전기적으로 접속하고 있다.
도 14에 도시한 종래의 메모리 셀에서는, 저항(24, 25)이라는 풀업 저항이 필요하게 되기 때문에, 제조 공정수 및 회로 면적을 삭감할 때 장해로 되었다. 이러한 문제를 해결하기 위해서, 메모리 셀에 풀업 저항을 불필요하게 한 도 15에 도시하는 바와 같은 무부하형 4Tr CMOS SRAM 셀이 제안되어 있다.
이 메모리 셀은 도 15에 도시하는 바와 같이, 도 14의 메모리에 대하여 저항(24, 25)을 삭제하고, 드라이버 게이트를 형성하고 있는 n채널 MOSFET(22, 23)을 p채널 MOSFET(26, 27)로 대체한 것이다. 또한, 이 메모리 셀에서는 워드선(30)은 스탠바이 상태에서는 H로 되어 있고, 기억 내용의 판독/기록을 할 때에는 L로 된다.
이 메모리 셀에 있어서, 노드(33)를 H 상태, 노드(34)를 L 상태로 유지할 때의 동작에 대해서 도 16을 참조하여 설명한다. 도 16은 도 15의 회로도에 있어서 흐르고 있는 전류를 도시한 것이다.
이 메모리 셀에서는, 노드(33)의 H 상태를 유지하기 위해서 풀업 저항은 존재하지 않는다. 그러나, p채널 MOSFET(26)가 오프하고 있는 상태에서도 p채널 MOSFET(26)의 소스 내지 드레인간에는 오프 전류 Ioff(PM1)가 흐르고 있다. 그리고, 이 노드(33)는 오프 전류 Ioff(PM1)에 의해 전하가 공급됨으로써 H 상태를 유지할 수 있다.
그러나, n채널 MOSFET(20)에도 마찬가지로 오프 전류 Ioff(NM1)가 흐르고 있기 때문에, 노드(33)의 H 상태가 유지되기 위해서는 하기의 식(1)이 만족되는 것이 조건으로 된다.
Ioff(PM1)≥Ioff(NM1)·····(1)
MOSFET에서는 게이트 전극이 게이트 절연막상에 형성되어 있기 때문에 게이트 전극에는 거의 전류가 흐르지 않는다. 그러나, 게이트 전극에 전압을 인가하면, 약간이기는 하지만 게이트 전극으로부터 게이트 산화막을 통하여 채널에 흐르는 전류인 게이트 다이렉트 터널 전류가 흐른다. 그러므로, 노드(33)로부터 n채널 MOSFET(21)의 게이트 전극에 대하여 게이트 다이렉트 터널 전류(Ig)가 흐른다.
이 게이트 다이렉트 터널 전류(Ig)를 고려하면, 노드(33)의 H 상태가 유지되기 위한 조건은 하기의 식(2)으로 된다.
Ioff(PM1)≥ Ioff(NM1)+ Ig ·····(2)
또한, p채널 MOSFET(27)에도 마찬가지로, 오프 전류 Ioff(PM2)가 흐르지만, p채널 MOSFET(27)의 소스에는 비트선(32)의 H가 인가되며, 드레인은 노드(34)의 L이 인가되어 있기 때문에, 소스∼드레인간에는 전류전압이 인가된다. 따라서, p채널 MOSFET(26)의 소스∼드레인간에는 거의 전압차가 생기지 않는 것과 비교하면, p채널 MOSFET(27)의 소스∼드레인간에는 큰 전위차가 생기게 되며, p채널 MOSFET(27)의 오프 전류 Ioff(PM2)는 p채널 MOSFET(26)의 오프 전류 Ioff(PM1)보다도 큰 값이 된다.
따라서, 이 무부하형 4Tr CMOS SRAM 셀의 스탠바이 전류의 크기는 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)의 크기에 따라서 결정되게 된다.
그리고, p채널 MOSFET(27)의 오프 전류 Ioff(PM2)와, p채널 MOSFET(26)의 오프 전류 Ioff(PM2)의 관계를 고려하면, 상기의 식(2)은 하기의 식(3)과 같이 나타난다.
Ioff(PM2)＞ Ioff(PM1)≥Ioff(NM1)＋Ig ·····(3)
이상의 사실에서, 메모리 셀의 스탠바이 전류 즉 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)를 가능한 한 작게 하기 위해서는, 오프 전류 Ioff(PM2)와 Ioff(PM1)의 차를 가능한 작게 함과 동시에, 오프 전류 Ioff(NM1)와 게이트 다이렉트 채널 전류(Ig)의 합을 가능한 작게 할 필요가 있다.
예를 들면, p채널 MOSFET(26, 27)와 n채널 MOSFET(20, 21)의 각각의 게이트길이를 0.25μm, 게이트 산화막의 막 두께를 50Å으로 하면, 게이트 다이렉트 터널전류(Ig)는 0.1pA, n 채널 MOSFET(20)의 오프 전류 Ioff(NM1)는 1pA가 된다. 그러므로 노드(33)의 H 상태를 유지하기 위해서는, p채널 MOSFET(26)의 오프 전류Ioff(PM1)는 3pA 정도가 필요하게 되고, 결과로서 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)는, 오프 전류 Ioff(PM1)의 약 2배인 6pA 정도가 흐르게 된다.
또한, 소자의 집적도를 높이기 위해서 미세화한 다른 예로서, p채널 MOSFET(26, 27)와 n채널 MOSFET(20, 21)의 각각의 게이트 길이를 0.18μm, 게이트 산화막의 막 두께를 35Å로 하면, 게이트 다이렉트 터널 전류(Ig)는 5pA, n채널 MOSFET(20)의 오프 전류 Ioff(NM1)는 50pA로 된다. 그러므로, 노드(33)의 H 상태를 유지하기 위해서는, p채널 MOSFET(26)의 오프 전류 Ioff(PM1)는 100pA 정도가 필요하게 되고, 결과로서 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)는, 오프 전류 Ioff(PM1)의 약 5배인 500pA 정도가 흐르게 된다.
또한, 소자의 집적도를 더욱 높이기 위해서 미세화한 다른 예로서, p채널 MOSFET(26, 27)와 n채널 MOSFET(20, 21)의 각각의 게이트 길이를 0.13μm, 게이트산화막의 막 두께를 22Å로 하면, 게이트 다이렉트 터널 전류(Ig)는 500pA, n채널 MOSFET(20)의 오프 전류 Ioff(NM1)는 50PA로 된다. 그러므로, 노드(33)의 H 상태를 유지하기 위해서는, p채널 MOSFET(26)의 오프 전류 Ioff(PM1)는 1nA(=10OOOpA) 정도가 필요하게 되며, 결과로서 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)는, 오프 전류 Ioff(PM1)의 약 5배인 5nA 정도가 흐르게 된다.
위에서 설명한 구체예를 하기의 표 1에 정리하여 제시한다.
여기서, 표 1의 종래 예②와 같이 게이트 산화막 두께가 35Å, 게이트 길이가 0.18μm가 되면, 오프 전류 Ioff(PM2)가 오프 전류 Ioff(PM1)의 5배가 되어 버리는 것은, 드레인에 인가된 전압에 의해서 소스∼채널간의 포텐셜이 내려가서 임계치 전압이 저하하는 현상인 DIBL(Drain Induced Barrier Lowering) 현상의 영향이 나타나기 때문이다.
이 DIBL 현상에 대해서, 도 17 및 도 18을 참조하여 설명한다.
여기서, 전원 전압은 2V이고 p채널 MOSFET(27)의 소스∼드레인간에는 2V의 전위차가 발생하고 있고, p채널 MOSFET(26)의 소스∼드레인간에는 0.05V의 전위차가 발생하고 있는 것으로 하여 설명한다.
먼저, 도 17을 참조하여 게이트 길이(L)와 임계치 전압(VT)의 대해서 설명한다.
MOSFET에서는 게이트 길이(L)가 어떤 일정치 이상 짧아지면, 단 채널 효과에의해 임계치 전압(VT)이 작아진다. 그리고, 소스∼드레인간의 전압(Vds)이 커지면 DIBL 현상의 영향에 의해서 임계치 전압(VT)의 저하가 더욱 커진다. 그러므로, 게이트 길이가 짧아지면 소스∼드레인간의 전압(Vds)이 높아지는 것에 의한 임계치 전압(VT)의 저하가 현저하게 된다.
임계치 전압(VT)이 저하한 경우의, 게이트 전압(VG)과 드레인 전류(Ids)의 관계를 도 18을 참조하여 설명한다.
소스∼드레인간을 흐르는 드레인 전류(Ids)는, 게이트 전압(VG)과 임계치 전압(VT)의 차에 의해서 결정되기 때문에, 임계치 전압(VT)이 작아지면 같은 게이트 전압(VG)의 경우의 드레인 전류(Ids)가 증가하게 된다. 그러므로 게이트 길이가 예를 들어 0.18μm로 작은 경우에는, Vds가 2V인 경우와 0.05V인 경우에 임계치(VT)의 값이 변화하여, 결과로서 드레인 전류(Ids)도 변화하게 된다. 그러므로 게이트 전압(VG)이 O인 경우의 드레인 전류(Ids)인 오프 전류도, 게이트 길이(L)가 작은 경우에는 Vds에 의해서 크게 변화하게 된다.
이렇게 하여, 반도체 기억장치의 집적도를 높이기 위해서 MOSFET를 미세화하여 게이트 길이를 짧게 하면 DIBL 효과에 의해 메모리 셀의 스탠바이 전류가 증가하게 된다.
또한 미세화를 진행시키고, 게이트 산화막 두께가 22Å, 게이트 길이가 O.13μm로 하면, 표 1의 종래 예③에 나타낸 바와 같이, 게이트 다이렉트 터널 전류(Ig)의 값이 극단적으로 증가하고, 결과로서 p채널 MOSFET(26)의 오프 전류 Ioff(PM1)을 크게 하지 않으면 안된다. 그 결과 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)는 커지고, 스탠바이 전류도 큰 값이 되어 버린다.
이 현상은 게이트 산화막 두께를 어떤 일정치 이하로 얇게 하면, 게이트 다이렉트 터널 전류(Ig)가 급격히 증가함으로써 발생하는 현상이다. 도 19는 게이트 산화막 두께(Tox)와 게이트 다이렉트 터널 전류(Ig)의 관계를 도시하는 도면이다. 이 도면에 도시하는 바와 같이, 게이트 산화막 두께(Tox)가 25Å 이하로 하면 게이트 다이렉트 터널 전류(Ig)는 급격히 증가하고, 게이트 산화막 두께(Tox)가 22Å으로 되면, 25Å인 경우의 10배인 500pA라는 큰 값으로 됨을 알 수 있다.
이렇게 하여, 반도체 기억장치의 집적도를 높이기 위해서 MOSFET를 미세화하여 게이트 산화막 두께를 얇게 해 가면 게이트 다이렉트 터널 전류(Ig)의 증가에 의해 메모리 셀의 스탠바이 전류가 증가하게 된다.
상기에서는, 노드(33)를 H 상태로서 유지하는 경우의 동작에 대해서 설명하였지만, 노드(34)를 H 상태로서 유지하는 경우에는 완전히 대상의 동작이 행해지기 때문에 설명은 생략한다.
상술한 종래의 반도체 기억장치에서는 무부하형 4Tr CM0S SRAM 셀에 의해 구성되는 반도체 기억장치에 있어서, 집적도를 높이기 위해서 MOSFET를 미세화해 가면 하기와 같은 문제점이 있었다.
(1) 게이트 길이가 짧아지면 DIBL 효과에 의해 메모리 셀의 스탠바이 전류가 증가하여 버린다.
(2) 게이트 산화막 두께를 얇게 해 가면 게이트 다이렉트 터널 전류의 증가에 의해 셀의 스탠바이 전류가 증가하여 버린다.
본 발명의 목적은 무부하형 4Tr CM0S SRAM 셀에 의해 구성되는 반도체 기억장치에 있어서, 메모리 셀의 스탠바이 전류를 삭감할 수 있는 반도체 기억장치 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시형태의 반도체 기억장치에 있어서의 메모리 셀의 회로도.
도 2는 본 발명의 제2 실시형태의 반도체 기억장치에 있어서의 메모리 셀의 회로도.
도 3은 본 발명의 제 3 실시형태의 반도체 기억장치에 있어서의 메모리 셀의 회로도.
도 4는 도 3의 반도체 기억장치에 있어서, n채널 MOSFET와 p채널 MOSFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 5는 도 3의 반도체 기억장치에 있어서, n채널 MOSFET와 p채널 M0SFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 6은 도 3의 반도체 기억장치에 있어서, n채널 MOSFET와 p채널 M0SFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 7은 도 3의 반도체 기억장치에 있어서, n채널 MOSFET와 p채널 M0SFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 8은 도 3의 반도체 기억장치에 있어서, n채널 M0SFET와 p채널 M0SFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 9는 도 3의 반도체 기억장치에 있어서, n채널 M0SFET와 p채널 MOSFBT를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 10은 도 3의 반도체 기억장치에 있어서, n채널 MOSFET와 p채널 MOSFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 11은 도 3의 반도체 기억장치에 있어서, n채널 MOSFET와 p채널 MOSFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 12는 도 3의 반도체 기억장치에 있어서, n채널 M0SFET와 p채널 M0SFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 13은 도 3의 반도체 기억장치에 있어서, n채널 M0SFET와 p채널 M0SFET를 동일 기판상에 형성할 때의 공정을 도시한 단면도.
도 14는 종래의 반도체 기억장치에 있어서의 풀업 저항을 갖는 메모리 셀의 회로도.
도 15는 종래의 반도체 기억장치에 있어서의 무부하형 4Tr CMOS SRAM 셀의 회로도.
도 16은 도 15의 메모리 셀에서 흐르는 전류를 설명하기 위한 회로도.
도 17은 게이트 길이와 임계치 전압의 관계를 도시하는 도면.
도 18은 게이트 전압과 드레인 전류의 관계를 도시하는 도면.
도 19는 게이트 산화막 두께와 게이트 다이렉트 터널 전류의 관계를 도시하는도면.
※도면의 주요 부분에 대한 부호의 설명※
1 : p형 실리콘 기판 2 : 소자 분리 영역
3 : 희생 산화막 4 : p웰
5 : n웰 6 : 제 1 게이트 산화막
7 : 제2 게이트 산화막 8, 9 : 게이트 전극
10 : 폴리실리콘 11 : n+형소스(드레인) 영역
12 : p+형소스(드레인) 영역 16, 17 : p채널 MOSFET
18, 19 : n채널 MOSFET 20 내지 23 : n채널 MOSFET
24, 25 : 저항 26, 27 : p채널 MOSFET
30 : 워드선 31, 32 : 비트선
33, 34 : 노드 51 내지 55 : 레지스트
상기 목적을 달성하기 위해서, 본 발명의 반도체 기억장치는, 게이트가 워드선에 접속되고, 소스가 제1 비트선에 접속된 제1 의 p채널 MOSFET와,
게이트가 워드선에 접속되며, 소스가 제2 비트선에 접속된 제2 의 p채널 MOSFET와,
게이트가 상기 제2 의 p채널 MOSFET의 드레인에 접속되며, 드레인이 상기 제1 의 p채널 MOSFET의 드레인에 접속되고, 소스가 그랜드에 접속된 제1 의 n채널 MOSFET와,
게이트가 상기 제1 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기 제2 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제2 의 n채널 MOSFET로 구성되어 있는 복수의 메모리 셀을 갖는 반도체 기억장치에 있어서,
상기 제1 및 제2 의 p채널 MOSFET의 게이트 길이가 상기 제1 및 제2 의 n채널 MOSFET의 게이트 길이보다도 큰 것을 특징으로 한다.
따라서, DIBL 효과가 억제되고, 드레인이 하이 레벨로 유지되고 있는 p채널 MOSFET의 오프 전류와 드레인이 로우 레벨로 유지되고 있는 n채널 MOSFET의 오프 전류와의 차가 작아지고, 메모리 셀의 스탠바이 전류를 작게 할 수 있다.
또한, 본 발명의 다른 반도체 기억장치는, 상기 제1 및 제2 채널 MOSFET의 게이트 산화막 두께가 상기 제1 및 제2 의 p채널 MOSFET의 게이트 산화막 두께보다도 큰 것을 특징으로 한다.
따라서, 게이트가 하이 레벨의 상태로 유지되고 있는 n채널 MOSFET의 게이트 다이렉트 터널 전류를 작게 할 수 있고, 드레인이 하이 레벨의 p채널 MOSFET에 흐르는 오프 전류의 값을 작게 설정하여, 결과로서, 드레인이 로우 레벨로 유지되고 있는 p채널 MOSFET의 오프 전류도 작게 되어, 스탠바이 전류를 작게 할 수 있다.
또한, 본 발명의 다른 반도체 기억장치는, 상기 제1 및 제2 의 n채널 MOSFET의 게이트 산화막 두께가 상기 제1 및 제2 의 p채널 MOSFET의 게이트 산화막 두께보다도 크고, 상기 제1 및 제2 의 p채널 MOSFET의 게이트 길이가 상기 제1 및 제2 의 n채널 MOSFET의 게이트 길이보다도 큰 것을 특징으로 한다.
따라서, DIBL 효과가 억제되고, 드레인이 하이 레벨로 유지되어 있는 p채널MOSFET의 오프 전류와 드레인이 로우 레벨로 유지되고 있는 n채널 MOSFET의 오프 전류와의 차가 작아지고, 메모리 셀의 스탠바이 전류를 작게 할 수 있다. 또한, 게이트가 하이 레벨 상태로 유지되고 있는 n채널 MOSFET의 게이트 다이렉트 터널 전류를 작게 할 수 있고, 드레인이 하이 레벨의 p 채널 MOSFET에 흐르는 오프 전류의 값을 작게 설정하며, 결과로서, 드레인이 로우 레벨로 유지되고 있는 p채널 MOSFET의 오프 전류도 작아지며, 스탠바이 전류를 더욱 작게 할 수 있다.
다음에, 본 발명의 실시형태에 대해서 도면을 참조하여 상세히 설명한다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태의 반도체 기억장치에 있어서의 메모리 셀의 회로도이다. 도 15와 동일 번호는 동일 구성요소를 나타낸다.
본 실시형태의 반도체 기억장치의 메모리 셀은, 도 15에 도시한 종래의 메모리 셀에 대하여, p채널 MOSFET(26, 27)을, 게이트 길이가 큰 p채널 MOSFET(16, 17)로 대체한 것이다.
도 17에 도시한 바와 같이, 게이트 길이(L)를 크게 하면 소스∼드레인 전압(Vds)의 값에 의한 임계치 전압(VT)의 차가 작아진다. 그러므로 도 18에 도시하는 바와 같이, Vds의 값에 의한 오프 전류의 차도 작아진다. 그러므로 본 실시형태에서는 드라이버 게이트를 구성하고 있는 p채널 MOSFET의 게이트 길이를 크게 하여 DIBL 효과를 억제하여, 소스, 드레인간의 전위 차에 의한 오프 전류의 증감의 변화를 가능한 한 작게 하도록 하고 있다. 그러므로 P 채널 MOSFET(16)의 오프 전류 Ioff(PM1)에 대한 p채널 MOSFET(17)의 오프 전류의 비를 작게 할 수 있고, 결과로서 p채널 MOSFET (17)의 오프 전류 Ioff(PM2)가 작아진다. 그러므로 본 실시형태의 메모리 셀의 스탠바이 전류를 작게 할 수 있다.
예를 들면, 표 1에 있어서 설명한 종래예 ②, ③의 메모리 셀에 대하여 본 실시형태를 적용한 경우를 하기의 표 2에 표시한다.
종래 예②에 있어서 p채널 MOSFET(26, 27)의 게이트 길이가 0.18μm인 것을, 본 실시형태①에 나타내는 바와 같이 p채널 MOSFET(16, 17)에서는 게이트 산화막은 변화시키지 않고서 게이트 길이를 0.22μm으로 한다. 이로써 도 18에 도시하는 바와 같이 DIBL 효과가 억제되고, p채널 MOSFET(17)의 오프 전류 Ioff(PM2)는 p채널 MOSFET(16)의 오프 전류 Ioff(PM1)의 약 2배 정도의 200μm로 된다. 그러므로, 메모리셀 스탠바이 전류를 작게 할 수 있다.
또한, 종래 예③에 있어서 p채널 MOSFET(26, 27)의 게이트 길이가 0.13μm 이던 것을, 본 실시형태②에 도시하는 바와 같이 p채널 MOSFET(16, 17)에서는 게이트 산화막 두께는 변화시키지 않고서 게이트 길이를 O.16μm으로 한다. 이것에 의해 마찬가지로 해서 DIBL 효과가 억제되고, p채널 MOSFET(17)의 오프 전류 Ioff(PM2)는 p채널 MOSFET(16)의 오프 전류 Ioff(PM1)의 약 2배 정도의 2000pA로 된다. 그러므로, 메로리 셀의 스텐바이 전류를 적게 할 수 있다.
(제2 실시형태)
다음에 본 발명의 제2 실시형태의 반도체 기억장치에 대하여 설명한다.
도 2는 본 실시형태의 반도체 기억장치에 있어서의 메모리 셀의 회로도이다. 도 15와 동일 번호는 같은 구성 요소를 나타낸다.
본 실시형태의 반도체 기억장치의 메모리 셀은 도 15에 도시된 종래의 메모리 셀에 대하여, n채널 MOSFET(20, 21)를 게이트 산화막의 막 두께가 큰 n채널 MOSFET(18, 19)로 치환한 것이다.
도 19에 도시한 바와 같이, 게이트 산화막의 막 두께(Tox)를 크게하면 게이트 다이렉트 터널 전류(Ig)는 작게된다. 그러므로, 본 실시형태에서는, 플립플롭 회로를 구성하고 있는 n채널 MOSFET의 게이트 산화막의 막 두께만을 크게하여 게이트 터널 전류(Ig)를 작게함으로서, p채널 M0SFBT(26)의 오프 전류 Ioff(PM1)를 작게 할 수있고, 결과로서 p채널 M0SFET(27)의 오프 전류 Ioff(PM2)도 작아진다. 그러므로, 본 실시형태의 메모리 셀의 스텐바이 전류를 작게 할 수 있다.
예를 들면, 표 1에서 설명한 종래 예③의 메모리 셀에 대하여 본 실시형태를 적용한 경우를 하기의 표 3에 나타낸다.
종래 예③에 있어서 n채널 MOSFET(20, 21)의 게이트 산화막 두께가 22Å인 것을 n채널 MOSFET(18, 19)에서는 게이트 길이는 변화시키지 않고서 게이트 산화막 두께를 25Å로 한다. 이것에 의해 게이트 다이렉트 터널 전류(Ig)는 도 19에 도시되는 바와 같이, 50OpA에서 50pA와 1/1O로 된다. 그러므로, p채널 M0SFET(26)의 오프 전류 Ioff(PM1)를 20OpA 정도로 할 수 있고, 결과로서 p채널 MOSFET(27)의 오프 전류 Ioff(PM2)를 1000pA와 종래의 50O0pA의 1/5로 할 수 있다. 그러므로, 메모리 셀의 스텐바이 전류를 작게할 수 있다.
(제 3 실시형태)
다음에 본 발명의 제 3 실시형태의 반도체 기억장치에 대해서 설명한다.
본 실시형태는 상기 제 1 실시형태 및 제2 실시형태를 조합한 것으로, 드라이버 게이트를 구성하고 있는 p채널 MOSFET의 게이트 길이를 n채널 MOSFET의 게이트 길이보다도 크게 하며, n채널 MOSFET의 게이트 산화막 두께를 드라이버 게이트를 구성하고 있는 p채널 MOSFET의 게이트 산화막 두께보다도 크게한다.
본 실시형태의 반도체 기억장치에 있어서의 메모리 셀의 회로도를 도 3에 도시한다. 도 1, 2와 동일 부호는 같은 구성요소를 나타낸다.
본 실시형태의 반도체 기억장치의 메모리 셀은 도 15에 도시한 종래의 메모리 셀에 대하여, p채널 MOSFET(26, 27)를 게이트 길이가 큰 p채널 MOSFET(16, 17)로 치환할 수 있음과 동시에, n채널 MOSFET(20, 21)를 게이트 산화막의 막 두께가 큰 n채널 MOSFET(18, 19)로 치환한 것이다.
본 실시형태에서는 게이트 길이가 큰 p채널 MOSFET(16, 17)를 드라이버 게이트로서 사용함으로서 DIBL 효과를 억제하여 오프 전류를 작게 할 수 있음과 동시에 게이트 산화막의 막 두께가 큰 n채널 MOSFET(18, 19)를 사용함으로서 게이트 다이렉트 터널 전류를 작게 할 수 있다. 그래서, 상기 2개의 효과에 의해 메모리 셀의 스텐바이 전류를 종래예에 대하여 대폭적으로 삭감할 수 있다.
예를 들면, 표 1에서 설명한 종래 예③의 메모리 셀에 대하여 본 실시형태를 적용한 경우를 하기의 표 4에 나타낸다.
종래 예③에 있어서 p채널 MOSFET(26, 27)의 게이트 길이가 0.13μm인 것을, 본 실시형태의 p채널 MOSFET(16, 17)에서는 게이트 산화막 두께는 변화시키지 않고서 게이트 길이를 O.16μm으로 한다. 또한, 종래 예③에 있어서 n채널 MOSFETT(20, 21)의 게이트 산화막 두께가 22Å인 것을 n채널 MOSFET(18, 19)에서는 게이트 길이는 변화시키지 않고서 게이트 산화막 두께를 25Å로 한다.
이것에 의해 게이스 다이렉트 터널 전류(Ig)는 도 19에 도시되는 바와 같이, 500pA에서 50pA와 1/10로 된다. 그러므로, p채널 MOSFET(16)의 오프 전류 Ioff(PM1)를 20OpA 정도로 할 수 있다. 또한, p채널 MOSET(16, 17)의 게이트 길이를 0.16μm으로 함으로서 DIBL 효과가 억제되고, p채널 MOSFET(17)의 오프 전류 Ioff(PM2)는 p채널 MOSFET(16)의 오프 전류 Ioff(PM1)의 약 2배 정도의 400pA로 된다. 그러므로, 메모리 셀의 스텐바이 전류를 대폭적으로 작게 할 수 있다.
이렇게 하여 게이트 산화막 두께 및 게이트 길이를 p채널 MOSFET와 n채널 MOSFET로 각각 변경함으로서 메모리 셀의 스텐바이 전류의 삭감이 도모되지만, 종래의 제조방법에서는 동일 기판상에 형성되는 MOSFET의 게이트 산화막 두께, 게이트길이는 동일한 경우가 일반적이었다. 그러므로, 본 실시형태의 반도체 기억장치를 실제로 제조하기 위해서는, 종래의 제조방법과는 다른 제조방법이 필요하게 된다.
그러므로, 다음에 도 4 내지 도 13을 사용하여 게이트 길이 및 게이트 산화막 두께가 다른 p채널 MOSFET와 n채널 M0SFET를 동일 기판상에 형성하는 제조공정을 설명한다.
우선, 도 4에 도시되는 바와 같이, p형 실리콘 기판(1) 표면상에 소자 분리 영역(2) 및 희생 산화막(3)을 형성한다. 그리고, p채널 M0SFET(pMOS)를 형성하고자 하는 영역상에 레지스트(51)를 형성한 후에, 희생 산화막을 통하여 p웰 주입 및 게이트 붕소의 주입을 실시한다.
다음에 마찬가지로 하여 n채널 MOSFET(nMOS)을 형성하고자 하는 영역상에 레지스트(62)를 형성한 후에, 희생 산화막(3)을 통해서 n웰 주입 및 게이트 비소의 주입을 실시한다.
다음에 도 6에 도시되는 바와 같이, 희생 산화막(8)을 에칭 제거한다. 여기서, 도 4, 도 5에 도시한 공정에서의 p웰 주입, n웰 주입에 의해 p형 실리콘 기판(1)의 표면에는 p웰(4), n웰(5)이 형성되어 있다.
그리고, 도 7에 도시되는 바와 같이, 막 두께 20Å의 제 1 게이트 산화막(6)을 소자 분리 영역(2) 및 p웰(4), n웰(5)의 표면에 형성한다.
그리고, 도 8에 도시되는 바와 같이, n채널 MOSFET를 형성하고자 하는 영역상에 레지스트(53)를 형성한 후에, 제 1 게이트 산화막(5)을 에칭 제거한다. 이것에 의해, 레지스트(53)가 형성되어 있는 부분의 제 1 게이트 산화막(6)은 20Å의 두께그대로 유지된다.
다음에 막 두께 22Å의 제2 게이트 산화막(7)을 p채널 MOSFET를 형성하고자 하는 영역상에 형성한다. 이것에 의해 제 1 게이트 산화막(6)도 제2 게이트 산화막(7)의 성장중에 막 두께가 증가하여 막 두께가 25Å로 된다.
그리고, 도 10에 도시되는 바와 같이, 게이트 전극의 재료가 되는 폴리실리콘(1O)을 제 1 게이트 산화막(6) 및 제2 게이트 산화막(7)상에 성장시킨다.
그리고, 도 11에 도시되는 바와 같이, 폴리실리콘(6)을 패터닝한 후에 에칭 제거함으로서, n채널 MOSFET를 형성하고자 하는 영역상에 게이트 길이가 0.13μm의 게이트 전극(8)을 형성하여, p채널 M0SFET를 형성하고자 하는 영역상에 게이트 길이가 O.16μm의 게이트 전극(9)을 형성한다. 그리고 형성하자고 하는 영역상에 레지스트(54)를 형성한 후에, 비소(As)를 게이트 전극(8) 및 n채널 MOSFET의 소스 영역/드레인 영역이 되는 부분에 주입한다.
그리고, 도 12에 도시되는 바와 같이, n채널 MOSFET를 형성하고자 하는 영역상에 레지스트(55)를 형성한 후에, 붕소(B)을 게이트 전극(9) 및 p채널 MOSFET의 소스 영역/드레인 영역이 되는 부분에 주입한다.
도 11에 도시한 공정에 의해, 게이트 전극(8)에는 불순물으로 비소가 주입되며, n채널 MOSFET에는 n+소스(드레인) 영역(11)이 형성되어, 도 12에 도시된 공정에 의해, 게이트 전극(9)에는 불순물으로서 붕소이 주입되어, p채널 MOSFET에는p+소스(드레인) 영역(12)이 형성된다.
이상의 제조방법에 의해, 도 13에 도시되는 바와 같이 동일 기판상에 게이트산화막 두께 및 게이트 길이가 다른 p채널 MOSFET와 n채널 MOSFET가 형성된다.
상기 제 1로부터 제 3 실시형태에서는 노드(33)를 H상태로 유지하는 경우의 동작에 대해서 설명하였지만, 노드(34)를 H 상태로 유지하는 경우에는 대상의 동작이 행하여지기 위한 그 설명은 생략한다.
이상에 설명한 바와 같이, 본 발명은 메모리 셀의 스텐바이 전류를 삭감할 수 있다고 하는 효과를 갖는다.

Claims (5)

  1. 게이트가 워드선에 접속되고, 소스가 제1 의 비트선에 접속된 제1 의 p채널 MOSFET와,
    게이트가 워드선에 접속되고, 소스가 제2 의 비트선에 접속된 제2 의 p채널 MOSFET 와,
    게이트가 상기 제2 의 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기 제1 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제1 의 n채널 MOSFEET와,
    게이트가 상기 제1 의 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기 제2 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제2 의 n채널 MOSFET로 구성되어 있는 복수의 메모리 셀을 갖는 반도체 기억장치에 있어서,
    상기 제1 및 제2 의 p채널 MOSFET의 게이트 길이가 상기 제1 및 제2 의 n채널 MOSFET의 게이트 길이보다도 큰 것을 특징으로 하는 반도체 기억장치.
  2. 게이트가 워드선에 접속되고, 소스가 제1 의 비트선에 접속된 제1 의 p채널 MOSFET와,
    게이트가 워드선에 접속되고, 소스가 제2 의 비트선에 접속된 제2 의 p채널 MOSFET와,
    게이트가 상기 제2 의 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기제1 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제1 의 n채널 MOSFET와,
    게이트가 상기 제1 의 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기 제2 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제2 의 n채널 MOSFET로 구성되어 있는 복수의 메모리 셀을 갖는 반도체 기억장치에 있어서,
    상기 제1 및 제2 의 n채널 MOSFET의 게이트 산화막 두께가 상기 제1 및 제2 의 p채널 MOSFET의 게이트 산화막 두께보다도 큰 것을 특징으로 하는 반도체 기억장치.
  3. 게이트가 워드선에 접속되고, 소스가 제1 의 비트선에 접속된 제1 의 p채널 MOSFET와,
    게이트가 워드선에 접속되고, 소스가 제2 의 비트선에 접속된 제2 의 p채널 MOSFET와,
    게이트가 상기 제2 의 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기 제1 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제1 의 n채널 MOSFET와,
    게이트가 상기 제1 의 p채널 MOSFET의 드레인에 접속되고, 드레인이 상기 제2 의 p채널 MOSFET의 드레인에 접속되며, 소스가 그랜드에 접속된 제2 의 n채널 MOSFET로 구성되어 있는 복수의 메모리 셀을 갖는 반도체 기억장치에 있어서,
    상기 제1 및 제2 의 n채널 MOSFET의 게이트 산화막 두께가 상기 제1 및 제2의 p채널 MOSFET의 게이트 산화막 두께보다도 크고, 상기 제1 및 제2 의 p채널 MOSFET의 게이트 길이가 상기 제1 및 제2 의 n채널 MOSFET의 게이트 길이보다도 큰 것을 특징으로 하는 반도체 기억장치.
  4. 논리상태를 유지하기 위한 플립 플롭 회로를 구성하고 있는 2개의 n채널 MOSFET와, 상기 플립 플롭회로의 출력과 비트선과의 사이의 전기적 접속을 제어하기 위한 드라이버 게이트로서 동작하는 2개의 p채널 MOSFET로 구성되어 있는 복수의 메모리 셀을 갖는 반도체 기억장치의 제조방법으로서,
    반도체 기판 표면상에 소자 분리 영역 및 희생 산화막을 형성하는 처리와,
    상기 반도체 기판의 p채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하는 제1 막을 형성한 후에, 상기 희생 산화막을 통하여 제1 불순물의 주입을 행함으로써 p웰을 형성하며, 그 후에 상기 제1 막을 제거하는 처리와,
    상기 반도체 기판의 n채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하는 제2 막을 형성한 후에, 상기 희생 산화막을 통하여 제2 불순물의 주입을 행함으로써 n웰을 형성하고, 그 후에 상기 제2 막을 제거하는 처리와,
    상기 희생 산화막을 제거하는 처리와,
    상기 소자 분리 영역 및 상기 n웰 및 상기 p웰의 표면에 제1 게이트 산화막을 형성하는 처리와,
    상기 제1 게이트 산화막의 n채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하는 제3 막을 형성한 후에, p채널 MOSFET를 형성하고자 하는 영역상의 상기 제1 게이트 산화막의 제거를 행하고, 상기 제3 막을 제거하는 처리와,
    p채널 MOSFET을 형성하고자 하는 영역상에 제2 게이트 산화막을 형성함과 동시에 해당 제2 게이트 산화막을 형성함으로써 상기 제1 게이트 산화막의 막 두께를 증가시키는 처리와,
    게이트 전극을 형성하기 위한 반도체 재료를 상기 제1과 제2 게이트 산화막 및 상기 소자 분리 영역의 표면에 성장시키는 처리와,
    상기 반도체 재료의 패터닝 및 에칭 제거를 행하고, n채널 MOSFET를 형성하고자 하는 영역상에 제1 게이트 전극을 형성함과 동시에 p채널 MOSFET를 형성하고자 하는 영역상에 제2 게이트 전극을 각각 형성하는 처리와,
    p채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하기 위한 제4 막을 형성한 후에, 상기 제1 게이트 전극에 제3 불순물을 주입하고, 상기 제4 막을 제거하는 처리와,
    n채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하기 위한 제5 막을 형성한 후에, 상기 제2 게이트 전극에 제4 불순물을 주입하여, 상기 제5 막을 제거하는 처리로 구성되어 있는 반도체 기억장치의 제조방법.
  5. 논리상태를 유지하기 위한 플립 플롭 회로를 구성하고 있는 2개의 n채널 MOSFET와, 상기 플립 플롭 회로의 출력과 비트선과의 사이의 전기적 접속을 제어하기 위한 드라이버 게이트로서 동작하는 2개의 p채널 MOSFET로 구성되어 있는 복수의 메모리 셀을 갖는 반도체 기억장치의 제조방법으로서,
    반도체 기판 표면상에 소자 분리 영역 및 희생 산화막을 형성하는 처리와,
    상기 반도체 기판의 p채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하는 제1 막을 형성한 후에, 상기 희생 산화막을 통하여 제1 불순물의 주입을 행함으로써 p웰을 형성하고, 그 후에 상기 제1 막을 제거하는 처리와,
    상기 반도체 기판의 n채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하는 제2 막을 형성한 후에, 상기 희생 산화막을 통하여 제2 불순물의 주입을 행함으로써 n웰을 형성하고, 그 후에 상기 제2 막을 제거하는 처리와,
    상기 희생 산화막을 제거하는 처리와,
    상기 소자 분리 영역 및 상기 n웰 및 상기 p웰의 표면에 제1 게이트 산화막을 형성하는 처리와,
    상기 제1 게이트 산화막의 n채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하는 제3 막을 형성한 후에, p채널 MOSFET를 형성하고자 하는 영역상의 상기 제1 게이트 산화막의 제거를 행하고, 상기 제3 막을 제거하는 처리와,
    p채널 MOSFET를 형성하고자 하는 영역상에 제2 게이트 산화막을 형성함과 동시에 제2 게이트 산화막을 형성함으로써 상기 제1 게이트 산화막의 막 두께를 증가시키는 처리와,
    게이트 전극을 형성하기 위한 반도체 재료를 상기 제1과 제2 게이트 산화막 및 상기 소자 분리 영역의 표면에 성장시키는 처리와,
    상기 반도체 재료의 패터닝 및 에칭 제거를 행하고, n채널 MOSFET를 형성하고자 하는 영역상에 제1 게이트 전극을 형성함과 동시에 p채널 MOSFET를 형성하고자하는 영역상에 상기 제1 게이트 전극의 게이트 길이보다도 큰 값의 게이트 길이의 제2 게이트 전극을 각각 형성하는 처리와,
    p채널 MOSFET을 형성하고자 하는 영역상에 이온 주입을 저지하기 위한 제4 막을 형성한 후에, 상기 제1 게이트 전극에 제3 불순물을 주입하여, 상기 제4 막을 제거하는 처리와,
    n채널 MOSFET를 형성하고자 하는 영역상에 이온 주입을 저지하기 위한 제5 막을 형성한 후에, 상기 제2 게이트 전극에 제4 불순물을 주입하여, 상기 제5 막을 제거하는 처리로 구성되어 있는 반도체 기억장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101211204B1 (ko) 2010-07-07 2012-12-11 시트로닉스 테크놀로지 코퍼레이션 축소된 회로 면적을 갖는 메모리 셀

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP2002016150A (ja) * 2000-06-29 2002-01-18 Nec Corp 半導体記憶装置及びその製造方法
US6614124B1 (en) * 2000-11-28 2003-09-02 International Business Machines Corporation Simple 4T static ram cell for low power CMOS applications
JP2003133441A (ja) 2001-10-22 2003-05-09 Nec Corp 半導体装置
US20030218218A1 (en) * 2002-05-21 2003-11-27 Samir Chaudhry SRAM cell with reduced standby leakage current and method for forming the same
CN100352163C (zh) * 2002-12-18 2007-11-28 中颖电子(上海)有限公司 高可靠性且低功耗的静态选择电路
JP2005078741A (ja) * 2003-09-02 2005-03-24 Renesas Technology Corp 半導体記憶装置
JP4889965B2 (ja) * 2005-06-27 2012-03-07 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100699857B1 (ko) 2005-07-30 2007-03-27 삼성전자주식회사 무부하 에스램, 그 동작 방법 및 그 제조 방법
US8400064B2 (en) * 2009-09-09 2013-03-19 Koninklijke Philips Electronics N.V. Zener diode protection network in submount for LEDs connected in series

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5368991A (en) 1976-12-02 1978-06-19 Fujitsu Ltd 4-transistor static memory cell
JPS5651088A (en) 1979-09-28 1981-05-08 Nec Corp Semiconductor memory device
JPS59172194A (ja) 1983-03-18 1984-09-28 Shoichi Tanaka 半導体スタチツクメモリセル
EP0157926B1 (de) * 1984-03-21 1989-03-08 Siemens Aktiengesellschaft Verfahren zum Herstellen einer hochintegrierten MOS-Feld-effekttransistorschaltung
JPS60254653A (ja) 1984-05-30 1985-12-16 Fujitsu Ltd 半導体記憶装置
US4866002A (en) * 1985-11-26 1989-09-12 Fuji Photo Film Co., Ltd. Complementary insulated-gate field effect transistor integrated circuit and manufacturing method thereof
JP3125929B2 (ja) * 1990-03-09 2001-01-22 富士通株式会社 半導体装置の製造方法
US5330929A (en) 1992-10-05 1994-07-19 Motorola, Inc. Method of making a six transistor static random access memory cell
US5426065A (en) * 1993-11-30 1995-06-20 Sgs-Thomson Microelectronics, Inc. Method of making transistor devices in an SRAM cell
JP3551468B2 (ja) * 1994-05-06 2004-08-04 ソニー株式会社 Ｓｒａｍメモリセルの動作方法
JP2976903B2 (ja) * 1996-10-08 1999-11-10 日本電気株式会社 半導体記憶装置
US5827761A (en) * 1997-02-25 1998-10-27 Advanced Micro Devices, Inc. Method of making NMOS and devices with sequentially formed gates having different gate lengths
US6172899B1 (en) * 1998-05-08 2001-01-09 Micron Technology. Inc. Static-random-access-memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101211204B1 (ko) 2010-07-07 2012-12-11 시트로닉스 테크놀로지 코퍼레이션 축소된 회로 면적을 갖는 메모리 셀

Also Published As

Publication number Publication date
GB2342778B (en) 2003-05-21
JP2000124333A (ja) 2000-04-28
US20030032250A1 (en) 2003-02-13
US6674105B2 (en) 2004-01-06
GB2342778A (en) 2000-04-19
GB9924626D0 (en) 1999-12-22
JP3185880B2 (ja) 2001-07-11
KR20000029127A (ko) 2000-05-25

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