CN1240186C - 动态电路 - Google Patents

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Abstract

一种动态电路，包括：在第一电位的电源和预充电节点(12)之间连接源极-漏极通道并将栅极端子连接在第二时钟输入端子(10)上的预充电P型MOS晶体管(1)；在放电节点和第二电位的电源之间连接源极-漏极通道并将栅极端子连接在第一时钟输入端子(7)上的放电N型MOS晶体管(4)；以及逻辑运算用N型MOS晶体管(2、3)，在上述预充电节点(12)和上述放电节点之间，形成中间节点(13)地连接上述逻辑运算用N型MOS晶体管(2、3)的源极-漏极通道，在从上述中间节点(13)到上述预充电节点(12)形成导通通道后，仍使上述预充电P型MOS晶体管(1)导通。从而可降低向中间节点分配电荷所引起的噪声。

Description

动态电路
技术领域
本发明涉及一种在由MOS晶体管实现逻辑的动态电路中可以降低噪声以及由噪声引起的误动作的技术。
背景技术
近年来的半导体集成电路，因制造的微细化，实现了高速动作化、省面积化、低耗电化等。随着制造的微细化，虽然也实现了电源的低电压化，但由此带来的电路抗噪声能力变弱的问题也变得显著。
作为高速动作的电路之一，在现有技术中使用称为动态电路的电路。
图15表示现有技术的动态电路的一例。
在图15中，101表示P型MOS晶体管，该P型MOS晶体管101，其栅极端子与时钟输入端子107连接，在从该时钟输入端子107输入的时钟信号CK为Low(Low是指接地电压)的期间，对预充电节点112向High(High是指电源电压)充电。102、103、104表示N型MOS晶体管，这些N型MOS晶体管，其栅极分别与输入端子108、109、时钟输入端子107连接，并且N型MOS晶体管102和N型MOS晶体管103通过中间节点113连接。从输入端子108输入的输入信号A以及从输入端子109输入的输入信号B，在时钟信号CK为Low的期间成为Low，在High的期间或保持Low的状态，或变化成High。105表示反相器，以预充电节点112作为输入，其反相输出与输出端子111连接。106表示P型MOS晶体管，该P型MOS晶体管106，当从输出端子111输出的输出信号为Low，即预充电节点112为High时导通，保持预充电节点112处于High状态。此外，P型MOS晶体管106的驱动能力，比N型MOS晶体管102、103、104的驱动能力低，当N型MOS晶体管102、103、104导通时，预充电节点112变化到Low。图16表示图15所示动态电路的各部信号的波形图。
以下说明上述那样构成的现有例的动态电路的动作。
首先，时钟信号CK变成Low，P型MOS晶体管101导通，预充电节点112成为High。然后，时钟信号CK成为High，只有当输入信号A和输入信号B变成High时预充电节点112与接地端子导通，预充电节点112变成Low。由于预充电节点112的信号通过反相器105输出给输出端子111，输出信号在时钟信号CK为Low的期间成为Low，时钟信号CK为High的期间将输入端子108、109的AND运算结果输出。
图17表示现有例的动态电路的另一例。
图17所示动态电路和图15所示动态电路的不同点在于，除去了图15中所具有的N型MOS晶体管104。其它均相同，其动作也和图15的动态电路的动作大致相同。
然而，在图15所示的现有例的动态电路中，在时钟信号CK为High的期间，只有输入信号A变成High，而输入信号B仍然保持Low的状态时，由于只是在预充电节点112和中间节点113之间导通，当在中间节点113上没有积蓄电荷时，预充电节点112的电荷向中间节点113分配，假定预充电节点112的电容量为C1、中间节点113的电容量为C2，预充电节点112的电位从High大致下降到High*{C1/(C1+C2)}，然后，通过P型MOS晶体管106从电源供给电荷，返回到High。图16表示以上动作的各信号的波形图。
为此，在存在中间节点113的动态电路中，根据输入端子的值的组合，有时会在预充电节点112上产生噪声，由于该噪声，将降低电路的噪声容限，最坏的情况是有可能造成电路误动作。
为了解决该现有例的课题，虽然有一种增强P型MOS晶体管106的驱动能力的方法，但当P型MOS晶体管106的驱动能力增大后，在时钟信号CK为High的期间，将减慢利用N型MOS晶体管102、103、104使预充电节点112的电位变成Low的速度，而妨碍电路的高速动作。
发明内容
本发明正是针对上述问题点的发明，其目的在于降低由于动态电路的电荷分配而产生的噪声。
为了解决上述问题，本发明之1所述的发明，包括：时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述时钟输入端子上的预充电MOS晶体管；以及
多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和第二电位的电源之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道(path)，其特征在于：在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
本发明之2所述的发明，包括：第1时钟输入端子；第2时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；在放电节点和第二电位的电源之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和所述放电节点之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
本发明之3所述的发明，是在本发明之1或2所述的发明中，其特征在于：在从上述中间节点到上述预充电节点形成导通通道后，为了仍使上述预充电MOS晶体管导通，对连接在上述预充电MOS晶体管的栅极端子上的时钟输入端子所施加的时钟信号，附加延迟。
本发明之4所述的发明，是在本发明之1或2所述的发明中，其特征在于：在从上述中间节点到上述预充电节点形成导通通道后，为了仍使上述预充电MOS晶体管导通，通过与施加在上述输入端子上的信号进行逻辑运算，生成向连接在上述预充电MOS晶体管的栅极端子上的时钟输入端子施加的时钟信号。
这样，在本发明之1～4所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声。另外，在本发明之4所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声，并且在不需要向预充电节点供给电荷时使其不进行该供给，可以防止电路的动作速度降低。
本发明之5所述的发明，包括：第1时钟输入端子；多个输入端子；
在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和第二电位的电源之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：第2时钟输入端子；和在所述第一电位的电源和所述预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的、所述之外的另一预充电MOS晶体管，在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另一预充电MOS晶体管导通。
本发明之6所述的发明，包括：第1时钟输入端子；第2时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；在放电节点和第二电位的电源之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和所述放电节点之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：第3时钟输入端子；和在所述第一电位的电源和所述预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第3时钟输入端子上的、所述之外的另一预充电MOS晶体管，在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另一预充电MOS晶体管导通。
本发明之7所述的发明，是在本发明之5或6所述的发明中，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子上施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另一预充电MOS晶体管导通。
本发明之8所述的发明，是在本发明之5或6所述的发明中，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另一预充电MOS晶体管导通。
这样，在本发明之5～8所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过上述另一预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声。进一步，通过分别设置2个预充电MOS晶体管，在出现电荷分配引起的噪声时可以进行最优化的电荷供给。另外，在本发明之8所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声，并且在不需要向预充电节点供给电荷时使其不进行该供给，可以防止电路的动作速度降低。
本发明之9所述的发明，包括：第1时钟输入端子；多个输入端子；
在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和第二电位的电源之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：第2时钟输入端子；和在所述第一电位的电源和所述预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的、所述之外的另一预充电MOS晶体管，在从所述中间节点到所述预充电节点形成导通通道后，仍使该另一预充电MOS晶体管导通。
本发明之10所述的发明，包括：第1时钟输入端子；第2时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；在放电节点和第二电位的电源之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和所述放电节点之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：第3时钟输入端子；和在所述第一电位的电源和所述预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第3时钟输入端子上的、所述之外的另一预充电MOS晶体管，在从所述中间节点到所述预充电节点形成导通通道后，仍使该另一预充电MOS晶体管导通。
本发明之11所述的发明，是在本发明之9或10所述的发明中，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子所施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述另一预充电MOS晶体管导通。
本发明之12所述的发明，是在本发明之9或10所述的发明中，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述另一预充电MOS晶体管导通。
这样，在本发明之9～12所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过上述另一预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声。进一步，在预充电MOS晶体管导通时可以使上述另一预充电MOS晶体管仍导通，由于可以并用上述另一预充电MOS晶体管向预充电节点供给电荷，可以缩小预充电MOS晶体管的尺寸。另外，在本发明之12所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声，并且在不需要向预充电节点供给电荷时使其不进行该供给，可以防止电路的动作速度降低。
本发明之13所述的发明，包括：时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述时钟输入端子上的预充电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和第二电位的电源之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：比所述逻辑运算用MOS晶体管数量少的、所述之外的另外的预充电MOS晶体管，该另外的预充电MOS晶体管的栅极端子与所述多个输入端子的任一个连接，在所述第一电位的电源和所述预充电节点之间连接该另外的预充电MOS晶体管的源极-漏极通道，对于所述逻辑运算用MOS晶体管不使所述预充电节点和所述第二电位的电源之间导通、而使所述预充电节点和所述中间节点导通的所有情况，通过该另外的预充电MOS晶体管使所述第一电位的电源和所述预充电节点之间导通。
本发明之14所述的发明，包括：第1时钟输入端子；第2时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；在放电节点和第二电位的电源之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和所述放电节点之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：比所述逻辑运算用MOS晶体管数量少的、所述之外的另外的预充电MOS晶体管，该另外的预充电MOS晶体管的栅极端子与所述多个输入端子的任一个连接，在所述第一电位的电源和所述预充电节点之间连接该另外的预充电MOS晶体管的源极-漏极通道，对于所述逻辑运算用MOS晶体管不使所述预充电节点和所述放电节点之间导通、而使所述预充电节点和所述中间节点导通的所有情况，通过该另外的预充电MOS晶体管使所述第一电位的电源和所述预充电节点之间导通。
这样，在本发明之13、14所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过上述另外的预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声，并且这不需要针对时钟信号插入附加电路就可以实现。
本发明之15所述的发明，包括：第1时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和第二电位的电源之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：至少第2时钟输入端子；和在所述第一电位的电源和所述中间节点之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的、所述之外的另外的预充电MOS晶体管，其中之一，在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另外的预充电MOS晶体管导通。
本发明之16所述的发明，包括：第1时钟输入端子；第2时钟输入端子；多个输入端子；在第一电位的电源和预充电节点之间连接源极-漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；在放电节点和第二电位的电源之间连接源极-漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及多个逻辑运算用MOS晶体管，所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和所述放电节点之间，形成至少一个中间节点地连接所述多个逻辑运算用MOS晶体管的源极-漏极通道，其特征在于：进一步包括：第3时钟输入端子；和在所述第一电位的电源和所述中间节点之间连接源极-漏极通道并将栅极端子连接在所述第3时钟输入端子上的、所述之外的另外的预充电MOS晶体管，在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另外的预充电MOS晶体管导通。
本发明之17所述的发明，是在本发明之15或16所述的发明中，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子上施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另外的预充电MOS晶体管导通。
本发明之18所述的发明，是在本发明之15或16所述的发明中，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另外的预充电MOS晶体管导通。
这样，在本发明之15～18所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过上述另外的预充电MOS晶体管向中间节点供给电荷，可以降低电荷分配所引起的噪声，对于中间节点有多个的动态电路，通过针对各个中间节点设置上述另外的预充电MOS晶体管，在出现电荷分配引起的噪声时可以进行最优化的电荷供给。另外，在本，发明之18所述的发明中，当从预充电节点向中间节点分配电荷时，由于通过预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配所引起的噪声，并且在不需要向预充电节点供给电荷时使其不进行该供给，可以防止电路的动作速度降低。
附图说明
图1表示有关第1、4实施方案的动态电路的电路图。
图2表示有关第1、2实施方案的动态电路的时钟信号生成电路图。
图3表示有关第1、2、4实施方案的动态电路的各部信号的波形图。
图4表示有关第2实施方案的动态电路的电路图。
图5表示有关第3实施方案的动态电路的电路图。
图6表示有关第3实施方案的动态电路的时钟信号生成电路图。
图7表示有关第3、6实施方案的动态电路的各部信号的波形图。
图8表示有关第4实施方案的动态电路的时钟信号生成电路图。
图9表示有关第4实施方案的动态电路的各部信号的波形图。
图10表示有关第5实施方案的动态电路的电路图。
图11表示有关第5实施方案的动态电路的各部信号的波形图。
图12表示有关第6实施方案的动态电路的电路图。
图13表示有关第6实施方案的动态电路的时钟信号生成电路图。
图14表示有关第1实施方案的动态电路的另一电路图。
图15表示现有例的动态电路的电路图。
图16表示现有例的动态电路的各部信号的波形图。
图17表示现有例的动态电路的另一电路图。
图中：1、6、14、34、101、106-P型MOS晶体管、2、3、4、32、33、102、103、104-N型MOS晶体管、7、26-第一时钟输入端子、10、27-第二时钟输入端子、28、30-第三时钟输入端子、7′、107-时钟输入端子、8、9、29、38、39、108、109-输入端子、11、111-输出端子、12、112-预充电节点、13、43、113-中间节点、5、23a～23f、105-反相器、21a～21f-缓冲器、22a～22e-AND门、24-OR门、25-原时钟输入端子。
具体实施方式
以下参照附图说明有关本发明实施方案的动态电路。
(第1实施方案)
图1表示有关本发明第1实施方案的动态电路的电路图。在图1中，1表示P型MOS晶体管，该P型MOS晶体管1，其栅极端子与第二时钟输入端子10连接，在从该第二时钟输入端子10输入的第二时钟信号CKB为Low的期间，对预充电节点12充电至High。2～4表示N型MOS晶体管，这些N型MOS晶体管2～4，其栅极分别与输入端子8、9、第一时钟输入端子7连接，并且N型MOS晶体管2和N型MOS晶体管3通过中间节点13连接。从输入端子8输入的输入信号A以及从输入端子9输入的输入信号B，在从第一时钟输入端子7输入的第一时钟信号CKA为Low的期间成为Low，在High的期间或者保持Low的状态，或者变化成High。从第一时钟信号CKA变成High到输入信号A向High变化的时间为T1。5表示反相器，以预充电节点12作为输入，其反相输出与输出端子11连接。6表示P型MOS晶体管，该P型MOS晶体管6，当从输出端子11输出的输出信号为Low，即预充电节点12为High时导通，保持预充电节点12处于High状态。此外，P型MOS晶体管6的驱动能力，比N型MOS晶体管2～4的驱动能力低，当N型MOS晶体管2～4导通时，预充电节点12变化到Low。
图2表示图1的生成第一时钟信号CKA和第二时钟信号CKB的电路。在图2中，25表示原时钟输入端子，根据该原时钟输入端子25输入的原时钟信号CKIN生成第一时钟信号CKA和第二时钟信号CKB，分别从输出端子26、27输出。然后，输出第一时钟信号CKA的输出端子26，与图1的第一时钟输入端子7连接，输出第二时钟信号CKB的输出端子27，与图1的第二时钟输入端子10连接。在图2中，21a表示缓冲器，从输入到输出的延迟时间为T2，将T2调整成使T2＞T1。22a表示AND门，从输入到输出的延迟时间为T3。21b表示缓冲器，从输入到输出的延迟时间是和AND门22a相同的T3。图3表示图1、2所示动态电路的各部信号的波形图。
以下说明上述那样构成的有关第1实施方案的动态电路的动作。在根据原时钟信号CKIN生成第一时钟信号CKA以及第二时钟信号CKB的电路中，第一时钟信号CKA和第二时钟信号CKB的下降是同时的，但第二时钟信号CKB的上升沿要延迟T2时间。首先，第二时钟信号CKB变成Low，P型MOS晶体管1导通，预充电节点12成为High。然后，当第一时钟信号CKA成为High的情况下，只有当输入信号A和输入信号B变成High时预充电节点12与接地端子导通，预充电节点12变成Low。在此，当只有输入信号A变成High，而输入信号B仍保持Low的状态时，只有预充电节点12和中间节点13之间导通，当在中间节点13上没有积蓄电荷时，预充电节点12的电荷向中间节点13分配。但是，由于在输入信号A变成High之后第二时钟信号CKB上升，所以即使在预充电节点12的电荷向中间节点13分配，由于通过P型MOS晶体管1向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低(在图3的预充电节点的波形中虚线表示现有例的情况)。
如上所述，依据该第1实施方案，和现有例的动态电路相比，可以减少由于预充电节点12的电荷分配引起的噪声。
(第2实施方案)
图4表示有关本发明第2实施方案的动态电路的电路图。在图4中，1表示P型MOS晶体管，该P型MOS晶体管1，其栅极端子与第一时钟输入端子7连接，在从该第一时钟输入端子7输入的第一时钟信号CKA为Low的期间，对预充电节点12向High充电。2～4表示N型MOS晶体管，这些N型MOS晶体管2～4，其栅极分别与输入端子8、9、第一时钟输入端子7连接，并且N型MOS晶体管2和N型MOS晶体管3通过中间节点13连接。从输入端子8输入的输入信号A以及从输入端子9输入的输入信号B，在从第一时钟输入端子7输入的第一时钟信号CKA为Low的期间成为Low，在High的期间或者保持Low的状态，或者变化成High。从第一时钟信号CKA变成High到输入信号A向High变化的时间为T1。5表示反相器，以预充电节点12作为输入，其反相输出与输出端子11连接。6表示P型MOS晶体管，该P型MOS晶体管6，当从输出端子11输出的输出信号为Low，即预充电节点12为High时导通，保持预充电节点12处于High状态。此外，P型MOS晶体管6的驱动能力，比N型MOS晶体管2～4的驱动能力低，当N型MOS晶体管2～4导通时，预充电节点12变化到Low。14表示P型MOS晶体管，该P型MOS晶体管14，其栅极端子与第二时钟输入端子10连接，在从该第二时钟输入端子10输入的第二时钟信号CKB为Low的期间，向预充电节点12供给电荷。
在该第2实施方案中，动态电路的时钟信号生成电路和第1实施方案采用的图2的电路构成相同，并且动态电路的各部信号的波形也和第1实施方案采用的图3的波形图相同。
以下说明上述那样构成的有关第2实施方案的动态电路的动作。在根据原时钟信号CKIN生成第一时钟信号CKA以及第二时钟信号CKB的电路中，第一时钟信号CKA和第二时钟信号CKB同时下降，但第二时钟信号CKB的上升沿要延迟T2时间。首先，第～时钟信号CKA以及第二时钟信号CKB变成Low，P型MOS晶体管1、14导通，预充电节点12成为High。然后，第一时钟信号CKA成为High，只有当输入信号A和输入信号B变成High时预充电节点12与接地端子导通，预充电节点12变成Low。在此，当只有输入信号A变成High，而输入信号B保持Low的状态时，只有预充电节点12和中间节点13之间导通，当在中间节点13上没有积蓄电荷时，预充电节点12的电荷向中间节点13分配。但是，由于在输入信号A变成High之后第二时钟信号CKB上升，所以即使在预充电节点12的电荷向中间节点13分配，由于通过P型MOS晶体管14向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低(在图3的预充电节点的波形中虚线表示现有例的情况)。
如上所述，依据该第2实施方案，和现有例的动态电路相比，可以减少由于预充电节点12的电荷分配引起的噪声。并且，第一时钟信号CKA为Low时的预充电用P型MOS晶体管1和用于降低电荷分配引起的噪声的P型MOS晶体管14分别设置，通过将该P型MOS晶体管14的尺寸按照降低噪声设计成最佳，可以实现为降低噪声的最佳电荷供给。另外，由于在第一时钟信号CKA为Low的期间，第二时钟信号CKB也为Low，P型MOS晶体管14可以兼作为对预充电节点12充电到High的晶体管使用，可以缩小P型MOS晶体管1的晶体管尺寸。
(第3实施方案)
图5表示有关本发明第3实施方案的动态电路的电路图。在图5中，1表示P型MOS晶体管，该P型MOS晶体管1，其栅极端子与第一时钟输入端子7连接，在从该第一时钟输入端子7输入的第一时钟信号CKA为Low的期间，对预充电节点12向High充电。2～4、32、33表示N型MOS晶体管，这些N型MOS晶体管2～432、33，其栅极分别与输入端子8、9、第一时钟输入端子7、输入端子38、39连接，进一步N型MOS晶体管2和N型MOS晶体管3通过中间节点13连接，N型MOS晶体管32和N型MOS晶体管33通过中间节点43连接。从输入端子8输入的输入信号A、从输入端子9输入的输入信号B、从输入端子38输入的输入信号C以及从输入端子39输入的输入信号D，在从第一时钟输入端子7输入的第一时钟信号CKA为Low的期间成为Low，在High的期间或者保持Low的状态，或者变化成High。从第一时钟信号CKA变成High到输入信号A向High变化的时间为T1，从第一时钟信号CKA变成High到输入信号C向High变化的时间为T4。5表示反相器，以预充电节点12作为输入，其反相输出与输出端子11连接。6表示P型MOS晶体管，该P型MOS晶体管6，当从输出端子11输出的输出信号为Low，即预充电节点12为High时导通，保持预充电节点12处于High状态。此外，P型MOS晶体管6的驱动能力，比N型MOS晶体管2～4、32、34的驱动能力低，当通过N型MOS晶体管2～4、32、33使预充电节点12与接地端子导通时，预充电节点12变化到Low。14表示P型MOS晶体管，该P型MOS晶体管14，其栅极端子与第二时钟输入端子10连接，在从该第二时钟输入端子10输入的第二时钟信号CKB为Low的期间，向预充电节点12供给电荷。34表示P型MOS晶体管，该P型MOS晶体管34，其栅极端子与第三时钟输入端子30连接，在从该第三时钟输入端子30输入的第三时钟信号CKC为Low的期间，向预充电节点12供给电荷。
图6表示图5的生成第一时钟信号CKA、第二时钟信号CKB和第三时钟信号CKC的电路。在图6中，25表示原时钟输入端子，根据该原时钟输入端子25输入的原时钟信号CKIN生成第一时钟信号CKA、第二时钟信号CKB和第三时钟信号CKC，分别从输出端子26～28输出。然后，输出第一时钟信号CKA的输出端子26与图5的第一时钟输入端子7连接，输出第二时钟信号CKB的输出端子27与图5的第二时钟输入端子10连接，输出第三时钟信号CKC的输出端子28与图5的第三时钟输入端子30连接。在图6中，21c表示缓冲器，从输入到输出的延迟时间为T3。23a表示反相器，从输入到输出的延迟时间为T2。22b表示AND门，从输入到输出的延迟时间和缓冲器21c相同为T3。23b表示反相器，从输入到输出的延迟时间调整成T1。23c表示反相器，从输入到输出的延迟时间为T5。22c表示AND门，从输入到输出的延迟时间和缓冲器21c相同为T3。23d表示反相器，从输入到输出的延迟时间调整成T4。图7表示图5、6所示动态电路的各部信号的波形图。
以下说明上述那样构成的有关第3实施方案的动态电路的动作。在根据原时钟信号CKIN生成第一时钟信号CKA、第二时钟信号CKB以及第三时钟信号CKC的电路中，第二时钟信号CKB在第一时钟信号CKA上升后经过T1时间后下降，进一步经过T2后上升。第三时钟信号CKC在第一时钟信号CKA上升后经过T4时间后下降，进一步经过T5后上升。首先，第一时钟信号CKA变成Low，P型MOS晶体管1导通，预充电节点12成为High。然后，在第一时钟信号CKA成为High后，只有当输入信号A和输入信号B变成High、或者输入信号C和输入信号D变成High时预充电节点12与接地端子导通，预充电节点12变成Low。在此，当只有输入信号A变成High，而输入信号B、输入信号C、输入信号D保持Low的状态时，只有预充电节点12和中间节点13之间导通，当在中间节点13上没有积蓄电荷时，预充电节点12的电荷向中间节点13分配。但是，由于在输入信号A变成High的同时第二时钟信号CKB下降，即使预充电节点12的电荷向中间节点13分配，由于通过P型MOS晶体管14向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低(在图7的预充电节点的波形中虚线表示现有例的情况)。另外，当只有输入信号C变成High，而输入信号A、输入信号B、输入信号D保持Low的状态时，只有预充电节点12和中间节点43之间导通，当在中间节点43上没有积蓄电荷时，预充电节点12的电荷向中间节点43分配。但是，由于在输入信号C变成High的同时第三时钟信号CKC下降，即使预充电节点12的电荷向中间节点43分配，由于通过P型MOS晶体管34向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低。
如上所述，依据该第3实施方案，和现有例的动态电路相比，可以减少由于预充电节点12的电荷分配引起的噪声。进一步，第一时钟信号CKA为Low时的预充电用P型MOS晶体管1和用于降低电荷分配引起的噪声的P型MOS晶体管14、34分别设置，通过将该P型MOS晶体管14、34的尺寸按照降低噪声设计成最佳，可以实现为降低噪声的最佳电荷供给。进一步，相对于多个中间节点13、34分别独立设置用于降低电荷分配引起的噪声的P型MOS晶体管14、34，通过将该P型MOS晶体管14、34的尺寸按照降低向各中间节点13、43的电荷分配引起的噪声设计成最佳，可以实现相对于多个电荷分配的最佳电荷供给。
(第4实施方案)
有关本发明第3实施方案的动态电路，具有和图1所示第1实施方案相同的构成。但是，假定从第一时钟信号CKA变成High到输入信号A向High变化的时间为T1，从第一时钟信号CKA变成High到输入信号B向High变化的时间为T4，则T4＜T1。
图8表示图1的生成第一时钟信号CKA和第二时钟信号CKB的电路。在图8中，25表示原时钟输入端子，根据该原时钟输入端子25输入的原时钟信号CKIN和从输入端子29输入的输入信号B生成第一时钟信号CKA和第二时钟信号CKB。然后，输出第一时钟信号CKA的输出端子26与图1的第一时钟输入端子7连接，输出第二时钟信号CKB的输出端子27与图1的第二时钟输入端子10连接。另外，输入端子29和图1的输入端子9连接。21d表示缓冲器，从输入到输出的延迟时间为T2，将T2调整成使T2＞T1。22d表示AND门，从输入到输出的延迟时间为T5。24表示OR门，从输入到输出的延迟时间为T6，并调整成T5+T6＝T3，T4+T6＜T1。21e表示缓冲器，从输入到输出的延迟时间为T3。图3、9表示图1、8所示动态电路的各部信号的波形图。
以下说明上述那样构成的有关第4实施方案的动态电路的动作。在根据原时钟信号CKIN生成第一时钟信号CKA以及第二时钟信号CKB的电路中，第一时钟信号CKA和第二时钟信号CKB同时下降，但第二时钟信号CKB的上升沿，在第一时钟信号CKA变化后如果输入信号B仍然为Low不变化，则要延迟T2时间，在第一时钟信号CKA变化后如果输入信号B变成High，则要延迟(T4+T6)时间，首先，第二时钟信号CKB变成Low，P型MOS晶体管1导通，预充电节点12成为High。然后，第一时钟信号CKA成为High，只有当输入信号A和输入信号B变成High时预充电节点12与接地端子导通，预充电节点12变成Low。在此，当只有输入信号A变成High，而输入信号B保持Low的状态时，只有预充电节点12和中间节点13之间导通，当在中间节点13上没有积蓄电荷时，预充电节点12的电荷向中间节点13分配。但是，由于在输入信号A变成High之后第二时钟信号CKB上升，即使在预充电节点12的电荷向中间节点13分配，由于通过P型MOS晶体管1向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低(在图3的预充电节点的波形中虚线表示现有例的情况)。另外，当输入信号A和输入信号B均变成High时(图9表示波形)，由于在输入信号A变成High之前第二时钟信号CKB变成High，在预充电节点12与接地端子导通的时刻，P型MOS晶体管1不导通，不妨碍预充电节点12向Low变化。
如上所述，依据该第4实施方案，和现有例的动态电路相比，可以减少由于预充电节点12的电荷分配引起的噪声。进一步，当预充电节点12向Low变化时，由于P型MOS晶体管1不导通，不妨碍预充电节点12向Low变化，这样可以防止延迟时间的增大。
(第5实施方案)
图10表示有关本发明第5实施方案的动态电路的电路图。在图10中，1表示P型MOS晶体管，该P型MOS晶体管1，其栅极端子与时钟输入端子7′连接，在从该时钟输入端子7′输入的时钟信号CK为Low的期间，对预充电节点12向High充电。2～4表示N型MOS晶体管，这些N型MOS晶体管2～4，其栅极分别与输入端子8、9、时钟输入端子7′连接，进一步N型MOS晶体管2和N型MOS晶体管3通过中间节点13连接。从输入端子8输入的输入信号A以及从输入端子9输入的输入信号B，在从时钟输入端子7′输入的时钟信号CK为Low的期间成为Low，在High的期间或者保持Low的状态，或者变化成High。5表示反相器，以预充电节点12作为输入，其反相输出与输出端子11连接。6表示P型MOS晶体管，该P型MOS晶体管6，当从输出端子11输出的输出信号为Low，即预充电节点12为High时导通，保持预充电节点12处于High状态。此外，P型MOS晶体管6的驱动能力，比N型MOS晶体管2～4的驱动能力低，当N型MOS晶体管2～4导通时，预充电节点12变化到Low。14表示P型MOS晶体管，在输入信号B为Low的期间，向预充电节点12供给电荷。图11表示图10所示动态电路的各部信号的波形图。
以下说明上述那样构成的有关第5实施方案的动态电路的动作。首先，时钟信号CK变成Low，P型MOS晶体管1导通，预充电节点12成为High。然后，时钟信号CK成为High，只有当输入信号A和输入信号B变成High时预充电节点12与接地端子导通，预充电节点12变成Low。在此，当只有输入信号A变成High，而输入信号B保持Low的状态时，只有预充电节点12和中间节点13之间导通，当在中间节点13上没有积蓄电荷时，预充电节点12的电荷向中间节点13分配。但是，由于输入信号B保持在Low的状态，即使在预充电节点12的电荷向中间节点13分配，由于通过P型MOS晶体管14向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低(在图11的预充电节点的波形中虚线表示现有例的情况)。
如上所述，依据该第5实施方案，和现有例的动态电路相比，可以减少由于预充电节点12的电荷分配引起的噪声。进一步，对于现有例的动态电路的时钟信号，不需要附加电路就可以实现。
另外，在本发明的第5实施方案中，成为问题的产生噪声的模式，具体都是预充电节点和放电节点之间不导通，而只有预充电节点和中间节点的所有情况，按照本电路构成的特点，限定在只有输入信号A变成High，而输入信号B仍然保持Low的情况，只需改善这种情况即可。然后，这可以采用另外的预充电晶体管14解决。
(第6实施方案)
图12表示有关本发明第6实施方案的动态电路的电路图。在图12中，1表示P型MOS晶体管，该P型MOS晶体管1，其栅极端子与第一时钟输入端子7连接，在从该第一时钟输入端子7输入的第一时钟信号CKA为Low的期间，对预充电节点12向High充电。2～4表示N型MOS晶体管，这些N型MOS晶体管2～4，其栅极分别与输入端子8、9、第一时钟输入端子7连接，进一步N型MOS晶体管2和N型MOS晶体管3通过中间节点13连接。从输入端子8输入的输入信号A以及从输入端子9输入的输入信号B，在从第一时钟输入端子7输入的第一时钟信号CKA为Low的期间成为Low，在High的期间或者保持Low的状态，或者变化成High。从第一时钟信号CKA变成High到输入信号A向High变化的时间为T1。5表示反相器，以预充电节点12作为输入，其反相输出与输出端子11连接。6表示P型MOS晶体管，该P型MOS晶体管6，当从输出端子11输出的输出信号为Low，即预充电节点12为High时导通，保持预充电节点12处于High状态。此外，P型MOS晶体管6的驱动能力，比N型MOS晶体管2～4的驱动能力低，当N型MOS晶体管2～4导通时，预充电节点12变化到Low。14表示P型MOS晶体管，该P型MOS晶体管14，其栅极端子与第二时钟输入端子10连接，在从该第二时钟输入端子10输入的第二时钟信号CKB为Low的期间，向预充电节点12供给电荷。
图13表示图12的生成第一时钟信号CKA和第二时钟信号CKB的电路。在图13中，25表示原时钟输入端子，根据该原时钟输入端子25输入的原时钟信号CKIN生成第一时钟信号CKA和第二时钟信号CKB，分别从输出端子26、27输出。然后，输出第一时钟信号CKA的输出端子26与图12的第一时钟输入端子7连接，输出第二时钟信号CKB的输出端子27与图12的第二时钟输入端子10连接。在图13中，21f表示缓冲器，从输入到输出的延迟时间为T3，23e表示反相器，从输入到输出的延迟时间为T2。22e表示AND门，从输入到输出的延迟时间和缓冲器21f相同为T3。23f表示反相器，从输入到输出的延迟时间调整成为T1。此外，动态电路的各部信号的波形和第3实施方案采用的图7的波形图相同。
以下说明上述那样构成的有关第6实施方案的动态电路的动作。在根据原时钟信号CKIN生成第一时钟信号CKA以及第二时钟信号CKB的电路中，第二时钟信号CKB在第一时钟信号CKA上升后经过T1时间后下降，进一步经过T2后上升。首先，第一时钟信号CKA变成Low，P型MOS晶体管1导通，预充电节点12成为High。然后，在第一时钟信号CKA成为High后，只有当输入信号A和输入信号B变成High时预充电节点12与接地端子导通，预充电节点12变成Low。在此，当只有输入信号A变成High，而输入信号B保持Low的状态时，只有预充电节点12和中间节点13之间导通，当在中间节点13上没有积蓄电荷时，预充电节点12的电荷向中间节点13分配。但是，由于在输入信号A变成High的同时第二时钟信号CKB下降，即使预充电节点12的电荷向中间节点13分配，由于通过P型MOS晶体管14向预充电节点12供给电荷，预充电节点12的电位降低不会像现有例那样低(在图7的预充电节点的波形中虚线表示现有例的情况)。
如上所述，依据该第6实施方案，和现有例的动态电路相比，可以减少由于预充电节点12的电荷分配引起的噪声。进一步，对于中间节点具有多个那样的动态电路，通过在各个中间节点13上分别设置降低噪声用的P型MOS晶体管14，可以针对电荷分配引起的噪声实行最佳电荷供给。
此外，在第1、第2、第4、第5、第6实施方案中，虽然是输入端子A、B进行AND运算的动态电路，而在第3实施方案中，虽然是输入端子A、B的AND运算结果和输入端子C、D的AND运算结果之间进行OR运算的动态电路，但只要是形成中间节点的电路，输入端子可以是任意个数，并且运算内容也可以是任意的。
另外，在第1～第6实施方案中，虽然在接地端子上配置将时钟信号输入到栅极的N型MOS晶体管，也可以没有该晶体管。
另外，在第1～第6实施方案中，在输出上虽然连接反相器和P型MOS晶体管，没有也可以，也可以采用其它电路构成。
另外，在第1～第6实施方案中，虽然是用P型MOS晶体管使预充电节点变成High，用N型MOS晶体管使预充电节点变成Low、或者保持High的状态那样的动态电路构成，也可以交换电路的电源端子和接地端子的极性，进一步交换P型MOS晶体管和N型MOS晶体管的类型，用N型MOS晶体管使预充电节点变成Low，用P型MOS晶体管使预充电节点变成High，、或者保持Low的状态那样的动态电路构成。相对于图1的电路，这样的电路如图14所示。
另外，在第1、2实施方案中，生成第一时钟信号CKA以及第二时钟信号CKB的电路虽然采用图2所示电路，只要第二时钟信号CKB的上升在输入信号A的上升之后，什么样的电路都可以。
另外，在第3实施方案中，生成第一时钟信号CKA、第二时钟信号CKB以及第三时钟信号CKC的电路虽然采用图6所示电路，只要第二时钟信号CKB的下降在输入信号A的上升时进行，第三时钟信号CKC的下降在输入信号C的上升时进行，什么样的电路都可以，为了生成第二时钟信号CKB以及第三时钟信号CKC，也可以采用原时钟信号CKIN以外的信号。
另外，在第4实施方案中，生成第一时钟信号CKA以及第二时钟信号CKB的电路虽然采用图8所示电路，只要当输入信号B保持Low的状态不变化时第二时钟信号CKB的上升在输入信号A的上升之后，当输入信号B变成High时第二时钟信号CKB的上升在输入信号A的上升之前，什么样的电路都可以。
另外，在第5实施方案中，为了降低向中间节点13的电荷分配引起的噪声虽然设置了P型MOS晶体管14，只要对于出现向中间节点13分配电荷的情况的至少一种情况向预充电节点12供给电荷，什么样的电路都可以。
另外，在第6实施方案中，虽然设置了向中间节点13供给电荷的P型MOS晶体管14，当中间节点13有多个时，也可以设置对其一部分或者全部供给电荷的P型MOS晶体管。
如上所述，在本发明的电源电路中，当从预充电节点向中间节点分配电荷时，由于通过预充电MOS晶体管向预充电节点供给电荷，可以降低电荷分配引起的噪声。

Claims (26)

1.一种动态电路，包括：时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述时钟输入端子上的预充电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和第二电位的电源之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
2.根据权利要求1所述的动态电路，其特征在于：对连接在所述预充电MOS晶体管的栅极端子上的时钟输入端子所施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
3.根据权利要求1所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向连接在所述预充电MOS晶体管的栅极端子上的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
4.一种动态电路，包括：第1时钟输入端子；
第2时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；
在放电节点和第二电位的电源之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和所述放电节点之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
5.根据权利要求4所述的动态电路，其特征在于：对连接在所述预充电MOS晶体管的栅极端子上的时钟输入端子所施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
6.根据权利要求4所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向连接在所述预充电MOS晶体管的栅极端子上的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述预充电MOS晶体管导通。
7.一种动态电路，包括：第1时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和第二电位的电源之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：
第2时钟输入端子；和
在所述第一电位的电源和所述预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的、所述之外的另一预充电MOS晶体管，
在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另一预充电MOS晶体管导通。
8.根据权利要求7所述的动态电路，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子上施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另一预充电MOS晶体管导通。
9.根据权利要求7所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另一预充电MOS晶体管导通。
10.一种动态电路，包括：第1时钟输入端子；
第2时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；
在放电节点和第二电位的电源之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和所述放电节点之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：
第3时钟输入端子；和
在所述第一电位的电源和所述预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第3时钟输入端子上的、所述之外的另一预充电MOS晶体管，
在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另一预充电MOS晶体管导通。
11.根据权利要求10所述的动态电路，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子上施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另一预充电MOS晶体管导通。
12.根据权利要求10所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另一预充电MOS晶体管导通。
13.一种动态电路，包括：第1时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和第二电位的电源之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：
第2时钟输入端子；和
在所述第一电位的电源和所述预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的、所述之外的另一预充电MOS晶体管，
在从所述中间节点到所述预充电节点形成导通通道后，仍使该另一预充电MOS晶体管导通。
14.根据权利要求13所述的动态电路，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子所施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述另一预充电MOS晶体管导通。
15.根据权利要求13所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述另一预充电MOS晶体管导通。
16.一种动态电路，包括：第1时钟输入端子；
第2时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；
在放电节点和第二电位的电源之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和所述放电节点之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：
第3时钟输入端子；和
在所述第一电位的电源和所述预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第3时钟输入端子上的、所述之外的另一预充电MOS晶体管，
在从所述中间节点到所述预充电节点形成导通通道后，仍使该另一预充电MOS晶体管导通。
17.根据权利要求16所述的动态电路，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子所施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述另一预充电MOS晶体管导通。
18.根据权利要求16所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道后，仍使所述另一预充电MOS晶体管导通。
19.一种动态电路，包括：时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述时钟输入端子上的预充电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和第二电位的电源之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：比所述逻辑运算用MOS晶体管数量少的、所述之外的另外的预充电MOS晶体管，
该另外的预充电MOS晶体管的栅极端子与所述多个输入端子的任一个连接，
在所述第一电位的电源和所述预充电节点之间连接该另外的预充电MOS晶体管的源极—漏极通道，
对于所述逻辑运算用MOS晶体管不使所述预充电节点和所述第二电位的电源之间导通、而使所述预充电节点和所述中间节点导通的所有情况，通过该另外的预充电MOS晶体管使所述第一电位的电源和所述预充电节点之间导通。
20.一种动态电路，包括：第1时钟输入端子；
第2时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；
在放电节点和第二电位的电源之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和所述放电节点之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：比所述逻辑运算用MOS晶体管数量少的、所述之外的另外的预充电MOS晶体管，
该另外的预充电MOS晶体管的栅极端子与所述多个输入端子的任一个连接，
在所述第一电位的电源和所述预充电节点之间连接该另外的预充电MOS晶体管的源极—漏极通道，
对于所述逻辑运算用MOS晶体管不使所述预充电节点和所述放电节点之间导通、而使所述预充电节点和所述中间节点导通的所有情况，通过该另外的预充电MOS晶体管使所述第一电位的电源和所述预充电节点之间导通。
21.一种动态电路，包括：第1时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，
在所述预充电节点和第二电位的电源之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：至少
第2时钟输入端子；和
在所述第一电位的电源和所述中间节点之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的、所述之外的另外的预充电MOS晶体管，其中之一，
在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另外的预充电MOS晶体管导通。
22.根据权利要求21所述的动态电路，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子上施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另外的预充电MOS晶体管导通。
23.根据权利要求21所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另外的预充电MOS晶体管导通。
24.一种动态电路，包括：第1时钟输入端子；
第2时钟输入端子；
多个输入端子；
在第一电位的电源和预充电节点之间连接源极—漏极通道并将栅极端子连接在所述第1时钟输入端子上的预充电MOS晶体管；
在放电节点和第二电位的电源之间连接源极—漏极通道并将栅极端子连接在所述第2时钟输入端子上的放电MOS晶体管；以及
多个逻辑运算用MOS晶体管，
所述多个逻辑运算用MOS晶体管的栅极端子分别与所述多个输入端子的任一个连接，在所述预充电节点和所述放电节点之间，连接所述多个逻辑运算用MOS晶体管的源极—漏极通道，并在所述通道间至少形成一个中间节点，
其特征在于：进一步包括：
第3时钟输入端子；和
在所述第一电位的电源和所述中间节点之间连接源极—漏极通道并将栅极端子连接在所述第3时钟输入端子上的、所述之外的另外的预充电MOS晶体管，
在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使该另外的预充电MOS晶体管导通。
25.根据权利要求24所述的动态电路，其特征在于：对在与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子上施加的时钟信号附加延迟，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另外的预充电MOS晶体管导通。
26.根据权利要求24所述的动态电路，其特征在于：通过与施加在所述输入端子上的信号进行逻辑运算，生成向与所述另一预充电MOS晶体管的栅极端子连接的时钟输入端子施加的时钟信号，从而在从所述中间节点到所述预充电节点形成导通通道的时刻开始，使所述另外的预充电MOS晶体管导通。
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