CN1794577A

CN1794577A - 压控振荡器的延迟单元

Info

Publication number: CN1794577A
Application number: CN 200610000558
Authority: CN
Inventors: 林小琪
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 2006-01-09
Filing date: 2006-01-09
Publication date: 2006-06-28

Abstract

本发明是有关于一种压控振荡器的延迟单元，其包括相互补的一NMOS压控振荡电路与一PMOS压控振荡电路，NMOS压控振荡电路的一第一输入端、一第二输入端、一第一输出端及一第二输出端分别与PMOS压控振荡电路的一第三输入端、一第四输入端、一第三输出端及一第四输出端相耦接。本发明的延迟单元因具有两互补的压控振荡电路，所以可让压控振荡器产生均衡波形的时脉讯号，且可提高增益、操作范围与操作频率。

Description

压控振荡器的延迟单元

技术领域

本发明涉及一种压控振荡器，特别是涉及一种压控振荡器的延迟单元，其是互补的延迟单元，可提高压控振荡器的增益、操作范围与操作频率，且可让压控振荡器产生均衡波形的时脉讯号。

背景技术

随着科技快速进步以及民众生活使用的需求，便于民众生活的科技产品快速发展，例如电脑系统、电脑系统周边装置与通讯系统等等。在现今科技产品中，不论是在数位电路或者通讯系统里，压控振荡器都占有极重要的地位，其最常运用在具有锁相回路的电路中，例如时脉产生器与频率合成器等，用于提供所需的时脉讯号。

现今压控振荡器主要分为电感-电容振荡器与环形振荡器，其中环形振荡器为常用的种类。请参阅图1，是习知三级环形振荡器的方块图。如图所示，三级环形振荡器10包括环形串接在一起的3个延迟单元12、14、16，每一延迟单元12、14、16皆包括两输入端与两输出端，分别为一正输入端IP、一负输入端IN、一正输出端OP与一负输出端ON。延迟单元12、14的正输出端OP与负输出端ON分别与相邻的延迟单元14、16的负输入端IN与正输入端IP相串接，而延迟单元16的正输出端OP与负输出端ON则分别与延迟单元12的负输入端IN与正输入端IP相串接，如此即为环形串接故称为环形振荡器。由上述可知，若环形振荡器为四级环形振荡器亦即环形串接有4个延迟单元。

请参阅图2，是习知延迟单元的电路图。如图所示，习知的延迟单元包括一增益电路20、一负载电路25与一电流源电路27，增益电路20包括两NMOS晶体管203、206，两NMOS晶体管203、206的源极皆耦接于接地端。负载电路25包括两PMOS晶体管253、256，两PMOS晶体管253、256的闸极则分别耦接于两PMOS晶体管256、253的汲极，而为交互耦接负载(cross coupleload)电路，两PMOS晶体管253、256的汲极分别耦接于两NMOS晶体管203、206的汲极，两PMOS晶体管253、256的源极分别接收一供应电压V_CC。电流源电路27包括两PMOS晶体管273、276，以用于产生电流源。两PMOS晶体管273、276的汲极分别耦接于两PMOS晶体管253、256的汲极，两PMOS晶体管273、276的源极分别接收供应电压V_CC，两PMOS晶体管273、276的闸极则分别接收一控制电压V_C，用于控制两PMOS晶体管273、276产生电流源。

串接图2实施例的延迟单元所构成的环形振荡器，当控制电压V_C驱使两PMOS晶体管273、276不输出电流欲关闭振荡器时，无法关闭振荡器而振荡器仍会继续振荡产生时脉讯号而消耗电能。如此在不需要振荡器产生时脉讯号的情况下，振荡器仍会持续振荡而消耗电能，除非切断延迟单元之间的串接。换言之，此种延迟单元所构成的振荡器无法利用关闭电流源来关闭振荡器，如此于使用上受到限制。

请参阅图3，是习知的另一延迟单元的电路图。如图所示，图3延迟单元不同于图2延迟单元之处在于，图3延迟单元的电流源电路28是设在交互耦接的负载电路25的路径上。两NMOS晶体管283、286的汲极分别耦接于两PMOS晶体管256、253的闸极，两NMOS晶体管283、286的源极则分别耦接于两NMOS晶体管203、206的汲极。串接图3中的延迟单元所构成的环形振荡器，是可通过控制电压V_C关掉而形成开路，从而驱使振荡器不会继续振荡。但是图3中的延迟单元具有严重的本体效应(body effect)，如此会降低振荡器的增益、操作范围以及操作频率。

请参阅图4，是习知的又一延迟单元的电路图。如图所示，图4中的延迟单元与图3中的延迟单元不同之处在于图4延迟单元的电流源电路29设在增益电路20与接地端之间，使得可通过控制电压V_C驱使两NMOS晶体管293、296不输出电流以关闭振荡器，而驱使振荡器不会继续振荡。此外，增益电路20的两NMOS晶体管203、206分别并接有反相器208、209，以提高增益。使用图4中的延迟单元所串接的振荡器虽可通过控制电压V_C而关闭，但是如图4所示，图4中的延迟单元的一侧包括一PMOS晶体管253与两NMOS晶体管203、293，亦即图4延迟单元的PMOS晶体管与NMOS晶体管的数目不对称，如此将造成振荡器所产生的时脉讯号的波形不均衡。所谓波形不均衡是指时脉讯号的相邻的波峰与波谷的时脉长度不均衡，即振荡器所产生的时脉讯号的任务周期(duty cycle)不等于50百分比，此种波形的时脉讯号非为较佳的时脉讯号。

由此可见，上述现有的压控振荡器的延迟单元在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决压控振荡器的延迟单元存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的压控振荡器的延迟单元，便成了当前业界极需改进的目标。

有鉴于上述现有的压控振荡器的延迟单元存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的压控振荡器的延迟单元，能够改进一般现有的压控振荡器的延迟单元，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的压控振荡器的延迟单元存在的缺陷，而提供一种新型结构的压控振荡器的延迟单元，所要解决的技术问题是使其藉由互补的PMOS压控振荡电路与NMOS压控振荡电路，让压控振荡器能产生均衡波形的时脉讯号，且可提升增益、操作范围与操作频率，并可藉由控制电压停止电流源电路输出电流源，而停止压控振荡器产生时脉讯号，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种压控振荡器的延迟单元，其包括：一NMOS压控振荡电路，其包括有：一第一增益电路，具有一第一输入端、一第二输入端、一第一输出端与一第二输出端；一第一电流源电路，耦接于该第一增益电路；一第一负载电路，耦接于该第一输出端与该第二输出端；一PMOS压控振荡电路，其包括：一第二增益电路，具有一第三输入端、一第四输入端、一第三输出端与一第四输出端，该第三输入端、该第四输入端、该第三输出端与该第四输出端分别和该第一输入端、该第二输入端、该第一输出端与该第二输出端耦接；一第二电流源电路，耦接于该第二增益电路；以及一第二负载电路，耦接于该第三输出端与该第四输出端；其中，该第一增益电路，该第一电流源电路与该第一负载电路分别和该第二增益电路、该第二电流源电路与该第二负载电路相互补。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

前述的压控振荡器的延迟单元，其中，该第一增益电路包括：一第一NMOS晶体管，其一闸极与一汲极分别为该第一输入端与该第二输出端，该第一NMOS晶体管的一源极与该第一电流源电路耦接；一第二NMOS晶体管，其一闸极与一汲极分别为该第二输入端与该第一输出端，该第二NMOS晶体管的一源极与该第一电流源电路耦接；该第二增益电路包括：一第一PMOS晶体管，其一闸极与一汲极分别为该第三输入端与该第四输出端，该第一PMOS晶体管的一源极与该第二电流源电路耦接；以及一第二PMOS晶体管，其一闸极与一汲极分别为该第四输入端与该第三输出端，该第二PMOS晶体管的一源极与该第二电流源电路耦接。

前述的压控振荡器的延迟单元，其中，该第一电流源电路包括：一第三NMOS晶体管，其一闸极接收一第一控制电压，该第三NMOS晶体管的一源极与一汲极分别与一接地端和该第一增益电路耦接；以及该第二电流源电路包括：一第三PMOS晶体管，其一闸极与一源极分别接收一第二控制电压和一供应电压，该第三PMOS晶体管的一汲极和该第二增益电路耦接。

前述的压控振荡器的延迟单元，其中所述的第一负载电路与该第二负载电路可为相互补的一二极管负载电路、一对称负载电路以及一电压控制电阻负载电路的其中之一。

前述的压控振荡器的延迟单元，其中，该第一负载电路包括：一第四PMOS晶体管，其一汲极与该第二输出端耦接，该第四PMOS晶体管的一源极接收一供应电压；一第五PMOS晶体管，其一汲极与该第一输出端和该第四PMOS晶体管的一闸极耦接，该第五PMOS晶体管的一源极和一闸极分别接收该供应电压与耦接该第四PMOS晶体管的该汲极；该第二负载电路包括：一第四NMOS晶体管，其一汲极与该第四输出端耦接，该第四NMOS晶体管的一源极耦接一接地端；以及一第五NMOS晶体管，其一汲极与该第三输出端和该第四NMOS晶体管的一闸极耦接，该第五NMOS晶体管的一源极和一闸极分别耦接该接地端与该第四NMOS晶体管的该汲极。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种压控振荡器的延迟单元，其包括：一NMOS压控振荡电路，其包括有一第一输入端、一第二输入端、一第一输出端及一第二输出端；以及一PMOS压控振荡电路，其包括有一第三输入端、一第四输入端、一第三输出端及一第四输出端，该第三输入端、该第四输入端、该第三输出端及该第四输出端，分别耦接于该第一输入端、该第二输入端、该第一输出端及该第二输出端；其中，该NMOS压控振荡电路与该PMOS压控振荡电路相互补。

前述的压控振荡器的延迟单元，其中，该NMOS压控振荡电路包括有：一第一增益电路，具有一第一输入端、一第二输入端、一第一输出端与一第二输出端；一第一电流源电路，耦接于该第一增益电路；一第一负载电路，耦接于该第一输出端与该第二输出端；该PMOS压控振荡电路包括有：一第二增益电路，具有一第三输入端、一第四输入端、一第三输出端与一第四输出端，该第三输入端、该第四输入端、该第三输出端与该第四输出端分别和该第一输入端、该第二输入端、该第一输出端与该第二输出端耦接；一第二电流源电路，耦接于该第二增益电路；以及一第二负载电路，耦接于该第三输出端与该第四输出端。

前述的压控振荡器的延迟单元，其中所述的第一增益电路与该第二增益电路相互补。

前述的压控振荡器的延迟单元，其中所述的第一电流源电路与该第二电流源电路相互补。

前述的压控振荡器的延迟单元，其中，该第一电流源电路包括：一第三NMOS晶体管，其一闸极接收一第一控制电压，该第三NMOS晶体管的一源极与一汲极分别与一接地端和该第一增益电路耦接；以及该第二电流源电路包括：一第三PMOS晶体管，其一闸极与一源极分别接收一第二控制电压和一供应电压，该第三PMOS晶体管的一汲极与该第二增益电路耦接。

前述的延迟单元，其中所述的第一负载电路与该第二负载电路相互补。

前述的压控振荡器的延迟单元，其中所述的第一负载电路与该第二负载电路相互补。前述的压控振荡器的延迟单元，其中所述的第一负载电路与该第二负载电路可为互补的一二极管负载电路、一对称负载电路以及一电压控制电阻负载电路的其中之一。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种压控振荡器的延迟单元，其包括：一第一压控振荡电路；以及一第二压控振荡电路，耦接于该第一压控振荡电路，该第二压控振荡电路与该第一压控振荡电路相互补。

前述的压控振荡器的延迟单元，其中所述的第一压控振荡电路与该第二压控振荡电路分别包括相互补的一第一增益电路与一第二增益电路，该第一增益电路与该第二增益电路相耦接。

前述的压控振荡器的延迟单元，其中所述的第一压控振荡电路与该第二压控振荡电路分别包括相互补的一第一电流源电路与一第二电流源电路。

前述的压控振荡器的延迟单元，其中所述的第一压控振荡电路与该第二压控振荡电路分别包括相互补的一第一负载电路与一第二负载电路，该第一负载电路与该第二负载电路相耦接。

前述的压控振荡器的延迟单元，其中所述的第一负载电路与该第二负载电路可为相互补的一交互耦接负载电路、一二极管负载电路、一对称负载电路以及一电压控制电阻负载电路的其中之一。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到上述目的，本发明提供了一种压控振荡器的延迟单元，其包括一NMOS压控振荡电路及一PMOS压控振荡电路，NMOS压控振荡电路与PMOS压控振荡电路是相互补偿，NMOS压控振荡电路包括有一第一输入端、一第二输入端、一第一输出端及一第二输出端，而分别耦接于PMOS压控振荡电路的一第三输入端、一第四输入端、一第三输出端及一第四输出端。

经由上述可知，本发明是有关于一种压控振荡器的延迟单元，其包括相互补的一NMOS压控振荡电路与一PMOS压控振荡电路，NMOS压控振荡电路的一第一输入端、一第二输入端、一第一输出端及一第二输出端分别与PMOS压控振荡电路的一第三输入端、一第四输入端、一第三输出端及一第四输出端相耦接。本发明的延迟单元因具有两互补的压控振荡电路，所以可让压控振荡器产生均衡波形的时脉讯号，且可提高增益、操作范围与操作频率。

借由上述技术方案，本发明压控振荡器的延迟单元至少具有下列优点：

藉由互补的PMOS压控振荡电路与NMOS压控振荡电路，可以让压控振荡器能产生均衡波形的时脉讯号，且可提升增益、操作范围与操作频率，并可藉由控制电压停止电流源电路输出电流源，而停止压控振荡器产生时脉讯号。

综上所述，本发明特殊结构的压控振荡器的延迟单元，可提高增益、操作范围与操作频率，并且可节能。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的压控振荡器的延迟单元具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是习知三级环形振荡器的方块图。

图2是习知延迟单元的电路图。

图3是习知的另一延迟单元的电路图。

图4是习知的又一延迟单元的电路图。

图5是本发明的一较佳实施例的电路图。

图6是本发明的NMOS压控振荡电路的一较佳实施例的电路图。

图7是本发明的PMOS压控振荡电路的一较佳实施例的电路图。

图8是本发明的延迟单元的另一较佳实施例的电路图。

图9A是本发明的NMOS压控振荡电路所构成的压控振荡器产生的时脉讯号的波形图。

图9B是本发明的PMOS压控振荡电路所构成的压控振荡器产生的时脉讯号的波形图。

图9C是本发明的延迟单元所构成的压控振荡器产生的时脉讯号的波形图。

图10是本发明的延迟单元所构成的压控振荡器的曲线图。

图11A是本发明的负载电路的另一较佳实施例的电路图。

图11B是本发明的负载电路的又一较佳实施例的电路图。

图11C是本发明的负载电路的又一较佳实施例的电路图。

图11D是本发明的负载电路的又一较佳实施例的电路图。

图12A是本发明的第一镜射电路的一较佳实施例的电路图。

图12B是本发明的第二镜射电路的一较佳实施例的电路图。

10：三级环形振荡器 12：延迟单元

14：延迟单元 16：延迟单元

20：增益电路 203：NMOS晶体管

206：NMOS晶体管 208：反相器

209：反相器 25：负载电路

253：PMOS晶体管 256：PMOS晶体管

27：电流源电路 273：PMOS晶体管

276：PMOS晶体管 286：NMOS晶体管

28：电流源电路 283：NMOS晶体管

29：电流源电路 293：NMOS晶体管

296：NMOS晶体管 30：延迟单元

40：NMOS压控掁荡电路 43：第一增益电路

433：第一NMOS晶体管 436：第二NMOS晶体管

46：第一电流源电路 465：第三NMOS晶体管

49：第一负载电路 493：第四PMOS晶体管

496：第五PMOS晶体管 50：PMOS压控振荡电路

53：第二增益电路 533：第一PMOS晶体管

536：第二PMOS晶体管 56：第二电流源电路

565：第三PMOS晶体管 59：第二负载电路

593：第四NMOS晶体管 596：第五NMOS晶体管

60：电容 65：电容

71：第一时脉讯号 72：第二时脉讯号

73：第三时脉讯号 74：第四时脉讯号

75：第五时脉讯号 76：第六时脉讯号

80：二极体负载电路 82：电阻负载电路

84：对称负载电路 90：第一镜射电路

86：电压控制电阻负载电路 95：第二镜射电路

IP₁：第一输入端 0 IN₂：第二输入端

IP₃：第三输入端 IN₄：第四输入端

OP₁：第一输出端 ON₂：第二输出端

OP₃：第三输出端 ON₄：第四输出端

IP：正输入端 IN：负输入端

OP：正输出端 ON：负输出端

V_CC：供应电压 V_C：第一控制电压

V_B：第二控制电压

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的压控振荡器的延迟单元其具体实施方式、结构、特征及其功效，详细说明如后。

请参阅图5，是本发明的一较佳实施例的电路图。如图所示，本发明延迟单元30包括相互补并且耦接的一第一压控振荡电路与一第二压控振荡电路，两者分别为一NMOS压控振荡电路40以及一PMOS压控振荡电路50。NMOS压控振荡电路40包括一第一增益电路43、一第一电流源电路46与一第一负载电路49。第一增益电路43包括一第一NMOS晶体管433与一第二NMOS晶体管436，两NMOS晶体管433、436的闸极与汲极分别为一第一输入端IP₁、一第二输入端IN₂、一第二输出端ON₂与一第一输出端OP₁，两NMOS晶体管433、436的源极皆与第一电流源电路46耦接。

第一电流源电路46包括一第三NMOS晶体管465，其汲极耦接于两NMOS晶体管433、436的源极，第三NMOS晶体管465的源极耦接一接地端，第三NMOS晶体管465的闸极则接收一第一控制电压V_C，而控制第三NMOS晶体管465的汲极输出电流源至两NMOS晶体管433、436。第一负载电路49为一交互耦接负载(cross couple load)电路，其包括一第四PMOS晶体管493与一第五PMOS晶体管496，两PMOS晶体管493、496的汲极分别耦接至第二输出端ON₂与第一输出端OP₁，且分别耦接至两PMOS晶体管496、493的闸极，两PMOS晶体管493、496的源极皆接收一供应电压V_CC。

PMOS压控振荡电路50包括一第二增益电路53、一第二电流源电路56与一第二负载电路59。第二增益电路53包括一第一PMOS晶体管533与一第二PMOS晶体管536，两PMOS晶体管533、536的闸极与汲极分别为一第三输入端IP₃、一第四输入端IN₄、一第四输出端ON₄与一第三输出端OP₃，而分别与NMOS压控振荡电路40的第一输入端IP₁、第二输入端IN₂、第二输出端ON₂与第一输出端OP₁相耦接而为一正输入端IP、一负输入端IN、一正输出端OP与一负输出端ON。两PMOS晶体管533、536的源极皆与第二电流源电路56耦接。

第二电流源电路56包括一第三PMOS晶体管565，其汲极耦接于两PMOS晶体管533、536的源极，第三PMOS晶体管565的源极与闸极分别接收供应电压V_CC与一第二控制电压V_B，第二控制电压V_B用于控制第三PMOS晶体管565的汲极输出电流源至两PMOS晶体管533、536。第二负载电路59同样亦为一交互耦接负载电路，而包括一第四NMOS晶体管593与一第五NMOS晶体管596，两NMOS晶体管593、596的汲极分别耦接至第四输出端ON₄与第三输出端OP₃，且分别耦接至两NMOS晶体管596、593的闸极，两NMOS晶体管593、596的源极皆耦接于接地端。

为了清楚了解使用本发明的延迟单元30所构成的压控振荡器的优点，以下是分别以NMOS压控振荡电路40与PMOS压控振荡电路50作为延迟单元，而串接为4级环形振荡器并产生时脉讯号，以与串接本发明的延迟单元30构成的4级环形振荡器所产生的时脉讯号进行比较。

请一并参阅图6、图7与图8，其是本发明的NMOS压控振荡电路40、PMOS压控振荡电路50与延迟单元30的电路图。图6中的NMOS压控振荡电路40与图7中的PMOS压控振荡电路50不同于图5中的两压控振荡电路40、50之处在于图6与图7中的压控振荡电路40、50在输出端和接地端之间增设有两电容60、65，以模拟实际半导体制程所产生的金属寄生电容。如同上述，图8中的延迟单元30不同于图2中的延迟单元30之处亦在输出端ON、OP和接地端之间增设有两电容60、65，且图5中的NMOS压控振荡电路40及PMOS压控振荡电路50加以叠合，藉以缩减所占面积。

请参阅图9A、图9B与图9C，分别为串接图6中的NMOS压控振荡电路40、图7中的PMOS压控振荡电路50与图8中的延迟单元30构成的4级环形振荡器所产生的时脉讯号的波形图。第一时脉讯号71、第三时脉讯号73与第五时脉讯号75分别为使用NMOS压控振荡电路40、PMOS压控振荡电路50与延迟单元30构成的4级环形振荡器所输出的时脉讯号，第二时脉讯号72、第四时脉讯号74与第六时脉讯号76则分别为第一时脉讯号71第三时脉讯号73与第五时脉讯号75经过缓冲器而修整过的时脉讯号，以便于比较。上述的时脉讯号是振荡器在相同条件下所产生，也就是NMOS压控振荡电路40、PMOS压控振荡电路50与延迟单元30所使用的NMOS晶体管和PMOS晶体管尺寸相同、控制电压相同。

NMOS压控振荡电路40与PMOS压控振荡电路50皆因为MOS晶体管和PMOS晶体管的数量不对称，所以由图9A图9B中的波形图可明显看出第二时脉讯号72与第四时脉讯号74的波峰与波谷的时脉长度不均衡，即任务周期(duty cycle)不等于50百分比。反观图9C中的第六时脉讯号76，因本发明的延迟单元30具有相互补的NMOS压控振荡电路40与PMOS压控振荡电路50，所以延迟单元30具有相同数量的NMOS晶体管与PMOS晶体管，故第六时脉讯号76的波峰与波谷的时脉长度相当均衡，任务周期接近于50百分比。图示的第二时脉讯号72、第四时脉讯号74与第六时脉讯号76的频率分别为54.3MHZ、78.6MHZ与306MHZ，而三种振荡器所消耗的电流源分别为528μA、890μA与1.827mA，由54.3MHZ/528μA、78.6/890μA与306MHZ/1.827mA的比较可得知使用本发明的延迟单元30所构成的振荡器可在消耗相同电流量下，产生较高频率的时脉讯号。

请参阅图10，是本发明的延迟单元所构成的压控振荡器的曲线图。图10是藉由一边缘(corner)模拟软件模拟使用延迟单元30所构成的4级振荡器。图示的曲线即分别表示各种不同的边缘，例如TT(TypicalNMOS/Typical PMOS)、SS(Slow NMOS/Slow PMOS)、SF(Slow NMOS/FastPMOS)、FS(Fast NMOS/Slow PMOS)及FF(Fast NMOS/Fast PMOS)等。如图所示，在350MHZ时本发明的振荡器仅需0.4V即可涵盖9种不同的边缘，而习知振荡器却必须在1伏特左右，其是因为本发明的延迟单元30具有互补的NMOS压控振荡电路40与PMOS振荡电路50所以敏感度低变化少、且可提高操作频率与操作范围。此外，因本发明的延迟单元30是NMOS压控振荡电路40与PMOS振荡电路50相并联，所以可提高增益。本发明所模拟的制程仅为宏力半导体制造有限公司(Grace Semiconductor ManufacturingCorp，GSMC)的低阶制程，所以可得知若使用高阶制程制作本发明的延迟单元30而构成振荡器时，本发明的效能将更佳显著。

上述图5的延迟单元30，因NMOS压控振荡电路40的第一增益电路43、第一电流源电路46、第一负载电路49分别与PMOS压控振荡电路50的第二增益53、第二电流源电路56、第二负载电路59皆相互补，故两压控振荡电路40、50可说是为完全互补的电路，所以使用本发明的延迟单元30构成的振荡器所表现的特性明显优于习知振荡器。然而上述图5的两压控振荡电路40、50仅为本发明的一实施例，两压控振荡电路40、50的增益电路、电流源电路与负载电路可为其他型式的增益电路、电流源电路与负载电路。此外，在互补的要件下可只需两压控振荡电路40、50的增益电路、电流源电路或者负载电路其中一组电路互补即可，如此互补型态的延迟单元的特性仍会明显优于习知延迟单元的特性。另外，本发明的延迟单元30非仅能使用在环形振荡器，其亦可应用在电感-电容振荡器。

举例来说，本发明的负载电路49、59可不需为交互耦接负载电路，可替换为现今常用的负载电路。例如第一负载电路49可替为图11A所示的两二极管负载(diode load)电路80、图11B所示的两电阻负载电路82、图11C所示的两对称负载(symmetric load)电路84、或图11D所示的两电压控制电阻负载(voltage control resistor load)电路86。图示的二极管负载电路80、对称负载电路84以及电压控制电阻负载电路86皆为PMOS型态仅可替换第一负载电路49，而第二负载电路59是可替换为上述的NMOS型态的负载电路，如此替换即可达到互补的要件。然而，为了减少相位杂讯(phase noise)，延迟单元30的元件应愈少愈好。对称负载电路84揭露于IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.31，NO.11，NOVEMBER 1996；电压控制电阻负载电路86揭露于IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.36，NO.3，MARCH 2001。

本发明的延迟单元30在不需变更电路下，皆可适用于单端式(singleended type)压控振荡器与差动式(differential type)压控振荡器。如图12A所示，若使用本发明的延迟单元30构成单端式压控振荡器时，仅需外加一第一镜射电路90，且将单端式压控振荡器所接收的单控制电压作为第一控制电压V_C，并藉由第一镜射电路90镜射第一控制电压V_C产生第二控制电压V_B，或者如图12B所示，将单端式压控振荡器所接收的单控制电压作为第二控制电压V_B，并藉由一第二镜射电路95镜射第二控制电压V_B产生第一控制电压V_C。若使用本发明的延迟单元30构成差动式压控振荡器时，只需将输入至差动式压控振荡器的两差动电压分别作为第一控制电压V_C(正端)与第二控制电压V_B(负端)，而分别传输至第一电流源电路46与第二电流源电路56。

综上所述，本发明压控振荡器的延迟单元，包括有NMOS压控振荡电路与PMOS压控振荡电路，本发明藉由互补的NMOS压控振荡电路及PMOS压控振荡电路，使压控振荡器可产生均衡波形的时脉讯号，且可提高增益、操作范围与操作频率。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims

1、一种压控振荡器的延迟单元，其特征在于其包括：

一NMOS压控振荡电路，其包括：

一第一增益电路，具有一第一输入端、一第二输入端、一第一输出端与一第二输出端；

一第一电流源电路，耦接于该第一增益电路；

一第一负载电路，耦接于该第一输出端与该第二输出端；

一PMOS压控振荡电路，其包括：

一第二增益电路，具有一第三输入端、一第四输入端、一第三输出端与一第四输出端，该第三输入端、该第四输入端、该第三输出端与该第四输出端分别和该第一输入端、该第二输入端、该第一输出端与该第二输出端耦接；

一第二电流源电路，耦接于该第二增益电路；以及

一第二负载电路，耦接于该第三输出端与该第四输出端；

其中，该第一增益电路、该第一电流源电路与该第一负载电路分别和该第二增益电路、该第二电流源电路与该第二负载电路相互补。

2、根据权利要求1所述的压控振荡器的延迟单元，其特征在于其中，

该第一增益电路包括：

一第一NMOS晶体管，其一闸极与一汲极分别为该第一输入端与该第二输出端，该第一NMOS晶体管的一源极与该第一电流源电路耦接；

一第二NMOS晶体管，其一闸极与一汲极分别为该第二输入端与该第一输出端，该第二NMOS晶体管的一源极与该第一电流源电路耦接；

该第二增益电路包括：

一第一PMOS晶体管，其一闸极与一汲极分别为该第三输入端与该第四输出端，该第一PMOS晶体管的一源极与该第二电流源电路耦接；以及

一第二PMOS晶体管，其一闸极与一汲极分别为该第四输入端与该第三输出端，该第二PMOS晶体管的一源极与该第二电流源电路耦接。

3、根据权利要求1所述的压控振荡器的延迟单元，其特征在于其中，

该第一电流源电路包括：

一第三NMOS晶体管，其一闸极接收一第一控制电压，该第三NMOS晶体管的一源极与一汲极分别与一接地端和该第一增益电路耦接；以及

该第二电流源电路包括：

一第三PMOS晶体管，其一闸极与一源极分别接收一第二控制电压和一供应电压，该第三PMOS晶体管的一汲极和该第二增益电路耦接。

4、根据权利要求1所述的压控振荡器的延迟单元，其特征在于其中该第一负载电路与该第二负载电路可为相互补的一二极管负载电路、一对称负载电路以及一电压控制电阻负载电路的其中之一。

5、根据权利要求1所述的压控振荡器的延迟单元，其特征在于其中，

该第一负载电路包括：

一第四PMOS晶体管，其一汲极与该第二输出端耦接，该第四PMOS晶体管的一源极接收一供应电压；

一第五PMOS晶体管，其一汲极与该第一输出端和该第四PMOS晶体管的一闸极耦接，该第五PMOS晶体管的一源极和一闸极分别接收该供应电压与耦接该第四PMOS晶体管的该汲极；

该第二负载电路包括：

一第四NMOS晶体管，其一汲极与该第四输出端耦接，该第四NMOS晶体管的一源极耦接一接地端；以及

一第五NMOS晶体管，其一汲极与该第三输出端和该第四NMOS晶体管的一闸极耦接，该第五NMOS晶体管的一源极和一闸极分别耦接该接地端与该第四NMOS晶体管的该汲极。

6、一种压控振荡器的延迟单元，其特征在于其包括：

一NMOS压控振荡电路，其包括有一第一输入端、一第二输入端、一第一输出端及一第二输出端；以及

一PMOS压控振荡电路，其包括有一第三输入端、一第四输入端、一第三输出端及一第四输出端，该第三输入端、该第四输入端、该第三输出端及该第四输出端，分别耦接于该第一输入端、该第二输入端、该第一输出端及该第二输出端；

其中，该NMOS压控振荡电路与该PMOS压控振荡电路相互补。

7、根据权利要求6所述的压控振荡器的延迟单元，其特征在于其中，

该NMOS压控振荡电路包括：

一第一电流源电路，耦接于该第一增益电路；

一第一负载电路，耦接于该第一输出端与该第二输出端；

该PMOS压控振荡电路包括：

一第二电流源电路，耦接于该第二增益电路；以及

一第二负载电路，耦接于该第三输出端与该第四输出端。

8、根据权利要求7所述的压控振荡器的延迟单元，其特征在于其中该第一增益电路与该第二增益电路相互补。

9、根据权利要求8所述的压控振荡器的延迟单元，其特征在于其中，

该第一增益电路包括：

该第二增益电路包括：

10、根据权利要求7所述的压控振荡器的延迟单元，其特征在于其中该第一电流源电路与该第二电流源电路相互补。

11、根据权利要求10所述的压控振荡器的延迟单元，其特征在于其中，

该第一电流源电路包括：

该第二电流源电路包括：

一第三PMOS晶体管，其一闸极与一源极分别接收一第二控制电压和一供应电压，该第三PMOS晶体管的一汲极与该第二增益电路耦接。

12、根据权利要求7所述的压控振荡器的延迟单元，其特征在于其中该第一负载电路与该第二负载电路相互补。

13、根据权利要求12所述的压控振荡器的延迟单元，其特征在于其中该第一负载电路与该第二负载电路可为互补的一二极管负载电路、一对称负载电路以及一电压控制电阻负载电路的其中之一。

14、根据权利要求12所述的压控振荡器的延迟单元，其特征在于其中，

该第一负载电路包括：

该第二负载电路包括：

15、一种压控振荡器的延迟单元，其特征在于其包括：

一第一压控振荡电路；以及

一第二压控振荡电路，耦接于该第一压控振荡电路，该第二压控振荡电路与该第一压控振荡电路相互补。

16、根据权利要求15所述的压控振荡器的延迟单元，其中该第一压控振荡电路与该第二压控振荡电路分别包括相互补的一第一增益电路与一第二增益电路，该第一增益电路与该第二增益电路相耦接。

17、根据权利要求15所述的压控振荡器的延迟单元，其特征在于其中该第一压控振荡电路与该第二压控振荡电路分别包括相互补的一第一电流源电路与一第二电流源电路。

18、根据权利要求15所述的压控振荡器的延迟单元，其特征在于其中该第一压控振荡电路与该第二压控振荡电路分别包括相互补的一第一负载电路与一第二负载电路，该第一负载电路与该第二负载电路相耦接。

19、根据权利要求18所述的压控振荡器的延迟单元，其特征在于其中该第一负载电路与该第二负载电路可为相互补的一交互耦接负载电路、一二极管负载电路、一对称负载电路以及一电压控制电阻负载电路的其中之一。