KR100442697B1 - 자동 와이어 본딩 공정을 위한 통합 관리 시스템 - Google Patents

자동 와이어 본딩 공정을 위한 통합 관리 시스템 Download PDF

Info

Publication number
KR100442697B1
KR100442697B1 KR10-2002-0012895A KR20020012895A KR100442697B1 KR 100442697 B1 KR100442697 B1 KR 100442697B1 KR 20020012895 A KR20020012895 A KR 20020012895A KR 100442697 B1 KR100442697 B1 KR 100442697B1
Authority
KR
South Korea
Prior art keywords
bonding
management system
file
chip
integrated management
Prior art date
Application number
KR10-2002-0012895A
Other languages
English (en)
Other versions
KR20030073363A (ko
Inventor
유연상
김희석
채수태
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0012895A priority Critical patent/KR100442697B1/ko
Priority to JP2003051123A priority patent/JP4188106B2/ja
Priority to US10/387,354 priority patent/US6851100B1/en
Publication of KR20030073363A publication Critical patent/KR20030073363A/ko
Application granted granted Critical
Publication of KR100442697B1 publication Critical patent/KR100442697B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2113/00Details relating to the application field
    • G06F2113/18Chip packaging
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852Applying energy for connecting
    • H01L2224/85201Compression bonding
    • H01L2224/85205Ultrasonic bonding
    • H01L2224/85207Thermosonic bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1433Application-specific integrated circuit [ASIC]

Abstract

본 발명에 따른 시스템은 IC 패키지 소자를 제조하기 위한 조립 기준과 본딩 규격을 조회하고 편집하는 처리를 자동으로 수행하는 통합 관리 시스템(for ASIC)으로서, 칩 레이아웃 데이터, 리드 프레임 공백도, 패키지 외형도를 기초로 본딩도, 패키지 외형도, 패키지 핀 구성, 핀 좌표 데이터를 포함하는 조립 기준을 작성하는 조립 기준 작성 수단(DMS)과, 상기 조립 기준을 기본 데이터로 하여 본딩 규격을 작성하는 본딩 규격 작성 수단(eSPEC)을 포함하며, 상기 조립 기준과 본딩 규격은 칩 크기, 전극 패드의 크기와 위치, 다이 패드의 크기와 위치, 본딩 와이어의 길이와 위치 및 각도, 본딩 작업 순서, 전극 패드 기준점, 리드 기준점, 전극 패드 중심점, 리드 본딩 지점(teach point), 본딩 변수에 관한 데이터를 포함하고, 상기 통합 관리 시스템은 DMS 데이터베이스 서버, DMS 파일 서버, DMS 웹 서버를 포함하고, 상기 DMS 데이터베이스 서버는 상기 조립 규격과 본딩 규격 및 기준 정보를 저장하고 관리하며, 상기 DMS 파일 서버는 리드프레임 공백도, 패키지 외형도, 본딩도, 표준 파일을 관리하고, 상기 DMS 웹 서버는 사용자에게 웹 인터페이스를 제공하고 원격 접속을 허용하며, 상기 조립 규격 작성 수단은 상기 본딩 규격이 양산에 적합한 본딩 규칙을 만족하는지 검증하는 본딩 규칙 검증 모듈을 포함하고, 본딩 설비에 전달되는 표준 파일을 생성하는 것을 특징으로 한다.

Description

자동 와이어 본딩 공정을 위한 통합 관리 시스템{Integrated Management System for automated wire bonding processes}
본 발명은 반도체 IC 조립 공정 기술에 관한 것으로서, 좀 더 구체적으로는 와이어 본딩 공정의 자동화와 와이어 본딩 공정에 필요한 데이터를 통합 관리하기 위한 시스템에 관한 것이다.
전자 부품들을 패키지하고 접속하는 조립 기술은 컴퓨터나 다른 전자 시스템의 성능을 좌우하는 점점 더 중요한 분야로 자리잡아 가고 있다. 반도체 칩의 패키지는 실리콘 칩을 전자 시스템 내에 수용하고 반도체 칩의 적절한 동작과 신뢰성을 보장하는 데에 필요한 환경을 제공할 뿐만 아니라 반도체 칩이 전자 시스템과 전기적으로 연결되도록 한다.
패키지 공정 또는 조립 공정은 웨이퍼 일괄제조 공정(wafer fabrication processes)을 거쳐 집적회로가 형성된 웨이퍼로부터 시작된다. 전형적인 플라스틱 패키지를 중심으로 패키지 조립 공정을 설명하면 다음과 같다. 웨이퍼에 EDS (Electric Die Sorting) 검사를 통해 불량 칩을 잉크 등으로 표시한다. 조립 공정을 위해 웨이퍼를 적절한 프레임에 실장하고, 웨이퍼를 절단하여 개별 칩을 분리한다. EDS 검사를 통해 표시된 바에 따라, 칩을 선별하고 양품 칩을 패키지 베이스(예컨대, 리드 프레임의 다이 패드)에 부착한다. 이러한 다이 본딩 공정은 패키지 베이스 또는 칩 뒷면에 은(Ag) 에폭시와 같은 접착제를 도포한 다음 반도체 칩과 패키지 베이스를 부착하고 경화시키는 단계를 포함한다. 패키지 베이스와 반도체 칩은 보통 금속 와이어에 의해 전기적으로 연결된다. TAB(Tape Automated Bonding) 테이프를 패키지 베이스로 사용하는 경우에는 TAB 리드를 반도체 칩의 전극 패드와 연결함으로써, 패키지 베이스와 반도체 칩의 전기적 접속이 이루어질 수도 있고, 반도체 칩을 플립칩 솔더 본딩함으로써 이러한 전기적 접속을 구현할 수도 있다. 플라스틱 패키지 몸체를 성형하고 몸체 외부로 돌출된 외부 리드를 적절한 형태로 절곡한 다음 제품번호 등을 마킹하면 조립 공정이 끝난다. 조립된 패키지 제품의 신뢰성과 전기적 특성을 검사하여 출하한다.
이러한 조립 공정에서, 패키지 베이스와 반도체 칩을 전기적으로 연결하는 데에는 와이어 본딩 기술이 가장 널리 사용된다. 와이어 본딩 공정은 높은 생산량과 경제적인 양산성을 달성해야 한다. 고속 와이어 본딩 장비는 리드 프레임을 작업 공간으로 공급하는 핸들링 시스템을 포함한다. 이미지 인식 시스템을 통해 다이(die; 웨이퍼에서 분리된 개별 반도체 IC 칩을 말함)가 본딩도와 일치하도록 한다. 와이어는 한번에 하나씩 본딩된다. 와이어 본딩에는 금선이나 구리선을 열음파 본딩하는 공정과 와이어를 공급하는 세라믹 캐필러리를 주로 사용하는데, 열 에너지와 초음파 에너지를 이용하여 금속 와이어 본딩을 형성한다. 하나의 전기적 접속부를 위해 2개의 와이어 본드가 형성되는데, 하나는 IC 칩의 전극 패드에 형성되고 다른 하나는 리드 프레임의 리드에 형성된다. EFO(Electric flame-off) 공정으로 형성되는 볼(ball)은 하중과 초음파 에너지를 사용하여 수밀리초 이내의 짧은시간에 다이 상의 전극 패드 개방부에 직접 접촉하도록 형성되며, 알루미늄 금속 패드에 볼 본드를 형성한다. 그 다음 와이어를 들어올려 루프를 형성하며 리드 프레임의 원하는 위치에 접촉시켜 웨지 본드(wedge bond)를 형성한다.
이와 같이, 와이어 본딩 공정은 칩의 전극 패드와 리드 프레임 리드를 하나씩 금속 와이어로 연결해야 하기 때문에, 고속의 자동 와이어 본딩 공정을 위해서는 칩의 레이아웃에 대한 정보와 리드 프레임의 구조에 대한 정보가 필요하고, 칩 레이아웃에서 생성된 데이터와 리드 프레임을 설계한 데이터를 통합적으로 관리하고 활용할 필요가 있다.
따라서, 반도체 칩 패키지 조립 공정 특히, 와이어 본딩 공정의 양산성을 높이기 위해서는 일차적으로 훌륭한 칩 설계 규칙을 세우고 이것을 준수하는 것이 절대적으로 중요하다. 이러한 설계 규칙은 생산하고자 하는 패키지 제품의 유형에 맞게 생성되어야 하며, 사용가능한 조립 장비에 적합해야 한다. 설계 규칙의 결정은 칩 레이아웃을 시작하기 전 초기 단계에 이루어지는 것이 좋다. 패키지의 I/O 핀의 수가 증가하고 반도체 칩의 크기가 줄어들면서 전기적 접속을 위해 필요한 면적이 칩 크기에 많은 영향을 미치게 되는데, 이러한 문제를 해결하기 위해서는 유효 본딩 패드의 크기와 패드 피치 및 공차(tolerance)를 줄일 필요가 있다. 칩 레이아웃은 조립공정의 자동화와 신뢰성에 직접적인 영향을 미친다. 설계 규칙은 다이 설계 CAD (Computer Aided Design) 시스템에 통합시키는 것이 바람직한데, 예컨대, 설계 규칙에 따른 볼 본딩 위치와 스티치 본딩 위치를 나타내는 와이어 본딩 형판(template)을 플라스틱 패키지 조립 공정에 이용한다. 설계자는 이 형판에 칩레이아웃을 중첩시키고 본딩 패드를 어느 위치에 형성하는 것이 좋은지 판단할 수 있다.
조립 공정을 자동화하기 위해, 설계 규칙을 만드는 것도 중요하지만, 조립 공정의 어느 한 단계에서 생성된 데이터를 다음 조립 공정 단계에서 별도의 수정이나 가공을 하지 않고 그대로 이용할 수 있도록 하는 것도 매우 중요하다. 이를 위한 종래 기술로는 예컨대, 사이러스 로직(Cirrus logic)의 미국 특허 제6,256,549호 "통합 제조 솔루션"에는 제품번호를 나타내는 테이블을 포함하는 데이터베이스를 이용하여 이것을 서로 다른 조립 공정에 필요한 제조 공정 데이터를 컴퓨터 링크시킨다. 데이터들을 상관(correlate)시킬 때 작업자가 수동으로 하는 것이 아니라 특정 제품번호에 대한 공정 단계를 클릭함으로써 원하는 데이터를 신속하고 정확하게 가져올 수 있다. 이 종래 기술에 사용되는 제조 공정 데이터는 웨이퍼 후면연마 데이터, 와이어 본딩 데이터, 테스트 변수, 패키징 데이터 및 마킹 데이터를 포함한다. 이러한 제조 공정 데이터 항목에 대응하는 데이터 항목을 나타내는 데이터 파일을 생성하고 이 데이터 파일을 제조 공정 데이터 항목과 링크시키고, 링크된 데이터와 데이터베이스를 조립 설비로 전송한 다음, 개별 조립 공정에 필요한 데이터를 불러온다.
조립 공정 자동화 기술의 다른 예는 AMD (Advanced Micro Devices)의 미국 특허 제5,608,638호 "IC 패키지를 제조하기 위한 bulid sheet 자동화 장치 및 방법"에 나타나 있다. 이것은 엑스-윈도즈(X-Windows)를 기반으로 한 유닉스 시스템으로 구성하여 운영되는데, 블랭크 본드 마스터 데이터베이스(blank bond master database)와 칩 레이아웃(chip layout) 설계 데이터로부터 칩 패드 레이아웃(chip pad layout)과 이미지 파일(image file)을 추출하고 GDS to AUTOCAD, TIF to AUTOCAD로 변환/저장하여 데이터베이스화 한다. 다이 이미지는 본딩 장치 다이아그램과 병합되어 빌드 시트(build sheet)를 작성하며, 그 다음 IC 패키지가 상기 본딩 장치 다이아그램을 기초로 제조된다.
이러한 종래 자동화 기술은 자동 와이어 본딩 공정을 위한 본딩도를 작성하는 개별 설계자에게는 도움을 줄 수 있지만, 수많은 종류의 IC 칩을 조립해야 하는 대량 조립라인의 설계자 및 작업자에게는 여전히 좀 더 진보된 기술 개발의 필요성을 느끼게 만든다. 또한, 칩 레이아웃 설계자와 리드 프레임 설계자는 종래 자동화 기술로부터 기술적 혜택을 향유할 수 없으며, 종래 자동화 기술이 구현되는 특정 플랫폼(예컨대, 유닉스 시스템의 워크스테이션)을 보유하고 있지 못한 작업자나 설계자는 자동화 기술로 구축된 정보나 데이터에 접근하는 데에 많은 제약을 받는다.
또한, 기존에 워크스테이션 플랫폼에서 동작하는 CAD 도면화 툴에 의해 생성된 설계 데이터나 조립 데이터를 실제 조립 양산 라인에서 조립 기준으로 본딩 규격으로 등록하고 이것을 범용적으로 활용·편집하기 위해서는 별도의 수작업 과정이 수반되어야 하기 때문에, 조립 공정에 추가적인 인적 투자와 시간이 소요되고, 휴먼 에러가 생길 수 있어서 조립 공정의 생산성과 양산성이 떨어지고 효율적인 데이터 관리가 어렵게 된다.
본 발명의 목적은 칩 설계 단계에서 생성된 데이터와 리드 프레임 설계 단계에서 생성된 데이터를 조립 공정에서 그대로 활용할 수 있도록 하는 통합 관리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 칩이나 리드프레임 설계 데이터와 조립 공정 데이터를 플랫폼에 상관없이 접근 가능한 통합 관리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 조립 공정에서 범용적으로 활용될 수 있는 조립 기준과 본딩 규격을 자동으로 생성하고, 통합적으로 관리하는 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 조립 공정에서 생길 수 있는 휴먼 에러를 줄이고, 조립 공정의 생산성과 양산성을 높이는 것이다.
본 발명의 또 다른 목적은 칩이나 리드프레임 설계 단계에서 생성된 데이터와 조립 공정에서 생성된 데이터를 칩 설계자, 리드프레임 설계자, 조립 공정 작업자 등이 단일 시스템에서 활용할 수 있도록 하는 것이다.
도 1은 본 발명에 따른 통합 관리 시스템으로서, 사용자 인터페이스를 중심으로 시스템 구조를 나타낸 도면.
도 2는 본 발명에 따른 통합 관리 시스템으로서, 시스템의 하드웨어와 기능을 중심으로 시스템을 표현한 블록도.
도 3은 본 발명에 따른 통합 관리 시스템의 작업을 주문형 반도체 소자 중심으로 설명하는 흐름도.
도 4는 본 발명에 따른 통합 관리 시스템의 작업을 메모리 반도체 소자 중심으로 설명하는 흐름도.
도 5는 칩 레이아웃의 일례를 나타내는 평면도.
도 6은 리드프레임의 공백도(blank diagram)의 일례를 나타내는 평면도.
도 7은 본딩도(bonding diagram)의 일례를 나타내는 평면도.
도 8은 핀 구성과 패키지 외관을 나타내는 패키지 외형도의 일례를 나타내는 평면도.
도 9a와 도 9b는 각각 전극 패드와 관련된 설계 규칙을 설명하기 위한 단면도와 평면도.
도 10은 리드 프레임 공백도 데이터베이스 구축 모듈과 패키지 외형 데이터베이스 구축 모듈의 구조를 나타내는 블록도.
도 11은 CAD 데이터 가공 모듈의 구조를 나타내는 블록도.
도 12는 본딩 규칙 검증 모듈의 구조를 나타내는 블록도.
도 13은 본 발명에 따른 통합 관리 시스템 내의 데이터 흐름을 나타내는 블록도.
도 14는 조립 기준 조회와 편집 과정을 나타내는 흐름도.
도 15는 본딩 규격 조회와 편집 과정을 나타내는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명 *
100: 통합 관리 시스템 200: DMS
220: 관리자 메뉴 240: 사용자 메뉴
260: 정보 메뉴 300: eSPEC
400: DMS 데이터베이스 서버 500: DMS 파일 서버
600: DMS 웹 서버 610: 공백도 데이터베이스
620: 조립 기준 등록/편집 모듈 630: 일괄 개정
640: 패키지 외형 데이터베이스 650: 본딩 규격 등록/편집 모듈
700: 공백도 데이터베이스 구축 모듈
710: 패키지 외형 데이터베이스 구축 모듈
720: CAD 데이터 가공 모듈
730: 본딩 규칙 검증 모듈
740: 본더 뷰어(bonder viewer)
750: 본딩 설비
본 발명에 따른 시스템은 IC 패키지 소자를 제조하기 위한 조립 기준과 본딩 규격을 조회하고 편집하는 처리를 자동으로 수행하는 통합 관리 시스템(for ASIC)으로서, 칩 레이아웃 데이터, 리드 프레임 공백도, 패키지 외형도를 기초로 본딩도, 패키지 외형도, 패키지 핀 구성, 핀 좌표 데이터를 포함하는 조립 기준을 작성하는 조립 기준 작성 수단(DMS)과, 상기 조립 기준을 기본 데이터로 하여 본딩 규격을 작성하는 본딩 규격 작성 수단(eSPEC)을 포함하며, 상기 조립 기준과 본딩 규격은 칩 크기, 전극 패드의 크기와 위치, 다이 패드의 크기와 위치, 본딩 와이어의 길이와 위치 및 각도, 본딩 작업 순서, 전극 패드 기준점, 리드 기준점, 전극 패드중심점, 리드 본딩 지점(teach point), 본딩 변수에 관한 데이터를 포함하고, 상기 통합 관리 시스템은 DMS 데이터베이스 서버, DMS 파일 서버, DMS 웹 서버를 포함하고, 상기 DMS 데이터베이스 서버는 상기 조립 규격과 본딩 규격 및 기준 정보를 저장하고 관리하며, 상기 DMS 파일 서버는 리드프레임 공백도, 패키지 외형도, 본딩도, 표준 파일을 관리하고, 상기 DMS 웹 서버는 사용자에게 웹 인터페이스를 제공하고 원격 접속을 허용하며, 상기 조립 규격 작성 수단은 상기 본딩 규격이 양산에 적합한 본딩 규칙을 만족하는지 검증하는 본딩 규칙 검증 모듈을 포함하고, 본딩 설비에 전달되는 표준 파일을 생성하는 것을 특징으로 한다.
본 발명에 따른 통합 관리 시스템에서, 웹 인터페이스는 조립 기준 조회와 조립 기준 편집 기능 및 설계된 본딩도를 기준으로 와이어 본딩 공정을 시뮬레이션하는 예비 본딩 기능을 제공하며, 조립 기준이나 본딩 규격의 부분적인 수정을 전체 데이터베이스에 반영하는 일괄 수정 기능과, 관리 메뉴 및 정보 메뉴 기능을 제공한다. 예비 본딩은 설계된 IC 칩의 크기와 패키지 유형 데이터를 기초로 이 데이터에 대응되는 전극 패드 크기별 항목을 열거하는 것이며, 조립 기준과 본딩 규격의 편집은 새로운 조립 기준과 본딩 규격을 작성하는 것과, 데이터베이스에 저장되어 있는 조립 기준과 본딩 규격을 불러와서 수정하거나 삭제하는 것을 포함한다. DMS 파일 서버에서 작성되어 전송되는 칩 패드 파일은 칩의 크기, 전극 패드 개방부의 크기, 전극 패드의 배치와 개수, 전극 패드 피치, 절단선의 폭과 길이에 대한 데이터가 포함된다.
본 발명에 따른 통합 관리 시스템의 본딩 규칙 검증 모듈에서 적용하는 본딩 규칙은 반도체 칩의 전극 패드 피치를 기준으로 작성되며, 본딩 패드 개방부(BPO; Bonding Pad Opening)와 관련된 규칙, 미세 패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙, 패드 피치별 칩 패드 설계 규칙, 본딩 와이어와 관련된 규칙, 칩 크기와 관련된 규칙이 포함된다. 여기서, BPO 관련 규칙은 BPO 크기와 BPO 간격을 정하는 규칙을 포함하고, 미세 패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙은 최소 코너 패드 피치, 코너 패드의 개수, 최소 코너 BOP 간 간격을 정하고, 패드 피치별 칩 패드 설계 규칙은 전극 패드와 주변 패턴 및 절단선과의 이격 거리에 대한 규정으로 최소 패드 미치별로 적용되는 규칙값을 정의하며, 와이어에 관련된 규칙은 와이어 크기와 길이, 각도, 와이어와 리드프레임의 공백도와 사이의 거리를 정하고, 칩 크기에 관련된 규칙은 칩 피치 즉, 칩의 크기에 절단선의 폭과 길이에 합쳐진 값을 포함한다.
CAD 데이터 가공 모듈은 CAD 도면화 툴로 작성된 본딩도 원도를 읽는 판독부와 상기 중심점 잡기 작업을 수행하는 데이터 가공부와 상기 가공된 데이터를 소정의 파일 형식으로 저장하는 기록기를 포함하며, 칩 패드 파일에는 칩 식별부(chip ID)와 위치, 패드와 리드 연결 정보, BGA 볼 번호, 패드 기능 이름, 전극 패드 물리적 데이터가 더 포함되고, 공백도 파일에는 리드 칩(tip), 리드 본딩 지점(teach point)의 위치, 기준점의 위치, 리드 번호, 볼 번호, 도면 레이어 구분 데이터가 더 포함된다.
본 발명에 따른 통합 관리 시스템은 칩 설계에서 생성된 데이터와 리드 프레임 설계 과정에서 만들어진 데이터를 별도의 수작업 가공없이 와이어 본딩 설비까지 자동으로 처리하여 전달한다. 이렇게 하면, 와이어 본딩 공정의 양산성(production yield)을 개선할 수 있고, 생산량(throughput)을 높일 수 있다. 또한, 칩 설계나 리드 프레임 설계자에게도 와이어 본딩 공정을 위해 수정 또는 가공한 데이터를 정확하고 신속하게 전달할 수 있기 때문에, 좀 더 정확한 설계 작업이 가능하다. 예컨대, 본 발명에 따른 통합 관리 시스템에 의해 가공된 칩 전극 패드와 리드 프레임 리드의 중심점 데이터를 칩 설계와 리드 프레임 설계 과정에 피드백함으로써 좀 더 정확하고 신뢰성있는 설계 작업이 가능하게 된다.
본 발명의 통합 관리 시스템에 따르면, 칩이나 리드 프레임 설계 데이터와 조립 공정 데이터를 플랫폼에 상관없이 원격 접속된 사용자 누구나 접근이 가능하고, 조립 공정에서 범용적으로 활용될 수 있는 조립 기준과 본딩 규격을 자동으로 생성하고 통합적으로 관리하는 것이 가능하다.
명세서에서 사용되는 용어
본 명세서에서 사용하는 용어 가운데, '규격(specification)'은 IC 반도체 제품을 생산하기 위해 또는 생산된 IC 반도체 제품을 사용하기 위해 준수해야 하는 표준을 의미하며, '기준(reference)'은 IC 반도체 제품을 제조하는 데에 필요한 기준 정보를 포함하는 문서를 지칭한다. 예를 들어서, '설계 규격'이란 제조된 IC 제품의 동작 전압과 전류, 동작 속도, 내부 신호간 또는 내부 신호와 외부 신호간의 타이밍 관계 등을 정의하며, '조립 기준'은 와이어 본딩 자동 공정을 위해 필요한 기준 정보 예컨대, 본딩 작업 순서, 칩 전극 패드와 리드프레임 리드의 기준점, 본딩 지점, 본딩 규칙 검증 결과를 나타내는 데이터 등을 포함한다.
실시예
이하 도면을 참조로 본 발명의 실시예에 대해 설명한다.
도 1은 본 발명에 따른 시스템의 전체 구조를 나타내는 블록도로서, 사용자 인터페이스를 중심으로 시스템 구조를 나타낸 도면이다.
본 발명에 따른 통합 관리 시스템(100)은 조립 기준 신규 작성/편집 기능(30)과 조립 규격 조회(40) 기능을 가지며, 도면 관리 시스템(200, DMS; Drawing Management System, 이하, 'DMS'라 함)과 본딩 규격 작성 시스템(300, 이하, 'eSPEC'이라 함)을 포함한다. 통합 관리 시스템(100)은 컴퓨터 시스템에서 실행되는 소프트웨어로 구현되며, 사용자가 시스템(100)에 로그온하면, DMS와 eSPEC에 접속할 수 있는 초기 화면이 제공된다.
조립 기준은 설계 규격(design specification)을 근간으로 하고, 설계 규격은 개발 규격을 기초로 작성된다. 조립 기준은 DMS(200)에서 문서화 작업을 하는 데에 사용된다. 조립 기준은 IC 제품을 조립하는 데에 필요한 기본적인 정보를 포함하는데, 예컨대, 본딩도, 핀 구성, 패키지 외형, 패키지 핀 좌표, 본딩 규칙 검증 결과를 포함하며, 패키지의 마킹 데이터를 포함할 수도 있다. 조립 기준은 조립 공정 특히, 와이어 본딩 공정을 위한 정보 제공용 규격의 일종으로 볼 수 있다.
DMS(200)는 사용자 인터페이스를 위한 관리자 메뉴(220), 사용자 메뉴(240) 및 정보 메뉴(240)를 포함한다. 관리자 메뉴(220)는 데이터베이스 구축과 관리를 위한 것인데, 관리자 권한을 갖는 사용자는 이 인터페이스(220)를 통해 패키지 외형 데이터베이스(221), 리드프레임 공백도 데이터베이스(222), 게이트 어레이 데이터베이스(223), 분류 체계(224), 본딩 규칙 관리(225) 및 일반 정보(226)를 형성하고 관리할 수 있다. 본 발명에서 리드프레임 공백도 데이터베이스(222)에 저장되는 데이터는 일반 플라스틱 패키지의 조립 공정에 사용되는 리드프레임에 대한 공백도에 한정되지 않고, 예컨대, 인쇄 회로 기판(PCB)의 공백도 데이터도 포함된다. 패키지 외형 데이터베이스(221)는 패키지 외부로 돌출된 핀의 정의, 1번핀의 위치, 핀 번호 매김 등에 대한 데이터를 포함한다. 리드프레임 공백도 데이터베이스(222)는 패키지 유형별로 별도의 데이터베이스로 구축될 수 있으며, 다이패드의 위치, 리드에 관한 정보, 와이어 본딩 장비의 인식을 위한 리드의 기준점, 리드 상의 본딩 지점에 관한 데이터 등을 포함한다. 게이트 어레이 데이터베이스(223)는 설계 완료된 다이패드의 위치에 대한 설계 정보를 가지고 있다. 분류 체계(224)는 데이터베이스에 저장되어 있는 각종 데이터들을 어떤 기준으로 분류할 것인지를 규정하는 분류 방식과 체계에 관한 데이터가 포함된다.
사용자 메뉴(240)는 예비 본딩(241, pre-bonding), 일괄 수정(242), 조립 기준 조회(243), 조립 기준 편집(244)을 선택하여 실행할 수 있다. 예비 본딩(241) 기능은 조립 기준을 만들기 전에 설계된 본딩도에 오류가 있는지 검증하고 오류를 수정하는 와이어 본딩 공정의 시뮬레이션 기능을 제공한다. 예비 본딩(241) 기능에는 설계한 칩의 크기와 패키지 유형을 입력하면, 이에 맞는 전극 패드 크기별 항목들을 열거하여 사용자가 쉽게 선택할 수 있도록 하는 기능을 추가할 수 있다. 일괄 수정(242) 기능은 예컨대, 특정 제품군의 본딩 위치 일부분이 변경되었을 경우, 해당 데이터들을 일괄적으로 수정할 수 있는 기능을 제공한다. 조립 기준 조회(243)기능은 이미 작성되어 있는 조립 기준을 사용자가 조회할 수 있도록 하며, 조립 기준 편집(244)은 새로운 조립 기준을 작성하여 등록하는 작업과, 데이터베이스에 저장되어 있는 조립 기준을 불러와서 수정하거나 삭제하는 작업을 포함한다. 조립 기준 편집(244) 기능을 통해, 새로 등록되거나 수정 또는 삭제된 기준에 포함되는 모든 데이터들은 자동으로 시스템의 서버에 업로딩된다.
지금까지 설명한 관리자 메뉴(220)와 사용자 메뉴(240)에 포함되는 기능은 도면에 나타낸 것으로 제한되지 않으며, 필요에 따라 다른 기능을 추가하거나 수정할 수 있다는 점은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자라면 쉽게 이해할 수 있을 것이다.
본 발명에 따른 통합 관리 시스템(100)은 종래 예비 본딩 기능만 제공하던 것과 달리, 조립 기준을 편집하고 일괄 수정하는 기능 등을 제공한다.
통합 관리 시스템(100)의 정보 메뉴(260)는 선택 사항으로서, 본딩 규칙 도움말(261) 기능과 CAE 파일(Computer Aided Engineering file) 관리(262) 기능을 제공할 수 있다. 본딩 규칙 도움말(261) 기능은 본딩 규칙에 대한 설명을 제공함으로써, DMS(200)에 접속한 설계자가 설계 과정에서 또는 조립 기준 조회나 편집 과정에서 구체적인 본딩 규칙(예컨대, 전극 패드 크기, 코너 패드 피치, 본딩 와이어 사이의 거리, 본딩 와이어의 길이와 각도 등)을 참조할 수 있도록 한다. CAE 파일 관리(262) 기능은 IC 칩의 조립 공정을 위해 생성된 각종 데이터 파일들을 관리하는 기능을 하는데, 본 발명의 일구현예에 따르면, 칩 레이아웃 원도(예컨대, 도 5)와 리드프레임 공백도 원도(예컨대, 도 6)와 같은 도면을 작성하는 CAD 도면화 툴(drawing tools)에 의해서 생성된 파일들은 확장자가 예컨대, MI, GBR, DXF이고, 본 발명에 따른 통합 관리 시스템(100)에 의해 가공되어 데이터베이스에 저장되는 본딩도 파일은 DXF 형식을 갖는다. 앞에서 언급한 것처럼, 도 6의 공백도는 패키지 조립 공정에 일반적으로 적용되는 리드프레임을 나타내었지만, 본 발명은 여기에 한정되지 않고, 예컨대 PCB에 대한 공백도를 포함한다. 또한, 예를 들어서, 시스템(100) 내부에 저장된 공백도 파일은 *.bcf, 패키지 외형도는 *.pkg, 표준 파일은 *.std 형식을 갖는다. CAE 파일 관리(262)는 로그인한 사용자별로 해당 사용자가 가지고 있는 파일들을 디스플레이하며, 패드 파일을 워크스테이션 플랫폼에서 PC 플랫폼으로 넘겨줄 때 통로 역할을 한다.
통합 관리 시스템(100)의 본딩 규격 작성 시스템(300, eSPEC)은 본딩 규격 조회(320)를 위한 인터페이스와 본딩 규격 편집(340)을 위한 인터페이스를 포함한다. 조립 기준 편집(244)과 마찬가지로 본딩 규격 편집(340)도 새로운 본딩 규격을 신규로 등록하거나, 이미 등록된 본딩 규격을 수정하고 삭제하는 작업을 포함한다. 본 발명의 일구현예에 따르면, 본딩 규격은 칩 크기, 전극 패드의 크기와 위치, 다이 패드의 크기와 위치, 본딩 와이어의 길이와 위치 및 각도, 본딩 작업 순서, 전극 패드 기준점, 리드 기준점, 전극 패드 중심점, 리드 본딩 지점(teach point)에 관한 데이터를 포함한다.
도 2는 본 발명에 따른 통합 관리 시스템으로서, 시스템의 하드웨어와 기능을 중심으로 시스템을 표현한 블록도이다.
통합 관리 시스템(100)은 DMS 데이터베이스 서버(400), DMS 파일 서버(500),DMS 웹 서버(600)를 포함하며, 리드프레임 공백도 데이터베이스 구축 모듈(700), 패키지 외형 데이터베이스 구축 모듈(710), CAD 데이터 가공 모듈(720), 본딩 규칙 검증(BRC; Bonding Rule Check) 모듈(730), 본더 뷰어 모듈(740)을 포함한다.
DMS 데이터베이스 서버(400)에는 조립 기준 데이터, 본딩 규격 데이터, 기준 정보, 본딩 규칙 데이터 등이 저장된다.
DMS 파일 서버(500)는 공백도(510), 패키지 외형도(520), 본딩도(530), 표준 파일(540), 칩 패드 파일(550)을 작성하고 전송한다. 예컨대, 본딩도(530)는 외부 업체(760)에 전송될 수 있다. 칩 패드 파일(550)은 예컨대, 도 5의 칩 레이아웃 데이터로부터 생성된다. 도 5를 참조하면, 칩 레이아웃은 반도체 칩(50)과, 전극 패드(51), 칩 인식부(52)를 포함한다. 도 5의 칩 레이아웃은 칩 설계 CAD 툴, 예컨대 케이던스(Cadence)사의 "OPUS" 또는 아반티(Avanti)사의 "Applool" 프로그램을 이용하여 작성된 것으로, IC 칩을 제조하는 동안 사용되는 칩 전극 패드의 마스크 층을 이용하여 만들 수 있다. 칩 레이아웃 데이터로부터 칩 패드 리스트를 추출하고 칩 I/O 유틸리티(예컨대, 도 12의 '1200')를 이용하여 DMS 본딩용 패드 파일을 생성한다. 칩 I/O 유틸리티는 예컨대, 워크 스테이션 플랫폼에서 동작하는 툴로서 칩 설계 CAD 툴에서 나온 레이아웃 데이터와 설계 디자인 데이터를 이용하여 패드 파일을 생성하는 유틸리티이다. 패드 파일에는 칩의 크기 'a×b', 칩의 활성면에 형성되어 있는 전극 패드(51) 개방부의 크기(도 9a의 'BPO'), 칩 인식부(51)의 위치, 전극 패드(51)의 배치와 개수, 1번 패드의 위치, 전극 패드 피치 'e', 전극 패드(51)와 칩 모서리면까지의 거리 'i', 절단선(scribe line, 도시 아니함)의 폭과 길이 등에 관한 데이터, 칩 인식부(chip ID)와 위치, 패드와 리드 연결 정보, BGA 볼 번호, 패드 기능 이름(핀 이름), 전극 패드 물리적 데이터 등이 포함된다. 칩 레이아웃은 예컨대, GDS 파일 포맷으로 되어 있는 CAD 파일인데, 이것은 DMS 파일 서버(500)에 의해 DXF 파일 포맷으로 변환된다. 즉, 워크스테이션 플랫폼에서 접근 가능한 파일 포맷에서 PC 플랫폼에서 접근할 수 있는 파일 형식으로 자동 변환된다. GDS 파일 포맷과 DXF 파일 포맷은 표준화된 그래픽 CAD 데이터 파일 포맷 중 하나로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 쉽게 이해할 수 있으므로 파일 포맷에 대한 자세한 설명은 생략한다. 패드 파일(550) 이외의 공백도(510), 패키지 외형도(520) 등에 대해서는 후술한다.
DMS 웹 서버(600)는 원격 사용자의 접속이 가능하도록 통신망(도시 아니함)과 연결되며, 예컨대, 월드와이드웹(world wide web)을 기반으로 한 웹 서비스를 제공한다. DMS 웹 서버(600)와 연결된 통신망은 TCP/IP를 이용하여 상호 접속될 수 있는 컴퓨터 네트워크일 수 있고, 동축 케이블, 광섬유로 연결된 근거리 통신망(LAN)이거나, 통합 서비스 디지털 망(ISDN), 광대역 종합 정보 통신망(B-ISDN)과 같은 원거리 통신망(WAN)이 될 수도 있다. DNS 웹 서버(600)에 대한 원격 사용자의 접속에는 방호벽(fire wall)과 같은 보안 장치를 통하도록 하는 것이 바람직하다. 보안 장치는 통합 관리 시스템 내부로 부정한 액세스가 들어오는 것을 방지하기 위한 것이다. 즉, 보안 장치는 인증을 받은 트래픽만이 보안 장치를 통과하도록 한다. 보안 장치는 서버 관리자가 설정한 규정을 기반으로 트래픽을 검사하며 그에 따른 작동을 하는데, 허가(또는 권한 부여), 인증, 로깅(logging) 기능을하며, 경고(altering)나 이진 코드/실행 코드 스캐닝 기능을 할 수도 있다. 웹 서버(600)는 예컨대, 하이퍼텍스트 마크업 언어(HTML; HyperText Markup Language)를 사용하여 인터넷 상의 문서를 구현함으로써 웹 서비스를 제공한다. HTML은 어느 한 플랫폼(platform)에서 다른 플랫폼으로 이동할 수 있는 하이퍼텍스트 문서를 생성하는 데에 사용되는 매우 간단한 데이터 포맷이다. 한편, 선 마이크로시스템(Sun Microsystem)의 자바(Java)를 사용하여 동적이고 실시간 웹 애플리케이션을 생성하여, 다양한 사용자 인터페이스를 제공함으로써 동적 웹 페이지를 생성할 수도 있다. 또한, 선 마이크로시스템 사의 자바 API(Application Programming Interface)와 호환되는 특수 애플리케이션 즉, 자바 애플릿을 사용하거나 CGI(Common Gateway Interface)를 사용하여 웹 문서에 대화형 콘텐츠를 부가할 수도 있다.
웹 서버(600)를 통해 제공되는 웹 서비스는 공백도 데이터베이스 제공(610), 조립 기준 등록/편집(620), 조립 기준이나 본딩 규격의 일괄 개정(630), 패키지 외형 데이터베이스 제공(640), 본딩 규격 등록/편집(650), 본더 뷰어(660) 등을 포함한다. 공백도 데이터베이스 제공(610) 기능은 공백도 데이터베이스 구축 모듈(700)과 링크되고, 패키지 외형 DB 제공(620) 기능은 패키지 외형 DB 구축 모듈(710)과 링크된다. 본딩 규격 등록/편집(650) 기능은 CAD 데이터 가공 모듈(720)과 본딩 규칙 검증 모듈(730)과 데이터를 주고 받는다. 본더 뷰어(660) 기능은 본더 뷰어 모듈(740)과 연결되는데, 본더 뷰어 파일은 데이터베이스(410)에 저장되어 있는 본딩도를 DMS 파일 서버(500)를 통해 불어온 파일을 말하는데, 본딩 장비의 인식점과 인식 영역 등을 미리 파일로 만들어서, 본딩 작업 순서의 진행과정을 화면에 표시하여, 작업자가 본딩 공정을 실제로 진행하기 전에 이상 유무를 한번 더 확인할 수 있도록 한다. 본더 뷰어 모듈(740)에서 생성된 데이터는 텍스트 파일로 본딩 설비(750)로 넘어간다.
통합 관리 시스템(100)에 의해 제공되는 공백도 데이터베이스 구축(700) 기능과 패키지 외형 데이터베이스 구축(710) 기능에 대해서는 도 10을 참조로 후술한다.
CAD 데이터 가공(720) 기능은 CAD 도면화 툴로 작성된 데이터가 본딩 공정에 필요한 데이터를 충분히 가지고 있지 못한 경우 이것을 본딩 공정을 위해 본 발명에 따른 통합 관리 시스템(100)에 적합하도록 가공하는 것을 말한다. 예컨대, 메모리 소자의 경우 전극 패드가 칩 활성면(active surface)의 중앙부에 배치된 중앙 패드형 소자가 많은 비중을 차지하면서, 칩 레이아웃과 리드 프레임 공백도가 일대일 대응되는 경우가 많아진다. 즉, 여러 칩 레이아웃에 대해 하나의 리드 프레임 공백도를 적용할 수 없고, 개별 칩 레이아웃에 맞는 별도의 리드프레임 공백도를 작성해야 한다. 따라서, CAD 도면화 작업을 신속하게 진행하기 위해, 칩 전극 패드와 리드프레임 리드의 중심점을 정확하게 정의하지 않고 리드와 전극 패드 사이의 연결 정보만 정의한 채 CAD 도면화 작업을 완성하게 된다. 이러한, CAD 도면화 파일을 예컨대, LAN으로 받아서, 중심점 잡기 작업(centering opertion)을 통해 정확한 데이터 산출을 위한 보정 작업을 하여 표준 본딩도를 생성하는 것이 CAD 데이터 가공 모듈(720)의 기능에 포함된다.
BRC (Bonding Rule Check)
본딩 규칙 검증(730) 기능은 작성된 본딩도(bonding diagram)가 정해진 설계 규칙을 만족하는지 검증한다. 설계 규칙은 예컨대, 칩의 전극 패드 피치를 기준으로 작성하며, 제조 공정에는 상관없이 칩 패드와 패키지 유형(예컨대, QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Carrier), DIP (Dual Inline Pacakge), TSOP (Thin Small Outline Package), BGA (Ball Grid Array) 등), 제조 업체로만 구분할 수 있다. 본딩 규칙에 포함되는 항목 가운데, 최소 패드 피치는 칩의 전극 패드 중심에서 인접 전극 패드의 중심까지의 거리를 계산하여 나온 가장 작은 값을 말하는데, 가장 중요한 항목 중 하나이다. 이 값에 따라서 적용되는 본딩 규칙이 달리지는데, 조립 공정 능력에 따라서 최소 패드 피치별로 적용되는 규칙의 적용이 달라질 수 있다. 본딩 규칙은 본딩 패드 개방부(BPO; Bonding Pad Opening)와 관련된 규칙, 미세 패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙, 패드 피치별 칩 패드 설계 규칙, 와이어에 관련된 규칙, 칩 크기에 관련된 규칙을 포함한다.
BPO 관련 규칙은 BPO 크기와 BPO 간격을 정하는 규칙을 포함한다. BPO는 도 9a에 도시된 것처럼, IC 칩의 일정한 위치에서 절연층(912) 위에 형성된 전극 패드 금속층(910)을 포함한 웨이퍼 전체 표면에 도포된 패시베이션 층(915; passivation layer)을 식각하여 개방되는 전극 패드 영역을 말한다. 도 9a에서 도면 부호 '916'은 절연층(912)과 패시베이션 층(915)이 중첩된 부분의 폭을 나타낸다. BPO 크기와 관련된 규칙은 단일 BPO(도 9b의 '920' 및 '930')와 이중 또는 삼중 BPO(도 9b의 '940')에 따라 달라진다. 단일 BPO(920, 930)는 하나의 전극 패드에 하나의 금속 와이어가 본딩되고, 이중/삼중 BPO(940)에는 2개 또는 3개의 금속 와이어가 본딩된다. BPO 크기의 최소값은 금속 와이어의 크기에 영향을 미치며, 와이어 크기에 비해 BPO 크기가 작을 경우 와이어 본딩 공정에서 형성되는 볼(ball)에 의해 패시베이션 층(915)이 손상될 수 있다. 이중/삼중 BPO(940)의 크기가 정해진 규칙을 만족하지 못하면 하나의 전극 패드에 본딩된 여러 와이어가 접촉하는 불량이 생길 수 있다. BPO 간격을 정하는 규칙은 인접 BPO 사이의 거리, BPO와 절단선(scribe line) 사이의 거리, 마지막 BPO와 절단선 사이의 거리(dead zone)의 최소값을 정한다.
미세 패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙은 예컨대, 100㎛ 이하의 패드 피치에 적용되는 규칙으로서, 칩 중앙부의 전극 패드 레이아웃에서 가장 작은 값을 기준으로 계산된 값이다. 미세 패드 피치 규칙은 예컨대, 최소 코너 패드 피치(코너 패드에 적용되는 값 중 가장 작은 패드 피치), 코너 패드의 개수, 최소 코너 BOP 간 간격(코너 패드 개수에 제한을 받는 패드에 대한 BPO 사이의 간격)을 정한다.
패드 피치별 칩 패드 설계 규칙은 전극 패드와 주변 패턴 및 절단선과의 이격 거리에 대한 규정이며 최소 패드 미치별로 적용되는 규칙값을 정의한다.
와이어에 관련된 규칙은 와이어 크기와 길이 및 각도를 정한다. 와이어의 크기는 리드프레임의 공백도가 구축될 때 패키지 유형별로 규정된 와이어 크기 데이터베이스를 구축하여 공백도에 디스플레이되거나, BPO 크기에 따라 더 작은 와이어 크기가 적용될 경우에는 BPO 크기에 따른 와이어 크기를 규칙화하여 구현한다. 한편, 최소 패드 피치가 작아질수록 작은 와이어 크기를 적용하여야 하므로, 규칙에서 패드 피치별로 정보를 제공할 수도 있다. 와이어의 길이는 전극 패드 중심에서 리드의 본딩 지점까지의 최대 길이를 제한하고, 와이어 각도는 IC 칩의 옆면과 본딩 와이어가 이루는 각도이며 보통 최대 45°~ 60°값을 가진다. 와이어와 관련된 규칙에는 반도체 칩(다이)을 지나가는 와이어의 길이값이 포함될 수 있는데, 이것은 전극 패드 중심에서 칩 모서리까지의 거리로 정할 수 있다. 이 값이 너무 크면, 칩에 본딩된 후 와이어가 늘어져서 칩의 모서리와 접촉되는 불량(sagging)이 생길 수 있다. 와이어와 와이어 사이의 간격(최단 수직 거리)과 와이어와 리드 사이의 간격도 와이어와 관련된 규칙에 규정될 수 있다.
칩 크기에 관련된 규칙은 칩 피치 즉, 칩의 크기에 절단선의 폭과 길이에 합쳐진 값을 포함한다. 칩 피치는 웨이퍼상의 스텝 크기(step size)를 의미한다. 칩 크기와 절단선의 폭과 길이 값들을 정확하게 구분하여 입력해야 하며, 이 값을 토대로 칩 패드 파일이 생성되어 BRC에 입력된다. 칩 크기 관련 규칙은 BPO에서 절단선까지의 거리, 마지막 BPO에서 절단선까지의 거리, 전극 패드 중심에서 칩 모서리까지의 거리, 칩 크기에 대한 다이 패드 크기의 비, 칩 모서리에서 다이 패드까지의 거리, 칩 두께 등에 대한 최소값과 최대값을 정할 수 있다.
도 3은 본 발명에 따른 통합 관리 시스템의 작업을 주문형 반도체 소자 중심으로 설명하는 흐름도이다. 여기서 설명하는 작업 흐름은 새로 생산할 반도체 IC 소자의 조립 공정 특히, 와이어 본딩 공정을 위한 것이다.
CAE 도면화 툴(30)에 의해 작성된 칩 레이아웃 데이터로부터 칩 패드 파일(550)을 작성하고, 리드 프레임 원도로부터 리드프레임 공백도(510)를 작성한다. CAE 도면화 툴(30)은 예컨대, X-원도우 시스템을 기반으로 한 워크스테이션 플랫폼이다. 데이터베이스 구축 단계(33)에서는 칩 패드 파일(550)과 리드프레임 공백도(510) 및 DMS(200)의 본딩 규칙 검증 모듈(730)을 이용하여 조립 기준 또는 본딩 규격을 생성하고 데이터베이스(34)를 구축한다. 데이터베이스(34)로부터 본딩도를 테이터 파일로하여 보고서 자동 생성 단계(35)에서 새로운 조립 개발 규격으로 등록 상신을 하면, 그 내용을 확인한 후(단계 36), 본딩 규격으로 등록하고, DMS 본더 뷰어 모듈(740)에서 편집하여 표준 파일을 생성하고(37), 이것을 본딩 설비(750)로 전송한다.
도 4는 본 발명에 따른 통합 관리 시스템의 작업을 메모리 반도체 소자 중심으로 설명하는 흐름도이다. 여기서 설명하는 작업 흐름은 새로 생산할 메모리 반도체 소자의 조립 공정 특히, 와이어 본딩 공정을 위한 것이다.
메모리 반도체 소자는 앞에서 설명한 것처럼, CAE 레벨에서 작성된 본딩도(40)를 그대로 사용할 수 없고 표준 본딩도 생성을 위한 가공(42)이 필요하다. 데이터 보정과 가공(42)은 앞에서 설명했던 것처럼, CAD 데이터 가공 모듈(720)에서 이루어진다. 가공된 표준 본딩도를 규격으로 등록하고(45), DMS 본더 뷰어(740)에서 편집한 다음, 본딩 설비(750)로 전송한다.
도 10은 리드 프레임 공백도 데이터베이스 구축 모듈과 패키지 외형 데이터베이스 구축 모듈의 구조를 나타내는 블록도이다.
도 10을 참조하면, CAD 도면화 툴(1010)에 의해 작성된 리드프레임 원도와 패키지 외형도는 전송 유틸리티(1020)를 통해 예컨대, CAE LAN에서 PC LAN으로 전송된다. 리드프레임 공백도에는 예컨대, 도 6에 나타낸 것처럼, 다이 패드(60), 타이바(61; tie bar), 내부 리드(62; inner leads)가 도시된다. 한편, 패키지 외형도는 예컨대, 도 8에서 보는 것처럼, 패키지 외형(80), 핀(82)과 기준부(84) 등을 도시한다. 기준부(84)이 좌상단에 놓이도록 패키지 외형(80)을 정렬했을 때, 기준부(84) 왼쪽 맨 처음에 배열되어 있는 핀이 통상 1번 핀이고, 시계방향으로 핀 번호를 매긴다. 도 8의 실시예는 모두 100개의 핀을 가진 TQFP(Thin Quad Flat Package) 형의 소자이다.
리드프레임 공백도 DB 구축 모듈(700)은 판독기(702), 생성 모듈(704), 관리 모듈(706), 기록기(708)를 포함한다. 판독기(702)는 예컨대, MI, GBR, DXF 형식으로 작성된 CAD 파일을 읽어서 생성 모듈(704)로 전달하고, 생성 모듈(704)은 판독기(702)로부터 입력된 3개의 파일을 읽고 이를 다시 DXF 파일 형태로 변환한다. 즉, MI -> DXF, GBR -> DXF로 변환하여 표준화된 CAD 파일을 만든다. 관리 모듈(706)은 생성된 리드프레임 공백도 데이터를 관리하며, 기록기(708)는 예컨대, DXF 파일 형식의 공백도 파일을 공백도 데이터베이스(610)에 저장한다. DMS 파일 서버(도 2의 '500')에서 가공된 공백도 파일(*.bcf)은 공백도 데이터베이스(610)에 저장된 DXF 포맷의 공백도 파일을 읽어 들여, 에는 다이 패드의 크기(도 7의 'i×j'), 1번 리드(63)의 위치, 리드 팁(tip), 본딩 지점(teach point), 기준점 설정, 리드 프레임의 크기, 리드 번호 등의 정보를 고유 파일 형태로 저장한 것이다.
패키지 외형도 DB 구축 모듈(710)은 판독기(712), 생성 모듈(714), 관리 모듈(716), 기록기(718)를 포함한다. 판독기(712)는 예컨대, MI, GBR, DXF 형식으로작성된 CAD 파일을 읽어서 생성 모듈(714)로 전달하고, 생성 모듈(714)은 판독기(712)에서 읽어들인 파일을 판독기(712)로부터 입력된 3개의 파일을 읽고 이를 다시 DXF 파일 형태로 변환한다. 즉, MI -> DXF, GBR -> DXF로 변환하여 표준화된 CAD 파일을 만든다. 관리 모듈(716)은 생성된 패키지 외형도 데이터를 관리하며, 기록기(718)는 예컨대, DXF 파일 형식의 패키지 외형도 파일을 외형도 데이터베이스(640)에 저장한다. DMS 파일 서버(도 2의 '500')에서 가공된 패키지 외형도 파일(*.pkg)은 패키지 외형도 데이터베이스(640)에 저장된 외형도 파일을 불러와서, 패키지의 외형 형태도, 유형, 핀의 개수, 기준부(84)의 위치 등과 같은 정보를 저장한 고유 파일 형태이다.
도 11은 CAD 데이터 가공 모듈의 구조를 나타내는 블록도이다.
CAD 데이터 가공 모듈(720)은 앞에서 설명한 것처럼, 예컨대 메모리 반도체 소자와 같이 CAD 도면화 툴로 작성된 데이터가 본딩 공정에 필요한 데이터를 충분히 가지고 있지 못한 경우 이것을 본딩 공정을 위해 본 발명에 따른 통합 관리 시스템(100)에 적합하도록 가공하는 기능을 한다. 본 발명의 일구현예에 따르면, CAD 데이터 가공 모듈(720)은 도 11에 도시한 것처럼, 판독기(722), 데이터 가공부, 기록기(724)를 포함한다. 판독기(722)는 CAD 도면화 툴(1110)에 의해 작성된 본딩도를 전송 유틸리티(1120)를 통해 CAE LAN에서 PC LAN으로 전송받은 MI, GBR, DXF 형식의 파일을 읽어서 데이터 가공부로 전송한다. 데이터 가공부는 금속 와이어가 본딩되어야 할 전극 패드의 중심점과 리드프레임 리드의 중심점 및 정확한 본딩 지점 등 중심점 잡기 작업(centering opertion)을 통해 정확한 데이터 산출을 위한 보정작업을 한다. 가공된 데이터는 기록기(724)에 의해 예컨대, DXF 파일 형식으로 저장되며, 표준 본딩도(1130)를 생성하고 본더 뷰어 모듈(740)에 그 결과값이 전송된다.
도 12는 본딩 규칙 검증 모듈의 구조를 나타내는 블록도이다.
본딩 규칙 검증 모듈(730)은 칩 I/O 유틸리티(1200)에 의해 생성된 패드 파일과 공백도 DB(610)에 저장되어 있는 공백도 파일 및 패키지 외형 DB(640)에 저장되어 있는 패키지 외형 파일로부터 데이터를 읽어들이는 판독기(732)와 BRC 실행부 및 기록기(734)를 포함한다. 판독기(732)에서 읽을 수 있는 파일은 예컨대, DXF 또는 텍스트 형식의 파일이다. BRC 실행부는 앞에서 설명했던 본딩 규칙(예컨대, BPO와 관련된 규칙, 미세 패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙, 패드 피치별 칩 패드 설계 규칙, 와이어에 관련된 규칙, 칩 크기에 관련된 규칙 등)을 특정 IC 제품이 만족하는지 확인한다. BRC 실행부는 본딩 규칙 검증 이외에 배선(wiring), 게이트어레이 프로세싱 작업도 수행한다. 배선 작업은 패드 파일을 읽어서 자동으로 배선이 이루어진 후 문제가 있는 부분에 대하여 추가, 삭제 등 편집을 할 수 있으며 또한 특수한 본딩 형태를 예를 들어서 칩 패드에서 칩이 올려지는 리드프레임 패드로 배선이 되는 형태 등 특수한 경우에 사용자가 수정할 수 있는 기능을 제공한다. 게이트어레이 프로세싱 작업은 이미 설계 검증이 끝난 형태의 칩 레이아웃 데이터를 데이터베이스화하여 문제없는 레이아웃을 칩 패드 파일 형태로 구축해 놓고, 사용자가 이것을 불러다 쓸 수 있도록 하는 기능을 제공한다. 따라서, 기본적인 레이아웃은 변경되지 않고 내부 설계만 변경하여 적용하는 경우에사용될 수 있는 기능이다.
BRC 실행부의 검증 결과는 기록기(734)에 의해 예컨대, DXF 형식과 BVF (bonder viewr file)의 파일로 저장되어 조립 기준(1210)으로 등록되거나 편집될 수 있고, 그 결과는 본더 뷰어 모듈(740)로 전송된다.
데이터 흐름도
도 13은 본 발명에 따른 통합 관리 시스템 내의 데이터 흐름을 나타내는 블록도이다.
도 13의 데이터 흐름은 시스템 내외부의 하드웨어와 소프트웨어가 결합되어 나타나는 기능을 중심으로 설명한다. 도면에서 기호 '▶'는 데이터의 입력을 나타내고, 기호 '◀'는 데이터의 출력을 나타낸다.
먼저, CAD 워크스테이션 플랫폼(1010)에서 작성된 리드프레임 원도, 칩 레이아웃, 패키지 외형도, 본딩도(메모리 칩의 경우)가 출력되어 DMS 파일 서버(500)로 입력된다.
DMS 파일 서버(500)는 CAD 플랫폼(1010)에서 들어온 데이터를 기초로 공백도 파일, 칩 패드 파일, 패키지 외형도 파일, 본딩도(메모리) 파일을 생성한다. DMS 파일 서버(500)에서 작성된 공백도 파일과 칩 패드 파일은 예비 본딩(241)으로 전송되고, 패키지 외형도 파일은 조립 기준 편집(620)으로 전송되며, 본딩도(메모리) 파일은 CAD 데이터 가공 모듈(720)로 전달된다. DMS 파일 서버(500)는 예비 본딩(241)에 의해 작성된 본딩도(dxf) 파일 또는 CAD 데이터 가공 모듈(720)에 의해 가공된 메모리 본딩도(dxf)를 기초로 본딩도 파일을 작성하고 이것을 조립 기준편집(620)과 본딩 규격 편집(650)으로 보낸다. DMS 파일 서버(500)는 예비 본딩(241)에 의해 작성된 표준 파일(std)과 CAD 데이터 가공 모듈(720)의 출력 데이터를 입력으로 하여 표준 파일(std)을 작성하고 이것을 조립 기준 편집 모듈(620)로 전송한다.
예비 본딩(241)에서는 공백도 파일과 칩 패드 파일이 입력 데이터가 되고, 본딩도(dxf) 파일과 표준 파일(std)이 출력 데이터로 된다. 한편, 조립 기준 편집(620)에서는 본딩도(dxf) 파일과 패키지 외형도 파일, 칩 패드 파일이 입력 데이터이고, 조립 기준(ps, 포스트스크립트; postscript) 파일과, 본딩도 파일(dxf) 및 표준 파일(std)이 출력 데이터이다. 여기서 표준 파일(std)은 BRC나 CAD 데이터 가공 모듈에서 생성하는 파일로서 각각의 모듈에서 작업이 끝난 후 조리에서 필요한 데이터 즉, 장비에 넣을 수 있는 표준 파일을 말한다. 따라서, 와이어의 시작과 끝점에 대한 위치 데이터, 와이어 작업 순서, 와이어 작업 방향, 기준점 설정 정보, 파라미터 그룹 설정 정보, 도면 회전정보, 원점 정보, 칩 개수 및 위치 정보, 기타 기준 정보 등에 관한 데이터가 표준 파일에 포함된다.
DMS 웹 서버(600)는 조립 기준 편집(620)에서 출력된 조립 기준(ps)과 본딩도 파일(dxf)을 입력 데이터로 하는데, 조립 기준(ps) 본문으로 삽입하고, 본딩도 파일(dxf)을 첨부로 삽입한다. DMS 웹 서버(600)는 eSPEC 서버(300)에서 출력된 본딩 규격(ps)을 본문으로 삽입하여 조립 기준 문서를 원격 접속자에게 웹 서비스한다.
본딩 규격 편집(650)은 본딩도(dxf)를 입력으로 하여 본딩 규격(ps),본딩도(dxf), 표준 파일(std)을 출력하는데, 이 출력은 eSPEC 서버(300)와 본딩 설비(750)으로 전송된다. eSPEC 서버(300)는 본딩 규격 편집(650)에서 출력된 본딩 규격(ps)을 본문으로 삽입하여 DMS 웹 서버(600)로 출력하고, 본딩 설비(750)는 조립 기준 편집(620)고 본딩 규격 편집(650)에서 출력된 본딩도 파일(dxf) 및 조립 기준 편집(620), 본딩 규격 편집(650), 본더 뷰어(740)에서 출력된 표준 파일(std)을 입력 데이터로 하여, 자동 와이어 본딩 공정을 수행한다.
본더 뷰어(740)는 DMS 파일 서버(500)로부터 본딩도 파일(dxf)과 본더 뷰어 파일(bvf) 및 표준 파일(std)을 입력받아서 표준 파일(std)을 본딩 설비(750)로 출력한다.
조립 규격 조회/편집 프로세스
도 14는 본 발명에 따른 조립 기준 조회와 편집 과정을 나타내는 흐름도이다.
사용자(예컨대, 설계자나 조립 공정 엔지니어)가 본 발명에 따른 통합 관리 시스템(100)에 로그인한다(1410). 사용자가 통합 관리 시스템의 기술문서 편집 기능(예컨대, 도 1의 조립 기준 편집 '244')을 선택하면, 편집하고자 하는 기술 문서의 정보, 예컨대 패키지의 유형, 칩의 종류 등을 사용자가 직접 입력하거나 시스템에 제공된 리스트를 통해 선택하여 입력한다(1412). 예비 본딩과 본딩 규칙 검증 등을 통해 완성된 도면 정보는 조립 기준 작성으로 전달되고(1414), eSPEC(300)의 데이터베이스(350)에 저장된다. 예비 본딩과 본딩 규칙 검증에서는 DMS 파일 서버(500)에서 제공되는 도면 정보가 활용되고, 예비 본딩과 본딩 규칙 검증 결과가 DMS 파일 서버(500)로 전송된다. 또한, 조립 기준 작성에서도 DMS 파일 서버(500)와 데이터의 주고 받는 프로세스가 포함된다.
조립 기준이 작성되면, 해당 기술 문서가 조립 기준으로서 기술문서 편집으로 피드백되고(1416), 기술 문서로 상신된다(1418). 상신된 기술 문서는 결재 과정(1420)을 거치는데, 상신된 문서가 곧 바로 결재 승인이 되면 기술 문서로 등록이 되고(1422) DMS 데이터베이스(410)에 저장된다(1424). 한편, 상신된 문서에 흠결이 있어서 승인이 되지 않으면 기술 문서의 보완과 수정 작업을 거쳐 DMS 데이터베이스(410)에 저장된다(1490).
DMS 데이터베이스(410)에 저장되어 있는 기술문서들은 사용자가 이것을 조회할 수 있다(1426, 1428). 이때 결재 정보도 함께 조회하는 것이 가능하다. DMS 데이터베이스(410)에 저장된 기술문서들은 웹 서비스를 통해 제공될 수도 있다(1430). 외부 사용자(76)에게는 기술문서의 등록이나 수정 등에 관한 정보가 통지되고(1432), 방화벽 등을 통해 그 내용이 제공될 수 있다(1434). 웹 서비스는 조립 공정 엔지니어와 설계자와 같은 작업자에게도 접근을 허용하는데, 작업자는 웹 서비스(1430)를 통해 DMS 데이터베이스(410)에 저정되어 있는 기술 문서를 조회할 수 있고(1472), 해당 기술 문서에 포함되어 있는 본딩 순서 등의 정보를 변경하여 이것을 DMS 파일 서버(500)를 통해 수정할 수 있다.
CAD 워크스테이션 플랫폼(1010)은 공백도, 칩 레이아웃, 패키지 외형을 CAD 파일로 작성하여 DMS 파일 서버(500)로 보낸다. DMS 파일 서버(500)는 DMS 관리자(220)에게 공백도 관리, 패키지 외형 관리, 본딩 규칙 관리 기능 등을 제공한다(1456). 본딩 설비(750)는 DMS 파일 서버(500)를 통해 도면 정보와 본딩 순서 데이터를 제공받아 자동 와이어 본딩 공정을 수행한다.
본딩 규격 조회/편집 프로세스
도 15는 본딩 규격 조회와 편집 과정을 나타내는 흐름도이다.
본 발명에 따른 통합 관리 시스템(100)에 사용자가 로그인한다(1510). 로그인한 사용자가 본딩 규격 편집을 선택하면, 예비 본딩, 와이어 보정 기능이 제공되고(1512), DMS 파일 서버(500)를 통해 제공되는(1592) 도면 정보를 토대로 예비 본딩과 와이어 보정 작업을 수행하여(1514), 본딩 규격을 작성하고 작성된 데이터를 eSPEC 데이터베이스(350)에 저장한다(1516). 저장된 본딩 규격은 경로(1536)를 따라 피드백되어 본딩 규격 문서를 상신하는 절차(1520)가 진행된다. 상신된 본딩 규격 문서는 규격 결재 절차를 거치는데(1522), 결재 과정에서 문서가 곧바로 승인이 되면 PCCB 합의 과정을 거치고(1524) 이 합의과정에서 문제점이 발견되지 않으면 상신된 본딩 규격은 표준 문서로서 등록되어(1526), DMS 데이터베이스(410)에 저장된다. PCCB 합의 과정은 기술 부서와 품질 부서 등 실무자들이 중요한 변경 사항에 대하여 진행 여부 또는 승인 여부를 결정하는 단계를 말한다. PCCB 합의 과정은 결재 과정에 포함되는 것으로 할 수도 있다. 한편, 결재 과정이나 PCCB 합의 과정에서 거절된 경우에는 그 내용이 DMS 데이터베이스(410)에 저장됨과 동시에(1532, 1540), 보완 수정 절차가 진행된다(1534, 1542). 보완 수정된 문서는 eSPEC 데이터베이스(350)에 갱신 저장되고 경로(1536)를 따라 본딩 규격 문서 상신 절차를 다시 진행한다. 결재나 합의 과정에서 곧바로 승인이 나지 않은 경우에도, 그 내용을DMS 데이터베이스(410)에 저장하여, 틀린 부분을 수정하거나 편집하여 올바른 내용으로 항상 다시 재상신/결재를 할 수 있도록 하는 것이 바람직하다.
DMS 데이터베이스(410)에 표준 문서로 저장된 본딩 규격은 사용자가 그 결재 정보와 함께 또는 결재 정보와는 별도로 문서 조회를 할 수 있으며(1560, 1562), DMS 데이터베이스(410)에 저장된 결재 정보는 eSPEC 데이터베이스(350)로 전송된다(1564). 결재 정보는 도면 작성이나 침 패드 파일 등 중요한 생성과정은 DMS에서 발생되고, 발생된 데이터를 불러와서 상신을 할 수 있는 기본 정보와 관련 도면 파일을 이용하여 결재 상신 프로세스는 eSPEC을 통해 이루어진다. 따라서, 결재 정보 eSPEC 데이터베이스(350)에 저장하면 데이터의 활용도가 높아진다.
eSPEC 데이터베이스(350)에 저장된 본딩 규격 문서는 웹 인터페이스를 통해 원격 사용자에게 제공된다(1570). 예를 들어서, 본딩 규격 문서가 새로 등록되거나 기존의 본딩 규격 문서가 수정이 된 경우에는 이 사실이 통지되고(1572) 외부 사용자(760)는 방화벽을 통해 그 정보를 열람할 수 있다(1574). 조립 공정 엔지니어를 포함한 작업자는 웹 인터페이스를 통해 본딩 규격 문서를 조회할 수 있고(1576), 본딩 순서 등의 정보를 변경할 필요가 있는 경우, 작업자는 DMS 파일 서버(500)를 통해 본딩 규격 문서를 수정할 수도 있다. DMS 파일 서버(500)는 CAD 플랫폼(1010)으로부터 본딩도 원도를 받으며(1580), 표준 문서로 등록된 본딩 규격 등의 도면 정보와 본딩 순서에 관한 정보를 본딩 설비(750)로 제공한다.
본 발명에 의하면, 칩 설계 단계에서 생성된 데이터와 리드 프레임 설계 단계에서 생성된 데이터를 조립 공정에서 그대로 활용할 수 있을 뿐만 아니라, 칩이나 리드프레임 설계 데이터와 조립 공정 데이터를 플랫폼에 상관없이 원격 또는 직접 접속하는 사용자 누구나 접근 가능하게 된다.
또한, 반도체 패키지 조립 공정에서 범용적으로 활용될 수 있는 조립 기준과 본딩 규격을 자동으로 생성하고, 통합적으로 관리하는 시스템이 제공되고, 조립 공정에서 생길 수 있는 휴먼 에러를 줄이고, 조립 공정의 생산성과 양산성을 높이는 것이 가능하다.
또한, 본 발명의 통합 관리 시스템에 의하면 칩이나 리드프레임 설계 단계에서 생성된 데이터와 조립 공정에서 생성된 데이터를 칩 설계자, 리드프레임 설계자, 조립 공정 작업자 등이 단일 시스템에서 활용할 수 있고, 미세 패드 피치와 관련된 규칙 등 설계 규칙을 현실화하여 설계자가 미리 규칙 검증을 할 수 있으므로, 설계 오류를 최소한 5~10% 정도 줄일 수 있다. 또한, 와이어 본딩 공정과 같은 칩 설계 정보와 리드프레임 설계 정보가 필요한 공정 전체를 미리 검증하여 공정 오류 등을 미리 확인함으로써 IC 패키지 제품의 리드 타임(lead time)을 단축할 수 있다.
또한, 본 발명에 의하면, 본딩 설비의 효율을 극대화할 수 있고, 본딩 오류 모니터링 시간을 줄일 수 있으며, 본딩 설비의 교체율을 낮추어 경제적인 이점도 있다.
조립 기준이나 본딩 규격과 같은 표준 문서의 작업을 자동화함으로써 조립 공정 엔지니어의 업무 부담을 줄일 수 있고, 제품의 설계 변경을 실제 조립 생산라인에 정확하게 반영할 수 있기 때문에, 다품종 제품의 대량 생산이 시장적시성의 요구에 맞게 가능하게 된다.

Claims (31)

  1. IC 패키지 소자를 제조하기 위한 조립 기준과 본딩 규격을 조회하고 편집하는 처리를 자동으로 수행하는 통합 관리 시스템(for ASIC)으로서,
    칩 레이아웃 데이터, 리드 프레임 공백도, 패키지 외형도를 기초로 본딩도, 패키지 외형도, 패키지 핀 구성, 핀 좌표 데이터를 포함하는 조립 기준을 작성하는 조립 기준 작성 수단(DMS)과,
    상기 조립 기준을 기본 데이터로 하여 본딩 규격을 작성하는 본딩 규격 작성 수단(eSPEC)을 포함하며,
    상기 조립 기준과 본딩 규격은 칩 크기, 전극 패드의 크기와 위치, 다이 패드의 크기와 위치, 본딩 와이어의 길이와 위치 및 각도, 본딩 작업 순서, 전극 패드 기준점, 리드 기준점, 전극 패드 중심점, 리드 본딩 지점(teach point), 본딩 변수에 관한 데이터를 포함하고,
    상기 통합 관리 시스템은 DMS 데이터베이스 서버, DMS 파일 서버, DMS 웹 서버를 포함하고, 상기 DMS 데이터베이스 서버는 상기 조립 규격과 본딩 규격 및 기준 정보를 저장하고 관리하며, 상기 DMS 파일 서버는 리드프레임 공백도, 패키지 외형도, 본딩도, 표준 파일을 관리하고, 상기 DMS 웹 서버는 사용자에게 웹 인터페이스를 제공하고 원격 접속을 허용하며,
    상기 조립 규격 작성 수단은 상기 본딩 규격이 양산에 적합한 본딩 규칙을 만족하는지 검증하는 본딩 규칙 검증 모듈을 포함하고, 본딩 설비에 전달되는 표준파일을 생성하는 것을 특징으로 하는 통합 관리 시스템.
  2. 제1항에서, 상기 웹 인터페이스는 조립 기준 조회와 조립 기준 편집 기능을 제공하는 것을 특징으로 하는 통합 관리 시스템.
  3. 제2항에서, 상기 웹 인터페이스는 설계된 본딩도를 기준으로 와이어 본딩 공정을 시뮬레이션하는 예비 본딩 기능을 제공하는 것을 특징으로 하는 통합 관리 시스템.
  4. 제2항에서, 상기 웹 인터페이스는 조립 기준이나 본딩 규격의 부분적인 수정을 전체 데이터베이스에 반영하는 일괄 수정 기능을 제공하는 것을 특징으로 하는 통합 관리 시스템.
  5. 제1항 또는 제2항에서, 상기 웹 인터페이스는 관리자 메뉴를 제공하는 것을 특징으로 하는 통합 관리 시스템.
  6. 제1항 또는 제2항에서, 상기 웹 인터페이스는 정보 메뉴를 제공하는 것을 특징으로 하는 통합 관리 시스템.
  7. 제3항에서, 상기 예비 본딩은 설계된 IC 칩의 크기와 패키지 유형 데이터를기초로 이 데이터에 대응되는 전극 패드 크기별 항목을 열거하는 것을 특징으로 하는 통합 관리 시스템.
  8. 제1항에서, 상기 조립 기준과 본딩 규격의 편집은 새로운 조립 기준과 본딩 규격을 작성하는 것과, 데이터베이스에 저장되어 있는 조립 기준과 본딩 규격을 불러와서 수정하거나 삭제하는 것을 포함하는 것을 특징으로 하는 통합 관리 시스템.
  9. 제1항에서, 상기 DMS 데이터베이스 서버에는 본딩 규칙 데이터가 저장되는 것을 특징으로 하는 통합 관리 시스템.
  10. 제1항에서, 상기 DMS 파일 서버는 칩 레이아웃 데이터로부터 칩 패드 파일을 작성하여 전송하는 것을 특징으로 하는 통합 관리 시스템.
  11. 제10항에서, 상기 칩 패드 파일은 칩의 크기, 전극 패드 개방부의 크기, 전극 패드의 배치와 개수, 전극 패드 피치, 절단선의 폭과 길이에 대한 데이터가 포함되는 것을 특징으로 하는 통합 관리 시스템.
  12. 제2항에서, 상기 웹 인터페이스는 공백도 데이터베이스 제공 기능, 패키지 외형 데이터베이스 제공 기능, 본더 뷰어 제공 기능을 포함하는 것을 특징으로 하는 통합 관리 시스템.
  13. 제12항에서, 상기 본더 뷰어는 본딩도를 상기 DMS 파일 서버를 통해 불러온 파일을 본딩 작업 진행 과정에 따라 화면 표시하는 것을 특징으로 하는 통합 관리 시스템.
  14. 제1항에서, CAD 데이터 가공 모듈을 더 포함하는 것을 특징으로 하는 통합 관리 시스템.
  15. 제14항에서, 상기 CAD 데이터 가공 모듈은 CAD 도면화 툴로 작성된 본딩도에서 칩의 전극 패드 중심점과 리드 프레임 리드의 중심점을 산출하는 중심점 산출 작업을 수행하며, 본더 뷰어에서 필요한 작업 정보 내용을 전달하는 것을 특징으로 하는 통합 관리 시스템.
  16. 제14항 또는 제15항에서, 상기 IC 패키지 소자는 메모리 반도체 소자인 것을 특징으로 하는 통합 관리 시스템.
  17. 제1항에서, 상기 본딩 규칙 검증 모듈에서 적용하는 본딩 규칙은 반도체 칩의 전극 패드 피치를 기준으로 작성되는 것을 특징으로 하는 통합 관리 시스템.
  18. 제17항에서, 상기 본딩 규칙은 본딩 패드 개방부(BPO)와 관련된 규칙, 미세패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙, 패드 피치별 칩 패드 설계 규칙, 본딩 와이어와 관련된 규칙, 칩 크기와 관련된 규칙이 포함되는 것을 특징으로 하는 통합 관리 시스템.
  19. 제18항에서, 상기 BPO 관련 규칙은 BPO 크기와 BPO 간격을 정하는 규칙을 포함하고, 상기 미세 패드 피치를 위한 전극 패드 레이아웃과 관련된 규칙은 최소 코너 패드 피치, 코너 패드의 개수, 최소 코너 BOP 간 간격을 정하고, 상기 패드 피치별 칩 패드 설계 규칙은 전극 패드와 주변 패턴 및 절단선과의 이격 거리에 대한 규정으로 최소 패드 미치별로 적용되는 규칙값을 정의하며, 상기 와이어에 관련된 규칙은 와이어 크기와 길이, 각도, 와이어와 리드프레임의 공백도와 사이의 거리를 정하고, 상기 칩 크기에 관련된 규칙은 칩 피치 즉, 칩의 크기에 절단선의 폭과 길이에 합쳐진 값을 포함하는 것을 특징으로 하는 통합 관리 시스템.
  20. 제1항에서, CAD 도면화 툴에 의해 작성된 리드프레임 공백도 원도를 읽는 판독기와, 이 판독기에서 읽은 데이터를 리드프레임 공백도 파일로 변환하는 생성 모듈과, 상기 변환된 공백도 파일을 데이터베이스에 저장하는 기록기를 포함하는 리드프레임 공백도 데이터베이스 구축 모듈을 더 포함하는 것을 특징으로 하는 통합 관리 시스템.
  21. 제20항에서, 상기 리드프레임 공백도 파일에는 다이 패드의 크기, 1번 리드의 위치 데이터가 포함되는 것을 특징으로 하는 통합 관리 시스템.
  22. 제1항에서, CAD 도면화 툴에 의해 작성된 패키지 외형도 원도를 읽는 판독기와, 이 판독기에서 읽은 데이터를 패키지 외형도 파일로 변환하는 생성 모듈과, 상기 변환된 외형도 파일을 데이터베이스에 저장하는 기록기를 포함하는 패키지 외형도 데이터베이스 구축 모듈을 더 포함하는 것을 특징으로 하는 통합 관리 시스템.
  23. 제22항에서, 상기 외형도 파일에는 패키지 유형과 핀수, 리드 번호, 기준부 데이터가 포함되는 것을 특징으로 하는 통합 관리 시스템.
  24. 제14항에서, 상기 CAD 데이터 가공 모듈은 CAD 도면화 툴로 작성된 본딩도 원도를 읽는 판독부와 상기 중심점 잡기 작업을 수행하는 데이터 가공부와 상기 가공된 데이터를 소정의 파일 형식으로 저장하는 기록기를 포함하는 것을 특징으로 하는 통합 관리 시스템.
  25. 제24항에서, 상기 CAD 데이터 가공 모듈은 표준 본딩도를 생성하여 본더 뷰어 모듈로 전송하는 것을 특징으로 하는 통합 관리 시스템.
  26. 제1항 또는 제17항에서, 상기 본딩 규칙 검증 모듈은 판독기, BRC 실행부, 기록기 포함하는 것을 특징으로 하는 통합 관리 시스템.
  27. 제26항에서, 상기 본딩 규칙 검증 모듈은 패드 파일을 읽어서 자동으로 배선화 기능을 제공하는 배선(wiring) 동작을 수행하는 것을 특징으로 하는 통합 관리 시스템.
  28. 제11항에서, 상기 칩 패드 파일에는 칩 식별부(chip ID)와 위치, 패드와 리드 연결 정보, BGA 볼 번호, 패드 기능 이름, 전극 패드 물리적 데이터가 더 포함되는 것을 특징으로 하는 통합 관리 시스템.
  29. 제1항, 제19항, 제20항 또는 제21항 중 어느 한 항에 있어서, 상기 공백도는 리드프레임 공백도와 인쇄 회로 기판(PCB) 공백도를 포함하는 것을 특징으로 하는 통합 관리 시스템.
  30. 제21항에서, 상기 공백도 파일에는 리드 칩(tip), 리드 본딩 지점(teach point)의 위치, 기준점의 위치, 리드 번호, 볼 번호, 도면 레이어 구분 데이터가 더 포함되는 것을 특징으로 하는 통합 관리 시스템.
  31. 제26항에서, 상기 본딩 규칙 검증 모듈은 이미 설계 검증이 끝난 형태의 칩 레이아웃 데이터를 데이터베이스화하여 문제가 없는 레이아웃을 칩 패드 파일 형태로 구축하여 사용자의 호출에 따라 제공하는 게이트어레이 프로세싱 기능을 제공하는 것을 특징으로 하는 통합 관리 시스템.
KR10-2002-0012895A 2002-03-11 2002-03-11 자동 와이어 본딩 공정을 위한 통합 관리 시스템 KR100442697B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2002-0012895A KR100442697B1 (ko) 2002-03-11 2002-03-11 자동 와이어 본딩 공정을 위한 통합 관리 시스템
JP2003051123A JP4188106B2 (ja) 2002-03-11 2003-02-27 統合管理システム
US10/387,354 US6851100B1 (en) 2002-03-11 2003-03-11 Management system for automated wire bonding process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0012895A KR100442697B1 (ko) 2002-03-11 2002-03-11 자동 와이어 본딩 공정을 위한 통합 관리 시스템

Publications (2)

Publication Number Publication Date
KR20030073363A KR20030073363A (ko) 2003-09-19
KR100442697B1 true KR100442697B1 (ko) 2004-08-02

Family

ID=29244704

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0012895A KR100442697B1 (ko) 2002-03-11 2002-03-11 자동 와이어 본딩 공정을 위한 통합 관리 시스템

Country Status (3)

Country Link
US (1) US6851100B1 (ko)
JP (1) JP4188106B2 (ko)
KR (1) KR100442697B1 (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7587695B2 (en) 2001-12-10 2009-09-08 Mentor Graphics Corporation Protection boundaries in a parallel printed circuit board design environment
US7516435B2 (en) * 2001-12-10 2009-04-07 Mentor Graphics Corporation Reservation of design elements in a parallel printed circuit board design environment
JP2005513597A (ja) * 2001-12-10 2005-05-12 メンター・グラフィクス・コーポレーション 並列的電子設計オートメーション:同時共有編集
JP4195821B2 (ja) * 2003-02-26 2008-12-17 富士通マイクロエレクトロニクス株式会社 半導体集積回路の設計方法
US7065721B2 (en) * 2003-07-28 2006-06-20 Lsi Logic Corporation Optimized bond out method for flip chip wafers
US7590963B2 (en) * 2003-11-21 2009-09-15 Mentor Graphics Corporation Integrating multiple electronic design applications
US7305648B2 (en) * 2003-11-21 2007-12-04 Mentor Graphics Corporation Distributed autorouting of conductive paths in printed circuit boards
KR100548795B1 (ko) 2004-02-09 2006-02-02 삼성전자주식회사 자동 와이어 본딩 시스템의 본더 뷰어 시스템
US7546571B2 (en) * 2004-09-08 2009-06-09 Mentor Graphics Corporation Distributed electronic design automation environment
US20060101368A1 (en) * 2004-09-08 2006-05-11 Mentor Graphics Corporation Distributed electronic design automation environment
US7284227B1 (en) * 2004-10-15 2007-10-16 Xilinx, Inc. Method and system for generating implementation files from a high level specification
US7334209B1 (en) 2004-10-15 2008-02-19 Xilinx, Inc. Method and system for generating multiple implementation views of an IC design
US8326926B2 (en) * 2005-09-13 2012-12-04 Mentor Graphics Corporation Distributed electronic design automation architecture
US8164168B2 (en) 2006-06-30 2012-04-24 Oki Semiconductor Co., Ltd. Semiconductor package
US8087004B2 (en) * 2006-09-28 2011-12-27 Robert Bosch Gmbh Drawing validation tool
US8158457B2 (en) 2010-02-08 2012-04-17 Sandisk Technologies Inc. Rule-based semiconductor die stacking and bonding within a multi-die package
US8799845B2 (en) * 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
JP5534025B2 (ja) * 2010-11-10 2014-06-25 富士通株式会社 半導体パッケージの端子の割り付け方法、半導体パッケージの端子の割り付け支援装置、半導体パッケージ、および、半導体パッケージの端子の割り付け方法を実行するプログラム
US9117052B1 (en) 2012-04-12 2015-08-25 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for interactively implementing physical electronic designs with track patterns
US9003349B1 (en) 2013-06-28 2015-04-07 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing a physical electronic design with area-bounded tracks
US8984465B1 (en) 2013-06-28 2015-03-17 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for automatically assigning track patterns to regions for physical implementation of an electronic design
US9251299B1 (en) 2013-06-28 2016-02-02 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for associating track patterns with rules for electronic designs
US9075932B1 (en) 2012-08-31 2015-07-07 Candence Design Systems, Inc. Methods and systems for routing an electronic design using spacetiles
US8935649B1 (en) 2012-08-31 2015-01-13 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for routing an electronic design using spacetiles
US9183343B1 (en) * 2012-08-31 2015-11-10 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing high current carrying interconnects in electronic designs
US9213793B1 (en) 2012-08-31 2015-12-15 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing electronic designs using flexible routing tracks
US9104830B1 (en) 2013-06-28 2015-08-11 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for assigning track patterns to regions of an electronic design
US9817941B2 (en) 2012-12-04 2017-11-14 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing high current carrying interconnects in electronic designs
KR101326098B1 (ko) * 2013-01-21 2013-11-06 주식회사 아이비에스 와이어 본딩 검사방법
KR102127892B1 (ko) 2013-06-03 2020-06-29 삼성전자주식회사 와이어 본딩 기계의 동작 조건 오류 검출 방법 및 이를 수행하기 위한 장치
US9165103B1 (en) 2013-06-28 2015-10-20 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for tessellating and labeling routing space for routing electronic designs
US9040316B1 (en) 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
US10573601B2 (en) 2016-09-19 2020-02-25 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10157803B2 (en) 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10643016B1 (en) * 2017-12-19 2020-05-05 Cadence Design Systems, Inc. System, method and computer program product for design rule awareness associated with die and package electronic circuit co-design
CN108536915B (zh) * 2018-03-13 2022-10-25 京信网络系统股份有限公司 一种印刷电路板pcb设计图中焊盘设计方法和装置
JP7279354B2 (ja) 2018-12-17 2023-05-23 富士電機株式会社 半導体素子及び半導体素子の識別方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960002991A (ko) * 1994-06-29 1996-01-26 김광호 화합물 반도체 레이저 다이오드 및 그 제조 방법
KR100236665B1 (ko) * 1990-12-21 2000-01-15 사토 게니치로 와이어 본딩 시스템
JP2000223526A (ja) * 1999-02-02 2000-08-11 Texas Instr Inc <Ti> ワイヤのボンディングおよびテスティングのための組合せ形システム、方法および装置
US6245599B1 (en) * 1999-06-30 2001-06-12 Mitsubishi Denki Kabushiki Kaisha Circuit wiring system circuit wiring method semi-conductor package and semi-conductor package substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5829128A (en) * 1993-11-16 1998-11-03 Formfactor, Inc. Method of mounting resilient contact structures to semiconductor devices
JPS6362241A (ja) * 1986-09-02 1988-03-18 Toshiba Corp ワイヤボンデイング方法
US5465217A (en) * 1993-08-16 1995-11-07 Motorola, Inc. Method for automatic tab artwork building
US5498767A (en) * 1994-10-11 1996-03-12 Motorola, Inc. Method for positioning bond pads in a semiconductor die layout
US5608638A (en) * 1995-02-06 1997-03-04 Advanced Micro Devices Device and method for automation of a build sheet to manufacture a packaged integrated circuit
KR100255476B1 (ko) * 1997-06-30 2000-05-01 김영환 볼 그리드 어레이 패키지
US6256549B1 (en) 1998-05-13 2001-07-03 Cirrus Logic, Inc. Integrated manufacturing solutions
KR20000001411A (ko) 1998-06-11 2000-01-15 윤종용 리드 온 칩 패키지
US6357036B1 (en) * 1998-10-02 2002-03-12 Cirrus Logic, Inc. Computerized method and apparatus for designing wire bond diagrams and locating bond pads for a semiconductor device
US6714828B2 (en) * 2001-09-17 2004-03-30 Formfactor, Inc. Method and system for designing a probe card

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100236665B1 (ko) * 1990-12-21 2000-01-15 사토 게니치로 와이어 본딩 시스템
KR960002991A (ko) * 1994-06-29 1996-01-26 김광호 화합물 반도체 레이저 다이오드 및 그 제조 방법
JP2000223526A (ja) * 1999-02-02 2000-08-11 Texas Instr Inc <Ti> ワイヤのボンディングおよびテスティングのための組合せ形システム、方法および装置
US6245599B1 (en) * 1999-06-30 2001-06-12 Mitsubishi Denki Kabushiki Kaisha Circuit wiring system circuit wiring method semi-conductor package and semi-conductor package substrate

Also Published As

Publication number Publication date
JP2003282603A (ja) 2003-10-03
KR20030073363A (ko) 2003-09-19
JP4188106B2 (ja) 2008-11-26
US6851100B1 (en) 2005-02-01

Similar Documents

Publication Publication Date Title
KR100442697B1 (ko) 자동 와이어 본딩 공정을 위한 통합 관리 시스템
US7725847B2 (en) Wiring design support apparatus for bond wire of semiconductor devices
CN1848122B (zh) 芯片与封装基板的布局数据集合的整合式检错方法及系统
US6357036B1 (en) Computerized method and apparatus for designing wire bond diagrams and locating bond pads for a semiconductor device
US7593872B2 (en) Method and system for designing a probe card
US6256549B1 (en) Integrated manufacturing solutions
US7496878B2 (en) Automatic wiring method and apparatus for semiconductor package and automatic identifying method and apparatus for semiconductor package
US7979813B2 (en) Chip-scale package conversion technique for dies
US5608638A (en) Device and method for automation of a build sheet to manufacture a packaged integrated circuit
CN114970441B (zh) Ic芯片封装自动布线方法
CN100365790C (zh) 半导体缺陷信号检测与统计方法
KR100548795B1 (ko) 자동 와이어 본딩 시스템의 본더 뷰어 시스템
US6041269A (en) Integrated circuit package verification
CN114297980A (zh) 一种基于AutoCAD的布线图纸设计自动化软件系统及设计方法
Oh et al. A new system for reducing the bonding process cycle time and increasing the accuracy of bonding diagram
JP2008084897A (ja) 半導体パッケージの設計・製造システムおよびプログラム
US20230325552A1 (en) Methods of determining suitability of a wire bonding tool for a wire bonding application, and related methods
US7020858B1 (en) Method and apparatus for producing a packaged integrated circuit
CN114818582A (zh) 一种基于lisp区分封装芯片pad和基板金手指示意图的方法
CN114299223B (zh) 一种多层打线封装的三维模型识别及构建方法
US20030161124A1 (en) Wiring-design system for wiring-board for area-input/output-type semiconductor chip
JP2524649B2 (ja) 半導体icの自動接続方法
CN117786987A (zh) 一种基于mbd的印制板可制造性评估系统
JP2524649C (ko)
JP2007094511A (ja) Lsi設計支援装置及びlsi設計支援方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150630

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 15