KR20050108041A

KR20050108041A - 데이터 스트로브 신호와 데이터 간의 스큐를 최소화하는메모리 장치

Info

Publication number: KR20050108041A
Application number: KR1020040033073A
Authority: KR
Inventors: 서승영
Original assignee: 삼성전자주식회사
Priority date: 2004-05-11
Filing date: 2004-05-11
Publication date: 2005-11-16

Abstract

데이터 스트로브 신호와 데이터 간의 스큐를 최소화하는 메모리 장치가 개시된다. 본 발명의 메모리 장치는 매 클럭 마다 데이터 신호와 데이터 스트로브 신호를 각각 구동하는 데이터 드라이버와 데이터 스트로브 드라이버를 포함한다. 데이터 드라이버는 제1 업 및 다운 신호들에 응답하여 데이터 신호를 구동하고 제2 업 및 다운 신호들에 응답하여 첫번째 데이터 신호를 선택적으로 구동한다. 데이터 스트로브 드라이버는 제3 업 및 다운 신호들에 응답하여 데이터 스트로브 신호를 구동하고 제4 업 및 다운 신호들에 응답하여 첫번째 데이터 스트로브 신호를 선택적으로 구동한다. 제2 다운 신호는 첫번째 데이터 신호가 출력되는 시점에서 데이터 신호의 구동 능력을 저하시키기 위해, 그리고 제4 업 신호는 첫번째 데이터 스트로브 신호가 출력되는 시점에서 데이터 스트로브 신호의 구동 능력을 크게 하기 위해 발생된다.

Description

데이터 스트로브 신호와 데이터 간의 스큐를 최소화하는 메모리 장치{Memory device reducing skew between data and data strobe}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 스트로브 신호와 데이터 간의 스큐를 최소화하는 메모리 장치에 관한 것이다.

반도체 메모리 장치들 중 동기식 메모리 장치는 클럭 신호에 동기되어 메모리 셀 데이터를 입출력한다. SDRAM에 있어서 데이터 입출력 패드로 입력 또는 출력되는 데이터들(DQ)은 데이터 스트로브 신호(DQS)에 동기되어 내부 회로로/로부터 전달된다. 출력 데이터(DQ) 및 데이터 스트로브 신호(DQS)는 출력 드라이버들을 통해 발생된다.

도 1은 종래의 출력 드라이버를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(100)는 업 신호(UP)와 다운 신호(DN)에 응답하여 출력 신호(OUT)를 발생한다. 출력 신호(OUT)는 데이터(DQ) 또는 데이터 스트로브 신호(DQS)가 된다.

도 2는 이 출력 드라이버(100)에 의해 발생되는 데이터 스트로브 신호(DQS)와 데이터(DQ) 간의 스큐를 설명하는 도면이다. 이를 참조하면, 데이터(DQ)가 나오기 이전 구간인 t0 시간에서 t1 시간 동안, 데이터(DQ)는 하이-임피던스 상태(Hi-Z)에 있고 데이터 스트로브 신호(DQS)는 로직 로우레벨 상태에 있다. 데이터(DQ)가 나오는 시점이 t1 시간부터, 데이터(DQ)는 예컨대, 로직 로우레벨에서 로직 하이레벨로 토글링되고 데이터 스트로브 신호(DQS)는 로직 하이레벨에서 로직 로우레벨로 토글링된다.

t1 시간에서, 데이터 스트로브 신호(DQS)의 로직 로우레벨에서 로직 하이레벨로의 천이에 응답하여 데이터(DQ)의 하이-임피던스 상태에서 로직 로우레벨로의 천이가 판별된다. t2 시간에서, 데이터 스트로브 신호(DQS)의 로직 하이레벨에서 로직 로우레벨로의 천이에 응답하여 데이터(DQ)의 로직 하이레벨에서 로직 로우레벨로의 천이가 판별된다. 이 후, t3 시간에서 데이터 스트로브 신호(DQS)의 로직 로우레벨에서 로직 하이레벨로의 천이에 응답하여 데이터(DQ)의 로직 로우레벨에서 로직 하이레벨로의 천이가 판별된다.

여기에서, t2 시간에서의 데이터(DQ) 판별 시간이 길어진다. 왜냐하면, t1 시간에서 t2 시간 사이에서, 데이터 스트로브 신호(DQS)가 로직 로우레벨(L)에서 로직 하이레벨(H)로 상승하는 데, 도 1의 출력 드라이버(100)의 업 신호(UP)에 응답하여 턴온되는 피모스 트랜지스터(101)의 구동 능력 미약으로 완전히 로직 하이레벨(H)로 상승하지 못한다. 이에 따라 완전한 로직 하이레벨이 아닌 레벨에서 로직 로우레벨(L)로 하강하기 때문에 t2 시간에서 그 천이 속도가 빠르다.

한편, t1 시간에서 t2 시간 사이에서, 데이터(DQ)가 하이-임피던스(Hi-Z) 상태에서 로직 로우레벨(L)로 하강하는 데, 도 1의 출력 드라이버(100)의 다운 신호(DN)에 응답하여 턴온되는 엔모스 트랜지스터(102)의 구동 능력 과다로 로직 로우레벨(L)보다 더 낮은 레벨로 하강한다. 이에 따라 더 낮은 로직 로우레벨에서 로직 하이레벨로 상승하기 때문에 t2 시간에서 그 천이 속도가 느리다.

즉, t2 시간에서 데이터 스트로브 신호(DQS)와 데이터(DQ) 사이의 스큐가 크게 나타난다. t3 시간 이후에서는 데이터(DQ)와 데이터 스트로브 신호(DQS)가 토그링하는 로직 로우레벨과 로직 하이레벨이 거의 동일하기 때문에, 스큐는 거의 일정하게 나타난다.

그러므로, 초기 데이터 판별에 있어서, 데이터 스트로브 신호와 데이터 사이의 스큐를 줄일 수 있는 출력 드라이버의 존재가 요구된다.

본 발명의 목적은 데이터 신호와 데이터 스트로브 신호의 구동 능력을 가변시킬 수 있는 메모리 장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 매 클럭 마다 데이터 신호와 데이터 스트로브 신호를 구동하는 메모리 장치에 있어서, 제1 업 및 다운 신호들에 응답하여 데이터 신호를 구동하고 제2 업 및 다운 신호들에 응답하여 첫번째 데이터 신호를 선택적으로 구동하는 데이터 드라이버; 및 제3 업 및 다운 신호들에 응답하여 데이터 스트로브 신호를 구동하고 제4 업 및 다운 신호들에 응답하여 첫번째 데이터 스트로브 신호를 선택적으로 구동하는 데이터 스트로브 드라이버를 포함한다.

본 발명의 바람직한 실시예에 따른 데이터 드라이버는 전원 전압과 데이터 신호 사이에 연결되고 제1 업 신호에 게이팅되는 제1 피모스 트랜지스터; 데이터 신호와 접지 전압 사이에 연결되고 제1 다운 신호에 게이팅되는 제1 엔모스 트랜지스터; 전원 전압과 데이터 신호 사이에 연결되고 제2 업 신호에 게이팅되는 제2 피모스 트랜지스터; 및 데이터 신호와 접지 전압 사이에 연결되고 제2 다운 신호에 게이팅되는 제2 엔모스 트랜지스터를 포함한다.

본 발명의 바람직한 실시예에 따른 데이터 스트로브 드라이버는 전원 전압과 데이터 스트로브 신호 사이에 연결되고 제3 업 신호에 게이팅되는 제1 피모스 트랜지스터; 데이터 스트로브 신호와 접지 전압 사이에 연결되고 제3 다운 신호에 게이팅되는 제1 엔모스 트랜지스터; 전원 전압과 데이터 스트로브 신호 사이에 연결되고 제4 업 신호에 게이팅되는 제2 피모스 트랜지스터; 및 데이터 스트로브 신호와 접지 전압 사이에 연결되고 제4 다운 신호에 게이팅되는 제2 엔모스 트랜지스터를 포함한다.

따라서, 본 발명의 메모리 장치에 의하면, 데이터 드라이버 및 데이터 스트로브 드러이버의 구동 능력을 가변시켜 초기 데이터 판별시 데이터 입출력 신호와 데이터 스트로브 신호와의 스큐를 줄인다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일실시예에 따른 출력 드라이버를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(300)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 제1 피모스 트랜지스터(301)와 제1 엔모스 트랜지스터(302)가 직렬 연결되고 제2 피모스 트랜지스터(303)와 제2 엔모스 트랜지스터(304)가 직렬 연결된다. 제1 피모스 트랜지스터(301)의 게이트에는 제1 업 신호(UP)가, 제1 엔모스 트랜지스터(302)의 게이트에는 제1 다운 신호(DN)가, 제2 피모스 트랜지스터(303)의 게이트에는 제2 업 신호(UP1)가, 그리고 제2 엔모스 트랜지스터(304)의 게이트에는 제2 다운 신호(DN1)가 각각 연결된다. 제1 및 제2 피모스 트랜지스터들(301, 303)의 드레인과 제1 및 제2 엔모스 트랜지스터들(302, 304)의 드레인이 서로 연결되어 출력 신호(OUT)가 된다.

이러한 출력 드라이버(300)를 포함하는 메모리 장치가 도 4에 도시되어 있다. 도 4를 참조하면, 메모리 장치(400)는 버퍼 온/오프 제어부(410), DQ 버퍼(420), DQ 드라이버(430), DQS 버퍼(440), 그리고 DQS 드라이버(450)를 포함한다. 버퍼 온/오프 제어부(410)는 데이터 클럭 신호(CLKDQ)와 독출 명령(RD CMD),그리고 카스 레이턴시(CL)에 응답하여 제1 제어 신호(CON)와 제2 제어 신호(CON1)를 발생한다. 제1 및 제2 제어 신호(CON, CON1)는 데이터 입출력 버퍼(420)와 데이터 스트로브 버퍼(440)로 제공된다.

데이터 입출력 버퍼(420)는 메모리 장치(400)의 내부 회로(미도시)로부터 제공되는 데이터(DATA)와 제1 및 제2 제어 신호(CON, CON1)에 응답하여 데이터 드라이버(430)로 제공될 제1 업/다운 신호들(UP, DN)과 제2 업/다운 신호들(UP1, DN1)을 발생한다. 데이터 스트로브 버퍼(440)는 제1 및 제2 제어 신호(CON, CON1)에 응답하여 데이터 스트로브 드라이버(450)로 제공될 제1 업/다운 신호들(UP, DN)과 제2 업/다운 신호들(UP1, DN1)을 발생한다.

데이터 드라이버(430)와 데이터 스트로브 드라이버(450)는 앞서 설명된 도 3의 출력 드라이버(300)으로 각각 구성된다.

도 5는 도 4의 메모리 장치(400)의 동작 타이밍 다이어그램을 설명하는 도면이다. 이를 참조하면, 데이터(DATA) 출력 시점에 맞추어 데이터 클럭 신호(CLKDQ)가 순차적으로 입력된다. 데이터 클럭 신호(CLKDQ)의 제2 클럭 사이클(T1)에서 제1 제어 신호(CON)는 로직 하이레벨로, 그리고 제2 제어 신호(CON1)가 로직 하이레벨 펄스로 발생된다. 데이터 드라이버(430)로 제공되는 제1 업 신호(UP@DQ)가 로직 하이레벨 펄스로, 제1 다운 신호(DN@DQ)가 로직 하이레벨로 펄스로, 제2 업 신호(UP1@DQ)가 로직 하이레벨 펄스로, 그리고 제2 다운 신호(DN1@DQ)는 로직 로우레벨로 발생된다. 이에 따라, 데이터 드라이버(430)는 제1 다운 신호(DN@DQ)의 하이레벨 펄스에 응답하여 제1 엔모스 트랜지스터(302, 도 3)가 턴온된다. 데이터 입출력 신호(DQ)는 로직 로우레벨로 약하게 구동된다.

한편, 데이터 스트로브 드라이버(450)로 제공되는 제1 업 신호(UP@DQS)는 로직 로우레벨 펄스로, 제1 다운 신호(DN@DQS)는 로직 로우레벨 펄스로, 제2 업 신호(UP1@DQS)는 로직 로우레벨 펄스로, 그리고 제2 다운 신호(DN1@DQS)는 로직 로우레벨로 발생된다. 이에 따라 데이터 스트로브 드라이버(450)는 제1 및 제2 업 신호들(UP, UP1)의 로직 로우레벨 펄스에 응답하여 제1 피모스 트랜지스터(301, 도 3) 및 제2 피모스 트랜지스터(303, 도 3)가 턴온된다. 데이터 스트로브 신호(DQS)는 로직 하이레벨로 강하게 구동된다.

여기에서, 데이터 클럭 신호(CLKDQ)의 T2 구간 동안, 데이터 드라이버(430)의 출력(DQ)는 로직 로우레벨로 약하게 구동되어 도 2의 B같은 레벨로 하강되지 않는다. 그리고 데이터 스트로브 드라이버(440)의 출력(DQ)은 로직 하이레벨로 강하게 구동되어 도 2의 A 보다 높은 레벨로 상승한다. 그리하여 t2 시점에서의 데이터입출력 신호(DQ)와 데이터 스트로브 신호(DQS) 사이의 스큐가 줄어든다.

데이터 클럭 신호(CLKDQ)의 T3 구간 이후부터 데이터 드라이버(430)로 제공되는 제1 업/다운 신호(UP, DN) 및 제2 업/다운 신호들(UP1, DN1)은 로직 하이레벨 펄스로 터글링되어 제1 피모스 및 엔모스 트랜지스터들(301, 302)과 제2 피모스 및 엔모스 트랜지스터들(303, 304)을 턴 온/오프 시킨다. 그리고 데이터 스트로브 드라이버(450)로 제공되는 제1 업/다운 신호(UP, DN)는 로직 로우레벨 펄스로 토글링되고 제2 업 신호(UP1)는 로직 하이레벨로, 그리고 제2 다운 신호(DN1)는 로직 로우레벨로 발생되어 제1 피모스 및 엔모스 트랜지스터들(301, 302)을 턴 온/오프시킨다.

따라서, 본 발명에 의하면, 출력 드라이버의 구동 능력을 가변시켜 초기 데이터 판별시 데이터 스트로브 신호와 데이터 사이의 스큐를 줄인다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명에 의하면, 출력 드라이버의 구동 능력을 가변시켜 초기 데이터 판별시 데이터 입출력 신호와 데이터 스트로브 신호와의 스큐를 줄인다.

도 1은 종래의 출력 드라이버를 설명하는 도면이다.

도 2는 도 1의 출력 드라이버에 의해 발생되는 데이터 스트로브 신호(DQS)와 데이터(DQ) 간의 스큐를 설명하는 도면이다.

도 3은 본 발명의 일실시예에 따른 출력 드라이버를 설명하는 도면이다.

도 4는 도 3의 출력 드라이버를 포함하는 메모리 장치를 설명하는 도면이다.

도 5는 도 4의 메모리 장치에서 발생되는 데이터 스트로브 신호 및 데이터 신호의 타이밍 다이어그램을 설명하는 도면이다.

Claims

매 클럭 마다 데이터 신호와 데이터 스트로브 신호를 구동하는 메모리 장치에 있어서,

제1 업 및 다운 신호들에 응답하여 상기 데이터 신호를 구동하고 제2 업 및 다운 신호들에 응답하여 첫번째 상기 데이터 신호를 선택적으로 구동하는 데이터 드라이버; 및

제3 업 및 다운 신호들에 응답하여 상기 데이터 스트로브 신호를 구동하고 제4 업 및 다운 신호들에 응답하여 첫번째 상기 데이터 스트로브 신호를 선택적으로 구동하는 데이터 스트로브 드라이버를 구비하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 데이터 드라이버는

전원 전압과 상기 데이터 신호 사이에 연결되고 상기 제1 업 신호에 게이팅되는 제1 피모스 트랜지스터;

상기 데이터 신호와 접지 전압 사이에 연결되고 상기 제1 다운 신호에 게이팅되는 제1 엔모스 트랜지스터;

상기 전원 전압과 상기 데이터 신호 사이에 연결되고 상기 제2 업 신호에 게이팅되는 제2 피모스 트랜지스터; 및

상기 데이터 신호와 상기 접지 전압 사이에 연결되고 상기 제2 다운 신호에 게이팅되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
제2항에 있어서, 상기 제1 업 및 다운 신호는

상기 데이터 신호의 출력 시점에 맞추어 상기 매 클럭 마다 동일한 로직 레벨로 발생되는 것을 특징으로 하는 메모리 장치.
제2항에 있어서, 상기 제2 다운 신호는

상기 첫번째 데이터 신호가 출력되는 시점에서 상기 데이터 신호의 구동 능력을 저하시키기 위해 로직 로우레벨로, 상기 제2 업 신호는 상기 제1 업 신호의 로직 레벨을 따라 발생되는 것을 특징으로 하는 메모리 장치.
제4항에 있어서, 상기 제2 다운 신호는

상기 첫번째 데이터 신호의 구동 이후부터는 상기 매 클럭 마다 상기 제1 다운 신호의 로직 레벨을 따라, 상기 제2 업 신호는 상기 제1 업 신호의 로직 레벨을 따라 발생되는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 데이터 스트로브 드라이버는

전원 전압과 상기 데이터 스트로브 신호 사이에 연결되고 상기 제3 업 신호에 게이팅되는 제1 피모스 트랜지스터;

상기 데이터 스트로브 신호와 접지 전압 사이에 연결되고 상기 제3 다운 신호에 게이팅되는 제1 엔모스 트랜지스터;

상기 전원 전압과 상기 데이터 스트로브 신호 사이에 연결되고 상기 제4 업 신호에 게이팅되는 제2 피모스 트랜지스터; 및

상기 데이터 스트로브 신호와 상기 접지 전압 사이에 연결되고 상기 제4 다운 신호에 게이팅되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 제3 업 및 다운 신호는

상기 데이터 스트로브 신호의 출력 시점에 맞추어 상기 매 클럭 마다 동일한 로직 레벨로 발생되는 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 제4 업 신호는

상기 첫번째 데이터 스트로브 신호가 출력되는 시점에서 상기 데이터 스트로브 신호의 구동 능력을 크게 하기 위해 로직 로우레벨로, 상기 제4 다운 신호는 로직 로우레벨로 발생되는 것을 특징으로 하는 메모리 장치.
제6항에 있어서, 상기 제4 업 신호는

상기 첫번째 데이터 스트로브 신호의 구동 이후부터는 상기 매 클럭 마다 로직 하이레벨로, 그리고 상기 제4 다운 신호는 로직 로우레벨로 발생되는 것을 특징으로 하는 메모리 장치.