JP3158290B2 - 半導体メモリのビット線イコライズ回路 - Google Patents
半導体メモリのビット線イコライズ回路Info
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- JP3158290B2 JP3158290B2 JP17868591A JP17868591A JP3158290B2 JP 3158290 B2 JP3158290 B2 JP 3158290B2 JP 17868591 A JP17868591 A JP 17868591A JP 17868591 A JP17868591 A JP 17868591A JP 3158290 B2 JP3158290 B2 JP 3158290B2
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- equalizing
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＲＡＭ（スタティッ
クＲＡＭ）等に適用され、読出サイクルの開始時に、各
ビット線対に残存するデータをリセットする半導体メモ
リのビット線イコライズ回路に関するものである。
クＲＡＭ）等に適用され、読出サイクルの開始時に、各
ビット線対に残存するデータをリセットする半導体メモ
リのビット線イコライズ回路に関するものである。
【０００２】
【従来の技術】一般に、非同期方式のＳＲＡＭにおいて
は、図４に示すように、メモリセルＳに接続された一対
のビット線ＢａとＢｂが、ＭＯＳによって構成されるプ
ルアップトランジスタＰＴａとＰＴｂによって常時
“Ｈ”レベルにプルアップされており、これにより誤書
き込みに対する保護が常時なされている。この方式にお
いては、メモリセルＳがアクセスされて、ワード線Ｗが
“Ｈ”レベルになっても、プルアップトランジスタＰＴ
ａとＰＴｂがオンし続けるため、メモリセルＳがアクセ
スされている期間を通して、プルアップトランジスタＰ
ＴａとＰＴｂからメモリセルＳ内のアクセストランジス
タを介してフリップフロップへ流れる直流電流経路が生
じ、動作時の消費電流が大となる。その反面、内部同期
方式で必要とされるプリチャージ期間が不用となり、高
速動作が得やすいと同時にタイミングを考えなくても済
むため、回路設計が容易となるなどの利点がある。しか
しながら、上述した構成においては、図５に示すよう
に、読出サイクルの開始時においてアドレス遷移が生じ
た後、ビット線振幅が収斂するまでの時間、いわゆるビ
ット線遅延が大となってしまう。
は、図４に示すように、メモリセルＳに接続された一対
のビット線ＢａとＢｂが、ＭＯＳによって構成されるプ
ルアップトランジスタＰＴａとＰＴｂによって常時
“Ｈ”レベルにプルアップされており、これにより誤書
き込みに対する保護が常時なされている。この方式にお
いては、メモリセルＳがアクセスされて、ワード線Ｗが
“Ｈ”レベルになっても、プルアップトランジスタＰＴ
ａとＰＴｂがオンし続けるため、メモリセルＳがアクセ
スされている期間を通して、プルアップトランジスタＰ
ＴａとＰＴｂからメモリセルＳ内のアクセストランジス
タを介してフリップフロップへ流れる直流電流経路が生
じ、動作時の消費電流が大となる。その反面、内部同期
方式で必要とされるプリチャージ期間が不用となり、高
速動作が得やすいと同時にタイミングを考えなくても済
むため、回路設計が容易となるなどの利点がある。しか
しながら、上述した構成においては、図５に示すよう
に、読出サイクルの開始時においてアドレス遷移が生じ
た後、ビット線振幅が収斂するまでの時間、いわゆるビ
ット線遅延が大となってしまう。
【０００３】そこで、ビット線遅延を短縮して高速読出
を実現するために、図６に示すように、ＭＯＳによって
構成されたイコライズトランジスタＥＴによって一対の
ビット線ＢａとＢｂの間を短絡するイコライズ方式が多
く採用されている。この場合、読出サイクルの開始時に
おけるアドレス遷移を検出するアドレス遷移検出回路を
設け、この検出回路から供給されるＡＴＤ（アドレス遷
移検出）パルスを、イコライズパルスＥＰとしてイコラ
イズトランジスタＥＴに供給し、各ビット線ＢａとＢｂ
の間を短絡して、各ビット線ＢａとＢｂに残存するデー
タをリセットし、イコライズするようになっている（図
７参照）。
を実現するために、図６に示すように、ＭＯＳによって
構成されたイコライズトランジスタＥＴによって一対の
ビット線ＢａとＢｂの間を短絡するイコライズ方式が多
く採用されている。この場合、読出サイクルの開始時に
おけるアドレス遷移を検出するアドレス遷移検出回路を
設け、この検出回路から供給されるＡＴＤ（アドレス遷
移検出）パルスを、イコライズパルスＥＰとしてイコラ
イズトランジスタＥＴに供給し、各ビット線ＢａとＢｂ
の間を短絡して、各ビット線ＢａとＢｂに残存するデー
タをリセットし、イコライズするようになっている（図
７参照）。
【０００４】
【発明が解決しようとする課題】ところで、上述したイ
コライズ方式を用いた場合、次のような問題があった。
すなわち、各ビット線ＢａとＢｂ上のデータを検出して
バスライン上へ出力するセンスアンプの感度をＶｓ、イ
コライズトランジスタＥＴのオン抵抗をＲｅ、プルアッ
プトランジスタＰＴａとＰＴｂのオン抵抗をＲｐ、ビッ
ト線容量をＣｐ、メモリセルＳに流入する電流をＩｗｇ
とすると、振幅の発生していないビット線ＢａとＢｂか
らセンスアンプによってデータが読み出される時間、す
なわちデータ読出時間ｔｒは、 ｔｒ＝−Ｒｐ×Ｃｐ×ｌｎ｛１−Ｖｓ／（Ｒｐ×Ｉｗｇ）｝ … （１） であり、また、ビット線ＢａとＢｂの振幅がイコライズ
されるまでの時間、すなわちイコライズ時間ｔｅは、 ｔｅ＝（−Ｒｅ×Ｃｐ／２）×ｌｎ（Ｖｓ／Ｖｗ） … （２） であり、さらに、ビット線振幅Ｖｗは、 Ｖｗ＝Ｒｐ×Ｉｗｇ … （３） である。
コライズ方式を用いた場合、次のような問題があった。
すなわち、各ビット線ＢａとＢｂ上のデータを検出して
バスライン上へ出力するセンスアンプの感度をＶｓ、イ
コライズトランジスタＥＴのオン抵抗をＲｅ、プルアッ
プトランジスタＰＴａとＰＴｂのオン抵抗をＲｐ、ビッ
ト線容量をＣｐ、メモリセルＳに流入する電流をＩｗｇ
とすると、振幅の発生していないビット線ＢａとＢｂか
らセンスアンプによってデータが読み出される時間、す
なわちデータ読出時間ｔｒは、 ｔｒ＝−Ｒｐ×Ｃｐ×ｌｎ｛１−Ｖｓ／（Ｒｐ×Ｉｗｇ）｝ … （１） であり、また、ビット線ＢａとＢｂの振幅がイコライズ
されるまでの時間、すなわちイコライズ時間ｔｅは、 ｔｅ＝（−Ｒｅ×Ｃｐ／２）×ｌｎ（Ｖｓ／Ｖｗ） … （２） であり、さらに、ビット線振幅Ｖｗは、 Ｖｗ＝Ｒｐ×Ｉｗｇ … （３） である。
【０００５】これらの式から明かなように、データ読出
時間ｔｒを短くするためには、プルアップトランジスタ
ＰＴａとＰＴｂのオン抵抗Ｒｐを大きくすればよいが、
この場合、ビット線振幅Ｖｗは大きくなってしまう。ま
た、イコライズ時間ｔｅを短くするためには、イコライ
ズトランジスタＥＴのオン抵抗Ｒｅを小さくすると共に
ビット線振幅Ｖｗを小さくすればよいが、ビット線振幅
Ｖｗを小さくするためには、プルアップトランジスタＰ
ＴａとＰＴｂのオン抵抗Ｒｐを小さくしなければならな
い。したがって、これらデータ読出時間ｔｒとイコライ
ズ時間ｔｅは、互いに相反する関係となり、高速読出と
高速のイコライズ動作の双方を同時に実現することはで
きなかった。
時間ｔｒを短くするためには、プルアップトランジスタ
ＰＴａとＰＴｂのオン抵抗Ｒｐを大きくすればよいが、
この場合、ビット線振幅Ｖｗは大きくなってしまう。ま
た、イコライズ時間ｔｅを短くするためには、イコライ
ズトランジスタＥＴのオン抵抗Ｒｅを小さくすると共に
ビット線振幅Ｖｗを小さくすればよいが、ビット線振幅
Ｖｗを小さくするためには、プルアップトランジスタＰ
ＴａとＰＴｂのオン抵抗Ｒｐを小さくしなければならな
い。したがって、これらデータ読出時間ｔｒとイコライ
ズ時間ｔｅは、互いに相反する関係となり、高速読出と
高速のイコライズ動作の双方を同時に実現することはで
きなかった。
【０００６】本発明は、上述した事情に鑑みてなされた
もので、読出速度の向上を図りつつ、ビット線振幅を小
さく抑えて高速のイコライズ動作を実現することができ
る半導体メモリのビット線イコライズ回路を提供するこ
とを目的としている。
もので、読出速度の向上を図りつつ、ビット線振幅を小
さく抑えて高速のイコライズ動作を実現することができ
る半導体メモリのビット線イコライズ回路を提供するこ
とを目的としている。
【０００７】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、ビット線対の各ビット線と電源電圧
の供給線との間にそれぞれ接続され、常時導通状態で保
持されたソース接地形式のプルアップトランジスタと、
読出サイクルの開始時に、アドレス遷移に応じて供給さ
れるイコライズパルスによって前記ビット線対の間を短
絡する第１のスイッチング手段と、前記イコライズパル
スを所定時間遅延する遅延手段と、前記第１のスイッチ
ング手段のオン抵抗よりも高いオン抵抗を有し、前記ビ
ット線対を常時短絡してビット線振幅をセンスアンプで
検出し得る程度に小さく抑えると共に、前記遅延手段か
ら出力されたイコライズ解除パルスによって、前記第１
のスイッチング手段による前記ビット線対の短絡と一部
重なるように、前記ビット線対の短絡を一時的に解除す
る第２のスイッチング手段とを設けている。
を解決するために、ビット線対の各ビット線と電源電圧
の供給線との間にそれぞれ接続され、常時導通状態で保
持されたソース接地形式のプルアップトランジスタと、
読出サイクルの開始時に、アドレス遷移に応じて供給さ
れるイコライズパルスによって前記ビット線対の間を短
絡する第１のスイッチング手段と、前記イコライズパル
スを所定時間遅延する遅延手段と、前記第１のスイッチ
ング手段のオン抵抗よりも高いオン抵抗を有し、前記ビ
ット線対を常時短絡してビット線振幅をセンスアンプで
検出し得る程度に小さく抑えると共に、前記遅延手段か
ら出力されたイコライズ解除パルスによって、前記第１
のスイッチング手段による前記ビット線対の短絡と一部
重なるように、前記ビット線対の短絡を一時的に解除す
る第２のスイッチング手段とを設けている。
【０００８】
【作用】上記の構成によれば、第２のスイッチング手段
によって各ビット線対の間が常時短絡され、ビット線振
幅がセンスアンプで検出し得る程度に小さく抑えられて
おり、この状態において、アドレス遷移に応じて供給さ
れるイコライズパルスによって第１のスイッチング手段
が各ビット線対の間を各々短絡することにより、各ビッ
ト線対が短時間でイコライズされる。その後、所定時間
が経過して、イコライズパルスが遅延されたイコライズ
遅延パルスにより、第２のスイッチング手段による短絡
が解除され、その状態で、さらに第１のスイッチング手
段による短絡が解除された時点で、各ビット線対が軽負
荷状態となり、その後、第２のスイッチング手段がビッ
ト線間を再び短絡しビット線振幅が小さく抑えられた状
態で、各ビット線上のデータがセンスアンプで高速に読
み出される。
によって各ビット線対の間が常時短絡され、ビット線振
幅がセンスアンプで検出し得る程度に小さく抑えられて
おり、この状態において、アドレス遷移に応じて供給さ
れるイコライズパルスによって第１のスイッチング手段
が各ビット線対の間を各々短絡することにより、各ビッ
ト線対が短時間でイコライズされる。その後、所定時間
が経過して、イコライズパルスが遅延されたイコライズ
遅延パルスにより、第２のスイッチング手段による短絡
が解除され、その状態で、さらに第１のスイッチング手
段による短絡が解除された時点で、各ビット線対が軽負
荷状態となり、その後、第２のスイッチング手段がビッ
ト線間を再び短絡しビット線振幅が小さく抑えられた状
態で、各ビット線上のデータがセンスアンプで高速に読
み出される。
【０００９】
【実施例】以下、図面を参照し、本発明の実施例につい
て説明する。図１は本発明の一実施例の構成を示す図で
ある。図１において、ＥＴ１は読出サイクルの開始時
に、アドレス遷移に応じて供給されるイコライズパルス
ＥＰによって、一対のビット線ＢａとＢｂの間を短絡す
る第１のイコライズトランジスタである。このイコライ
ズトランジスタは、各ビット線ＢａとＢｂに残存するデ
ータをイコライズするのに充分大きな能力を持つよう
に、そのオン抵抗は充分小さな値に設定されている。図
中、符号１はイコライズパルスＥＰを反転するインバー
タ、符号２はインバータ１で反転されたイコライズパル
スＥＰを、そのパルス幅よりも短い所定時間だけ遅延す
る遅延回路である。この遅延回路２の出力はイコライズ
解除パルスＥＲとして、第２のイコライズトランジスタ
ＥＴ２へ供給される。この第２のイコライズトランジス
タＥＴ２は、一対のビット線ＢａとＢｂの間を常時短絡
して、ビット線振幅をセンスアンプで検出し得る程度に
小さく抑えるもので、そのオン抵抗は、第１のイコライ
ズトランジスタＥＴ１のオン抵抗よりも充分に大きな値
に設定されている。そして、この第２のイコライズトラ
ンジスタＥＴ２は、遅延回路２から出力されるイコライ
ズ解除パルスＥＲによって短絡が解除される。また、プ
ルアップトランジスタＰＴａとＰＴｂのオン抵抗は充分
大きな値に設定され、それらのプルアップ能力は充分に
弱められている。
て説明する。図１は本発明の一実施例の構成を示す図で
ある。図１において、ＥＴ１は読出サイクルの開始時
に、アドレス遷移に応じて供給されるイコライズパルス
ＥＰによって、一対のビット線ＢａとＢｂの間を短絡す
る第１のイコライズトランジスタである。このイコライ
ズトランジスタは、各ビット線ＢａとＢｂに残存するデ
ータをイコライズするのに充分大きな能力を持つよう
に、そのオン抵抗は充分小さな値に設定されている。図
中、符号１はイコライズパルスＥＰを反転するインバー
タ、符号２はインバータ１で反転されたイコライズパル
スＥＰを、そのパルス幅よりも短い所定時間だけ遅延す
る遅延回路である。この遅延回路２の出力はイコライズ
解除パルスＥＲとして、第２のイコライズトランジスタ
ＥＴ２へ供給される。この第２のイコライズトランジス
タＥＴ２は、一対のビット線ＢａとＢｂの間を常時短絡
して、ビット線振幅をセンスアンプで検出し得る程度に
小さく抑えるもので、そのオン抵抗は、第１のイコライ
ズトランジスタＥＴ１のオン抵抗よりも充分に大きな値
に設定されている。そして、この第２のイコライズトラ
ンジスタＥＴ２は、遅延回路２から出力されるイコライ
ズ解除パルスＥＲによって短絡が解除される。また、プ
ルアップトランジスタＰＴａとＰＴｂのオン抵抗は充分
大きな値に設定され、それらのプルアップ能力は充分に
弱められている。
【００１０】以上のように構成された一実施例の動作に
ついて図２を参照して説明する。まず、第２のイコライ
ズトランジスタＥＴ２によって、一対のビット線Ｂａと
Ｂｂの間が常時短絡されており、ビット線振幅がセンス
アンプで検出し得る程度に小さく抑えられている。ここ
で、読出サイクルの開始時に、アドレス遷移に応じてア
ドレス遷移検出回路からＡＴＤパルスが供給されると、
このＡＴＤパルスが、イコライズパルスＥＰとして、第
１のイコライズトランジスタＥＴ１に供給され、このイ
コライズトランジシタＥＴ１によって、一対のビット線
ＢａとＢｂの間が強力に短絡され、ビット線ＢａとＢｂ
に残存するデータが短時間でイコライズされる（時点ｔ
1 ）。
ついて図２を参照して説明する。まず、第２のイコライ
ズトランジスタＥＴ２によって、一対のビット線Ｂａと
Ｂｂの間が常時短絡されており、ビット線振幅がセンス
アンプで検出し得る程度に小さく抑えられている。ここ
で、読出サイクルの開始時に、アドレス遷移に応じてア
ドレス遷移検出回路からＡＴＤパルスが供給されると、
このＡＴＤパルスが、イコライズパルスＥＰとして、第
１のイコライズトランジスタＥＴ１に供給され、このイ
コライズトランジシタＥＴ１によって、一対のビット線
ＢａとＢｂの間が強力に短絡され、ビット線ＢａとＢｂ
に残存するデータが短時間でイコライズされる（時点ｔ
1 ）。
【００１１】次に、遅延回路２による所定時間が経過し
た時点ｔ2 において、イコライズ解除パルスＥＲが第２
のイコライズトラジスタＥＴ２に供給され、イコライズ
トランジスタＥＴ２による短絡が解除され、その後、時
点ｔ3 において、第１のイコライズトランジスタＥＴ１
による短絡も解除される。そして、第１のイコライズト
ランジスタＥＴ１と第２のイコライズトランジスタＥＴ
２による短絡が解除されている期間（時点ｔ3 〜ｔ4 ）
において、一対のビット線ＢａとＢｂの負荷が軽くなる
ため、ビット線ＢａとＢｂの電圧が開く。
た時点ｔ2 において、イコライズ解除パルスＥＲが第２
のイコライズトラジスタＥＴ２に供給され、イコライズ
トランジスタＥＴ２による短絡が解除され、その後、時
点ｔ3 において、第１のイコライズトランジスタＥＴ１
による短絡も解除される。そして、第１のイコライズト
ランジスタＥＴ１と第２のイコライズトランジスタＥＴ
２による短絡が解除されている期間（時点ｔ3 〜ｔ4 ）
において、一対のビット線ＢａとＢｂの負荷が軽くなる
ため、ビット線ＢａとＢｂの電圧が開く。
【００１２】さらに、第１のイコライズトランジスタＥ
Ｔ１による短絡が解除された後、遅延回路２による所定
時間が経過した時点ｔ4 において、第２のイコライズト
ランジスタＥＴ２によって、一対のビット線ＢａとＢｂ
の間が短絡され、ビット線振幅がセンスアンプで検出得
る程度に小さく抑えられる。次の読出サイクルにおいて
も、ビット線振幅は小さく抑えられているので、第１の
イコライズトランジスタＥＴ１によって、短時間でイコ
ライズされる。
Ｔ１による短絡が解除された後、遅延回路２による所定
時間が経過した時点ｔ4 において、第２のイコライズト
ランジスタＥＴ２によって、一対のビット線ＢａとＢｂ
の間が短絡され、ビット線振幅がセンスアンプで検出得
る程度に小さく抑えられる。次の読出サイクルにおいて
も、ビット線振幅は小さく抑えられているので、第１の
イコライズトランジスタＥＴ１によって、短時間でイコ
ライズされる。
【００１３】ここで、上述した一実施例の変形例につい
て図３を参照して説明する。この変形例においては、図
１に示す第２のイコライズトランジスタＥＴ２に代え
て、一対のプルアップトランジスタＴｒａとＴｒｂを設
け、上述した一実施例と同様の動作を実現している。な
お、上述した実施例における各トランジスタは、ＰＭＯ
ＳもしくはＮＭＯＳの何れによっても同様に構成するこ
とができる。
て図３を参照して説明する。この変形例においては、図
１に示す第２のイコライズトランジスタＥＴ２に代え
て、一対のプルアップトランジスタＴｒａとＴｒｂを設
け、上述した一実施例と同様の動作を実現している。な
お、上述した実施例における各トランジスタは、ＰＭＯ
ＳもしくはＮＭＯＳの何れによっても同様に構成するこ
とができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
第２のスイッチング手段によって各ビット線対の間が常
時短絡され、ビット線振幅がセンスアンプで検出し得る
程度に小さく抑えられており、この状態において、アド
レス遷移に応じて供給されるイコライズパルスによって
第１のスイッチング手段が各ビット線対の間を各々短絡
することにより、各ビット線対が短時間でイコライズさ
れ、その後、所定時間が経過して第２のスイッチング手
段による短絡が解除された後、さらに第１のスイッチン
グ手段による短絡が解除された時点で、各ビット線対が
軽負荷状態となり、その後、第２のスイッチング手段が
ビット線間を再び短絡した状態で各ビット線上のデータ
がセンスアンプで高速に読み出され、これにより、読出
速度の向上を図りつつビット線振幅を小さく抑えて高速
のイコライズ動作を実現することができる。本発明で
は、大容量で高速のＳＲＡＭ、特に、バイポーラ・セン
ス・アンプを用いたバイポーラＣＭＯＳ構造のＳＲＡＭ
に適用した場合に、より一層顕著な効果が得られる。
第２のスイッチング手段によって各ビット線対の間が常
時短絡され、ビット線振幅がセンスアンプで検出し得る
程度に小さく抑えられており、この状態において、アド
レス遷移に応じて供給されるイコライズパルスによって
第１のスイッチング手段が各ビット線対の間を各々短絡
することにより、各ビット線対が短時間でイコライズさ
れ、その後、所定時間が経過して第２のスイッチング手
段による短絡が解除された後、さらに第１のスイッチン
グ手段による短絡が解除された時点で、各ビット線対が
軽負荷状態となり、その後、第２のスイッチング手段が
ビット線間を再び短絡した状態で各ビット線上のデータ
がセンスアンプで高速に読み出され、これにより、読出
速度の向上を図りつつビット線振幅を小さく抑えて高速
のイコライズ動作を実現することができる。本発明で
は、大容量で高速のＳＲＡＭ、特に、バイポーラ・セン
ス・アンプを用いたバイポーラＣＭＯＳ構造のＳＲＡＭ
に適用した場合に、より一層顕著な効果が得られる。
【図１】本発明の一実施例の構成を示す回路図である。
【図２】本発明の一実施例の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図３】本発明の一実施例の変形例の部分構成を示す回
路図である。
路図である。
【図４】従来のＳＲＡＭの部分構成を示す回路図であ
る。
る。
【図５】図４に示すＳＲＡＭの動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図６】従来のイコライズ方式を用いたＳＲＡＭの部分
構成を示す回路図である。
構成を示す回路図である。
【図７】図６に示すＳＲＡＭの動作を説明するためのタ
イミングチャートである。
イミングチャートである。
Ｂａ，Ｂｂ … ビット線 ＥＴ１ … 第１のイコ
ライズトランジスタ ＥＴ２ … 第２のイコライズトランジスタ ２ …
遅延回路
ライズトランジスタ ＥＴ２ … 第２のイコライズトランジスタ ２ …
遅延回路
Claims (2)
- 【請求項１】ビット線対の各ビット線と電源電圧の供給
線との間にそれぞれ接続され、常時導通状態で保持され
たソース接地形式のプルアップトランジスタと、 読出サイクルの開始時に、アドレス遷移に応じて供給さ
れるイコライズパルスによって前記ビット線対の間を短
絡する第１のスイッチング手段と、 前記イコライズパルスを所定時間遅延する遅延手段と、 前記第１のスイッチング手段のオン抵抗よりも高いオン
抵抗を有し、前記ビット線対を常時短絡してビット線振
幅をセンスアンプで検出し得る程度に小さく抑えると共
に、前記遅延手段から出力されたイコライズ解除パルス
によって、前記第１のスイッチング手段による前記ビッ
ト線対の短絡と一部重なるように、前記ビット線対の短
絡を一時的に解除する第２のスイッチング手段と、 を具備したことを特徴とする半導体メモリのビット線イ
コライズ回路。 - 【請求項２】前記第１および第２のスイッチング手段の
少なくとも一方が、前記プルアップトランジスタと同じ
導電型のトランジスタからなることを特徴とする請求項
１記載の半導体メモリのビット線イコライズ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17868591A JP3158290B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体メモリのビット線イコライズ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17868591A JP3158290B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体メモリのビット線イコライズ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052885A JPH052885A (ja) | 1993-01-08 |
| JP3158290B2 true JP3158290B2 (ja) | 2001-04-23 |
Family
ID=16052761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17868591A Expired - Fee Related JP3158290B2 (ja) | 1991-06-24 | 1991-06-24 | 半導体メモリのビット線イコライズ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158290B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014147323A (ja) * | 2013-01-31 | 2014-08-21 | Koito Electric Industries Ltd | 植物育成容器 |
-
1991
- 1991-06-24 JP JP17868591A patent/JP3158290B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014147323A (ja) * | 2013-01-31 | 2014-08-21 | Koito Electric Industries Ltd | 植物育成容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052885A (ja) | 1993-01-08 |
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