KR100820897B1 - 메모리의 동작 전압을 검출하여 메모리 내의 스위칭 모듈을제어하는 장치 및 방법 - Google Patents

메모리의 동작 전압을 검출하여 메모리 내의 스위칭 모듈을제어하는 장치 및 방법 Download PDF

Info

Publication number
KR100820897B1
KR100820897B1 KR1020060126280A KR20060126280A KR100820897B1 KR 100820897 B1 KR100820897 B1 KR 100820897B1 KR 1020060126280 A KR1020060126280 A KR 1020060126280A KR 20060126280 A KR20060126280 A KR 20060126280A KR 100820897 B1 KR100820897 B1 KR 100820897B1
Authority
KR
South Korea
Prior art keywords
pulse width
voltage level
adjustment value
width
input
Prior art date
Application number
KR1020060126280A
Other languages
English (en)
Other versions
KR20080029718A (ko
Inventor
웬-창 쳉
Original Assignee
난야 테크놀러지 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 난야 테크놀러지 코포레이션 filed Critical 난야 테크놀러지 코포레이션
Publication of KR20080029718A publication Critical patent/KR20080029718A/ko
Application granted granted Critical
Publication of KR100820897B1 publication Critical patent/KR100820897B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

메모리 내의 스위칭 모듈을 제어하기 위한 장치를 개시한다. 본 발명의 장치는, 제1 및 제2 펄스폭 조정부, 디코더, 및 검출기를 포함한다. 제1 펄스폭 조정부는 입력 지시 신호를 수신하고 입력 지시 신호의 펄스폭을 선택적으로 조정하여, 제1 펄스폭 조정값에 따라 조정된 입력 지시 신호를 생성한다. 디코더는 입력 어드레스 신호와 조정된 입력 지시 신호를 수신하여, 스위칭 모듈이 데이터를 액세스하도록 제어하기 위한 제어 신호를 생성한다. 제2 펄스폭 조정부는 제어 신호를 수신하고 제어 신호의 펄스폭을 선택적으로 조정하여, 제2 펄스폭 조정값에 따라 스위칭 모듈을 제어하는 조정된 제어 신호를 생성한다. 검출기는 제1 및 제2 펄스폭 조정값을 각각 설정하도록 상기 제1 및 제2 펄스폭 조정부를 제어하기 위해 입력 신호의 전기적 특징을 검출한다.

Description

메모리의 동작 전압을 검출하여 메모리 내의 스위칭 모듈을 제어하는 장치 및 방법{APPARATUS AND RELATED METHOD FOR CONTROLLING SWITCH MODULE IN MEMORY BY DETECTING OPERATION VOLTAGE OF MEMORY}
도 1은 데이터를 액세스하기 위한 메모리 내의 스위칭 모듈을 제어하기 위한 종래의 구성을 나타내는 타이밍도.
도 2는 본 발명의 실시예에 따라 스위칭 모듈을 제어하는 장치를 나타내는 도면.
본 발명은 메모리 데이터 액세스를 제어하는 방법에 관한 것으로서, 더 구체적으로는, 메모리의 동작 전압을 검출함으로써 메모리 내의 데이터 전송 경로에서의 스위칭 모듈을 제어하는 제어 신호를 생성하도록 펄스폭을 조정하는 장치 및 방법에 관한 것이다.
일반적으로, 마이크로프로세서는, 데이터를 액세스하기 전에, 입력 지시 신호(예컨대, 데이터 판독 지시 신호 또는 데이터 기록 지시 신호)를 메모리(예컨대, DRAM: Dynamic Random Access Memory)에 전달하여, 데이터 액세스 동작이 수행될 것을 메모리에 알려주게 된다. 또한, 마이크로프로세서는 데이터에 대응하는 입력 어드레스 신호를 메모리에 전달하여, 메모리가 그 입력 어드레스 신호에 따라 데이터를 정확하게 액세스할 수 있도록 할 필요가 있다. 데이터를 액세스하기 전에, 디코더는 입력 어드레스 신호와 입력 지시 신호에 대하여 동시에 복호 동작을 수행하여, 메모리 내의 스위칭 모듈의 턴온(turn-on) 기간을 제어하기 위한 제어 신호를 출력하게 된다. 이에 의하여, 데이터가 스위칭 모듈을 통해 액세스될 수 있다. 예를 들어, 메모리에서 특정의 메모리 뱅크 내의 메모리 셀에 있는 데이터는, 스위칭 모듈이 턴온될 때, 스위칭 모듈을 통해 액세스될 수 있다. 또한, 입력 지시 신호 또는 입력 어드레스 신호는 전압 신호의 형태로 메모리에 입력되는 것이 일반적이기 때문에, 메모리는 이러한 전압 신호를 수신하기 위한 대응 핀을 이용할 필요가 있다. 전압 신호는 고전압 레벨(예컨대, 5 볼트) 또는 저전압 레벨(예컨대, 0 볼트)을 갖는다. 메모리는 또한 동작 클록 신호(예컨대, 메모리 클록)도 필요로 한다. 동작 클록 신호는, 메모리에 대한 데이터 액세스 동작을 수행하기 위한 입력 어드레스 신호의 정보를 획득하기 위하여, 입력 어드레스 신호에 대응하는 전압 레벨을 추정하는데 이용된다.
그러나, 실질적으로, 메모리의 동작 전압이 고전압 레벨이 되면, 입력 지시 신호의 펄스폭이 짧아지고, 스위칭 모듈의 턴온 기간도 짧아지게 된다. 이에 의하여, 데이터를 액세스하는데 필요한 기간도 줄어들게 된다. 한편, 메모리의 동작 전압이 저전압 레벨이 되면, 입력 지시 신호의 펄스폭이 길어지고, 메모리 내의 스위칭 모듈에 대응하는 디코더가 정상적으로 동작하지 않을 수 있다. 도 1을 참조 하면, 도 1은 데이터를 액세스하기 위한, 메모리 내의 스위칭 모듈을 제어하는 종래의 구성을 나타내는 타이밍도이다. 스위칭 모듈은 신호 CTRL을 턴온 또는 턴오프시킴으로써 제어된다. 도 1에 나타낸 바와 같이, 신호 CLK는 메모리의 동작 클록 신호를 나타내며, 신호 ADDR은 입력 어드레스 신호를 나타낸다. 신호 COM1(예컨대, 데이터 판독 지시 신호 또는 데이터 기록 지시 신호)은, 메모리의 동작 전압이 정상적인 동작 레벨에서 동작할 때의 입력 지시 신호를 나타낸다. 데이터 판독 동작 또는 데이터 기록 동작은, 입력 지시 신호 COM1이 고전압 레벨(예컨대, 입력 지시 신호 COM1의 펄스폭 PW1)을 유지하는 동안 수행된다. 신호 COM2는 메모리의 동작 전압이 고전압 레벨에서 동작할 때의 입력 지시 신호의 예이다. 제어 신호의 펄스폭은 입력 지시 신호 COM2의 펄스폭 PW2에 포함되기 때문에, 제어 신호의 펄스폭은, 정상적인 전압 레벨에서 동작하는 메모리의 동작 전압에 대한 제어 신호 CTRL의 펄스폭 PWCTRL보다 더 짧아지게 된다. 이에 의하여, 스위칭 모듈의 턴온 주기가 단축되고, 데이터를 액세스하기 위한 기간도 짧아지게 된다. 한편, 신호 COM3은 메모리의 동작 전압이 저전압 레벨에서 동작하는 입력 지시 신호의 예이다. 디코더는 입력 지시 신호 COM3의 펄스폭 PW3에 포함되기 때문에, 복호 동작을 수행할 때 정상적으로 동작하지 않을 수 있다. 왜냐하면, 펄스폭 PW3이 너무 길어서, 입력 어드레스 신호 ADDR의 펄스폭 PWADDR의 상승 에지 또는 하강 에지를 초과할 수 있기 때문이다.
따라서, 본 발명은 이러한 문제점을 해결하기 위한 것으로서, 메모리의 동작 전압에 따라 스위칭 모듈을 제어하는 제어 신호를 생성하도록 펄스폭을 조정하는 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명의 특징으로서, 메모리 내의 스위칭 모듈을 제어하기 위한 장치를 개시한다. 본 발명의 장치는, 제1 펄스폭 조정부, 제2 펄스폭 조정부, 디코더, 및 검출기를 포함한다. 제1 펄스폭 조정부는 입력 지시 신호를 수신하고 입력 지시 신호의 펄스폭을 선택적으로 조정하여, 제1 펄스폭 조정값에 따라 조정된 입력 지시 신호를 생성한다. 디코더는, 제1 펄스폭 조정부에 접속되며, 입력 어드레스 신호와 조정된 입력 지시 신호를 수신하여, 스위칭 모듈을 통한 메모리 데이터 액세스를 위한 스위칭 모듈의 턴온 기간을 제어하는 제어 신호를 생성한다. 제2 펄스폭 조정부는, 디코더에 접속되며, 디코더로부터 출력되는 제어 신호를 수신하고 제어 신호의 펄스폭을 선택적으로 조정하여, 제2 펄스폭 조정값에 따라 스위칭 모듈을 제어하는 조정된 제어 신호를 생성한다. 검출기는, 제1 펄스폭 조정부 및 제2 펄스폭 조정부에 접속되며, 제1 및 제2 펄스폭 조정값을 각각 설정하도록 제1 및 제2 펄스폭 조정부를 제어하기 위해 입력 신호의 전력 품질을 검출한다.
본 발명의 다른 특징으로서, 메모리 내의 스위칭 모듈을 제어하기 위한 방법을 개시한다. 본 발명의 방법은, 입력 지시 신호를 수신하고 입력 지시 신호의 펄스폭을 선택적으로 조정하여, 제1 펄스폭 조정값에 따라 조정된 입력 지시 신호 를 생성하는 단계; 입력 어드레스 신호와 조정된 입력 지시 신호를 수신하여, 스위칭 모듈을 통한 메모리 데이터 액세스를 위한 스위칭 모듈의 턴온 기간을 제어하는 제어 신호를 생성하는 단계; 제어 신호를 수신하고 제어 신호의 펄스폭을 선택적으로 조정하여, 제2 펄스폭 조정값에 따라 스위칭 모듈을 제어하는 조정된 제어 신호를 생성하는 단계; 및 제1 및 제2 펄스폭 조정값을 각각 설정하도록 제1 및 제2 펄스폭 조정부를 제어하기 위해 입력 신호의 전력 품질을 검출하는 단계를 포함한다.
본 발명의 이러한 목적 및 다른 목적은, 여러 도면에서 나타내는 바람직한 실시예의 상세한 설명을 읽는 본 기술분야의 당업자에게 명백할 것이다.
도 2를 참조하면, 도 2는 본 발명의 실시예에 따라 스위칭 모듈(210)을 제어하기 위한 장치(200)를 나타낸다. 본 실시예에서, 장치(200) 및 스위칭 모듈(210)은 모두 메모리(도 2에서는 도시 안 됨) 내에 배치된다. 도 2에 도시된 바와 같이, 장치(200)는 제1 펄스폭 조정부(202), 디코더(204), 제2 펄스폭 조정부(206), 및 검출기(208)를 포함한다. 제1 펄스폭 조정부(202)는, 입력 지시 신호 COM의 펄스폭을 조정하여, 제1 펄스폭 조정값에 따라 조정된 입력 지시 신호 COM'을 생성한다. 디코더(204)는, 입력 어드레스 신호 ADDR과 조정된 입력 지시 신호 COM'을 수신하여, 스위칭 모듈(210)을 제어하기 위한 제어 신호 CTRL'을 생성한다. 제2 펄스폭 조정부(206)는, 디코더(204)로부터 출력되는 제어 신호 CTRL'을 수신하고 수신한 제어 신호 CTRL'의 펄스폭을 조정하여, 제2 펄스폭 조정값에 따라 조정된 제 어 신호 CTRL"를 생성한다. 이 조정된 제어 신호 CTRL"에 의해, 스위칭 모듈(210)이 턴온 또는 턴오프로 제어될 수 있다. 스위칭 모듈(210)은 제어 단자(C)와 복수 개의 데이터 단자(A, B)를 포함한다. 제어 단자(C)가 조정된 제어 신호 CTRL"을 수신하고, 데이터 단자(A, B) 사이의 전기 접속이 확립되면, 데이터 단자(A)에 수신된 데이터가, 데이터 단자(B)와 데이터 라인(DL)을 통해, 메모리 내의 특정 메모리 뱅크에 있는 메모리 셀에 기록될 수 있다. 메모리의 특정 메모리 뱅크에 있는 메모리 셀에 기억된 데이터는 데이터 단자(B)와 데이터 라인(DL)을 통해 판독될 수 있다. 검출기(208)는, 메모리의 동작 전압에 따라, 제1 펄스폭 조정값을 설정하도록 제1 펄스폭 조정부(202)를 제어하며, 제2 펄스폭 조정값을 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 본 실시예에서, 제1 펄스폭 조정부(202)와 제2 펄스폭 조정부(206)는 제어 가능한 지연 유닛으로 구현되기 때문에, 지연량을 달리함으로써, 펄스폭을 길게 하거나 짧게 할 수 있다. 제1 펄스폭 조정값과 제2 펄스폭 조정값은 각각 제1 펄스폭 조정부(202)와 제2 펄스폭 조정부(206)에 의해 제어되는 지연량이다. 그러나, 본 발명이 이러한 구성에 한정되는 것은 아니다. 제1 펄스폭 조정부(202)와 제2 펄스폭 조정부(206)에 적절한 것이면, 펄스폭을 조정하기 위한 다른 구성도 가능하다. 본 실시예에서, 검출기(208)는, 메모리의 동작 전압의 전압 레벨을 검출함으로써, 제1 펄스폭 조정값을 설정하도록 제1 펄스폭 조정부(202)를 제어하며, 제2 펄스폭 조정값을 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 그러나, 다른 실시예에서는 저항기를 이용할 수 있는데, 동작 전압의 전압 레벨을 획득하기 위한 저항기를 통해 흐르는 전류가 검출기(208)에 의해 검출 된다. 따라서, 제1 펄스폭 조정부(202)와 제2 펄스폭 조정부(206)를 제어하기 위해, 메모리 내의 특정 신호의 전력 품질[메모리를 동작시키는 전압을 제공하기 위한 입력 신호 Sin의 전력 품질(전압 또는 전류)]을 검출하는 구성이면 어떠한 구성이라도 본 발명의 범위에 포함된다.
상술한 바와 같이, 제1 펄스폭 조정부(202)의 동작의 경우, 입력 신호 Sin이 제1 전압 레벨 V1에 대응하고, 입력 지시 신호 COM의 펄스폭이 제1 폭 W1에 대응하는 경우, 검출기(208)는, 제1 폭 W1을 짧게 하기 위하여, 제1 펄스폭 조정값을 제1 지연량 D1으로 설정하도록 제1 펄스폭 조정부(202)를 제어한다. 한편, 입력 신호 Sin이 제1 전압 레벨 V1보다 높은 제2 전압 레벨 V2에 대응하고, 입력 지시 신호 COM의 펄스폭이 제1 폭 W1보다 짧은 제2 폭 W2에 대응하는 경우, 검출기(208)는, 제2 폭 W2를 짧게 하기 위하여, 제1 펄스폭 조정값을 제1 지연량 D1보다 짧은 제2 지연량 D2로 설정하도록 제1 펄스폭 조정부(202)를 제어한다. 다시 말해서, 입력 신호 Sin이 낮은 전압 레벨(즉, 제1 전압 레벨 V1)에 대응하는 경우, 검출기(208)는, 펄스폭을 짧게 하기 위하여, 제1 펄스폭 조정값을, 더 긴 지연량(즉, 제1 지연량 D1)으로 설정하도록 제1 펄스폭 조정부(202)를 제어하는데, 이는 낮은 전압 레벨에 대응하는 펄스폭이 더 길어지게 되면서 디코더(204)의 복호 동작에 영향을 미치는 것 을 방지하기 위해서이다. 입력 신호 Sin이 높은 전압 레벨(즉, 제2 전압 레벨 V2)에 대응하는 경우, 제1 펄스폭 조정부(202)는, 펄스폭을 짧게 하기 위하여, 제1 펄스폭 조정값을, 더 짧은 지연량(즉, 제2 지연량 D2)으로 설정한다. 제1 전압 레벨 V1 및 제2 전압 레벨 V2는 임계 전압 레벨 Vth1(낮은 임계 전압 레벨)보다 낮다는 것에 주의하라. 즉, 제1 전압 레벨 V1 및 제2 전압 레벨 V2는 정상적인 전압 레벨보다 훨씬 낮게 되며, 이에 따라 대응하는 제1 폭 W1 및 제2 폭 W2는 정상적인 펄스폭보다 훨씬 길게 된다. 디코더(204)의 복호 동작에 영향을 미치지 않도록 하기 위해서는, 제1 폭 W1 및 제2 폭 W2를 짧게 할 필요가 있다. 또한, 제2 전압 레벨 V2가 임계 전압 레벨 Vth1보다 높지만, 임계 전압 레벨 Vth2(임계 전압 레벨 Vth2는 임계 전압 레벨 Vth1보다 높은 임계 전압 레벨)에는 도달하지 않은 전압 레벨인 경우라면, 검출기(208)는, 제1 펄스폭 조정부(202)를 제어하여, 입력 지시 신호 COM의 펄스폭을 유지한다. 한편, 임계 전압 레벨 Vth1보다 낮은 제1 전압 레벨 V1의 경우, 검출기(208)는, 제1 전압 레벨 V1에 대응하는 펄스폭을 짧게 하기 위한 지연량을 설정하도록 제1 펄스폭 조정부(202)를 제어한다. 즉, 입력 신호 Sin에 대응하는 전압 레벨이 임계 전압 레벨 Vth1을 초과하지만, 임계 전압 레벨 Vth2에는 도달하지 않은 경우, 펄스폭이 더 길어져서 디코더(204)가 정상적으로 동작하므로, 검출기(208)는 펄스폭의 유지만을 행하도록 제1 펄스폭 조정부(202)를 제어한다.
또한, 제1 전압 레벨 V1' 및 제2 전압 레벨 V2'가 임계 전압 레벨 Vth2(즉, 높은 임계 전압 레벨)보다 높고, 제2 전압 레벨 V2'가 제1 전압 레벨 V1'보다 낮은 경우에는, 제1 전압 레벨 V1' 및 제2 전압 레벨 V2'에 대응하는 펄스폭이 극단적으로 낮아질 가능성이 있기 때문에, 복호 동작의 결과가 정확하지 않게 될 것이다. 따라서, 이 경우, 검출기(208)는, 제1 펄스폭 조정값을 다른 지연량으로 설정하도록 제1 펄스폭 조정부(202)를 제어함으로써, 제1 및 제2 전압 레벨(V1', V2')에 각각 대응하는 펄스폭을 길게 할 수 있다. 이에 따라, 펄스폭을 극단적으로 낮게 하면, 디코더(204)의 동작에 영향을 미치는 것을 방지할 수 있다. 펄스폭을 길게 하기 위해 제1 펄스폭 조정값을 다른 지연량으로 설정하는 구성을 상세하게 설명한다. 입력 신호 Sin이 제1 전압 레벨 V1'에 대응하고, 입력 지시 신호 COM의 펄스폭이 제1 폭 W1'에 대응하는 경우, 검출기(208)가 제1 펄스폭 조정값을 제1 지연량 D1'로 설정하도록 제1 펄스폭 조정부(202)를 제어함으로써, 제1 폭 W1'를 길게 할 수 있다. 한편, 입력 신호 Sin이 제1 전압 레벨 V1'보다 낮은 제2 전압 레벨 V2'에 대응하고, 입력 지시 신호 COM의 펄스폭이 제1 폭 W1'보다 긴 제2 폭 W2'에 대응하는 경우, 검출기(208)가 제1 펄스폭 조정값을 제1 지연량 D1'보다 짧은 제2 지연량 D2'로 설정하도록 제1 펄스폭 조정부(202)를 제어함으로써, 제2 폭 W2'를 길게 할 수 있 다.
또한, 제2 전압 레벨 V2'가, 임계 전압 레벨 Vth2보다 낮지만 임계 전압 레벨 Vth1보다는 낮지 않은 전압 레벨이라면, 검출기(208)는 입력 지시 신호 COM의 펄스폭을 유지하도록 제1 펄스폭 조정부(202)를 제어한다. 한편, 검출기(208)는, 제1 펄스폭 조정값을, 임계 전압 레벨 Vth2보다 높은 제1 전압 레벨 V1'에 대응하는 펄스폭을 길게 하기 위한 지연량으로 설정하도록 제1 펄스폭 조정부(202)를 제어한다. 즉, 입력 신호 Sin에 대응하는 전압 레벨이 임계 전압 레벨 Vth2보다 낮지만 임계 전압 Vth1보다는 낮지 않은 경우, 복호 동작이 포함되지 않기 때문에, 검출기(208)는 펄스폭의 유지만을 행하도록 제1 펄스폭 조정부(202)를 제어한다. 또한, 다른 전압 레벨인 제1 전압 레벨 V1" 및 제2 전압 레벨 V2"가 임계 전압 레벨 Vth2보다 낮지만 임계 전압 레벨 Vth1보다 높은 경우, 복호 동작이 포함되지 않기 때문에, 검출기(208)는, 제1 및 제2 전압 레벨 V1" 및 V2"에 대응하는 입력 지시 신호의 펄스폭을 유지하도록 제1 펄스폭 조정부(202)를 제어한다. 임계 전압 레벨 Vth1 및 Vth2의 값은 사용자의 필요에 따라 설계될 수 있으며, 이에 의하여 본 발명의 제한되지 않는다.
제2 펄스폭 조정부(206)의 동작의 경우, 입력 신호 Sin이 제3 전압 레벨 V3에 대응하고 제어 신호 CTRL'의 펄스폭이 제3 폭 W3에 대응하는 경우, 검출기(208)는, 제3 폭 W3을 길게 하기 위하여, 제2 펄스폭 조정값을 제3 지연량 D3으로 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 한편, 입력 신호 Sin이 제3 전압 레벨 V3보다 낮은 제4 전압 레벨 V4에 대응하고 제어 신호 CTRL'의 펄스폭이 제3 폭 W3보다 긴 제4 폭 W4에 대응하는 경우, 검출기(208)는, 제4 폭 W4를 길게 하기 위하여, 제2 펄스폭 조정값을 제3 지연량 D3보다 짧은 제4 지연량 D4로 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 본 실시예에서, 제3 전압 레벨 V3 및 제4 전압 레벨 V4는 임계 전압 레벨 Vth2보다 높은 것으로 한다. 임계 전압 레벨 Vth2보다 높은 전압 레벨에 대응하는 펄스폭이 펄스폭 조정부(202)에 의해 길게 되었지만, 제2 펄스폭 조정부(206)는, 스위칭 모듈(210)의 턴온 기간을 정확하게 제어하기 위한, 제1 펄스폭 조정부(202)에 의해 조정되는 제어 신호 CTRL'의 펄스폭을 길게 할 필요가 있다. 다른 실시예에서, 제4 전압 레벨 V4를 임계 전압 레벨 Vth2보다 낮고 임계 전압 레벨 Vth1보다 낮지 않도록 하는 것이 가능하다. 이 경우, 검출기(208)는, 제어 신호 CTRL'의 펄스폭을 제어하도록 제2 펄스폭 조정부(206)를 제어한다. 그러나, 검출기(208)는, 계속해서, 제2 펄스폭 조정값을, 임계 전압 레벨 Vth2보다 높은 제3 전압 레벨 V3에 대응하는 펄스폭을 길게 하기 위한 지연량으로 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 또한, 다른 전압 레벨인 제3 전압 레벨 V3' 및 제4 전 압 레벨 V4'가 임계 전압 레벨 Vth1(즉, 낮은 임계 전압 레벨)보다 낮고, 제4 전압 레벨 V4'가 제3 전압 레벨 V3'보다 낮은 경우, 입력 지시 신호 COM의 펄스폭이 제3 전압 레벨 V3'에 대응하거나, 제4 전압 레벨 V4'가 제1 펄스폭 조정부(202)에 의해 짧아질 수 있다. 제어 신호 CTRL'의 펄스폭도 짧아진다. 따라서, 제2 펄스폭 조정부(206)는, 스위칭 모듈(210)의 턴온 기간을 정확하게 제어하기 위한 제어 신호 CTRL'의 펄스폭을 길게 할 필요가 있다. 제어 신호 CTRL'의 펄스폭을 길게 하는 구성에 대하여 설명한다. 입력 신호 Sin이 제3 전압 레벨 V3'에 대응하고 제어 신호 CTRL'의 펄스폭이 제3 폭 W3'에 대응하는 경우, 검출기(208)는, 제3 폭 W3'를 길게 하기 위하여, 제2 펄스폭 조정값을 제3 지연량 D3'로 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 한편, 입력 신호 Sin이 제3 전압 레벨 V3'보다 낮은 제4 전압 레벨 V4'에 대응하고 제어 신호 CTRL'의 펄스폭이 제3 폭 W3'보다 더 긴 제4 폭 W4'에 대응하는 경우, 검출기(208)는, 제4 폭 W4'를 길게 하기 위하여, 제2 펄스폭 조정값을 제3 지연량 D3'보다 짧은 제4 지연량 D4'로 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 다른 실시예에서, 제3 전압 레벨 V3'을 임계 전압 레벨 Vth1보다 높고 임계 전압 레벨 Vth2보다 높지 않도록 할 수 있다. 이 경우, 검출기(208)는, 제어 신호 CTRL'의 펄스폭을 유지하도록 제2 펄스폭 조정부(206)를 제어한다. 그러나, 검출기(208)는, 계속해서, 제2 펄스폭 조정값을, 제4 전압 레벨 V4'에 대응하는 제어 신호 CTRL'의 펄스폭을 길게 하기 위한 지연량으로 설정하도록 제2 펄스폭 조정부(206)를 제어한다. 임계 전압 레벨 Vth1 및 임계 전압 레벨 Vth2 사이에 제3 전압 레벨 V3'와 제4 전압 레벨 V4'가 존재하면, 디코더(204)가 계속해서 정확하게 동작하고 있으므로, 검출기(208)는, 임계 전압 레벨 Vth1 및 임계 전압 레벨 Vth2 사이에서 제3 전압 레벨 V3' 또는 제4 전압 레벨 V4'에 대응하는 제어 신호 CTRL'의 펄스폭을 유지하기만 하도록 제1 펄스폭 조정부(202)를 제어한다. 본 실시예에서, 제1 펄스폭 조정부(202)를 제어하기 위한 검출기(208)에 의해 이용되는 높은 임계 전압 레벨과 낮은 임계 전압 레벨(즉, Vth2, Vth1)의 값은, 제2 펄스폭 조정부(206)를 제어하기 위한 검출기(208)에 의해 이용되는 전압 레벨의 값과 각각 동일하다. 그러나, 다른 실시예에서, 제1 펄스폭 조정부(202)를 제어하기 위한 검출기(208)에 의해 이용되는 높은 임계 전압 레벨 및 낮은 임계 레벨의 값이 제2 펄스폭 조정부(206)를 제어하기 위한 검출기(208)에 의해 이용되는 전압 레벨의 값과 동일하지 않은 경우라도, 제1 및 제2 펄스폭 조정부(202, 206)는 정확하게 동작을 계속할 수 있다. 이러한 것도 본 발명의 범위에 포함된다.
제1 펄스폭 조정부(202)와 제2 펄스폭 조정부(206)를 동시에 이용하는 것이 바람직하다. 다른 실시예에서, 제1 펄스폭 조정부(202) 또는 제2 펄스폭 조정부(206)만을 이용하는 구성도 가능하다. 입력 지시 신호의 펄스폭이 짧아짐으로써 생기는 디코더(204)의 비정상적인 동작에 의해 생기는 문제점과, 제어 신호의 펄스폭이 짧아짐으로써 메모리 데이터를 액세스하기 위한 기간이 짧아지게 되는 문제점을 동시에 해결할 수 없을 수도 있지만, 제1 펄스폭 조정부(202) 또는 제2 펄스폭 조정부(206)만을 이용함으로써, 상기 문제점들을 해결하는데 도움이 될 수 있다. 이러한 구성도 본 발명의 범위에 포함된다.
본 기술분야의 당업자라면, 본 발명의 장치 및 방법의 다양한 변형 및 변경이 본 발명의 범위 내에서 이루어질 수 있다는 것을 알 수 있다. 따라서, 본 명세서의 기재 사항은 청구범위에 의해서만 제한된다.
본 발명의 메모리의 동작 전압에 따라 스위칭 모듈을 제어하는 제어 신호를 생성하도록 펄스폭을 조정하는 장치 및 방법을 제공함으로써, 스위칭 모듈의 턴온 주기가 단축되고, 데이터를 액세스하기 위한 기간도 짧아지게 되는 문제점을 해결한다.

Claims (24)

  1. 메모리 내의 스위칭 모듈을 제어하기 위한 장치로서,
    입력 지시 신호를 수신하고 상기 입력 지시 신호의 펄스폭을 선택적으로 조정하여, 제1 펄스폭 조정값에 따라 조정된 입력 지시 신호를 생성하는 제1 펄스폭 조정부;
    상기 제1 펄스폭 조정부에 접속되며, 입력 어드레스 신호와 상기 조정된 입력 지시 신호를 수신하여, 상기 스위칭 모듈을 통한 메모리 데이터 액세스를 위한 상기 스위칭 모듈의 턴온 기간을 제어하는 제어 신호를 생성하는 디코더;
    상기 디코더에 접속되며, 상기 디코더로부터 출력되는 상기 제어 신호를 수신하고 상기 제어 신호의 펄스폭을 선택적으로 조정하여, 제2 펄스폭 조정값에 따라 상기 스위칭 모듈을 제어하는 조정된 제어 신호를 생성하는 제2 펄스폭 조정부; 및
    상기 제1 펄스폭 조정부 및 상기 제2 펄스폭 조정부에 접속되며, 상기 제1 및 제2 펄스폭 조정값을 각각 설정하도록 상기 제1 및 제2 펄스폭 조정부를 제어하기 위해 입력 신호의 전압 레벨을 검출하는 검출부
    를 포함하는 스위칭 모듈 제어용 장치.
  2. 제1항에 있어서,
    상기 입력 신호는 상기 메모리에 동작 전압을 제공하는데 이용되며,
    상기 검출기는 상기 제1 펄스폭 조정부를 제어하기 위해 상기 동작 전압의 전압 레벨을 검출하는, 스위칭 모듈 제어용 장치.
  3. 제2항에 있어서,
    상기 제1 펄스폭 조정부는 제어 가능한 지연 유닛이며,
    상기 검출기는, 상기 입력 신호가 제1 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 제1 폭에 대응하는 경우, 상기 제1 폭을 짧게 하기 위해 상기 제1 펄스폭 조정값을 제1 지연량으로 설정하도록 상기 제1 펄스폭 조정부를 제어하고, 상기 입력 신호가 상기 제1 전압 레벨보다 높은 제2 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 상기 제1 폭보다 짧은 제2 폭에 대응하는 경우, 상기 제2 폭을 짧게 하기 위해 상기 제1 펄스폭 조정값을 상기 제1 지연량보다 짧은 제2 지연량으로 설정하도록 상기 제1 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  4. 제3항에 있어서,
    상기 검출기는, 상기 제2 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 입력 지시 신호의 펄스폭을 유지하도록 상기 제1 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  5. 제3항에 있어서,
    상기 제2 펄스폭 조정부는 제어 가능한 지연 유닛이며,
    상기 검출기는, 상기 입력 신호가 제3 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제3 폭에 대응하는 경우, 상기 제3 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 제3 지연량으로 설정하도록 상기 제2 펄스폭 조정부를 제어하고, 상기 입력 신호가 상기 제3 전압 레벨보다 낮은 제4 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 상기 제3 폭보다 긴 제4 폭에 대응하는 경우, 상기 제4 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 상기 제3 지연량보다 짧은 제4 지연량으로 설정하도록 상기 제2 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  6. 제5항에 있어서,
    상기 검출기는, 상기 제4 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 제어 신호의 펄스폭을 유지하도록 상기 제2 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  7. 제2항에 있어서,
    상기 제1 펄스폭 조정부는 제어 가능한 지연 유닛이며,
    상기 검출기는, 상기 입력 신호가 제1 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 제1 폭에 대응하는 경우, 상기 제1 폭을 길게 하기 위해 상기 제1 펄스폭 조정값을 제1 지연량으로 설정하도록 상기 제1 펄스폭 조정부를 제어하고, 상기 입력 신호가 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 대응하고 상기 입 력 지시 신호의 펄스폭이 상기 제1 폭보다 긴 제2 폭에 대응하는 경우, 상기 제2 폭을 길게 하기 위해 상기 제1 펄스폭 조정값을 상기 제1 지연량보다 짧은 제2 지연량으로 설정하도록 상기 제1 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  8. 제7항에 있어서,
    상기 검출기는, 상기 제2 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 입력 지시 신호의 펄스폭을 유지하도록 상기 제1 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  9. 제7항에 있어서,
    상기 제2 펄스폭 조정부는 제어 가능한 지연 유닛이며,
    상기 검출기는, 상기 입력 신호가 제3 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제3 폭에 대응하는 경우, 상기 제3 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 제3 지연량으로 설정하도록 상기 제2 펄스폭 조정부를 제어하고, 상기 입력 신호가 상기 제3 전압 레벨보다 낮은 제4 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 상기 제3 폭보다 긴 제4 폭에 대응하는 경우, 상기 제4 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 상기 제3 지연량보다 짧은 제4 지연량으로 설정하도록 상기 제2 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  10. 제9항에 있어서,
    상기 검출기는, 상기 제4 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 제어 신호의 펄스폭을 유지하도록 상기 제2 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  11. 제2항에 있어서,
    상기 제2 펄스폭 조정부는 제어 가능한 지연 유닛이며,
    상기 검출기는, 상기 입력 신호가 제1 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제1 폭에 대응하는 경우, 상기 제2 펄스폭 조정값을, 상기 제1 폭을 길게 하기 위한 제1 지연량으로 설정하도록 상기 제2 펄스폭 조정부를 제어하고, 상기 입력 신호가 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 상기 제1 폭보다 긴 제2 폭에 대응하는 경우, 상기 제2 펄스폭 조정값을, 상기 제2 폭을 길게 하기 위한, 상기 제1 지연량보다 짧은 제2 지연량으로 설정하도록 상기 제2 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  12. 제11항에 있어서,
    상기 검출기는, 상기 제2 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 제어 신호의 펄스폭을 유지하도록 상기 제2 펄스폭 조정부를 제어하는, 스위칭 모듈 제어용 장치.
  13. 메모리 내의 스위칭 모듈을 제어하기 위한 방법으로서,
    입력 지시 신호를 수신하고 상기 입력 지시 신호의 펄스폭을 선택적으로 조정하여, 제1 펄스폭 조정값에 따라 조정된 입력 지시 신호를 생성하는 단계;
    입력 어드레스 신호와 상기 조정된 입력 지시 신호를 수신하여, 상기 스위칭 모듈을 통한 메모리 데이터 액세스를 위한 상기 스위칭 모듈의 턴온 기간을 제어하는 제어 신호를 생성하는 단계;
    상기 제어 신호를 수신하고 상기 제어 신호의 펄스폭을 선택적으로 조정하여, 제2 펄스폭 조정값에 따라 상기 스위칭 모듈을 제어하는 조정된 제어 신호를 생성하는 단계; 및
    상기 제1 및 제2 펄스폭 조정값을 각각 설정하도록 상기 제1 및 제2 펄스폭 조정부를 제어하기 위해 입력 신호의 전압 레벨을 검출하는 단계
    를 포함하는 스위칭 모듈 제어용 방법.
  14. 제13항에 있어서,
    상기 입력 신호는 상기 메모리에 동작 전압을 제공하기 위한 것이고,
    상기 제1 펄스폭 조정값을 설정하도록 상기 입력 신호의 전압 레벨을 검출하는 단계는, 상기 제1 펄스폭 조정값을 설정하기 위해 상기 동작 전압의 전압 레벨을 검출하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  15. 제14항에 있어서,
    상기 제1 펄스폭 조정값을 설정하기 위해 상기 동작 전압의 전압 레벨을 검출하는 단계는, 상기 입력 신호가 제1 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 제1 폭에 대응하는 경우에는, 상기 제1 폭을 짧게 하기 위해 상기 제1 펄스폭 조정값을 제1 지연량으로 설정하는 단계를 포함하며, 상기 입력 신호가 상기 제1 전압 레벨보다 높은 제2 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 제1 폭보다 짧은 제2 폭에 대응하는 경우에는, 상기 제2 폭을 짧게 하기 위해 상기 제1 펄스폭 조정값을 상기 제1 지연량보다 짧은 제2 지연량으로 설정하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  16. 제15항에 있어서,
    상기 제1 펄스폭 조정값을 설정하기 위해 상기 동작 전압의 전압 레벨을 검출하는 단계는, 상기 제2 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 입력 지시 신호의 펄스폭을 유지하도록 상기 제1 펄스폭 조정값을 유지하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  17. 제15항에 있어서,
    상기 입력 신호에 따라 상기 제2 펄스폭 조정값을 설정하는 단계는, 상기 입력 신호가 제3 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제3 폭에 대응하는 경우에는, 상기 제3 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 제3 지연량으로 설정하는 단계를 포함하며, 상기 입력 신호가 상기 제3 전압 레벨보다 낮은 제4 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제3 폭보다 긴 제4 폭에 대응하는 경우에는, 상기 제4 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 상기 제3 지연량보다 짧은 제4 지연량으로 설정하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  18. 제17항에 있어서,
    상기 입력 신호에 따라 상기 제2 펄스폭 조정값을 설정하는 단계는, 상기 제4 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 제어 신호의 펄스폭을 유지하도록 상기 제2 펄스폭 조정값을 유지하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  19. 제14항에 있어서,
    상기 제1 펄스폭 조정값을 설정하기 위해 상기 동작 전압의 전압 레벨을 검출하는 단계는, 상기 입력 신호가 제1 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 제1 폭에 대응하는 경우에는, 상기 제1 폭을 길게 하기 위해 상기 제1 펄스폭 조정값을 제1 지연량으로 설정하는 단계를 포함하며, 상기 입력 신호가 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 대응하고 상기 입력 지시 신호의 펄스폭이 제1 폭보다 긴 제2 폭에 대응하는 경우에는, 상기 제2 폭을 길게 하기 위해 상기 제1 펄스폭 조정값을 상기 제1 지연량보다 짧은 제2 지연량으로 설정하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  20. 제19항에 있어서,
    상기 제1 펄스폭 조정값을 설정하기 위해 상기 동작 전압의 전압 레벨을 검출하는 단계는, 상기 제2 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 입력 지시 신호의 펄스폭을 유지하도록 상기 제1 펄스폭 조정값을 유지하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  21. 제19항에 있어서,
    상기 입력 신호에 따라 상기 제2 펄스폭 조정값을 설정하는 단계는, 상기 입력 신호가 제3 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제3 폭에 대응하는 경우에는, 상기 제3 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 제3 지연량으로 설정하는 단계를 포함하며, 상기 입력 신호가 상기 제3 전압 레벨보다 낮은 제4 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제3 폭보다 긴 제4 폭에 대응하는 경우에는, 상기 제4 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 상기 제3 지연량보다 짧은 제4 지연량으로 설정하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  22. 제21항에 있어서,
    상기 입력 신호에 따라 상기 제2 펄스폭 조정값을 설정하는 단계는, 상기 제4 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 제어 신호의 펄스폭을 유지하 도록 상기 제2 펄스폭 조정값을 유지하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  23. 제14항에 있어서,
    상기 입력 신호에 따라 상기 제2 펄스폭 조정값을 설정하는 단계는, 상기 입력 신호가 제1 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제1 폭에 대응하는 경우에는, 상기 제1 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 제1 지연량으로 설정하는 단계를 포함하며, 상기 입력 신호가 상기 제1 전압 레벨보다 낮은 제2 전압 레벨에 대응하고 상기 제어 신호의 펄스폭이 제1 폭보다 긴 제2 폭에 대응하는 경우에는, 상기 제2 폭을 길게 하기 위해 상기 제2 펄스폭 조정값을 상기 제1 지연량보다 짧은 제2 지연량으로 설정하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
  24. 제23항에 있어서,
    상기 입력 신호에 따라 상기 제2 펄스폭 조정값을 설정하는 단계는, 상기 제2 전압 레벨이 임계 전압 레벨에 도달한 경우, 상기 제어 신호의 펄스폭을 유지하도록 상기 제2 펄스폭 조정값을 유지하는 단계를 포함하는, 스위칭 모듈 제어용 방법.
KR1020060126280A 2006-09-29 2006-12-12 메모리의 동작 전압을 검출하여 메모리 내의 스위칭 모듈을제어하는 장치 및 방법 KR100820897B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW095136193A TWI305653B (en) 2006-09-29 2006-09-29 Apparatus and related method for controlling switch module in memory by detecting operation voltage of memory
TW095136193 2006-09-29

Publications (2)

Publication Number Publication Date
KR20080029718A KR20080029718A (ko) 2008-04-03
KR100820897B1 true KR100820897B1 (ko) 2008-04-11

Family

ID=39185088

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060126280A KR100820897B1 (ko) 2006-09-29 2006-12-12 메모리의 동작 전압을 검출하여 메모리 내의 스위칭 모듈을제어하는 장치 및 방법

Country Status (5)

Country Link
US (1) US7417906B2 (ko)
JP (1) JP4653122B2 (ko)
KR (1) KR100820897B1 (ko)
DE (1) DE102007007858B4 (ko)
TW (1) TWI305653B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646954B2 (en) * 2001-02-02 2003-11-11 Broadcom Corporation Synchronous controlled, self-timed local SRAM block
US8064513B2 (en) * 2007-03-01 2011-11-22 Seiko Epson Corporation Pulse generator, communication device, and pulse generation method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461510A (en) * 1987-08-27 1989-03-08 Teijin Ltd Polyester fiber having improved heat resistance
JP2007097005A (ja) * 2005-09-30 2007-04-12 Hitachi Ltd 可変利得増幅器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3701972A (en) * 1969-12-16 1972-10-31 Computer Retrieval Systems Inc Data processing system
JP2854305B2 (ja) 1988-10-07 1999-02-03 株式会社日立製作所 半導体記憶装置と半導体記憶装置の動作方法
JPH05303893A (ja) * 1992-04-23 1993-11-16 Toshiba Corp 半導体集積回路
KR0167299B1 (ko) 1995-12-21 1999-02-01 문정환 메모리의 컬럼스위치 인에이블신호 발생회로
JP3488224B2 (ja) * 2001-11-16 2004-01-19 沖電気工業株式会社 遷移信号制御装置とそれを用いたｄｍａコントローラ及び遷移信号制御プロセッサ
KR100608365B1 (ko) * 2004-05-17 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치
KR100646941B1 (ko) * 2005-07-25 2006-11-23 주식회사 하이닉스반도체 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6461510A (en) * 1987-08-27 1989-03-08 Teijin Ltd Polyester fiber having improved heat resistance
JP2007097005A (ja) * 2005-09-30 2007-04-12 Hitachi Ltd 可変利得増幅器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
공개특허공보 특1997-0051213호
등록특허공보 특0161510호

Also Published As

Publication number Publication date
US7417906B2 (en) 2008-08-26
KR20080029718A (ko) 2008-04-03
JP2008090992A (ja) 2008-04-17
DE102007007858B4 (de) 2009-11-19
JP4653122B2 (ja) 2011-03-16
DE102007007858A1 (de) 2008-04-17
US20080080270A1 (en) 2008-04-03
TWI305653B (en) 2009-01-21
TW200816225A (en) 2008-04-01

Similar Documents

Publication Publication Date Title
KR100596781B1 (ko) 온 다이 터미네이션의 종단 전압 조절 장치
US20080019204A1 (en) Apparatus and Method for Supplying Power in Semiconductor Device
US10153016B2 (en) Apparatus of offset voltage adjustment in input buffer
US7633822B2 (en) Circuit and method for controlling sense amplifier of a semiconductor memory apparatus
JP2012133887A (ja) 半導体メモリのコラム選択信号制御装置及び方法
KR100684904B1 (ko) 온 다이 종단 회로를 포함한 반도체 메모리 장치 및 그것의온 다이 종단 방법
US7106647B2 (en) Internal voltage supply circuit
KR100820897B1 (ko) 메모리의 동작 전압을 검출하여 메모리 내의 스위칭 모듈을제어하는 장치 및 방법
KR100863775B1 (ko) 메모리 내의 특정 신호의 동작 주파수를 검출하여 메모리내의 스위칭 모듈을 제어하는 장치 및 방법
JP5001640B2 (ja) 半導体メモリ装置及びこれを具備するメモリシステム、並びにそのスイング幅制御方法
JP2010086642A (ja) 半導体装置および半導体装置の内部電源供給方法
KR100587077B1 (ko) 메모리 장치에 사용되는 클락 인에이블 신호용 버퍼 장치
KR100795015B1 (ko) 반도체 메모리 장치의 센스앰프 드라이버 구동전압생성회로
KR20180055432A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20170000625A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR100852001B1 (ko) 반도체 메모리 장치의 비트 라인 프리 차지 전압 제어 회로
KR20140064270A (ko) 반도체 메모리 장치
KR19980076571A (ko) 반도체 메모리 장치 및 그것의 내부 전원 전압 공급 회로
KR20010061469A (ko) 플래시 메모리의 캠셀 검출회로
KR20010061483A (ko) 플래시 메모리 소자용 입력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130322

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160321

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170220

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180122

Year of fee payment: 11