KR20010061469A - 플래시 메모리의 캠셀 검출회로 - Google Patents

플래시 메모리의 캠셀 검출회로 Download PDF

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Abstract

본 발명에 따른 플래시 메모리의 캠셀 검출회로에 의하면, 전원전압의 파워 상승을 감지하여 리세트 신호를 출력하는 파워 업 리세트 회로와, 파워 업 리세트 신호에 의해 인에이블 되어 캠셀의 센싱시간을 조정하는 시간조정부와, 파워 업 리세트 회로의 출력신호와 시간조정부의 출력신호에 따라서 상기 캠셀의 워드라인 신호의 레벨을 펌핑하는 펌프부를 구비함으로써, 낮은 전원전압에서도 캠 셀의 워드라인을 펌핑하여 캠 셀을 안정적으로 센싱할 수 있다.

Description

플래시 메모리의 캠셀 검출회로{CAM cell detect circuit of flash memory}
본 발명은 플래시 메모리에 관한 것인데, 상세하게는 낮은 전원전압에서도 캠 셀의 워드라인을 펌핑하여 캠 셀을 안정적으로 센싱할 수 있도록 함으로써 센싱마진을 높여줄 수 있는 플래시 메모리의 캠셀 검출회로에 관한 것이다.
일반적으로 플래시 메모리의 사이즈를 줄이면, 메모리의 에러율은 증가한다. 예를 들면, 작은 사이즈의 메모리는 제조하기도 어려울뿐더러 워드라인의 쇼트 혹은 메모리 셀의 불량 등이 발생하기 쉽다. 그래서 전술한 에러를 줄이기 위해서 메모리에 잉여회로(redundant circuit)가 필요하게 되었다.
따라서 현재 사용되고 있는 플래시 메모리 소자에서는 수율 향상을 위하여 다음과 같은 캠(Content Addressable Memory, CAM) 셀을 사용하여 잉여회로에 의한 리페어 과정을 가진다.
종래의 플래시 메모리의 캠셀을 독출하는 독출회로에서는, 캠셀을 인에이블시키는 신호 CEb가 다수의 캠(CAM0 ~ CAMn)의 센스앰프로 접속되고, 워드라인(W/L)은 캠(CAM0 ~ CAMn)으로 접속되어 잇다.
전술한 종래의 플래시 메모리의 캠셀 독출회로에서는 모든 캠들이 CEb에 의해 제어를 받아 CEb가 로우신호일 때 캠셀의 데이터를 독출하도록 되어 있다. 그래서 항상 칩 동작상태에서는 캠 셀을 독출하기 때문에 전력소모가 많았었으며, 그에 따라 캠셀의 스트레스가 커지게 되었다.
그리고 높은 전원전압에서는 캠셀의 워드라인에 전원전압을 가하면 캠셀의 문턱전압이 낮더라도 충분히 센싱이 가능했었지만, 플래시 메모리의 전원전압이 저전압으로 갈수록 캠셀의 전류가 작아져 캠셀의 독출이 어렵게 되는 문제점이 있었다.
전술한 문제점을 해결하기 위하여 본 발명에 따른 플래시 메모리의 캠셀 검출회로는, 낮은 전원전압에서도 캠 셀을 안정적으로 센싱할 수 있도록 파워가 상승할 때 발생하는 신호를 이용하여 워드라인을 펌핑하여 캠셀을 빠른 시간내에 독출하고 래치할 수 있는 플래시 메모리의 캠셀 검출회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리의 캠셀 검출회로는, 전원전압의 파워 상승을 감지하여 리세트 신호를 출력하는 파워 업 리세트 회로와, 파워 업 리세트 신호에 의해 인에이블 되어 캠셀의 센싱시간을 조정하는 시간조정부와, 파워 업 리세트 회로의 출력신호와 시간조정부의 출력신호에 따라서 캠셀의 워드라인 신호의 레벨을 펌핑하는 펌프부를 구비하는 것을 특징으로 하는 구성이다. 그리고 시간조정부는 파워 업 리세트 신호에 의해 인에이블되는 미리 소거되어 있는 소거캠셀과, 소거캠셀을 센싱하는 시간을 소정시간 지연시키는 딜레이부로 이루어지거나 혹은 캠셀을 센싱하는 시간을 설정할 수 있도록 항상 소거상태인 각각 직렬로 접속된 다수개의 소거캠셀로 이루어지며 파워 온 리세트 신호에 의하여 직렬로 접속되어 있는 다수개의 소거캠셀이 순차적으로 인에이블되는 구성인 것을 특징으로 하는 구성이다.
도 1은 종래의 캠셀을 이용한 리페어회로의 블록도이다.
도 2는 본 발명의 제 1 실시예에 따른 캠셀을 이용한 리페어회로의 블록도이다.
도 3은 본 발명의 제 2 실시예에 따른 캠셀을 이용한 리페어 회로의 블록도이다.
도 4는 도 2 및 도 3의 파워 업 리세트 회로의 회로도이다.
* 도면이 상세한 부분의 대한 부호의 설명 *
20,70:파워 업 리세트회로 30,80:부정논리합게이트
42:딜레이부 52,102:펌프
41,91,92,93:Erased CAM 60,110:캠셀
이하에서는 첨부한 도면을 참조하여 본 발명을 상세하게 설명하겠다.
본 발명에 따른 제1실시예는 파워 업 리세트 회로를 구비한다. 파워 업 리세트 회로(power on reset circuit)는 전원전압(Vcc)이 셋업되는 순간 초기화를 이룰 수 있도록 초기화 신호를 발생시키는 회로인데 다음과 같다.
전원전압(Vcc)과 제2노드(Node_b)사이에는 PMOS체인(10)가 접속되는데, PMOS체인(10)는 제1PMOS트랜지스터(P1) ~ 제6PMOS트랜지스터(P6)으로 이루어지며, 제1PMOS트랜지스터(P1) ~ 제6PMOS트랜지스터(P6)의 게이트는 상호 접속되어 제1노드(Node_a)로 접속된다. 또한 제2노드(Node_b)와 그라운드 사이에는 제3NMOS트랜지스터(N3)가 접속된다. 그리고 전원전압(Vcc)와 제1노드(Node_a)사이에는 게이트가 제2노드(Node_b)로 접속되는 제1PMOS트랜지스터(P7)가 접속되고, 제1노드(Node_a)와 그라운드 사이에는 제1NMOS트랜지스터(N1)와 제2NMOS트랜지스터(N2)가 접속된다.
또한 제2노드(Node_b)에는 제1인버터(I1) ~ 제3인버터(I3)로 이루어진 인버터체인(20)이 접속되고 인버터체인(20)의 출력단에서는 파워 업 리세트 신호가 출력된다.
전술한 구성을 가지는 파워 업 리세트 회로(20)의 출력단은 부정논리합게이트(NOR gate)(30)의 일측 입력단으로 접속되며, 부정논리합게이트(30)의 타측입력단에는 후술하는 딜레이부(42)의 출력단이 접속된다.
부정논리합게이트(30)의 출력단은 항상 소거상태로 되어 있는 Erased CAM(소거캠셀)(41)의 센스앰프와 정보를 조장하고 있는 캠셀 CAM0 ~ CAMn(60)의 센스앰프로 접속된다. 또한 부정논리합게이트(30)의 출력단은 발진부(OSC)(51)를 통하여 포지티브 차지펌프로 구성되는 펌프부(52)로 접속된다. 또한 펌프부(52)의 출력단은 CAM0 ~ CAMn(60)의 워드라인으로 각각 접속된다.
한편 소거캠셀(Erased CAM)(41)의 센스앰프의 출력단은 딜레이부(42)로 접속되고 딜레이부(42)의 출력단은 전술한 부정논리합게이트(30)의 타측 입력단으로 접속된다.
이하에서는 본 발명에 따른 제1실시예의 동작을 살펴보겠다.
전술한 구성을 가지는 파워 업 리세트 회로(20)의 초기 조건은, 제1노드(Node_a)는 NMOS트랜지스터 문턱전압(threshold voltage)(Vt)의 2배(2Vt)이며, 제2노드(Node_b)는 로우상태 즉 0볼트로 되어 있어야만 한다. 이러한 초기 조건에서 전원전압(Vcc)이 온되면, 즉 전원전압(Vcc)이 인가되면 제2노드(Node_b)에 의해 제7PMOS트랜지스터(P7)는 턴-온되어 제1노드(Node_a)의 전압을 전원전압(Vcc) 레벨로 상승시키게 된다.
제7PMOS트랜지스터(P7)의 턴-온에 의하여 제1노드(Node_a)의 전압이 전원전압(Vcc) 레벨로 상승되면, 그 전압은 트랜지스터 체인(120)의 각 트랜지스터의 게이트에 인가되어 PMOS트랜지스터(P1 ~ P6)를 오프시켜 제2노드(Node_b)를 로우상태로 만든다. 그에 따라서, 인버터체인(130)을 거쳐서 하이신호가 출력되게 된다.
전술한 동작을 하는 파워 업 리세트 회로(20)는 초기에는 로우신호를 출력하는데, 파워 업 리세트회로(20)에서 출력되는 로우신호는 부정논리합게이트(NOR gate)의 일측 입력단으로 입력된다. 또한 초기에는 래치는 로우신호를 출력하는데, 래치에서 출력되는 로우신호는 딜레이부(42)를 통하여 부정논리합게이트(30)의 타측입력단으로 입력된다. 그에 따라서 부정논리합게이트(30)는 양 입력단으로 로우신호가 입력되기 때문에 하이신호를 출력하게 되어, 신호 EN은 하이신호가 된다.
부정논리합게이트(30)에서 하이신호가 출력되어 신호 EN이 하이신호가 되면 소거되어 있는 하나의 캠을 이용하여 센싱하고 그 신호는 딜레이부에 의하여 딜레이 시켜 신호 EN은 로우신호가 된다.
그런데 신호 EN이 하이신호일 때 그 신호는 OSC(51)를 통하여 펌프부(52)로 입력되고, 포지티브 차지펌프인 펌프부(52)는 워드라인(W/L)의 값을 전원전압(Vcc)이상이 되게 한다. 워드라인(W/L)이 전원전압(Vcc) 이상이 되면 각 S/A는 캠(CAM0, CAM1 ~ CAMn) 셀을 센싱하게 되는데, 래치신호가 하이신호가 되어 신호 EN이 로우신호가 되면 데이터는 래치된다. 그리하여 더 이상의 전력소모는 없게 된다.
이하에서는 본 발명에 따른 제2실시예의 구성을 설명하겠다.
제2실시예의 파워 업 리세트부(70)는 전술한 제1실시예와 같다.
파워 업 리세트 회로(70)의 출력단은 부정논리합게이트(NOR gate)(80)의 일측 입력단으로 접속되며, 부정논리합게이트(80)의 타측입력단에는 후술하는 Erased CAMn(93)의 센스앰프(S/An)의 출력단이 접속된다.
부정논리합게이트(80)의 출력단은 항상 소거상태인 Erased CAM0(91)의 센스앰프(S/A0)의 입력단과, 캠셀(CAM0 ~ CAMn)(110)의 센스앰프로 접속된다. 또한 부정논리합게이트(80)의 출력단은 발진부(OSC)(101)를 통하여 포지티브 차지펌프로 구성되는 펌프부(102)로 접속된다. 또한 펌프부(102)의 출력단은 캠셀(110)(CAM0 ~ CAMn)의 워드라인으로 각각 접속된다.
한편 소거캠셀(Erased CAM0)(91)의 센스앰프(S/A0)의 출력단은소거캠셀(Erased CAM1)(92)의 센스앰프(S/A1)의 입력단으로 접속되고, Erased CAM1(92)의 센스앰프(S/A1)의 출력단은 다음 Erased CAM의 센스앰프의 입력단으로 접속되어 최종적으로 Erased CAMn(93)의 센스앰프(S/An)의 출력단은 전술한 부정논리합게이트(80)의 타측입력단으로 접속된다. 이때 각 Erased CAM들은 순차적으로 작동되어 제1실시예에서의 딜레이부와 유사한 동작을 한다.
전술한 구성을 가지는 본 발명에 따른 제2실시예의 동작은 다음과 같다.
동작 초기에는 모든 Erased CAM은 소거상태이고, 신호 EN 및 EN0 ~ ENn 그리고 래치신호는 로우신호이다.
전술하였다시피 초기에는 파워 업 리세트 회로(70)의 출력신호는 로우신호가 되는데, 파워 업 리세트 회로(70)에서 출력되는 로우신호는 부정논리합게이트(NOR gate)(80)의 일측 입력단으로 입력된다. 또한 센스앰프(S/An)에서 출력되는 신호가 로우이므로 부정논리합게이트(80)는 양 입력단으로 로우신호가 입력되어 하이신호를 출력하게 되어 신호 EN은 로우에서 하이신호가 된다.
그리고 센스앰프(S/A0)에 의해 Erased CAM0(91)이 읽히게 되면 센스앰프(S/A0)의 출력 신호 EN0는 하이신호가 되며, EN0은 다음단의 센스앰프(S/A1)의 입력으로 들어가서 그 센스앰프(S/A1)를 인에이블 시키게 된다. 센스앰프(S/A1)는 인에이블됨에 따라서 Erased CAM1(92)을 읽어낸다. 그리고 센스앰프(S/A1)는 신호 EN1을 다음단으로 출력하게 되고 같은 방법에 의해 S/An까지 동작이 이루어진다. 이때 센싱시간은 Erased CAM0 ~ CAMn을 읽는 시간으로 결정된다.
그리하여 모든 Erased CAM 셀들을 읽은 후, 래치신호는 하이신호가 되어 부정논리합게이트로 입력된다. 그에 따라서 부정논리합게이트는 로우신호를 출력하게 되어 신호 EN은 로우신호가 되어 각 캠 셀들에 대한 독출이 끝나게 된다.
본 발명에 따른 플래시 메모리의 캠셀 검출회로에 의하면, 전원전압의 파워 상승을 감지하여 리세트 신호를 출력하는 파워 업 리세트 회로와, 파워 업 리세트 신호에 의해 인에이블 되어 캠셀의 센싱시간을 조정하는 시간조정부와, 파워 업 리세트 회로의 출력신호와 시간조정부의 출력신호에 따라서 상기 캠셀의 워드라인 신호의 레벨을 펌핑하는 펌프부를 구비함으로써, 낮은 전원전압에서도 캠 셀의 워드라인을 펌핑하여 캠 셀을 안정적으로 센싱할 수 있다.

Claims (5)

  1. 전원전압의 파워 상승을 감지하여 리세트 신호를 출력하는 파워 업 리세트 회로,
    상기 파워 업 리세트 신호에 의해 인에이블 되어 캠셀의 센싱시간을 조정하는 시간조정부,
    상기 파워 업 리세트 회로의 출력신호와 상기 시간조정부의 출력신호에 따라서 상기 캠셀의 워드라인 신호의 레벨을 펌핑하는 펌프부를 구비하는 것을 특징으로 하는 플래시 메모리의 캠셀 검출회로.
  2. 제 1항에 있어서,
    상기 시간조정부는, 상기 파워 업 리세트 신호에 의해 인에이블되는 미리 소거되어 있는 소거캠셀과, 상기 소거캠셀을 센싱하는 시간을 소정시간 지연시키는 딜레이부로 이루어지는 것을 특징으로 하는 플래시 메모리의 캠셀 검출회로.
  3. 제 1항에 있어서,
    상기 시간조정부는, 상기 캠셀을 센싱하는 시간을 설정할 수 있도록 항상 소거상태인 각각 직렬로 접속된 다수개의 소거캠셀로 이루어지며 상기 파워 온 리세트 신호에 의하여 상기 직렬로 접속되어 있는 다수개의 소거캠셀이 순차적으로 인에이블되는 것을 특징으로 하는 플래시 메모리의 캠셀 검출회로.
  4. 제 1항에 있어서,
    상기 파워 업 리세트 회로의 출력신호와 상기 시간조정부의 출력신호를 조합할 수 있도록 부정논리합게이트를 포함하며, 상기 부정논리합게이트의 출력단은 상기 펌프부와, 상기 시간조정부와 상기 캠셀로 접속되는 것을 특징으로 하는 플래시 메모리의 캠셀 검출회로.
  5. 제 1항에 있어서,
    상기 펌프부는, 상기 파워 업 리세트 회로의 출력신호와 상기 시간조정부의 출력신호의 상태에 따라서 상기 캠셀의 워드라인 레벨을 펌핑하여 상기 캠셀로 공급하는 포지티브 차지펌프로 이루어지는 것을 특징으로 하는 플래시 메모리의 캠셀 검출회로.
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KR100685617B1 (ko) * 2001-06-29 2007-02-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 코드 저장 메모리 셀 독출 회로

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KR100685617B1 (ko) * 2001-06-29 2007-02-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 코드 저장 메모리 셀 독출 회로

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