KR20180055432A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 전압분배 인에이블 신호에 응답하여 전원전압을 전압분배하여 생성된 다수의 기준전압들 중 하나를 선택 인에이블 신호에 응답하여 입력 기준전압으로 선택하여 출력하는 기준전압 생성부; 및 기준전압 온/오프 정보에 응답하여 상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호를 생성하는 제어신호 생성부가 제공된다.

Description

반도체 메모리 장치 및 그의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 기준전압을 생성하는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치에 포함된 회로들은 데이터를 포함한 디지털 신호를 송수신한다. 디지털 신호를 수신하는 회로는 차동 증폭기 형태의 비교기로 구성된 입력버퍼를 이용하여 기준전압과 디지털 신호의 레벨을 비교하여 디지털 신호가 논리 하이 레벨 또는 논리 로우 레벨인지 여부를 판단한다.
기준전압은 논리 하이 레벨을 규정하는 전위와 논리 로우 레벨을 규정하는 전위의 중간값으로 설정되어 입력된 디지털 신호의 논리 레벨을 판별하는 절대 전압으로서의 역할을 한다.
일반적으로 기준전압을 생성하는 기준전압 생성회로는 파워-업 구간이 종료되고 난 후부터 동작을 시작하여 다수의 저항 소자에 의한 전압분배에 의해 생성된 다수의 레벨들 중 하나를 기준전압의 레벨로 선택하는 방식으로 동작한다.
이와 같은 방식으로 동작하는 기준전압 생성회로는 파워-업 구간이 종료되고 난 후 계속 활성화된 상태를 유지하여 전류소모가 크고, 기준전압의 레벨이 선택된 레벨로 상승하는데 많은 시간이 소모될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 입력 기준전압의 안정화 시간을 감소시킬 수 있도록 기준전압을 생성하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치는, 전압분배 인에이블 신호에 응답하여 전원전압을 전압분배하여 생성된 다수의 기준전압들 중 하나를 선택 인에이블 신호에 응답하여 입력 기준전압으로 선택하여 출력하는 기준전압 생성부; 및
기준전압 온/오프 정보에 응답하여 상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호를 생성하는 제어신호 생성부를 포함할 수 있다.
바람직하게, 상기 기준전압 온/오프 정보는 상기 기준전압 생성부의 온/오프 동작 정보일 수 있다.
바람직하게, 상기 기준전압 생성부의 온 동작에서 오프 동작으로 변경되는 제1 동작구간에서 상기 선택 인에이블 신호는 상기 전압 분배 인에이블 신호보다 먼저 활성화되고, 상기 기준전압 생성부의 오프 동작에서 온 동작으로 변경되는 제2 동작구간에서 상기 전압 분배 인에이블 신호는 상기 선택 인에이블 신호보다 먼저 비활성화될 수 있다.
바람직하게, 상기 기준전압 생성부는, 내부 리프레쉬 신호 및 상기 전압분배 인에이블 신호에 응답하여 인에이블 신호를 생성하기 위한 인에이블 신호 생성부; 상기 인에이블 신호에 응답하여 상기 전원전압을 전압분배하여 상기 다수의 기준전압을 생성하기 위한 전압 분배부; 외부 모드 제어신호를 디코딩하여 디코딩 신호를 생성하기 위한 디코딩부; 및 상기 선택 인에이블 신호 및 상기 디코딩 신호에 응답하여 상기 다수의 기준전압 중 하나를 상기 입력 기준전압으로 선택하는 선택부를 포함할 수 있다.
또한, 다수의 데이터 및 커맨드를 인가하는 메모리 컨트롤러; 및 기준전압 온/오프 정보에 응답하여 전압분배 인에이블 신호 및 선택 인에이블 신호를 생성하고, 상기 다수의 데이터 및 상기 커맨드를 수신하여 다수의 기준전압을 생성하며, 상기 다수의 기준전압 중 선택적으로 입력 기준전압으로 출력하는 메모리 장치를 포함하되, 상기 선택 인에이블 신호는 제1 동작구간에서 상기 전압분배 인에이블 신호보다 먼저 활성화되고, 상기 제1 동작구간과 반대로 동작하는 제2 동작구간에서 상기 전압분배 인에이블 신호보다 늦게 비활성화될 수 있다.
바람직하게, 상기 메모리 장치는, 상기 커맨드를 디코딩하여 리프레쉬 커맨드를 생성하는 커맨드 디코더; 상기 전압분배 인에이블 신호에 응답하여 전원전압을 전압분배하여 생성된 다수의 기준전압들 중 하나를 상기 선택 인에이블 신호에 응답하여 상기 입력 기준전압으로 선택하여 출력하는 기준전압 생성부; 및 상기 기준전압 온/오프 정보에 응답하여 상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호를 생성하는 제어신호 생성부를 포함할 수 있다.
바람직하게, 상기 기준전압 온/오프 정보는 상기 기준전압 생성부의 온/오프 동작 정보이며, 상기 제1 동작구간은 상기 기준전압 생성부가 온 동작에서 오프 동작으로 변경되는 구간이고, 상기 제2 동작구간은 상기 기준전압 생성부가 오프 동작에서 온 동작으로 변경되는 구간일 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은, 전압분배 인에이블 신호 및 선택 인에이블 신호의 타이밍을 조절하는 단계; 상기 전압분배 인에이블 신호에 응답하여 전원전압을 분배하여 다수의 기준전압을 생성하는 단계; 및 상기 선택 인에이블 신호에 응답하여 상기 다수의 기준전압 중 하나의 기준전압을 입력 기준전압으로써 출력하는 단계를 포함하되, 상기 선택 인에이블 신호는 상기 기준전압을 생성하기 위한 동작이 온 동작에서 오프 동작으로 변경 되었을 때 상기 전압분배 인에이블 신호보다 먼저 활성화될 수 있으며, 상기 기준전압을 생성하기 위한 동작이 오프 동작에서 온 동작으로 변경 되었을 때 상기 전압분배 인에이블 신호보다 늦게 비활성화될 수 있다.
바람직하게, 상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호의 타이밍을 조절하는 단계는, 상기 기준전압의 온/오프 동작을 갖는 파워 다운 신호 및 상기 파워 다운 신호를 일정 시간 지연시킨 신호를 부정 논리합 동작 및 반전동작을 통해 상기 먹스 인에이블 신호를 생성하는 단계; 및 상기 파워 다운 신호 및 상기 파워 다운 신호를 일정 시간 지연시킨 신호를 부정 논리곱 동작 및 반전동작을 통해 상기 전압분배 인에이블 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 기준전압을 생성함에 있어서, 기준전압 생성회로의 내부 타이밍을 제어함으로써 기준전압의 전압 레벨이 안정화되기까지의 시간을 감소시킬 수 있으며, 이로 인해 커런트 소모량을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 구성도이다.
도 2는 도 1에 도시된 반도체 메모리 장치를 도시한 회로도이다.
도 3은 도 1에 도시된 제어신호 생성부를 도시한 회로도이다.
도 4는 도 3에 도시된 제어신호 생성부의 동작을 나타낸 타이밍도이다.
도 5a 및 도 5b는 비교예 및 본 발명의 실시예에 따른 입력 기준전압의 변화량을 나타낸 타이밍도이다.
도 6은 도 1에 도시된 데이터 입력회로를 도시한 회로도이다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 도시한 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 구성도이다.
도 1을 참조하면, 반도체 메모리 장치는 제어신호 생성부(110), 기준전압 생성부(120) 및 데이터 입력회로(130)를 포함할 수 있다.
먼저 기준전압 생성부(120)는 파워업 신호(PWRUP) 및 셀프 리프레쉬 신호(SREF)에 응답하여 파워업 구간이 종료되고, 셀프 리프레쉬 모드가 아닌 경우 전원전압(VDD)을 분배하여 생성된 다수의 기준 전압들(미도시) 중에서 하나를 내부 입력 기준전압(IDQVREF)로 선택하여 출력할 수 있다.
기준전압 생성부(120)는 내부 입력 기준전압(IDQVREF)를 출력함에 있어서, 추후 설명될 제어신호 생성부(110)로부터 출력된 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)에 응답하여 내부 동작 타이밍이 제어될 수 있다. 예컨대, 기준전압 생성부(120)는 전압을 분배하기 위한 전압 분배부 및 다수의 기준전압 중 한 개의 기준전압을 선택하기 위한 선택부 등으로 구성될 수 있는데, 여기서 전압 분배부 및 선택부는 전압분배 인에이블 신호(RES_DIV_EN) 및 선택 인에이블 신호(MUX_EN)에 응답하여 동작이 활성화될 수 있다. 기준전압 생성부(120)에 대한 상세한 설명은 도 2에서 하기로 한다.
제어신호 생성부(110)는 파워 다운 신호(PWR_DN)에 응답하여 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)를 생성할 수 있다. 여기서 파워 다운 신호(PWR_DN)는 커런트를 절약하기 위한 구간의 정보를 가진 신호로써 기준전압을 온/오프(ON/OFF)하고자 하는 타이밍의 정보를 가진 신호일 수 있다.
본 발명의 실시예에서는 제어신호 생성부(110)는 파워 다운 신호(PWR_DN)를 사용하여 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)를 생성하였으나, 기준전압이 쓰이는 목적에 따라서 기준전압의 온/오프를 구분하고자 하는 구간을 결정지어주기 위한 신호라면 어떤 신호든 상관없다.
데이터 입력회로(130)는 입력 기준전압(IDQVREF) 및 다수의 데이터(DQ<0:15>) 각각을 비교하여 다수의 내부 입력 데이터(미도시)를 생성할 수 있다.
도 2는 도 1에 도시된 기준전압 생성부(120)를 도시한 회로도이다.
도 2를 참조하면, 기준전압 생성부(120)는 인에이블 신호 생성부(210), 전압 분배부(220), 디코딩부(230) 및 선택부(240)를 포함할 수 있다.
인에이블 신호 생성부(210)는 초기화 신호(PWRUP) 및 셀프 리프레쉬 신호(SREF)에 응답하여 전압 분배부(220)를 활성화하기 위한 인에이블 신호(EN)를 생성할 수 있다. 여기서 초기화 신호(POWRUP)는 파워-업 신호일 수 있다. 인에이블 신호 생성부(210)는 다수의 인버터(IV1, IV2, IV3) 및 다수의 낸드 게이트(ND1, ND2)를 포함할 수 있다. 다수의 인버터(IV1, IV2)는 각각 셀프 리프레쉬 신호(SREF) 및 초기화 신호(PWRUP)를 반전하여 출력할 수 있고, 반전된 신호들은 낸드 게이트(ND1)를 통해 부정 논리곱 연산을 수행하여 내부 인에이블 신호(INT_EN)를 생성하고, 내부 인에이블 신호(INT_EN) 및 인버터(IV3)를 통해 반전된 전압분배 인에이블 신호(RES_DIV_EN)는 낸드 게이트(ND2)를 통해 부정 논리곱 연산을 수행하여 인에이블 신호(EN)를 생성할 수 있다. 여기서 전압분배 인에이블 신호(RES_DIV_EN)는 도 1에 도시된 제어신호 생성부(110)를 통해 생성된 신호일 수 있다. 전압분배 인에이블 신호(RES_DIV_EN)를 생성하는 회로 및 동작은 도 3 및 도 4를 통해 상세히 설명하기로 한다.
전압 분배부(220)는 인에이블 신호(EN)에 응답하여 전원전압(VDD)을 분배하여 서로 다른 전압 레벨을 갖는 다수의 기준전압(VREF1~VREFN)을 생성할 수 있다.
전압 분배부(220)는 인에이블 신호(EN)를 수신하는 PMOS 트랜지스터(P1)와 인에이블 신호(EN)를 반전하는 인버터(IV4), 반전된 인에이블 신호를 수신하는 NMOS 트랜지스터(N1) 및 전원전압(VDD)을 분배하여 다수의 기준전압(VREF1~VREFN)을 생성하는 다수의 저항소자들(R1~RM)을 포함한다.
디코딩부(230)는 다수의 외부 모드 제어신호(MRS3<4:10>)를 디코딩하여 선택적으로 인에이블되는 다수의 디코딩 신호(미도시)를 생성할 수 있다. 여기서 외부 모드 제어신호(MRS3<4:10>)는 모드 레지스터 셋 신호로써 외부 시스템으로부터 수신하는 셋팅 값일 수 있다. 다수의 외부 모드 제어신호(MRS3<4:10>)의 논리레벨 조합에 따라 선택적으로 인에이블되는 다수의 디코딩 신호는 실시예에 따라서 다양하게 설정할 수 있다.
선택부(240)는 선택 인에이블 신호(MUX_EN)에 응답하여 활성화되어 다수의 디코딩 신호에 응답하여 다수의 기준전압(VREF1~VREFN) 중 하나를 선택하여 입력 기준전압(IDQVREF)으로 출력할 수 있다. 여기서 다수의 기준전압(VREF1~VREFN) 중 다수의 디코딩 신호에 따라 입력 기준전압(IDQVREF)으로 출력되는 신호는 실시예에 따라서 다양하게 설정할 수 있다.
상기와 같은 구성의 기준전압 생성부(120)는 파워-업 구간이 종료된 후 셀프 리프레쉬 모드에 진입하지 않고, 전압분배 인에이블 신호(RES_DIV_EN)가 로우(low) 레벨인 경우, 로직 로우 레벨로 생성되는 인에이블 신호(EN)에 의해 전압 분배부(220)가 구동되어 다수의 기준전압(VREF1~VREFN)이 생성되고, 다수의 외부 모드 제어신호(MRS3<4:10>)의 논리조합 및 로우 레벨인 선택 인에이블 신호(MUX_EN)에 따라 다수의 기준전압(VREF1~VREFN) 중 하나가 선택되어 입력 기준전압(IDQVREF)으로 출력될 수 있다.
한편, 기준전압 생성부(120)는 전압분배 인에이블 신호(RES_DIV_EN)에 응답하여 전압 분배부(220)의 온/오프 동작을 제어할 수 있고, 선택 인에이블 신호(MUX_EN)에 응답하여 선택부(240)의 온/오프 동작을 제어할 수 있다. 선택 인에이블 신호(MUX_EN)는 기준전압 생성부(120)의 동작이 활성화되는 경우, 즉 인에이블 신호(EN)가 로직 로우(low) 레벨일 경우, 전압분배 인에이블 신호(RES_DIV_EN)보다 먼저 로우 레벨이 되어 선택부(240)를 온 시킬 수 있으며, 기준전압 생성부(120)의 동작이 종료된 경우, 즉 인에이블 신호(EN)가 로직 하이(high) 레벨일 경우, 전압분배 인에이블 신호(RES_DIV_EN)보다 늦게 하이 레벨이 되어 선택부(240)를 오프시킬 수 있다. 여기서 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)의 온/오프 타이밍은 도 1에 도시된 제어신호 생성부(110)를 통해 생성될 수 있다.
도 3은 도 1에 도시된 제어신호 생성부(110)를 도시한 회로도이다.
도 3을 참조하면, 제어신호 생성부(110)는 지연부(310), 선택 인에이블 신호 생성부(320) 및 전압분배 인에이블 신호 생성부(330)를 포함할 수 있다.
지연부(310)는 파워 다운 신호(PWR_DN)를 일정 시간 지연하여 파워 다운 지연 신호(PWR_DN_DLY)를 생성할 수 있다. 지연부(310)는 실시예에 따라 다양하게 구성될 수 있다. 예컨대, 지연부(310)는 다수의 인버터 딜레이 회로로 구성될 수 있다.
선택 인에이블 신호 생성부(320)는 파워 다운 신호(PWR_DN) 및 파워 다운 지연 신호(PWR_DN_DLY)를 수신하여 부정 논리합 연산을 수행하는 노아 게이트(NR1) 및 노아 게이트(NR1)를 통해 출력된 신호를 반전하여 선택 인에이블 신호(MUX_EN)를 출력하는 인버터(IV5)로 구성될 수 있다.
전압분배 인에이블 신호 생성부(330)는 파워 다운 신호(PWR_DN) 및 파워 다운 지연 신호(PWR_DN_DLY)를 수신하여 부정 논리곱 연산을 수행하는 낸드 게이트(ND3) 및 낸드 게이트(ND3)를 통해 출력된 신호를 반전하여 전압분배 인에이블 신호(RES_DIV_EN)를 출력하는 인버터(IV6)로 구성될 수 있다.
한편, 파워 다운 신호(PW_DN)는 동작의 온/오프를 제어하는 신호로써 커런트를 세이빙하기 위한 구간의 정보를 가진 신호일 수 있다. 따라서 파워 다운 신호(PW_DN)는 입력 기준전압(IDQVREF)을 온/오프 하고자 하는 타이밍 정보를 가진 신호로써 사용될 수 있다.
상기와 같은 구성을 통해 동작하는 제어신호 생성부(110)의 동작을 도 4의 타이밍도를 토대로 설명하기로 한다.
도 4는 도 3에 도시된 제어신호 생성부(110)의 동작을 나타낸 타이밍도이다.
도 4를 참조하면, 먼저 파워 다운 신호(PWR_DN)가 활성화되고, 이를 지연부(310)를 통해 일정 시간 지연시켜 파워 다운 지연 신호(PWR_DN_DLY)를 생성할 수 있다.
파워 다운 신호(PWR_DN) 및 파워 다운 지연 신호(PWR_DN_DLY)는 선택 인에이블 신호 생성부(320)를 통해 부정 논리합 및 반전 동작을 통해 선택 인에이블 신호(MUX_EN)로써 출력될 수 있다. 또한 파워 다운 신호(PWR_DN) 및 파워 다운 지연 신호(PWR_DN_DLY)는 전압분배 인에이블 신호 생성부(330)를 통해 부정 논리곱 및 반전 동작을 통해 전압분배 인에이블 신호(RES_DIV_EN)를 생성할 수 있다.
이를 좀 더 자세히 살펴보면, 선택 인에이블 신호(MUX_EN)는 기준전압 생성부(120)의 동작이 온(ON) 동작에서 오프(OFF) 동작으로 변경되는 제1 동작구간(On-to-Off Buffering 구간)에서 전압분배 인에이블 신호(RES_DIV_EN)보다 먼저 활성화되어 오프(OFF) 될 수 있으며, 기준전압 생성부(120)의 동작이 오프(OFF) 동작에서 온(ON) 동작으로 변경되는 제2 동작구간(Off-to-On Buffering 구간)에서 전압분배 인에이블 신호(RES_DIV_EN)보다 늦게 비활성화되어 온(ON) 될 수 있다. 다시 말하면, 다수의 기준전압(VREF1~VREFN)을 생성한 후 선택부(240)를 온(ON) 시키고, 선택부(240)가 먼저 오프된 후 다수의 기준전압(VREF1~VREFN)을 모두 생성함으로써 원치 않는 레벨의 신호가 유입되지 않도록 제어하는 것이 가능하다. 따라서 입력 기준전압(IDQVREF) 생성시 원하는 최적의 레벨의 입력 기준전압(IDQVREF)으로써 출력되기까지의 안정화 시간을 감소시킬 수 있으며, 그로 인해 고정적으로 소모되었던 커런트를 감소시킬 수 있다.
도 5a 및 도 5b는 비교예 및 본 발명의 실시예에 따른 입력 기준전압(IDQVREF)의 변화량을 나타낸 타이밍도이다. 먼저, 도 5a 및 도 5b의 x축은 시간을 나타내며, y축은 입력 기준전압(IDQVREF)의 전압 레벨 변화를 나타낼 수 있다.
도 5a는 비교예에 따른 입력 기준전압(IDQVREF)의 전압레벨의 변화량을 나타낸 타이밍도로써 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)를 통해 기준전압 생성부(120)의 온/오프 타이밍을 제어하지 않은 경우에 대한 타이밍도이다.
도 5b는 본 발명의 실시예에 따른 입력 기준전압(IDQVREF)의 전압레벨의 변화량을 나타낸 타이밍도로써 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)를 통해 기준전압 생성부(120)의 온/오프 타이밍을 제어한 경우에 대한 타이밍도이다.
도 5a 및 도 5b를 비교하면, 도 5a는 도 5b에 비해 기준전압이 안정화될 때까지의 시간이 오래 걸리고, 그에 따라 입력 기준전압(IDQVREF)의 전압 레벨의 변화 폭이 큰 것을 확인할 수 있는 반면, 도 5a는 기준전압이 안정화되기까지의 시간이 비교적 짧으며, 입력 기준전압(IDQVREF)의 전압 레벨의 변화 폭 또한 적은 경을 확인할 수 있다.
즉, 본 발명의 실시예는 선택 인에이블 신호(MUX_EN) 및 전압분배 인에이블 신호(RES_DIV_EN)의 온/오프 타이밍을 제어함으로써 기준전압 생성부(120)의 온/오프를 제어할 수 있으므로 기준전압이 안정화될 때까지의 시간 및 입력 기준전압(IDQVREF)의 전압 레벨 변화의 양을 감소시킬 수 있으며, 그로 인해 발생하는 커런트 소모량을 감소시킬 수 있다.
도 6은 도 1에 도시된 데이터 입력회로(130)를 도시한 회로도이다.
도 6을 참조하면, 데이터 입력회로(130)는 입력 기준전압(IDQVREF) 및 다수의 데이터(DQ<0:15>) 각각을 비교하여 다수의 입력 데이터(DIN0~DIN15)를 생성하는 다수의 비교기(610~640)를 포함할 수 있다.
여기서, 다수의 비교기(610~640) 각각은 차동 증폭기 회로로 구현할 수 있다.
상기와 같은 구성을 갖는 데이터 입력회로(130)는 입력 기준전압(IDQVREF)에 응답하여 다수의 데이터(DQ<0:15>) 각각을 버퍼링하여 다수의 입력 데이터(DIN0~DIN15)로 출력할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치를 도시한 구성도이다.
도 7을 참조하면, 반도체 장치는 메모리 컨트롤러(710) 및 메모리 장치(720)를 포함할 수 있다.
메모리 컨트롤러(710)는 다수의 데이터(DQ<0:15>) 및 커맨드(CMD)를 메모리 장치(720)에 인가하고, 메모리 장치(720)는 다수의 데이터(DQ<0:15>) 및 커맨드(CMD)를 메모리 컨트롤러(710)로부터 수신하여 내부 동작을 수행할 수 있다.
메모리 장치(720)는 커맨드 디코더(721), 제어신호 생성부(722), 기준전압 생성부(723) 및 데이터 입력회로(724)를 포함할 수 있다.
커맨드 디코더(721)는 메모리 컨트롤러(710)로부터 수신된 커맨드를 디코딩하여 셀프 리프레쉬 동작을 수행하기 위한 셀프 리프레쉬 커맨드(SREF)를 생성할 수 있다.
제어신호 생성부(722)는 파워 다운 신호(PWR_DN)에 응답하여 기준전압 생성부(723)의 온/오프 타이밍을 제어하기 위한 전압분배 인에이블 신호(RES_DIV_EN) 및 선택 인에이블 신호(MUX_EN)를 생성할 수 있다. 제어신호 생성부(722)는 도 1에 도시된 제어신호 생성부(110)와 동일한 구성 및 동작을 수행하므로 상세한 동작 설명은 생략하기로 한다.
기준전압 생성부(723)는 셀프 리프레쉬 커맨드(SREF) 및 초기화 신호(PWRUP)에 응답하여 동작하되, 전압분배 인에이블 신호(RES_DIV_EN) 및 선택 인에이블 신호(MUX_EN)에 응답하여 내부 동작 타이밍을 제어하여 입력 기준전압(IDQVREF)을 생성할 수 있다. 기준전압 생성부(723)는 도 1에 도시된 기준전압 생성부(120)와 동일한 구성 및 동작을 수행하므로 상세한 동작 설명은 생략하기로 한다.
데이터 입력회로(724)는 메모리 컨트롤러(710)로부터 수신된 다수의 데이터(DQ<0:15>) 각각과 입력 기준전압(IDQVREF)을 비교하여 입력 데이터(미도시)를 생성할 수 있다. 데이터 입력회로(724)는 도 1에 도시된 데이터 입력회로(130)와 동일한 구성 및 동작을 수행하므로 상세한 동작 설명을 생략하기로 한다.
정리하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 입력 기준전압(IDQVREF)을 생성함에 있어서, 기준전압 생성부(723)의 내부 동작을 제어하는 전압분배 인에이블 신호(RES_DIV_EN) 및 선택 인에이블 신호(MUX_EN)의 온/오프 타이밍을 제어함으로써 입력 기준전압(IDQVREF)의 전압 레벨이 안정화되기까지의 시간을 감소시킬 수 있으며, 그로 인해 커런트 소모량 또한 감소시키는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 제어신호 생성부
120 : 기준전압 생성부
130 : 데이터 입력회로

Claims (19)

  1. 전압분배 인에이블 신호에 응답하여 전원전압을 전압분배하여 생성된 다수의 기준전압들 중 하나를 선택 인에이블 신호에 응답하여 입력 기준전압으로 선택하여 출력하는 기준전압 생성부; 및
    기준전압 온/오프 정보에 응답하여 상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호를 생성하는 제어신호 생성부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 기준전압 온/오프 정보는 상기 기준전압 생성부의 온/오프 동작 정보인 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 기준전압 생성부의 온 동작에서 오프 동작으로 변경되는 제1 동작구간에서 상기 선택 인에이블 신호는 상기 전압 분배 인에이블 신호보다 먼저 활성화되고, 상기 기준전압 생성부의 오프 동작에서 온 동작으로 변경되는 제2 동작구간에서 상기 전압 분배 인에이블 신호는 상기 선택 인에이블 신호보다 먼저 비활성화되는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 기준전압 생성부는,
    내부 리프레쉬 신호 및 상기 전압분배 인에이블 신호에 응답하여 인에이블 신호를 생성하기 위한 인에이블 신호 생성부;
    상기 인에이블 신호에 응답하여 상기 전원전압을 전압분배하여 상기 다수의 기준전압을 생성하기 위한 전압 분배부;
    외부 모드 제어신호를 디코딩하여 디코딩 신호를 생성하기 위한 디코딩부; 및
    상기 선택 인에이블 신호 및 상기 디코딩 신호에 응답하여 상기 다수의 기준전압 중 하나를 상기 입력 기준전압으로 선택하는 선택부
    를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 내부 리프레쉬 신호는 초기화 신호 및 리프레쉬 신호를 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 제어신호 생성부는,
    파워 다운 신호를 일정시간 지연시켜 파워 다운 지연 신호를 생성하기 위한 지연부;
    상기 파워 다운 신호 및 상기 파워 다운 지연신호를 수신하여 상기 전압분배 인에이블 신호를 생성하기 위한 전압분배 인에이블 신호 생성부; 및
    상기 파워 다운 신호 및 상기 파워 다운 지연 신호를 수신하여 상기 선택 인에이블 신호를 생성하기 위한 선택 인에이블 신호 생성부
    를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 파워 다운 신호는 상기 기준전압 온/오프 정보를 갖는 신호인 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 입력 기준전압에 응답하여 다수의 데이터를 버퍼링하여 다수의 입력데이터로 출력하는 데이터 입력회로
    를 더 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 데이터 입력회로는,
    상기 입력 기준전압과 상기 다수의 데이터 각각을 비교하여 상기 다수의 입력데이터를 생성하기 위한 다수의 비교기
    를 포함하는 반도체 메모리 장치.
  10. 다수의 데이터 및 커맨드를 인가하는 메모리 컨트롤러; 및
    기준전압 온/오프 정보에 응답하여 전압분배 인에이블 신호 및 선택 인에이블 신호를 생성하고, 상기 다수의 데이터 및 상기 커맨드를 수신하여 다수의 기준전압을 생성하며, 상기 다수의 기준전압 중 선택적으로 입력 기준전압으로 출력하는 메모리 장치
    를 포함하되,
    상기 선택 인에이블 신호는 제1 동작구간에서 상기 전압분배 인에이블 신호보다 먼저 활성화되고, 상기 제1 동작구간과 반대로 동작하는 제2 동작구간에서 상기 전압분배 인에이블 신호보다 늦게 비활성화되는 반도체 장치.
  11. 제10항에 있어서,
    상기 기준전압 온/오프 정보는 상기 기준전압 생성부의 온/오프 동작 정보이며, 상기 제1 동작구간은 상기 기준전압 생성부가 온 동작에서 오프 동작으로 변경되는 구간이고, 상기 제2 동작구간은 상기 기준전압 생성부가 오프 동작에서 온 동작으로 변경되는 구간인 반도체 장치.
  12. 제10항에 있어서,
    상기 메모리 장치는,
    상기 커맨드를 디코딩하여 리프레쉬 커맨드를 생성하는 커맨드 디코더;
    상기 전압분배 인에이블 신호에 응답하여 전원전압을 전압분배하여 생성된 다수의 기준전압들 중 하나를 상기 선택 인에이블 신호에 응답하여 상기 입력 기준전압으로 선택하여 출력하는 기준전압 생성부; 및
    상기 기준전압 온/오프 정보에 응답하여 상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호를 생성하는 제어신호 생성부
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 기준전압 생성부는,
    초기화 신호, 상기 리프레쉬 커맨드 및 상기 전압분배 인에이블 신호에 응답하여 인에이블 신호를 생성하기 위한 인에이블 신호 생성부;
    상기 인에이블 신호에 응답하여 상기 전원전압을 전압분배하여 상기 다수의 기준전압을 생성하기 위한 전압 분배부;
    외부 모드 제어신호를 디코딩하여 디코딩 신호를 생성하기 위한 디코딩부; 및
    상기 선택 인에이블 신호 및 상기 디코딩 신호에 응답하여 상기 다수의 기준전압 중 하나를 상기 입력 기준전압으로 선택하는 선택부
    를 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제어신호 생성부는,
    상기 기준전압 온/오프 정보를 갖는 파워 다운 신호를 일정시간 지연시켜 파워 다운 지연 신호를 생성하기 위한 지연부;
    상기 파워 다운 신호 및 상기 파워 다운 지연신호를 수신하여 전압분배 인에이블 신호를 생성하기 위한 전압분배 인에이블 신호 생성부; 및
    상기 파워 다운 신호 및 상기 파워 다운 지연 신호를 수신하여 상기 선택 인에이블 신호를 생성하기 위한 선택 인에이블 신호 생성부
    를 포함하는 반도체 장치.
  15. 제10항에 있어서,
    상기 메모리 장치는,
    상기 입력 기준전압에 응답하여 다수의 데이터를 버퍼링하여 다수의 입력데이터로 출력하는 데이터 입력회로
    를 더 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 데이터 입력회로는,
    상기 입력 기준전압과 상기 다수의 데이터 각각을 비교하여 상기 다수의 입력데이터를 생성하기 위한 다수의 비교기
    를 포함하는 반도체 장치.
  17. 전압분배 인에이블 신호 및 선택 인에이블 신호의 타이밍을 조절하는 단계;
    상기 전압분배 인에이블 신호에 응답하여 전원전압을 분배하여 다수의 기준전압을 생성하는 단계; 및
    상기 선택 인에이블 신호에 응답하여 상기 다수의 기준전압 중 하나의 기준전압을 입력 기준전압으로써 출력하는 단계
    를 포함하되,
    상기 선택 인에이블 신호는 상기 기준전압을 생성하기 위한 동작이 온 동작에서 오프 동작으로 변경 되었을 때 상기 전압분배 인에이블 신호보다 먼저 활성화될 수 있으며, 상기 기준전압을 생성하기 위한 동작이 오프 동작에서 온 동작으로 변경 되었을 때 상기 전압분배 인에이블 신호보다 늦게 비활성화되는 반도체 메모리 장치의 동작 방법.
  18. 제 17항에 있어서,
    상기 전압분배 인에이블 신호 및 상기 선택 인에이블 신호의 타이밍을 조절하는 단계는,
    상기 기준전압의 온/오프 동작을 갖는 파워 다운 신호 및 상기 파워 다운 신호를 일정 시간 지연시킨 신호를 부정 논리합 동작 및 반전동작을 통해 상기 먹스 인에이블 신호를 생성하는 단계; 및
    상기 파워 다운 신호 및 상기 파워 다운 신호를 일정 시간 지연시킨 신호를 부정 논리곱 동작 및 반전동작을 통해 상기 전압분배 인에이블 신호를 생성하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 18항에 있어서,
    상기 입력 기준전압에 응답하여 다수의 데이터를 버퍼링하여 다수의 입력데이터로 출력하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법.
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