KR20020025838A

KR20020025838A - 조건 계산 수행 장치

Info

Publication number: KR20020025838A
Application number: KR1020010060882A
Authority: KR
Inventors: 크레치알랜에스2세; 조단스테판디; 프리즈맨존엠; 웡사무엘유; 푸엔테에드먼도드라
Original assignee: 마리 오 휴버; 애질런트 테크놀로지스, 인크.
Priority date: 2000-09-29
Filing date: 2001-09-29
Publication date: 2002-04-04
Also published as: EP1193502A2; JP2002196947A; EP1193502A3; TW514931B

Abstract

테스터는 단일 벡터 사이클내에 복합 조건 계산을 수행할 수 있다. 테스터는 계산을 수행하기 위해 산술 요소(arithmetic element)(24)를 가지며, 각 산술 요소는 통상적인 설계의 산술 논리 유닛을 포함한다. 테스터내의 상태 플래그(306)는 테스터의 현재 상태를 반영한다. 하나 이상의 산술 요소(302)에 대한 명령어(370, 372)의 실행은 상태 플래그(306) 중 하나에 따라 조절될 수 있다. 프로그램된 조건(364)에 기초하여 상태 플래그(306) 중 하나가 상태 플래그 선택기(360)에 의해 선택된다. 선택된 상태 플래그(306)는 제 1 및 제 2 교번(alternative) 명령어(370, 372) 중 어느 것이 산술 요소(302)에 대한 명령어 선택기(368)의 출력으로서 제공하기 위해 선택되는지를 결정하는데 사용된다.

테스터는 테스터의 현재 상태를 반영하는 상태 플래그(306)를 먼저 생성하는 단일 테스트 벡터 사이클내에 조건 계산을 수행하는 방법을 포함한다. 그러한 상태 플래그(306) 중 하나가 인스터럭션 선택(instruction select)(366)으로서 선택된다. 제 1 및 제 2 교번 명령어는 명령어 선택기(368)에 제공되며, 명령어 선택(366)은 제 1 및 제 2 명령어 중 어느 것이 산술 유닛(302)에 의한 실행을 위해 선택되는지를 결정한다.

Description

조건 계산 수행 장치{APPARATUS AND METHOD FOR PERFORMING CONDITIONAL CALCULATIONS}

전자 장치(electronics devices and capabilities)가 일상에 있어서 매우 보편화되고 있다. 가정에서의 개인용 컴퓨터와 함께, 많은 사람들은 다양한 여러 가지의 목적으로 2개 이상의 생산 장치(productivity tool)를 갖고 다닌다. 대부분의 개인용 생산 전자 장치는 소정 형태의 비휘발성 메모리를 포함한다. 셀 전화기(cell phone)는 전력이 턴오프될 때 사용자 프로그램된 전화 번호 및 구성을 저장 및 유지하기 위해 비휘발성 메모리를 이용한다. PCMCIA 카드는 컴퓨터의 슬롯으로부터 카드가 제거되는 경우에도 정보를 저장 및 유지하기 위해 비휘발성 메모리를 이용한다. 또한, 다른 여러 가지의 일반적인 전자 장치는 전력이 공급되지 않는 어셈블리에서의 비휘발성 메모리의 장기간 저장 능력으로부터 이점을 얻는다.

전자 장비 제조자에게 판매를 하는 비휘발성 메모리 제조자는 그들이 생산하는 메모리의 적절한 동작을 시험 및 입증하기 위한 테스터가 필요하다. 일관되게 저가로 제조되어 판매되는 비휘발성 메모리의 볼륨 때문에, 단일 부품을 테스트하는데 소요되는 시간을 최소화하는 것이 매우 중요하다. 최소의 테스트으로 또는 테스트없이 메모리 장치를 보다 고가의 어셈블리에 통합하는 것을 실행하는 것과 관련된 비용 절감 때문에, 비휘발성 메모리의 구입자는 메모리 제조자에게 높은 적하율(shipment yield)을 제공해줄 것을 요구한다. 따라서, 메모리 테스트 프로세스는 단일 테스트 프로세스에서 비적합(nonconforming) 부품의 많은 비율을 식별하고, 바람직하게는 모든 비적합 부품을 식별하는데 충분히 효율적이어야 한다.

비휘발성 메모리가 보다 대형화되고, 고밀도화되고, 복잡해짐에 따라, 테스터는 메모리를 테스트하는데 소요되는 시간을 크게 증가시키지 않으면서 증가된 크기 및 복잡도를 처리할 수 있어야 한다. 메모리가 발전 및 향상됨에 따라, 테스터는 장치에 대한 변경을 용이하게 수용할 수 있어야 한다. 비휘발성 메모리를 테스트하기 위한 다른 특정의 문제는 메모리의 셀에 대한 반복적인 기록이 부품의 전체 수명 성능을 저하시킬 수 있다는 점이다. 비휘발성 메모리 제조자는 특수한 테스트 모드를 메모리 장치내에 설정함으로써, 많은 테스트 문제에 대응하여 왔다. 이들 테스트 모드는 메모리의 구입자에 의해 전혀 이용되지 않으나, 가능한한 적은 시간에 가능한한 효율적으로 메모리의 전부 또는 중요한 일부를 테스트하기 위해 제조자에 의해 액세스될 수 있다. 또한, 몇몇 비휘발성 메모리는 테스트 프로세스 동안 복구될 수 있다. 따라서, 테스터는 복구의 필요성, 복구의 위치, 필요한 복구의 유형을 식별할 수 있어야 하며, 적절한 복구를 수행할 수 있어야 한다. 그러한 복구 프로세스는 메모리의 특정한 비적합 부분을 검출 및 분리시킬 수 있는 테스터를 요구한다. 복구 기능 뿐만 아니라, 특수 테스트 모드를 충분히 이용하기 위해, 테스터가 장치로부터의 예상되는 응답에 기초한 조건 분기(conditional branching)를 지원하는 테스트 프로그램을 실행할 수 있는 것이 유용하다.

개념적인 시각으로 볼 때, 메모리를 테스트하는 프로세스는 알고리즘적인 프로세스이다. 예로써, 전형적인 테스트는 메모리 어드레스를 순차적으로 증가 또는 감소시키면서 0 및 1을 메모리 셀에 기록하는 것을 포함한다. 통상적으로 메모리 사이클 동안 기록 또는 판독되는 1 및 0의 집합을 "벡터(vector)"라고 부르며, "패턴(pattern)"이라는 용어는 벡터들의 시퀀스를 말한다. 테스트는 체커보드(checkerboard), 보행 1(walking 1's) 및 버터플라이 패턴(butterfly pattern)과 같은 패턴을 메모리 공간에 기록하는 것을 포함하는 것이 통상적이다. 테스트 개발자는 알고리즘적 구성(algorithmic constructs)의 도움으로, 이들 패턴을 생성하는 프로그램을 보다 용이하고 효율적으로 생성할 수 있다. 알고리즘적으로 응집적(algorithmically coherent)인 테스트 패턴은 또한 디버깅(debugging)이 보다 용이하고, 예상한 대로 수행되지 않는 패턴의 부분을 분리시키기 위해 논리적인 방법을 이용한다. 프로그래밍 루프에서 반복되는 명령어(instruction) 및 명령(command)을 이용하여 알고리즘적으로 생성되는 테스트 패턴은 테스터 메모리에서 공간을 덜 소모한다. 따라서, 메모리 테스터에서 알고리즘적 테스트 패턴 생성 능력을 갖는 것이 바람직하다.

정확한 신호 에지 배치 및 검출 또한 비휘발성 테스터의 효율성에 있어서의 고려사항이다. 일반적으로 메디안(median)에서 적합하지만 특정 마진(margin) 내에서는 적합하지 않은 부품을 캡처하기 위해, 비휘발성 메모리 테스터는 다른 신호 에지에 대하여 시간적으로 각 신호 에지를 정확하게 배치시킬 수 있어야 한다. 신호 에지가 수신되는 시간적 포인트에서 정확하게 측정할 수 있는 것이 또한 중요하다. 따라서, 비휘발성 메모리 테스터는 자극(stimuli) 및 이에 대한 DUT(Device Under Test)(메모리)로부터의 응답의 타이밍 및 배치에 대한 제어 및 충분한 유연성을 가져야 한다.

메모리 테스터는 DUT에 적용되는 송신 벡터(자극)를 생성하고, 반환될 것으로 기대되는 수신 벡터(응답)를 생성한다. 일반적으로, 이들 벡터를 생성하는 알고리즘 논리는 벡터내의 특정 비트가 DUT내의 특정 신호 패드로 또는 패드로부터 획득되는 방법에 관하여 골치 아파하지도 않고서 그렇게 할 수 있다. 이러한 레벨에서는 벡터내의 인접 비트가 DUT상에서 물리적으로 인접한 신호로서 귀결(end up)될 것이 기정 사실인 양 여겨진다. 그러나 불행히도 그렇지 않다.

실제로는, "개념적 레벨"에서의 벡터내의 비트와 DUT에서의 실제 신호 사이의 대응 관계는 다소 임의적인 것이 되기 쉽다. 만약, 그것을 방지하는데 아무것도 행해지지 않는다면, DUT와 접촉하는 주변 장치로부터 유래하는 하나 이상의 프로브 와이어(probe wire)를 교차(cross)시킬 필요가 있을 것이다. 그러한 교차는 대부분 바람직하지 않으므로, 송신 벡터에서의 비트가 DUT에 적용되기 전에 송신 벡터에서의 비트 위치를 재배열하도록 송신 벡터의 경로에 매핑(mapping) 메카니즘을 통합하여, 물리적인 접촉 작업이 교차의 부담을 지지 않도록 하는 것이 통상적이다. 그에 따라 수신 벡터는, 고려되기 전에 역(reverse) 매핑 메카니즘에 적용된다. 이러한 방식으로 알고리즘 벡터 생성 및 비교 메카니즘이 허용되어 이러한 전체 문제를 무시할 수 있게 된다. 그러한 매퍼(mapper) 및 역 매퍼가 행할 수 있는 다른 예로서, 웨이퍼상의 공간 낭비를 피하기 위해, 회전 또는 소정의 미러형 대칭성을 갖지만, 동일 유형의 다른 DUT가 동일 웨이퍼상에 놓이는 경우를 고려한다. 또한, 이들 실행은 벡터 비트 위치와 물리적 신호 위치 사이의 대응 관계에 영향을 미치지만, 적절한 매핑 및 역 매핑에 의해 이것이 제거될 수 있다. 이들 상황에 대해 요구되는 매핑 및 역 매핑은, 일단 특정 DUT에 대해 한 번 식별되면 정적(static)이며, 그러한 특정 DUT에 대한 테스트 과정 동안 변경될 필요가 없음을 알 것이다.

조건 계산 능력은 알고리즘 패턴 생성을 크게 향상시킨다. 특히, 하나 이상의 플래그의 현재 상태에 기초하여 계산을 수행하는 능력은 테스트 개발자가 최소 수의 벡터를 이용하여 복잡한 패턴을 생성하는 테스트 패턴을 생성하도록 허용한다. 역사적으로, 매우 많은 유연성을 제공하는 소프트웨어로 다수 및 복합 조건이 처리된다. 그러나, 메모리 테스터에서, 정확하고 예측가능한 타이밍을 제공하면서, 패턴내의 각각의 벡터를 DUT에 적용하는 것이 중요하다. 소프트웨어 기반의 방안을 이용하여 다수 및 복합 조건을 평가하는 것은 예측가능한 벡터 타이밍의 무결성을 떨어뜨리거나, 또는 테스터가 벡터를 신뢰성있고 빠르게 적용하는 속도(rate)가 느려지게 한다. 따라서, 테스트 벡터를 빠르게 구동 및 수신하는 테스터의 능력을 떨어뜨리지 않으면서, 테스터에서의 다수 및 복합 조건에 기초하여 다수의 계산을 신속하게 수행하는 장치가 필요하다.

조건 계산을 수행하기 위한 장치는 산술 요소(arithmetic element) 및 명령어 선택기(instruction selector)를 갖는다. 명령어 선택기는 다수의 명령어를 수신한다. 또한, 장치는 장치의 상태를 반영하는 다수의 상태 플러그 및 상태 플러그 중 하나를 선택하는 상태 플래그 선택기를 갖는다. 선택된 상태 플래그는 명령어 선택(instruction select)이 되며, 명령어 선택은 다수의 명령어 중 어느 것이 산술 요소에 의해 실행되는지를 결정한다.

조건 계산을 수행하기 위한 프로세스는 다수의 상태 플래그를 생성하고, 상태 플래그 중 하나를 명령어 선택으로서 선택한다. 제 1 및 제 2 교번(alternative) 명령어가 명령어 선택기에 제공되며, 제 1 및 제 2 명령어 중 하나는 산술 유닛에 의해 실행을 위해 선택된다. 명령어 선택은 산술 요소에 의한 실행을 위해 제 1 또는 제 2 명령어의 선택을 결정한다.

도 1은 본 발명에 따라 구성된 확장적으로 재구성가능한 비휘발성 메모리 테스터의 간략화된 블록도,

도 2는 도 1의 DUT 테스터(6)의 간략화된 확대 블록도,

도 3-4는 3개의 산술 요소에 대한 조건 계산을 허용하는 본 발명의 개시 내용에 따른 논리의 블록도,

도 5는 2개의 산술 요소에 대한 조건 계산 및 마스크 비교를 허용하는 본 발명의 개시 내용에 따른 논리의 블록도,

도 6-7은 3개의 산술 요소에 대한 조건 계산을 허용하는 본 발명의 개시 내용에 따른 논리의 블록도,

도 8은 도 3-7에 나타낸 각 산술 요소에 대한 본 발명의 개시 내용에 따른 실시예의 구성 요소 부분들의 간략화된 블록도,

도 9-12는 복합 조건 계산을 위해, 도 3-8에 도시된 블록도를 인코딩하기 위한 이진 워드의 본 발명의 개시 내용에 따른 실시예를 나타낸 도면,

도 13은 본 발명의 개시 내용에 따른 컴파일러에서 사용된 페를 정규 표현의특정 실시예를 나타낸 도면,

도 14는 본 발명의 개시 내용에 따른 컴파일러 프로세스의 흐름도.

도면의 주요 부분에 대한 부호의 설명

2 : 테스트 시스템 제어기4 : 테스트 사이트 제어기 #n

6 : DUT 테스터 #n9 : 핀 전자 장치 #n

14, 15, 16 : DUT

도 1을 참조하면, 본 발명의 원리에 따라 구성된 비휘발성 메모리 테스트 시스템(Non-Volatile Memory Test System)의 간략화된 블록도가 도시되어 있다. 특히, 도시된 시스템은 36개까지의 개별적인 DUT의, 64개의 많은 테스트 포인트(test points) 각각에서, 동시에 테스트할 수 있으며, 64개보다 더 많은 테스트 포인트를가지는 DUT를 테스트하도록 테스트 자원의 집합의 요소들이 서로 결합되도록 하는 재구성을 제공한다. 이들 테스트 포인트는 아직 다이싱(dicing) 및 패키징되지 않은 집적 회로 웨이퍼의 일부분 상의 위치이거나, 또는 패키징된 부분의 핀(pin)일 수 있다. "테스트 포인트"라는 용어는 신호(예컨대, 전원(power supply), 클럭, 데이터 입력)가 인가되거나 또는 신호(예컨대, 데이터 출력)가 측정될 수 있는 전기적 위치를 의미한다. 본원에서는 테스트 포인트를 "채널"로서 지칭하는 산업계의 관행을 따른다. 위에서 언급된 "함께 결합될 테스트 자원들의 집합"은 36개 만큼의 테스트 사이트인 것으로 이해될 수 있는데, 각각의 테스트 사이트는 테스트 사이트 제어기(Test Site Controller)(4)와, (64 채널) DUT 테스터(6)와, DUT(14)에 대한 실제적인 전기 접속을 형성하는 (64 채널) 핀 전자 장치(Pin Electronics)(9)의 집합을 포함한다. DUT를 테스트하는 것이 64개 또는 그보다 적은 채널을 필요로 하는 경우, 그러한 DUT상에서 테스트를 수행시 단일의 테스트 사이트로 충분하며, 말하자면, 예컨대 테스트 사이트 #1(도 1에 도시됨)은 "단일 사이트 테스트 스테이션(Single Site Test Station)"을 형성하거나 또는 그것으로서 동작한다. 한편, 소정 형태의 전술한 재구성이 유효한 경우, 2개 (또는 2개 이상)의 테스트 사이트가 함께 "결합"되어 128 채널을 갖는 하나의 더 큰 등가의 테스트 사이트로서 기능하게 된다. 따라서, 도 1에 도시된 예를 다시 참조하면, 이른바 테스트 사이트 #35 및 #36은 "2개의 사이트 테스트 스테이션(two-Site Test Station)"을 형성한다.

반대의 경우를 간단히 고려하기 위해, 단일의 DUT를 테스트시 전체 테스트사이트가 필요하다는 가정을 하거나, 또는 단일의 테스트 사이트가 단지 단일의 DUT를 테스트 할 수 있다고 하는 가정을 해서는 안된다. 웨이퍼가 (반드시 그럴 필요는 없지만, 아마도 인접한) 2개의 다이(die)를 가지며, 그 테스트 채널 요건의 합이 64 채널 또는 그 미만인 것으로 가정한다. 양쪽 DUT 모두는 단일의 테스트 사이트에 의해 테스트될 수 있다. 이것을 가능하게 하는 것은 각 테스트 사이트의 범용 프로그램가능성(general purpose programmability)이다. 테스트 사이트에 의해 실행된 테스트 프로그램은 테스트 사이트의 자원의 한 부분이 DUT 중 하나를 테스트하는데 이용되는 동안, 다른 부분이 다른 DUT를 테스트하는데 이용되도록 작성될 수 있다. 결국, 처음 두 개의 논리적 결합(logical union)인 제 3 DUT를 갖는다고 가정하면, 단일 테스트 사이트로 제 3 DUT를 테스트할 수 있으므로, 마찬가지로 그 "구성 요소 DUT(component DUT)"를 테스트할 수 있어야 한다. 유일한 차이는, "제 3" DUT의 경우 통합된 답이 도출되는 것과 달리, 2개의 "구성 요소 DUT"의 합격(pass)인지 또는 불합격(fail)인지의 여부를 개별적으로 추적한다는 점이다(즉, "제 3" DUT의 어느 부분이 불합격인지에 관한 문제가 있다). 이러한 "단일 사이트 다수 테스트 스테이션" 능력은 대부분 통상적이지만, 완전성을 위해 본 명세서에서 언급하는 것이며, 2개 이상의 테스트 사이트를 함께 결합하는 개념에 비교했을 때의 잠재적인 혼동 및 오해를 피하기 위한 것이다.

이러한 재구성의 개념이 없다면, 테스트 사이트와 테스트 스테이션 간에 차이도 없을 것이며, 그 용어들 중 하나는 없어도 될 것이다. 그러나, 사실, 테스트 스테이션의 수는 테스트 사이트의 수와 동일할 필요가 없음을 쉽게 알 것이다. 과거, 테스트 사이트가 분할되어 보다 많은 테스트 스테이션을 생성하였기 때문에 그 수가 상이할 수 있었다(DUT는 전체 테스트 사이트를 사용할 만큼 복잡하지 않음). 그러나, 그 차이는 다수 사이트의 테스트 스테이션을 형성하기 위해 함께 결합된 테스트 사이트로 인한 것일 수 있다(DUT는 단일 테스트 사이트에 대해 너무 복잡함).

그 후, 계속하기 위해 테스트 시스템 제어기(2)가 시스템 버스(3)에 의해 그 명칭이 접미사 #1 내지 #36로 끝나는 36개의 테스트 사이트 제어기(4a-4z)에 접속된다. (a-z 까지의 첨자는 26개 뿐이며 36개까지가 가능하지 않다는 것은 사실이다. 그러나, 이러한 불일치에도 불구하고 숫자로 된 첨자를 붙이는 것(잠재적으로 매우 복잡할 수 있음)보다는 숫자 참조 문자를 사용하는 것이 바람직한 것으로 보인다.) 테스트 시스템 제어기(2)는 비휘발성 메모리를 테스트하는 작업과 관련된 적절한 테스트 시스템 제어 프로그램을 실행시키는 컴퓨터(예컨대, NT를 실행하는 PC)이다. 테스트 시스템 제어 프로그램은 원하는 테스트를 달성하기 위하여 작업 (및 복잡도)을 계층적으로 분할하였을 때 최상위 레벨에 존재하는 추상화 혹은 축약화(abstraction)를 나타낸다. 테스트 시스템 제어는 어느 프로그램이 다른 테스트 사이트에 의해 실행되고 있는지 뿐만 아니라 어느 프로그램이 필요에 따라 테스트 프로브 및 DUT을 이동시키는 로봇 시스템(도시되지 않음)을 검사하는지를 결정한다. 테스트 시스템 제어기(2)는 몇몇 테스트 사이트가 단일 사이트 테스트 스테이션으로서 수행하도록 프로그램되고, 반면 다른 것들은 다수 사이트 테스트 스테이션을 형성하도록 함께 결합되는 개념을 지원하는 방식으로 기능할 수 있다. 명백히, 그러한 상황에서 테스트되는 다른 부분들이 있으며, 다른 부분에 대해 다른 테스트가 이용되는 것이 가장 바람직하다. 마찬가지로, 모든 단일 사이트 테스트 스테이션이 동일 스타일의 부분을 테스트하도록 요청하는 경우는 없으며, 또한 다수 사이트 테스트 스테이션에 대해서도 그러한 요구를 하는 경우는 없다. 따라서, 테스트 시스템 제어기(2)는 명령을 발행하여 요구되는 테스트 사이트 결합을 수행하고, 사용중인 다양한 테스트 스테이션에 대한 적절한 테스트 프로그램을 호출한다. 또한, 테스트 시스템 제어기(2)는 테스트로부터 얻어진 결과에 관한 정보를 수신하여, 불량한 부분을 폐기하기 위한 적절한 동작을 취하고, 공장 세팅시의 생산 프로세스를 제어하는데 이용될 수 있는 다양한 분석에 대한 기록(log)을 유지할 수 있다.

테스트 시스템 그 자체는 상당히 크고 복잡한 시스템이며, 핀 전자 장치(9)에 연결된 프로브 하에 하나 이상의 미래 다이(웨이퍼가 아직 다이싱되지 않음)를 순차적으로 배치하는 스테이지상에 웨이퍼를 적재하는데 로봇 서브시스템을 이용하는 것이 일반적이며, 여기에서 그 미래 다이(웨이퍼는 아직 다이싱되지 않음)가 테스트된다. 테스트 시스템은 또한 적절한 캐리어상에 적재된 패키징된 부품을 테스트하는데 이용될 수도 있다. 얼마나 많은 테스트 사이트가 테스트 스테이션 형성에 이용되는지, 또는 얼마나 많은 테스트 스테이션이 테스트 사이트상에 있는지에 관계없이, 이용중인 각 테스트 스테이션에 관련된 적어도 하나의 테스트 사이트 제어기가(이하에서 설명되는 바와 같이) 있을 것이다. 테스트 사이트 제어기는 내장형 시스템으로서 VOS(VersaTest O/S)라 불리는 전용 오퍼레이팅 시스템을 실행하는36 내지 64MB의 프로그램 및 데이터 결합형 메모리를 구비한 Intel i960 프로세서일 수 있으며, 이는 비휘발성 메모리를 테스트하기 위해 이전의 상품에도 이용되었다(예컨대, Agilent V1300 또는 V3300). 우선은, 단일 사이트 테스트 스테이션의 상황만을 고려한다. 명확한 예를 위하여, 테스트 사이트 #1은 테스트 스테이션 #1로 기능하여, WHIZCO 부품 no.0013을 테스트한다고 가정한다. 테스트 형태는 백 개 정도의 다양한 유형의 테스트(전압 레벨(voltage level), 펄스 폭(pulse width), 에지 위치(edge position), 지연(delay), 그리고 대규모 단순 저장 및 선택된 정보 패턴의 검색을 변화시키고 모니터링함)를 포함하며, 각 유형의 테스트는 DUT마다 수백만의 개별적 메모리 사이클을 포함한다. 최상위 레벨에서, 테스트 시스템의 오퍼레이터는 테스트 시스템 제어기(2)에 대하여 테스트 스테이션 #1을 이용하여 WHIZCO 0013을 테스트하기 시작하도록 지시한다. 결국 테스트 시스템 제어기(2)가 테스트 사이트 제어기 #1(4a)(내장형 [컴퓨터] 시스템임)에 대하여 관련된 테스트 프로그램, 즉 TEST_WHIZ_13을 실행하도록 지시한다. 테스트 사이트 제어기 #1 환경에서 이미 프로그램이 이용 가능하다면, 단순히 그것을 실행한다. 그렇지 않다면, 테스트 시스템 제어기(2)에 의하여 프로그램이 공급된다.

원리상, 프로그램 TEST_WHIZ_13은 완전 자립형(self-contained)일 수 있다. 만약 그렇지 않다면, 상당히 클 것이 거의 확실할 것이며, 테스트 사이트 제어기(4a)내의 내장형 시스템의 프로세서가 바람직한 속도로 테스트를 실시하기에 충분히 빨리, 심지어 하나의 DUT 메모리 사이클로부터 다음 사이클까지 일정한 속도로 실행하도록 하는 것은 매우 어려울 수 있다. 따라서, 기록되어질 또는 판독동작으로부터 예상되는 어드레스 시퀀스 및 관련 데이터를 생성하는 하위 레벨의 서브루틴 유형 동작은 필요에 따라서 DUT 테스트(6)내에 위치한 프로그램 가능 알고리즘 메카니즘에 의해 발생되지만, 이는 테스트 사이트 제어기(4)내의 내장형 시스템에 의해서 실행되는 프로그램과 동기하여(in synchrony with) 동작한다. 이것을, 소정의 하위 레벨 서브루틴 유사 동작(subroutine-like activity) 및 DUT 메모리 사이클을 개시하는 작업을 DUT(14)의 하드웨어 환경에 보다 가까운 메카니즘(DUT 테스터)으로 전달(export)하는 것으로 생각하기 바란다. 일반적으로 말해서, 테스트 시스템 제어기(2)는 테스트 사이트 제어기에 대하여 테스트 프로그램을 갖추도록 하는 경우마다, 테스트 사이트 제어기용 프로그래밍이 서술(describe) 혹은 필요로 하는 전체 동작을 달성하는데 필요한 적절한 하위 레벨 구현 루틴(아마도 테스트될 메모리에 특정한 루틴)을 관련 DUT 테스터에게 공급한다. 하위 레벨 구현 루틴은 "패턴"이라는 용어로서, 일반적으로 이름 붙여진다(상위 레벨 프로그래밍 언어에서 함수 및 변수가 이름을 가지는 것과 같이).

각각의 테스트 사이트 제어기 #n(4)은 사이트 테스트 버스 #n(5)에 의하여 그 관련된 DUT 테스터 #n(6)에 연결된다. 테스터 사이트 제어기는 사이트 테스트 버스(5)를 이용하여 DUT 테스터의 동작을 제어하고 그로부터 테스트 결과에 관한 정보를 수신한다. DUT 테스터는 테스트 형태에 관련된 다양한 DUT 메모리 사이클을 고속으로 생성할 수 있으며, 판독 메모리 사이클(Read memory cycle)의 결과가 예상되는 바와 같은 지를 판정한다. 본질적으로, 판독 및 기록 DUT 메모리 사이클의 대응하는 유용한 시퀀스를 개시함으로써 테스트 사이트 제어기로부터 전송된 명령 또는 작동 코드("패턴이라고 명명됨")에 응답한다(즉, 대응하는 패턴을 실행한다). 개념적으로, DUT 테스터(6)의 출력은 DUT로 인가될 자극 정보이며, 또한 그로부터 응답 정보를 수용한다. 이러한 자극/응답 정보(7a)는 DUT 테스터(6a) 및 핀 전자 장치 #1 어셈블리(9a) 사이를 지난다. 핀 전자 장치 어셈블리(9a)는 DUT(14)로 인가될 수 있는 64개까지의 프로브를 지원한다.

전술한 자극 정보는 DUT 테스터에서 이용되는 소정의 논리 장치군의 전압 레벨에 따라서 표현되는 병렬 비트 패턴의 시퀀스(즉, "송신 벡터" 및 예상되는 "수신 벡터"의 시퀀스)이다. 자극/응답내의 비트 위치와 다이상의 프로브 사이에 구성 가능한 매핑(configurable mapping)이 있으며, 이러한 매핑은 DUT 테스터(6)에 의하여 이해된다. 개별적 비트는 그 타이밍 및 에지 위치에 관하여 올바르지만, 매핑에 더하여 DUT로 적용될 수 있을 때까지 전압 레벨 시프팅을 필요로 할 수 있다. 이와 유사하게, 자극에 후속하여 DUT에서 발생하는 응답은 DUT 테스터로 다시 입력되기 전에 버퍼링 및 (반전)레벨 시프팅을 할 필요가 있을 수 있다. 이들 레벨 시프팅 작업은 핀 전자 장치(9a)의 책임이다. WHIZCO 0013을 테스트하기 위하여 요구되는 핀 전자 장치 구성은 ACME사로부터의 부품을 테스트하는데 유효하지 못할 것이고, 아마도 심지어 다른 WHIZ사 부품에 대하여도 그러하지 못할 것이다. 그러므로, 핀 전자 장치 어셈블리가 역시 구성가능할 것(그러한 구성가능성은 PE Config 라인(8a)의 기능임)을 요구한다는 점이 이해될 것이다.

이상으로 단일 테스트 사이트가 DUT 테스트를 위하여 어떻게 구성되는지에 관한 간단한 구조적 개요를 설명하였다. 이제 작동할 많은 테스트 사이트가 있는경우 일어날 수 있는 문제에 관하여 논의한다. 준비 단계로서, 다수의 테스트 사이트를 가지는 테스트 시스템을 구성하는 바람직한 실시예를 설명할 것이다. 많은 측면에 있어서, 이제 설명하고자 하는 정보 중 어떤 것은 고객 선호(customer preference) 및 비용 편익 분석(cost benefit analysis)의 시장 조사를 기초로 하는 선택의 문제이다. 어찌되었건, 이들 중 하나를 구성하기 위해 일정한 선택을 하여야하며, 일단 선택이 이루어지면 전체 시스템을 통하여 명백한 특정 결과가 발생한다. 적어도 일반적으로는, 테스트 시스템의 하드웨어 특성에 관한 더 많은 개요를 설명하는 것이 유용할 것이다. 이러한 특성들 중 일부는 우연에 의한 것이라고 할지라도, 그럼에도 불구하고 이러한 특성들을 아는 것이 본 발명을 설명하는데 이용되는 다양한 예들을 이해하도록 도울 것이다.

네 개의 다소 큰 카드 케이지(card cages)를 고려하는 것으로 시작한다. 각 카드 케이지는, 전원 및 워터 쿨링(water cooling)(청정실 환경에서 팬(fan)은 오염원이 될 수 있음)에 더하여, 본체 기판(mother board), 프론트 플레인(front plane) 및 백 플레인(back plane)을 가진다. 각 카드 케이지에 대하여 9개까지의 어셈블리가 배치될 수 있다. 각각의 어셈블리는 테스트 사이트 제어기, DUT 테스터 및 핀 전자 장치를 포함한다. 테스트 사이트 제어기가 서로 결합되는 방법의 일반적 개요를 설명할 것이며, 이는 데이지 체인(daisy chain)을 생성하는데 이용되는 몇몇 버스를 연루시킬 것이다.

본론에서 벗어나 "데이지 체인"이란 용어에 관하여 간단히 설명하겠다. 시스템 요소 A, B, C 및 D를 고려하자. 이들이 그러한 순서로 데이지 체인되어야 한다고 가정한다. A를 떠나 B로 가는 정보 및 제어 경로가 있고, 그런 다음 B는 B를 떠나 C로 가도록 트래픽을 선택적으로 전달할 수 있으며, 그런 다음 C는 C를 떠나 D로 가도록 트래픽을 선택적으로 전달할 수 있다고 말할 수 있다. 이들 동일한 종류의 장치는 반대쪽 방향으로의 트래픽에 관하여도 존재할 수 있다. 데이지 체인은 종종 우선 순위 방안을 생성하기 위하여 이용된다. 여기서는 다양한 테스트 사이트 제어기들 사이에 마스터(master)/슬레이브(slave) 관계를 생성하는데 이들을 이용할 것이다. 이들 데이지 체인 유형의 통신 장치는 "BUS" 대신에 접미사 "DSY"로 표시할 것이다. 그러므로, 명령/데이터 버스 대신에 명령/데이터 DSY라고 말할 것이다. 정보가 "B로 입력되어 선택적으로 전달된다"는 개념은 트래픽이 전달되기 전에 별도의 도전체 세트상으로 복제되어야 한다는 것을 암시할 수 있다. 그러한 방법은, 성능 이유가 아니라면 이는 어드레스가능 엔티티(addressable entity)를 가지는 정규 버스와 더욱 유사한 것일 수 있다. 프로그램가능 어드레스 매핑 장치 및 다운 스트림 테스트 사이트 제어기의 일부가 "수면(to sleep)" 상태에 있도록 하는 능력에 의하여, 단일 버스는 논리적으로 다수의 데이지 체인처럼 보이게(즉, 그렇게 기능하게) 구성될 수 있다. 결국, 데이지 체인은 명령 및 제어 정보에 대한 고성능 경로라고 할 수 있고, 만약 그렇지 않다면 마스터/슬레이브 조합(다수 사이트 테스트 스테이션)이 단일 테스트 사이트만큼 빨리 작동한다고 예상할 수 없다. 데이지 체인 성능의 이점을 위하여, 다양한 DSY는 그 각각의 카드 케이지를 벗어나지 않는다. 이러한 결정의 효과는 어떠한 테스트 사이트가 서로 결합될 수 있는지(또한 얼마나 많은 테스트 사이트가 서로 결합될 수 있는지) 어떤 한계를 설정하게 한다. 원리상, 이러한 한계가 반드시 요구되는 것은 아니며, 또한 (그러한 경우에) 관련된 것이 기술적으로 실현 가능성이 없는 것도 아니다. 다만, 카드 케이지에는 이미 9개의 테스트 사이트가 있으므로, DSY를 확장하는 것은 상대적으로 적은 이점에 비하여 너무나 많은 부가 비용을 추가하는 것처럼 보인다.

도 1의 논의를 다시 시작하여, 네 개의 카드 케이지에 있는 다양한 테스트 사이트 제어기(4a-4z)를 고려한다(각각의 카드 케이지는 9개의 테스트 사이트 제어기를 구비함). 이들을 참조 번호(4a-4f), 참조 번호(4g-4m), 참조 번호(4n-4t) 및 참조 번호(4u-4z)라고 표시한다. (이전에 설명했던 바와 같이, 이들은 명목상 26개의 첨자뿐임에 - 독자는 또 다른 10개의 첨자 심볼이 그곳 어딘가에 있을 것이라고 생각하기 바란다 - 주의할 필요는 없다.) CMD/DAT DSY(17a)(명령 및 데이터 데이지 체인)는 하나의 카드 케이지에 있는 테스트 사이트 제어기(4a-4f)를 상호 연결하는 반면, 다른 CMD/DAT DSY(17b)는 또 다른 카드 케이지에서 테스트 사이트 제어기(4g-4m)를 상호 연결한다. 남아있는 카드 케이지, 테스트 사이트 제어기(4n-4t) 및 테스트 사이트 제어기(4u-4z)에 대하여도 각각 동일한 구성이 존재한다. 앞서 DSY는 카드 케이지를 벗어나지 않으며, DSY를 실제로 형성하는 버스의 "테일 엔드(tail end)"가 카드 케이지를 벗어나지 않고 또 다른 카드 케이지에서 다음 세그먼트의 헤드(head)가 된다고 설명한바 있다. 대신에, 테스트 시스템 제어기(2)로부터의 시스템 버스(3)는 모든 테스트 사이트 제어기로 연결되며, 각각은 카드 케이지를 벗어나지 않는 DSY 세그먼트의 헤드에서 마스터가 될 수 있다.

지금까지 논의해 온 CMD/DAT DSY(17a-17d)는 다양한 테스트 사이트제어기(4a-4z) 사이에 존재한다. SYNC/ERR DSY(18a-18d) 및 DUT 테스터(6a-6z)에 대하여도 유사한 장치가 있다. SYNC/ERR DSY(18)에 의하여 운반된 동기화 및 에러 정보는 DUT 테스터가 일치하여 작동할 수 있게 해준다. 이들 두 개의 데이지 체인(17,18)은 약간씩 다른 유형의 정보를 전송하지만, 각각은 하나 이상의 테스트 사이트를 함께 하나의 테스트 스테이션으로 결합하는 동일한 일반 메카니즘의 일부로서 존재한다.

이제 도 2를 참조하면, 도 1의 DUT 테스터(6)의 간략화된 확대 블록도가 도시되어(36개까지 있을 수 있음) 있다. 그 하나의 경우만을 설명하는 것으로 충분하다. 도 2를 언뜻 보면, 상당히 조밀하다고 느낄 것이다. DUT 테스터(6)에서 블록도에 도시되고 있는 일부는 기능적으로 상당히 복잡하고, "오프 더 쉘프(off the shelf)" 형태로는 이용가능하지 않다. 여기서 두 가지 포인트를 지적하는 것이 중요하다. 첫 번째, 도면에 도 2를 포함한 주요 목적은 전체적 비휘발성 메모리 테스트 시스템(1)내의 중요한 작동 환경의 기본 특성을 설명하는 것이다. 도 3 및 후속 도면들에 의하여 충분히 설명되는 본 발명은 도 2의 다음 설명에서 시작되는 메카니즘의 확장이거나 또는 도 2로부터 동기(motivation)가 부여되는 새로운 메카니즘일 것이다. 어느 쪽이나, 본 명세서를 작성함에 있어 이들 중 어떤 것이 독자 앞에 있는지는 정확히 알지 못한다. 현재의 목표는 차후의 여러 가지 바람직한 실시예의 방대한 상세한 설명을 위한 단순화되고 정보적인 시작 포인트를 제공하여, 차후의 설명 각각이 적절히 간결해지도록 하는 것이다(각각의 서로 다른 발명에 관하여 모든 것을 설명하는 하나의 "점보(jumbo)" 명세서가 되지 않도록). 두 번째는, 확대된 또는 확장된 요소가 일반적으로 전체적으로는 도 2와 일치하지만 도 2의 단순화 버전과 정확하게 "매치(match-up)"되지는 않는 정보를 포함할 수 있다는 것이다. 이는 에러가 있다는 것을 의미하거나 또는 그것들이 치명적으로 일치하지 않는다는 것을 의미하는 것은 아니며, 이는 때때로 무엇인가를 단순화하여 미니어처로 그 정확한 이미지를 나타내는 것이 곤란하거나 불가능하기 때문에 발생하는 것이다. 이러한 상황은 지도와 유사하다. 표준 사이즈의 콜로라도 지도는 I-70상에서 동쪽으로 가는 경우 덴버에서 I-25를 따라 북쪽으로 갈 수 있다는 것을 보여줄 것이다. 이는 좌회전처럼 보인다. 그리고 이는 과거에는 실제로 좌회전이었으나 지금은 그렇지 않고, 그 교차로에 대한 상세한 지도는 일련의 회전과 사이에 있는 사거리를 보여줄 것이다. 그러나 누구도 표준 사이즈 지도가 잘못되었다고 말할 수 없으며, 그 추상화 혹은 축약화의 레벨에 있어서는 올바른 것이다. 유사하게, 그리고 그 상당히 복잡한 외관에도 불구하고, 도 2는 실제로 중간 레벨의 추상화 혹은 축약화로 동작하는 간이한 것이지만, 일부 외관상 좌회전이 전혀 단순한 좌회전이 아닌 경우도 있다.

도 1에 도시된 바와 같이, DUT 테스터(6)로의 주 입력은 테스트 사이트 버스(5)가 한 예로, 이 테스트 사이트 버스(5)는 관심 DUT 테스터(6)의 예와 연관된 테스트 사이트 제어기(4)로부터 시발된다. 테스트 사이트 버스(5)는 특별한 목적의 마이크로프로세서에 유사할 수 있는 마이크로-제어기 시퀀서(19)와 결합한다. 테스트 사이트 버스(5)는 마이크로-제어기 시퀀서(19) 내부(PGM SRAM(20)) 혹은 마이크로-제어기 시퀀서(19) 외부(EXT. DRAM(21)) 중 하나일 수 있는 프로그램 메모리에 저장된 프로그램으로부터의 명령어를 페치(fetch)한다. 이러한 두 개의 메모리가 본질적으로 프로그램 카운터로 역할하는 논리 공통 어드레스(63)(혹은 명령어 페치 어드레스)인 것에 의해 어드레싱되고 두 개의 메모리 중 어느 하나가 수행될 프로그래밍의 소스일 수 있지만, (1) 메모리 중 오직 하나만이 임의의 시간 주기 동안에 명령어 페치 메모리 사이클을 수행하고 (2) 실제로 두 개의 메모리가 전기적으로 상이한 신호에 의해 어드레싱된다는 점에 유의해야 한다. SRAM은 고속이고 진정한 랜덤 액세스를 허용하지만, 마이크로-시퀀스 제어기(19)(대형 IC인)내의 유용한 공간을 소모하여, SRAM의 크기는 제한된다. 외부 DRAM은 대용량의 조절가능한 양으로 제공될 수 있지만, 선형 수행을 포함하고 어떠한 브랜칭도 없는 순차 청크(chunk)로 액세스될 때에만 고속이다. 집중 알고리즘인 SRAM(20) 프로그래밍이 가장 흔하지만, EXT. DRAM(21)은 초기화 루틴 및 랜덤 혹은 비정규 데이터와 같이 알고리즘 프로세스에 의해 쉽게 생성되지 않는 요소에 가장 적합하다.

마이크로-제어기 시퀀서(19)에 의해 수행되는 명령어 워드는 상당히 길며, 즉 208비트이다. 명령어 워드는 13개의 16비트 필드로 구성된다. 이러한 필드는 흔히 정규 마이크로-제어기 시퀀서 외부의 메카니즘에 관한 페치 명령어 정보를 나타낸다. 이런 필드는 이와 연관된 메카니즘 전용이다. 한 세트의 ALU 명령어(22)는 8개의 16비트 ALU(24)의 집합에 제공되고, 다른 세트 ALU 명령어는 DUT 테스터 도처에 분포된 다양한 다른 메카니즘에 분배된다. "다양한 제어값 및 명령어"(42) 범례(legend) 및 라인이 이런 후자의 경우를 표시한다.

8개의 16비트 ALU(24) 각각은 연관된 16비트 결과 레지스터 주변에 구축된전형적인 레퍼토리의 산술 명령어를 갖는다(각각의 ALU는 또한 여러 다른 레지스터를 갖는다). 이러한 결과 레지스터 중 3개의 레지스터 및 3개의 레지스터와 연관된 ALU는 DUT에 제공될 완결 어드레스로 다양하게 결합되는 X, Y 및 Z 어드레스 성분(27)을 생성하기 위한 것이다. 8개의 ALU/레지스터 중 2개(DH & DL) 이상이 최대 유효부(most significant protion : DH)와 최소 유효부(least significant portion : DL) 사이에서 분할되는 32비트 데이터 패턴(28)의 알고리즘 생성을 지원하는데 제공된다. 마지막 3개의 ALU/레지스터(A, B, C)는 카운터로서 사용되고 어떤 프로그램 지정 횟수의 반복 혹은 다른 횟수 조건에서 완결하기 위해 프로그램 제어 및 브랜칭으로 지원하는 다양한 프로그램 제어 플래그(25)의 생성에 기여한다. 이러한 프로그램 제어 플래그(25)는 마이크로-제어기 시퀀서(19)에 되전송되는데, 마이크로-제어기 시퀀서(19)에서 플래그(25)는 마이크로프로세서에서와 같이 명령어 페치 어드레스의 값에 영향을 미친다. 또한 프로그램 분기에 영향을 미치는데 사용될 수 있는 다양한 기타 플래그(OTHER FLAGS)(55)가 존재한다. 이러한 플래그(55)는 페치 명령어 워드의 상이한 필드에 의해 제어되는 DUT 테스터(6)내의 다양한 기타 메카니즘과 관련된다. 하나의 특정한 추가 플래그가 분리 아이템, 즉 VEC_FIFO_FULL(26)로 명시적으로 도시되어 있다. 다소 덜 세부적인 사항을 갖는 다른 도면에서, 이 하나의 특정한 추가 플래그는 기타 플래그(55)와 함께 총괄될 수 있다. 본 명세서에서는 하나의 특정한 추가 플래그를 분리하여 마이크로-제어기 시퀀서(19) 동작의 한 측면의 설명을 용이하게 하고자 한다.

VEC_FIFO_FULL이 수행하는 것은 마이크로-제어기 시퀀서(19)에 의한 추가 프로그램 수행을 (일시) 중지시키는 것이다. 마이크로-제어기 시퀀서(19)에 의해 페치되는 명령어와 DUT에 적용될 테스트 벡터를 최종적으로 핸드 오프 하는 메카니즘 사이에 많은 단계의 파이프라인이 존재한다. 또한, DUT에 제공될 수화물(baggage) 일부가 앞으로 진행함에 따라서 벡터를 수반하는 수화물 일부는 궁극적인 벡터 애플리케이션의 속도 혹은 각각의 벡터 지속 시간에 관한 정보이다. 따라서, DUT로의 벡터 애플리케이션의 속도는 일정할 필요가 없으며, 특히 어떤 그룹의 벡터는 생성하는 것보다 제공하는데 더 오래 걸릴 수 있다. 마이크로-제어기 시퀀서는 단지 자신의 최대 속도로 프로그래밍을 수행한다. 그러나 명백하게,평균적으로"벡터 소모"의 속도는 파이프라인이 거의 제한 없이 탄성체처럼 들쭉 날쭉 할 필요가 없도록 "벡터 생성"의 속도와 동일해야 한다. 후술할 어드레스 매퍼(29)의 출력에 벡터 FIFO(45)가 존재하고, 벡터 FIFO(45)는 파이프라인에서 탄성체 기능을 수행한다. VEC_FIFO_FULL 신호는 파이프의 헤드 엔드(head end)에서 새로운 벡터의 생성을 일시 중지시켜 파이프라인에서 제한된 수의 단계를 초과하는 것을 방지하는데 사용된다.

계속하여, (16비트의 3배인 48비트의) X, Y 및 Z 어드레스 성분(27)은 어드레스 매퍼(29)에 제공되는데, 어드레스 매퍼(29)의 출력은 순서화된 48비트 어드레스 공간에서 거의 임의로 재구성된 어드레스 값으로 사전 선택된다. 이것을 인식하는 출발점으로서, 어드레스 매퍼(29)가 완전히 찬 48비트 어드레스 공간인 메모리이고 각각의 어드레스에서 48비트 값을 보유한다고 가정하자(이런 메모리가 오늘날 대형 냉장고 크기가 될 것임을 잠시 고려하지 않기 바란다). 이런 메모리가 주어졌을 때, 탐색 테이블은 어느 제공 어드레스를 대체 어드레스로 사용될 수 있는 임의 선택된 다른 48비트 값에 매핑하도록 구현될 수 있다. 이런 어드레스 매핑이 바람직한 이유는 X, Y 및 Z 어드레스 성분이 일반적으로 하나의 큰 선형 디코더로는 구현되지않을가능성이 가장 높은 특정한 DUT 내부 아키텍처의 관점에서 유용한 의미를 갖는다는 점이다. 행(row), 열(column)과 레이어(layer), 블록(block) 혹은 페이지(page)의 개념은 테스트 엔지니어에게 매우 유용할 수 있고, 물리적으로 서로 가까운 위치에서 발생하는 오류는 그들의 X, Y 및 Z 어드레스에서 대응하는 유사성을 포함할 수 있다. 테스트 결과에서의 그러한 패턴은 무엇이 오류인지를 인식하고 오류 섹션 동작을 예비 섹션 동작으로 회피하도록 일부를 재프로그래밍하는 생성 레벨에서 이런 혹은 설계 레벨에서 이런 오류를 정정하는데 유용할 수 있다. 이 점에서 두 가지 문제가 발생한다. 첫 번째는 48비트를 DUT에 제공될 실제수의 비트(32비트 혹은 16비트)로 줄이는 것이다. 본 발명자들은 줄이는 방법을 간략히 언급할 것인데, 줄이는 방법은 대개 X로부터 얼마의 비트, Y로부터 얼마의 비트 및 Z로부터 그 나머지를 취하는 문제이다. 전부는 아니지만, 이것은 두 번째 문제인데, 이는 소정 어드레스가 회로의 다른 섹션의 좌-우(left-for-right)(혹은 좌-우 및 상-하(top-for bottom)) 미러 이미지로 회로내에 놓여 있을 수 있기 때문이다. 이것은 어떤 순차 어드레스 값이 이 회로내에서 물리적 순서대로 존재하는 한, 비트가 의미하는 것을 재구성하는 효과를 갖는다. 이런 칩 레이아웃 특성은 수차례 발생할 수 있고, 한 그룹의 비트, 즉 Y가 해석되는 방법이 어떤 다른, 즉 Z비트의 수반값에 의존할 수 있다는 것은 당연하다. 어드레스 매퍼(29)는 원래 X,Y 및 Z 어드레스가 "재패키징"되도록 제공되어, 이런 내부 아키텍처 구성을 갖는 메모리를 테스트할 사람이 이런 유형의 일을 반영하게 한다. 이와 같은 것을 실제 수행하기 위해, 어드레스 매퍼(29)는 상당수의 상호 접속 멀티플렉서로 구성된다. 어드레서 매퍼(29)는, 설명을 위해 앞서 일시 가정한 바와 같이, 완전히 찬 메모리 디코드 기법(fully populated memory decode scheme)의 완전 임의 탐색 테이블 행동(completely arbitrary look-up table behavior)을 달성할 수는 없다. 그러나, 어드레서 매퍼(29)는 필요한대로 X, Y 및 Z 어드레스 성분의 서브-필드를 재구성할 수 있는데, 이는 48비트를 필요한 실제수로 감소시킬 다른 메카니즘이 여전히 존재하기 때문이다. 어드레스 매퍼(29)는 또한 3개의 16비트(어드레스) 탐색 테이블을 포함하여 로컬 범위내에서 제한된 임의 매핑을 수행하도록 한다.

어드레스 매퍼(29)의 매핑 어드레스 출력(30)은 Aux RAM(31) 및 에러 캐치(Error Catch) RAM(32)에 어드레스로서 제공되는데, Aux RAM(31) 및 에러 캐치 RAM(32)은 개별적인 기능을 수행하지만 하나의 대형인 전체 RAM에서 선택가능한 부분으로 구현될 수 있다. 매핑 어드레스 출력(30)은 또한 후술할 어드레스 비트 선택 회로(37)에 하나의 입력으로 제공된다.

Aux RAM(31)을 고려해 보자. Aux RAM(31)의 기능은 DUT에 제공될 수 있는 데이터 패턴(33)과 어드레스(34)를 보유하는 것이다. 데이터 패턴(33)과 어드레스(34)는 Aux RAM(31)으로부터의 논리적으로 개별적인 출력인데, 이는 데이터 패턴(33)과 어드레스(34)가 다소 상이하게 처리되고 상이한 장소에서 사용되기 때문이다. (Aux RAM(31)은 이중(dual) "포트 메모리(port memory)"가 아니지만,출력이 멀티플렉서에 제공되는 여러 뱅크인 것이 바람직하다.) 이와 같은 구현시, 저장 데이터(33)는 Aux RAM(31) 어드레스의 하나의 뱅크 혹은 범위에 유지되고, 저장 어드레스(34)는 Aux RAM(31)의 다른 뱅크 혹은 범위에 보존될 수 있다. 또한, 본 발명자들은 Aux RAM(31)에 기록하기 위한 명시적인 메카니즘을 도시하지는 않는다. 이것은 수행 프로그램 명령에서 테스트 사이트 제어기(4)가 개시하는 어드레싱 버스 동작에 의해 달성된다. (도 2에서의 거의 모든 부분으로 향하는 "플로워보드 하부(under the floorboards)", 즉 "링 버스"로 지칭되는 "유틸리티 서비스(utility services)" 버스[도면을 매우 복잡하게 하기 때문에 도시하지 않음]가 존재한다.)

에러 캐치 RAM(32)은 Aux RAM(31)에 제공되는 동일한 어드레스로 어드레싱되고, 에러 캐치 RAM(32)은 에러에 관한 정보를 저장하거나 혹은 검색하는데, 이 동작은 후술할 포스트 디코드 회로(Post Decode Circuit)와 결합하여 수행된다. Aux RAM(31)으로부터의 경로(33 및 34)에서와 같이, 바람직하게 (에러 캐치 RAM으로의) 경로(61) 및 (에러 캐치 RAM으로부터의) 경로(62)는 링 버스(도시되지 않음)에 의해 분배된 구성 정보에 따라서 멀티-뱅크 메모리(multi-bank memory)(에러 캐치 RAM(32))로부터 멀티플렉싱된 출력이다.

데이터 멀티플렉서(35)는 ALU의 집합(24)내의 레지스터(DH 및 DL)로부터의 데이터(28) 뿐만 아니라, Aux RAM(31)으로부터의 저장 데이터 출력(33)을 입력으로 갖는다. 데이터 멀티플렉서(35)는 이러한 입력(28, 32) 중 어느 것을 자신의 출력(38)으로 제공할지를 선택하는데, 이 출력(38)은 전송 벡터매퍼/직렬화기(Serializer)/수신 벡터 비교 데이터 회로(40)에 두 개의 벡터 성분 중 하나로서 제공된다(다른 성분은 어드레스 비트 선택 회로(37)의 출력(39)이다).

회로(40)는 세 가지 기능, 즉 벡터 성분(38, 39)을 DUT에 제공(전송)될 전체 벡터의 순서화된 논리 표현으로 어셈블링하고, 전송 벡터 논리 표현의 순서화된 비트와 이 신호(즉, 이 벡터내의 비트) 대신에 DUT와 접촉할 핀 전자 장치(즉, 어느 프로브 팁(probe tip))의 실제 물리 채널 번호 사이에 임의 동적 대응 관계(매핑)를 적용하며, 컴파일러와 협력하여 전체 논리 벡터를 DUT(이를 허용하는 DUT에)에 개별적으로 또한 순서(직렬화)대로 제공될 부분(pieces)으로 분할하는 기능을 수행할 수 있다. 이러한 기능 중 어느 기능이 수행될지는 마이크로-제어기 시퀀서(19)에 의해 페치되는 208비트 명령어에서의 필드에 따라서 또한 어드레싱되는 SRAM(41)으로부터의 제어 신호에 의해 결정된다. 회로(40)의 출력은 VEC_FIFO_FULL 신호(26)를 완전히 생성하는 벡터 FIFO(45)에 제공될 64비트 벡터(44)에 달하는데, VEC_FIFO_FULL 신호(26)의 의미와 이용은 전술하였다. 벡터 FIFO(45)의 상위 벡터는 (간략히 설명될) 주기 생성기(Period Generator)(49)에서 발생하는 VEC_FIFO_UNLOAD 신호(47)의 수신시 벡터 FIFO(45)에서 제거된다. 이 제거 벡터(46)는 핀 전자 장치(9)의 연관 동작을 통해 DUT에 연결되는 타이밍/포맷팅 및 비교 회로(52)에 제공된다. 즉, 핀 전자 장치(9)의 각각의 동작은 핀 전자 장치(9)와 연관된 타이밍/포맷팅 및 비교 회로(52)로부터 전송 및 수신 벡터(7) 및 핀 전자 장치 구성 정보(8)를 수신한다.

타이밍/포맷팅 및 비교 회로(52)는 마이크로-제어기 시퀀서(19)의 프로그램SRAM(20)에서와 같이 동일한 명령어 어드레스("작은 원 내부의 A")에 의해 어드레싱되는 내부 SRAM(54)을 갖는다. (외부 DRAM(53)이 내부 SRAM(54) 대신에 사용될 수 있다.) 내부 SRAM(54)(혹은 외부 DRAM(53))은 구동 및 비교 사이클의 생성을 지원한다. 구동 사이클은 전송 벡터를 DUT에 제공한다. 비교 사이클은 DUT가 제공하는 벡터를 수신하고 이를 검사하여 이전에 제공된 비교 데이터와 매칭하는지를 판정한다. 구동 사이클 및 비교 사이클 모두는 그들의 지속 시간, 로드가 인가되는지 여부 및 언제 인가되는지, 데이터가 언제 래칭(latch) 혹은 스트로빙(strobe)되는지에 관해 조절될 수 있다. 전술한 비교는 수신 벡터 역매퍼/직병렬 변환기(Deserializer)(57)에 제공되는 64비트 값(56)을 생성하는데, 이 변환기(57)의 기능은 회로(40)의 논리적인 반전으로 생각하면 된다. (회로(57)의 동작은 SRAM(41)에 의한 회로(40)의 제어에 대응하여 SRAM(58)에 의해 제어된다.) 이어서, 회로(57)의 출력(59)은 포스트 디코드 회로(60)에 제공된다. 포스트 디코드 회로(60)는 프로그램 표준을 통해 입력 에러 정보(59) 및 (이전의) 저장 에러 정보(60)(에러 캐치 RAM에 저장된) 모두를 검사하여 후에 경로(61)를 통해 에러 캐치 RAM(32)에 되저장될 압축되고 쉽게 해석가능한 에러 정보를 생성할 수 있다. 한 가지 예로 에러가 몇 차례나 특정한 범위의 어드레스내에 존재하는지에 관한 정보가 생성될 수 있는데, 이 정보는 대체 회로를 구동하여 온-칩 수리 시도할 때를 결정하는데 유용할 수 있다.

이제 주기 생성기(49) 및 이와 연관된 타이밍 SRAM(51)을 설명하겠다. 주기 생성기(49)와 타이밍 SRAM(51)은 마이크로-제어기 시퀀서(19)에 의해 페치되는 각208비트 명령어에 대해 타이밍/포맷팅 및 비교 회로(52)의 연관 동작에 관한 지속 시간을 결정하는 8비트 신호 T_SEL(43)에 응답한다. T_SEL(43)은 페치 명령어내의 상이한 필드에 의해 표시되는 다양한 제어값 및 명령어(42)의 멤버이다. T_SEL(43)은 8비트 값으로 256 상이한 경우를 표시하거나 혹은 인코딩할 수 있다. 이 경우에, 이러한 "경우들"은 타이밍 SRAM(51)에 저장된 28비트 값이고 T_SEL에 의해 어드레싱된다. 각각의 어드레싱된 28비트 값(23)은 19.5 피코초 해상도를 갖는 원하는 지속 시간을 지정한다. 액세스된 28비트 지속 시간 값(23)의 시퀀스는 이 시퀀스의 개별 멤버가 벡터 FIFO(45)에 저장된 목적 대응 벡터의 검색과 동시에 검색되고 제공될 수 있도록 주기 FIFO(50)에 저장된다.

FIFO(50)내 최초 엔트리에서의 거친(coarse) 타이밍 값 필드는 5 nsec의 해상도를 갖는 지속 시간 정보를 운반하고, 이 정보로부터 벡터 FIFO(45)로부터의 다음 전송 벡터를 타이밍/포맷팅 및 비교 회로(52)에 전송하는 VEC_FIFO_UNLOAD 신호(47)를 생성한다. 비교 신호 타이밍 리마인더(TIMING REMAINDER)(48)가 또한 회로(52)에 제공된다. 이 회로(52)에서 최종 19.5 피코초 해상도가 달성된다.

도 2를 참조하면, DUT 테스터(6)가 도시되어 있으며, 이것은 시퀀서(19)에 접속된 기본 메모리(20)를 포함하는 응용 주문형 집적 회로(ASIC)를 포함한다. 기본 메모리(20)는 208비트 폭을 갖는 4k 벡터 SRAM을 포함한다. 각각의 벡터는 시퀀서(19) 및 주변 회로에 대한 단일 프로그램 명령어를 나타낸다. 따라서, 본 명세서에서 테스트 벡터 및 명령어라는 용어는 상호 교환적으로 사용된다. 기본 메모리(20)는 다수의 프로그램 벡터, 또는 명령어를 저장한다. 시퀀서(19)는 기본메모리(20)내의 프로그램 명령어 중 소정의 것을 액세스하여 테스트 패턴을 실행한다. 시퀀서(19)는 프로그램 명령어를 순차적으로 액세스하여, 다음 명령어에 대한 어드레스 위치를 계산한다. 각각의 프로그램 명령어는 DUT 테스터(6)에 의해 처리되어, 타이밍 제어 및 아날로그 핀 회로(52)에 공급되는 전기 제어 신호를 생성하여 DUT(14)를 실행한다.

프로그램 명령어의 일부로서, 개시된 테스터는 8개의 16비트 산술 요소, 즉 ALU 각각에서 단일 벡터로 계산을 수행할 수 있다. 각각의 산술 요소의 주요 구성 요소 부분은 통상적인 산술 논리 유닛(ALU)이므로, "산술 요소"라는 용어와 "ALU"라는 용어는 상호 교환적으로 사용된다. 각각의 ALU는 다른 것과는 독립적으로 동작하는 산술 요소이며, 각 계산을 조건적으로 수행할 수 있고, 각각의 계산은 다수의 이용가능한 상태 플래그 중 하나의 상태에 의존한다. 테스트 개발자는 "만약..그렇다면(if..then)", "만약..그렇다면..그렇지 않으면(if..then..else)", 또는 비조건 구문을 이용한 하나 이상의 계산을 지정하는 테스트 패턴을 기록하기를 원할 수 있다. DUT 타이밍 무결성을 유지하기 위해, 비조건 또는 조건 계산은 단일 벡터내에 발생되어야 한다.

도 3을 참조하면, 8개의 ALU(24), 즉 X, Y, Z, DL, DH, A, B 및 C와, X 및 Y ALU(302, 304)에 대한 조건 계산을 지원하는 주변 논리가 보다 상세히 도시되어 있다. X 및 Y ALU 및 조건 계산을 위한 지원 논리는 유사하므로, 동일한 도면상에 도시된다. 각각의 ALU(24)는 3개의 상태 플래그(306), 즉 min, max 및 match 상태 플래그를 생성한다. 특히, X ALU(302)는 xmin(308), xmax(310) 및 xmatch(312) 상태 플래그를 생성한다. Y ALU(304)는 ymin(314), ymax(316) 및 ymatch(318) 상태 플래그를 생성한다. DL, DH, A, B 및 C ALU는 마찬가지로 유사한 상태 플래그를 생성한다. xmatch(312) 및 ymatch(318) 상태 플래그는 AND 게이트(320)를 이용하여 결합적으로 함께 조합되어, 다른 상태 플래그(306), 즉 xymatch(322) 상태 플래그를 생성한다. Z ALU(334)는 zmatch(324), zmin(326) 및 zmax(328)를 생성한다. xmatch(312), ymatch(318) 및 zmatch(324) 상태 플래그는 AND 게이트(330)를 이용하여 결합적으로 조합되어, xyzmatch(332) 상태 플래그를 생성한다. DL 및 DH ALU(336, 338)는 동일한 3개의 상태 플래그를 생성하지만, 생성된 상태 플래그(306) 중, X ALU(302)는 단지 dlmatch(340) 및 dhmatch(342) 상태 플래그만을 이용한다. dlmatch(340) 및 dhmatch(342) 상태 플래그는 AND 게이트(344)에서 결합적으로 조합되어, dldhmatch(346) 상태 플래그를 생성한다. A, B, C ALU(348, 350, 352)는 9개의 이용가능한 플래그(354)인 유사한 min, max 및 match 플래그를 생성한다. 이용가능한 플래그(354)는 이용가능한 플래그 선택기(356)로 입력되며, 이용가능한 플래그 선택기(356)는 이용가능한 플래그(354) 중 하나를 X ALU(302)에 대한 상태 플래그(306) 중 하나로서 제공되는 것으로 선택한다. 플래그 구성 레지스터(358), 즉 APG_GEN_CONFIG는 시퀀서(19) 회로내에 위치된다. 플래그 구성 레지스터(358)의 비트 8 내지 11은 소정의 값으로 프로그램될 수 있으며, 그러한 비트의 값은 이용가능한 플래그(354) 중 하나로부터 상태 플래그(306)의 선택을 결정한다. 15개의 상태 플래그(306) 뿐만 아니라 고정된 접지 입력(fixed grounded input)(362)이 상태 플래그 선택기(360)로 입력되어, 상태 플래그 선택기(360)에대해 16개의 선택을 형성한다. 상태 플래그 선택기는 16x1 멀티플렉서이다. 조건 X 필드(364)는 프로그램 SRAM(20)에 저장되는 208비트 명령어 워드내의 4비트이다. 조건 X 필드(364)내의 값은 상태 플래그 선택기(360)로 입력되는 상태 플래그(306) 중 어느 것이 명령어 선택 X(366)로서 선택되는지를 결정한다. 명령어 선택 X(366)는 명령어 선택기(368)에서의 2개의 선택 중 하나를 결정한다. 명령어 선택기(368)는 2개의 가능한 명령어 코드를 수신한다. 제 1 X 교번(alternative) 명령어(370) 및 제 2 X 교번 명령어(372)는 각각 6비트의 폭을 갖는다. 각각의 명령어는 X 명령어 필드에서 인코딩되며, X 명령어 필드는 조건 계산을 포함하는 프로그램 SRAM(20)으로부터의 208비트 명령어 워드의 일부분이다. 명령어 선택(366)인 선택된 상태 플래그의 상태에 따라, 제 1 교번 명령어(370) 또는 제 2 교번 명령어(372)가 실행을 위해 X ALU(302)로 입력된다. 따라서, X ALU(302) 조건 계산을 지원하기 위해 사용된, 개시된 실시예에서의 비트 수는 전체 16비트이다. 당업자라면 알 수 있듯이, 사용된 상태 플래그의 수 및 설정된 ALU 명령어의 크기의 관점에서 보다 많거나 혹은 보다 적은 옵션을 제공하기 위해, X 조건 필드(364), 제 1 및 제 2 X 교번 명령어(370, 372) 중 임의의 것에 대해 보다 많거나 혹은 보다 적은 비트를 사용할 수 있다.

상기 문장의 단락은 X ALU(302)내의 조건 계산을 지원하는 논리에 대해 기술한다. 그러나, 각각의 ALU는 다른 ALU(24)에서의 계산과 동시에 실행될 수 있는 208비트 명령어 워드의 다른 부분을 이용하여 그 자신의 조건 계산을 지원한다. 또한, Y ALU(304)내의 조건 계산을 지원하는 논리가 도 3에 도시되어 있다. Y 지원 상태 플래그 선택기(Y supported status flag selector)(384)는 X 지원 상태 플래그 선택기(360)에서 사용된 것과 동일한 상태 플래그(306) 중 14개를 수신한다. 한 가지 예외적인 것은, 다수의 이용가능한 플래그(354)로부터 선택되는 상태 플래그(306)이다. Y 지원 이용가능한 플래그 선택기(374)는 각각의 A, B, C ALU(348, 350, 352)로부터의 min, max 및 match 플래그를 포함하는 동일한 이용가능한 플래그(354)를 수신한다. 이용가능한 플래그 구성 레지스터(358)로부터의 다른 비트는 이용가능한 플래그(354) 중 어느 것이 Y ALU(304)에 대한 상태 플래그(306) 중 하나로서 사용될 것인지를 선택한다. 이것은 이용가능한 플래그(354)로부터의 상태 플래그 선택이 독립적으로 프로그램가능하도록 한다. 특히, 이용가능한 플래그 구성 레지스터(358)의 비트 4 내지 7은 Y 지원 이용가능한 플래그 선택기(374)로 입력된다. 조건 Y 필드(386)는 Y 명령어 선택(382)가 될 상태 플래그(306)의 상태 플래그 선택기(384)에 의한 선택을 결정한다. Y 명령어 선택(382)은 Y 명령어 선택기(380)의 선택된 출력을 결정하는데 이용된다. Y 명령어 선택기(380)는 프로그램 SRAM(20)으로부터의 208비트 명령어 워드(22)내의 Y 명령어 필드로부터, 각각 6비트의 폭을 갖는 제 1 Y 교번 명령어(376) 및 제 2 Y 교번 명령어(378)를 수신한다. Y 명령어 필드는 X 명령어 필드와 동일한 프로그램 명령어 워드(22)내에서 상이한 필드에 있다. Y 명령어 선택(382)인 Y 선택 상태 플래그의 상태에 따라, 제 1 Y 교번 명령어(376) 또는 제 2 Y 교번 명령어(378)가 실행을 위해 Y ALU(304)로 입력된다.

도 4를 참조하면, Z ALU(334) 및 Z ALU 조건 계산 프로세스를 지원하는 논리가 도시되어 있다. Z ALU(334)는 X 및 Y 지원 조건 계산에서 사용된 것과 동일한 상태 플래그(306) 중 일부를 사용한다. 개시된 실시예에서, Z ALU(334)는 16개의 상태 플래그(306)를 또한 사용한다. 사용되고 있으며, X 및 Y ALU와 공통인 상태 플래그(306)는 xmin(308), xmax(310), xmatch(312), ymin(314), ymax(316), ymatch(318), zmatch(324), xymatch(322), xyzmatch(332), dlmatch(340), dhmatch(342), dldhmatch(346) 및 고정된 0(zero) 값(362)이다. 더욱이, Z ALU(334)는 xmin(308)과 ymin(314)이 결합적으로 조합되어 xymin(402)이 되는 상태 플래그 및 xmax(310)와 ymax(316)이 결합적으로 조합되어 xymax(404)가 되는 상태 플래그를 또한 이용한다. 도 3을 참조하면, Z ALU(334)는 이용가능한 플래그(354) 중 하나로부터 선택된 상태 플래그(306)를 또한 사용한다. Z 지원 이용가능한 플래그 선택기(388)는 9개의 이용가능한 플래그(354)를 수신하고, 이용가능한 플래그 구성 레지스터(358)의 비트 0 내지 3, 즉 APG_GEN_CONFIG[0:3]의 값에 기초하여 그들 중 하나를 선택한다. 도 3 및 4 모두에 도시된 접속기(A)를 참조하라. 도 4를 다시 참조하면, Z 조건 필드(406)는 Z 지원 상태 플래그 선택기(408)로 입력되는 상태 플래그(306) 중 어느 것이 Z 명령어 선택(410)으로서 사용되는지를 결정한다. Z 명령어 선택(410)은 제 1 Z 교번 명령어(412)와 제 2 Z 교번 명령어(414) 사이의 선택을 결정하는데 사용된다. 제 1 및 제 2 Z 교번 명령어 모두는 Z 명령어 선택기(416)로 입력된다. Z 명령어 선택(410)의 값에 따라, 제 1 또는 제 2 Z 교번 명령어 중 하나가 실행을 위해 Z ALU에 입력된다.

도 5를 참조하면, DL(data low) 및 DH(data high) ALU(336, 338)와, 그들의조건 계산을 지원하는 논리가 도시되어 있다. DL 및 DH ALU 각각은 조건 계산 프로세스를 지원하는 동일한 논리 및 입력을 갖는다. DL/DH ALU는 X 및 Y ALU에 의해 사용된 것과 동일한 상태 플래그(306), 즉 xmatch(312), ymatch(318), xymatch(322), xyzmatch(332), zmatch(324), dlmatch(340), dhmatch(342), dldhmatch(346) 및 접지에 배선된 고정 값(362)을 사용한다. 나머지 상태 플래그(306)는 X, Y 또는 Z ALU 중 소정의 것과는 상이하다. 상태 플래그(306) 중 하나는 10개의 기능 에러 플래그(502) 중 하나로서 선택될 수 있다. 10개의 기능 에러 플래그 중 4개는 페리(Ferr) 비트 0 내지 3, 즉 페리[0:3]이다. DUT(14)로부터 예상하지 못했던 결과가 수신되는 경우, 페리[0:3] 비트의 각 비트는 타이밍/포맷팅 및 비교 블록(52)에 의해 양의 값으로 설정된다. 타이밍/포맷팅 및 비교 블록으로부터 수신된 4개의 페리 에러 플래그(504)가 있으며, 각 플래그는 DUT 핀 전자 장치(14)에서 사전프로그램된 수의 채널 중 하나에서의 기능 에러를 나타낸다. 따라서, 페리 플래그(504) 각각은 독립적으로 설정된다. 4개의 페리 플래그(504) 모두는 함께 논리 OR되어, 10개의 기능 에러 플래그 중 다섯 번째의 플래그를 생성한다. 5개의 결과적인 기능 에러 플래그 각각은 반전되어, 전체 10개의 기능 에러 플래그(502)를 생성한다. 기능 에러 플래그 선택기(508)는 DL 및 DH 지원 상태 플래그 선택기(510, 512)에 의해 사용된 상태 플래그(306) 중 하나로서 수신될 10개의 기능 에러 플래그(502) 중 하나를 선택한다. 기능 에러 구성 레지스터(534)에서의 4 비트, 즉 APG_FERR_CONFIG[12:15]는 기능 에러 플래그 선택기(508)에 의한 선택을 결정하며, 10개의 기능 에러 플래그 중 하나가 DL 및 DH 상태 플래그 선택기(510, 512)로 입력되는 상태 플래그(306) 중 하나로서 사용된다. DL 및 DH ALU(336, 338)에 대해 고유한 것은 ALU 중 첫 번째 것에 대한 출력 레지스터 값 및 마스크 값과 ALU 중 두 번째 것에 대한 출력 레지스터 값 및 마스크 값 사이의 비교 결과이다. 특히, 16비트 X ALU 출력 레지스터 값(514)은 16비트 X 마스크 레지스터(516)와 비트 논리 AND(bit-wise logically AND)된다. 이러한 동작은 ALU 마스킹 동작이라 지칭된다. Y ALU(304), A, B, C ALU(348, 350, 352)는 모두 유사한 ALU 마스킹 동작을 가지며, 독립적인 구성을 갖는다. 논리 AND 동작의 16비트 출력은 ALU 중 다른 하나에 대한 논리 AND 동작 중 다른 하나의 16비트 출력과 비트 비교(bit-wise compared)되며, 그 결과는 16비트 모두의 매칭 또는 비매칭 값을 나타내는 하나의 비트가 된다. 매칭/비매칭 값은 상태 플래그 중 다른 하나이다. 도 5에 도시된 이용가능한 조합은, ALU 마스킹 동작 대 A ALU 마스킹 동작, X ALU 마스킹 동작 대 B ALU 마스킹 동작, X ALU 마스킹 동작 대 C ALU 마스킹 동작, Y ALU 마스킹 동작 대 A ALU 마스킹 동작, Y ALU 마스킹 동작 대 B ALU 마스킹 동작 및 Y ALU 마스킹 동작 대 C ALU 마스킹 동작을 포함한다. DL 및 DH ALU(336, 338)에 의해 사용되는 상태 플래그(306) 중 하나는 각각의 DL 및 DH 상태 플래그 선택기(510, 512)에 의해 각각 선택되어, DL 및 DH 명령어 선택(514, 516)을 각각 반영한다. DL 조건 필드(518)는 208비트 프로그램 명령어 워드(22)의 일부이며, DL 명령어 선택기(526)에 의해 수행된 선택을 결정한다. DL 명령어 선택(514)은 제 1 및 제 2 DL 교번 명령어(522, 524) 중 어느 것이 실행을 위해 DL ALU(336)로 전송되는지를 결정한다. 제 1 및 제 2 DL 교번 명령어(522, 524)는 DL 명령어 필드에서 인코딩되며, DL 명령어 필드는 프로그램 SRAM(20)에 저장된 208비트 프로그램 명령어 워드(22)의 일부분이다. 제 1 및 제 2 DL 교번 명령어(522, 524) 모두는 DL 명령어 선택기(526)에 의한 결정을 위해 DL 명령어 선택기(526)에 입력되며, 제 1 및 제 2 DL 교번 명령어(522, 524) 중 하나가 DL ALU(336)에 의해 실행된다. 유사하게, DH 조건 필드(520)는 208비트 프로그램 명령어 워드(22)의 일부분이며, DH 명령어 선택기(528)에 의해 수행된 선택을 결정한다. DH 명령어 선택(516)은 제 1 및 제 2 DH 교번 명령어(530, 532) 중 어느 것이 실행을 위해 DH ALU(338)로 전송되는지를 결정한다. 제 1 및 제 2 DH 교번 명령어(530, 532)는 DH 명령어 필드에서 인코딩되며, DH 명령어 필드는 프로그램 SRAM(20)에 저장된 208비트 프로그램 명령어 워드(22)의 일부분이다. 제 1 및 제 2 DH 교번 명령어(530, 532)는 모두 DH 명령어 선택기(528)에 의한 결정을 위해 DH 명령어 선택기(528)로 입력되며, 제 1 및 제 2 DH 교번 명령어(530, 532) 중 하나는 DH ALU(338)에 의해 실행된다.

도 6을 참조하면, A, B ALU(348, 350) 및 이들 ALU에 대한 조건 계산을 지원하기 위한 논리를 나타내는 블록도가 도시되어 있다. 이전의 도면들과 유사하게, 16개의 상태 플래그(306)가 A 및 B 상태 플래그 선택기(602, 604)로 각각 입력된다. X, Y, Z ALU(302, 304, 334)와 공통인, A 및 B ALU에 의해 사용되는 9개의 상태 플래그가 있는데, 이것에는 xmin(308), xmax(310), ymin(314), ymax(316), xymin(402), xymax(404), zmin(326), zmax(328) 및 접지 전위에 배선된 고정 값(362)이 포함된다. A 및 B ALU(348, 350)는 A, B, C ALU(348, 350, 352)로부터의 amin(628), amax(630), bmin(632), bmax(634), cmin(636) 및 cmax(638) 플래그를 또한 사용한다. A 및 B ALU(348, 350) 각각은 10개의 기능 에러 플래그(504) 중 하나로부터 각각 선택된 프로그램가능 상태 플래그(610, 612)를 또한 갖는다. A 프로그램가능 상태 플래그(610)는 기능 에러 플래그 구성 레지스터(534)의 비트 0 내지 3, 즉 APG_FERR CONFIG[0:3]에 의해 결정된 출력을 갖는 A 지원 기능 에러 플래그 선택기(606)를 이용한다. B 프로그램가능 상태 플래그(612)는 기능 에러 플래그 구성 레지스터(534)의 비트 4 내지 7, 즉 APG_FERR_CINFIG[4:7]에 의해 결정된 출력을 갖는 B 지원 기능 에러 플래그 선택기(608)를 이용한다. 프로그램 SRAM(20)에 저장된 208비트 명령어 워드(22)내의 조건 A 필드(640)는 상태 플래그(306) 중 어느 것이 A 지원 상태 플래그 선택기(602)에 의해 A 명령어 선택(614)으로서 선택되는지를 결정한다. A 명령어 선택(614)은 A 지원 명령어 선택기(616)에 대한 입력 중 어느 것이 A ALU(348)에 의한 실행을 위해 명령어로서 선택되는지를 결정한다. 개시된 실시예에서, 테스터는 A ALU(348)에 대해 단지 비조건 및 단순 조건 계산만을 지원한다. 따라서, A 지원 명령어 선택기(616)는 A ALU 조건 명령어(620) 및 접지 전위에 배선된 고정 값(618)을 수신한다. A 명령어 선택(614)이 참(true)인 경우 A ALU 조건 명령어(620)가 A 지원 명령어 선택기(616)에 의해 선택되어 A ALU(348)에 의해 실행되며, A 명령어 선택(614)이 거짓(false)인 경우 보류(hold) 또는 비동작 명령어가 선택된다. 프로그램 SRAM(20)에 저장된 208비트 명령어 워드(22)내의 조건 B 필드(642)는 상태 플래그(306) 중 어느 것이 B 지원 상태 플래그 선택기(604)에 의해 B 명령어 선택(622)으로서 선택되는지를 결정한다. B 명령어 선택(622)은 B 지원 명령어 선택기(624)에 대한 입력 중 어느 것이 B ALU(350)에 의한 실행을 위해 명령어로서 선택되는지를 결정한다. 개시된 실시예에서, 테스터는 B ALU(350)에 대해 단지 비조건 및 단순 조건 계산만을 지원한다. 따라서, B 지원 명령어 선택기(624)는 B ALU 조건 명령어(626) 및 접지 전위에 배선된 고정 값(618)을 수신한다. B 명령어 선택(622)이 참인 경우 조건 명령어(626)가 B 지원 명령어 선택기(624)에 의해 선택되어 B ALU(350)에 의해 실행되며, B 명령어 선택(622)이 거짓인 경우 보류 또는 비동작 명령어가 선택된다.

도 7을 참조하면, C ALU(352) 및 이것에 대한 조건 계산을 지원하는 논리를 나타내는 블록도가 도시되어 있다. 이전의 도면들과 유사하게, 16개의 상태 플래그(306)가 C 상태 플래그 선택기(702)로 입력된다. 도 6에 도시된 A, B ALU(348, 350)와 공통인, C ALU(352)에 의해 사용되는 13개의 상태 플래그가 있다. 이들 상태 플래그는 공통적이며, xmin(308), xmax(310), ymin(314), ymax(316), zmin(326), zmax(328), 접지 전위에 배선된 고정 값(362), amin(628), amax(630), bmin(632), bmax(634), cmin(636) 및 cmax(638) 플래그가 포함된다. C ALU(352)는 10개의 기능 에러 플래그(502) 중 하나로부터 선택된 프로그램가능 상태 플래그(704)를 또한 갖는다. C 프로그램가능 상태 플래그(704)는 기능 에러 플래그 구성 레지스터(534)의 비트 8 내지 11, 즉 APG_FERR_CONFIG[8:11]에 의해 결정된 출력을 갖는 C 지원 기능 에러 플래그 선택기(706)를 이용한다. C ALU는 amin(628) 및 bmin(632) 상태 플래그의 결합적인 조합을 또한 이용하여 abmin(708) 상태 플래그를 생성하고, amax(630) 및 bmax(634) 상태 플래그의 결합적인 조합을이용하여 abmax(710) 상태 플래그를 생성한다. 프로그램 SRAM(20)에 저장된 208비트 명령어 워드(22)내의 조건 C 필드(712)는 상태 플래그(306) 중 어느 것이 C 지원 상태 플래그 선택기(702)에 의해 C 명령어 선택(714)으로서 선택되는지를 결정한다. C 명령어 선택(714)은 C 지원 명령어 선택기(716)에 대한 입력 중 어느 것이 C ALU(352)에 의한 실행을 위해 명령어로서 선택되는지를 결정한다. 개시된 실시예에서, 테스터는 C ALU(352)에 대해 단지 비조건 및 단순 조건 계산만을 지원한다. 따라서, C 지원 명령어 선택기(716)는 C ALU 조건 명령어(718) 및 접지 전위에 배선된 고정 값(720)을 수신한다. C 명령어 선택(714)이 참인 경우 C ALU 조건 명령어(718)가 C 지원 명령어 선택기(716)에 의해 선택되어 C ALU(352)에 의해 실행되며, C 명령어 선택(714)이 거짓인 경우 보류 또는 비동작 명령어가 선택된다.

도 8을 참조하면, 포괄 산술 유닛(generic arithmetic unit) 또는 ALU의 간략화된 블록도가 도시되어 있다. 개시된 실시예에서 사용된 각각의 ALU는 동일하며, 도 8은 그들 모두를 나타낸다. 도 8에서의 각 기능 블록은 그것의 기본 기능의 관점에서 기술된다. 당업자라면 알 수 있듯이, 상세한 설명에 의하면, 각각의 기능 블록에 본래 통합된 추가적인 논리, 그것의 재생성은 본 기술 분야에 속함을 알 것이다. 각각의 ALU는 명령어 선택기(368, 380, 416, 526, 528, 616, 624 및 716) 각각으로부터 명령어(802)를 수신한다. 명령어(802)는 명령어 디코드 논리(804)에 의해 수신되며, 명령어 디코드 논리(804)는 ALU가 명령어(802)에서 지정된 바와 같은 동작을 수행하도록 하는 다수의 제어 신호(806)를 생성한다. 실제 동작은 출력 값(820)을 생성하는 통상적인 출력 산술 논리 유닛인, "출력ALU"(808)에서 수행된다. 3개의 비교 레지스터인, min 레지스터(812), max 레지스터(814) 및 match 레지스터(816)는 208비트 프로그램 명령어 워드(22)내의 16비트 vlfd 필드를 통해 지정된 값으로 프로그램될 수 있다. 비교 레지스터(812, 814, 816) 각각에서의 프로그램된 값은 출력 값(820)에 대하여 비교 동작을 수행하는 비교기(818)로 입력된다. 비교 동작의 결과는 min, max 및 match 플래그(822)를 설정한다. 동작의 결과, 출력 값(820)이 min 레지스터내의 값과 동일하거나 또는 그보다 작은 경우, min 플래그가 설정된다. 동작의 결과, 출력 값이 max 레지스터내의 값과 동일하거나 또는 그보다 큰 경우, max 플래그가 설정된다. 동작의 결과, 출력 값이 match 레지스터내의 값과 정확하게 동일한 경우, match 플래그가 설정된다. 동작의 결과, 출력 값이 max 레지스터보다 작은 값에서 시작하여 max 레지스터 값보다 큰 값(즉, 오버플로우)이 되는 경우, min 및 max 레지스터 블록내의 추가적인 논리는 출력 값이 min 레지스터내의 값으로 설정되도록 한다. 유사하게, 동작의 결과, 출력 값이 min 레지스터 값보다 큰 값에서 시작하여 min 레지스보다 작은 값(즉, 언더플로우)이 되는 경우, 동일한 논리는 출력 값이 max 레지스터내의 값으로 설정되도록 한다. 두 가지 경우에 있어서, min 및 max 플래그 모두는 동시에 설정되며, 언더플로우 및 오버플로우 플래그가 비교기(818)로부터 명령어 디코드 논리로 전송된다. min, max 및 match 플래그(822)는 도 3-7의 각 ALU에 대해 참조되는 동일한 3개의 플래그이다. 개념적으로, 명령어 디코드 논리는 커다란 경우...선택 서술문(a large case...select statement)이다. 각 경우는 명령어 디코드 논리(804)로 입력되는 명령어 각각에 대한 상이한 비트 패턴을 나타낸다. 명령어에서의 모든 0(zero)은 보류 또는 비동작 조건을 나타내며, 그러한 경우 아무런 동작도 수행되지 않고, 모든 값은 이전 벡터에서 유지되었던 값과 동일한 값으로 유지된다. 출력 레지스터(810)내의 값은 도 2에 도시된 ALU 블록(24)의 출력인 16비트의 정보를 포함한다. 특히, 각각 16비트의 X, Y, Z ALU(302, 304, 334) 출력은 ALU 블록(24)과 어드레스 매퍼 블록(29)을 연결하는 48비트를 포함한다. 각각의 16비트의 DL 및 DH ALU(336, 338) 출력은 ALU 블록(24)과 데이터 멀티플렉서(35)를 연결하는 32비트를 포함한다. 또한, ALU는 프로그램가능 전 생성(pre-generation) 및 후 생성(post-generation) 모드 비트(824)를 포함한다. 전/후 생성 비트(824)는 상태 플래그 구성 레지스터(358)의 비트 12, APG_GEN_CONFIG[12]를 통하여 프로그램된다. 전 생성 모드에서, 출력 값(820)이 즉각적으로 이용가능하며, 조건 계산을 발생시키는 상태 플래그 값(822)에 1 벡터 앞선다. 후 생성 모드에서, 출력 값은 지연 래치(830)를 이용하여 단일 사이클 만큼 지연된다. 따라서, 출력 값(820)은 조건 계산을 발생시키는 상태 플래그 값과 동시에 이용가능하다. 생성 모드 선택기(826)는 즉각적으로 이용가능한 출력 값(820) 및 지연된 출력 값(828) 모두를 수신하며, 전/후 생성 모드 비트(824)는 이용가능한 또는 지연된 출력 값(820, 828) 중 어느 것이 ALU의 출력으로서 제공되는지를 결정한다.

도 9를 참조하면, 비트 0 내지 3이 Z 지원 이용가능한 플래그 선택기(388)를 프로그램하고, 비트 4 내지 7이 Y 지원 이용가능한 플래그 선택기(374)를 프로그램하며, 비트 8 내지 11이 X 지원 이용가능한 플래그 선택기(356)를 프로그램하는 이용가능한 플래그 구성 레지스터(358)의 실시예가 도시되어 있다. 비트 12는 전/후 생성 모드 선택기 비트이다.

도 10을 참조하면, 비트 0 내지 3이 A 지원 기능 에러 플래그 선택기(606)를 프로그램하는 기능 에러 플래그 구성 레지스터(534)의 실시예가 도시되어 있다. 기능 에러 플래그 구성 레지스터(534)의 비트 3은 기능 에러의 존재시 또는 기능 에러의 부재시에 명령어를 수행할지의 여부를 지정하는데 사용된다. 유사하게, 비트 4 내지 7은 B 지원 기능 에러 플래그 선택기(608)를 프로그램하고, 비트 7은 기능 에러의 존재 또는 부재시에 명령어를 수행할지의 여부를 나타내며, 비트 8 내지 11은 C 지원 기능 에러 플래그 선택기(706)를 프로그램하고, 비트 11은 기능 에러의 존재 또는 부재시에 명령어를 수행할지의 여부를 나타내며, 비트 12 내지 15는 DL/DH 지원 기능 에러 플래그 선택기(508)를 프로그램하고, 비트 15는 기능 에러의 존재 또는 부재시에 명령어를 수행할지의 여부를 나타낸다.

도 11을 참조하면, 비조건, 단순 조건 또는 복합 조건 명령어의 실행을 지시하는 복합 조건 명령어 필드(1102)에 대한 비트 할당이 도시되어 있다. 본 실시예에서, 단지 X, Y, Z, DL 및 DH ALU만이 복합 조건 명령어를 지원한다. 각각의 복합 조건 명령어 필드는 16비트의 폭을 가지며, 복합 조건 계산을 지원하는 5개의 ALU 각각은 16비트 필드 중 고유의 필드와 관련된다. 따라서, 언급된 5개의 ALU는 208비트 프로그램 명령어 워드(22)의 집단에서 60비트를 사용한다. 시스템은 A, B, C ALU에 대해 비조건 및 단순 조건 명령어를 지원한다. 단순 조건 명령어 필드는 단지 10비트의 폭을 갖는다. 비조건 명령어는 임의의 상태 플래그(306)의 상태에 관계없이, ALU 중 하나에서 동작을 발생시키는 것으로서 정의된다. 단순 조건 명령어는 "만약..그렇다면" 포맷을 가지며, 상태 플래그의 상태가 참인 경우에만 ALU 중 하나에서 동작을 발생시킨다. 그렇지 않은 경우, 어떠한 동작도 수행되지 않는다. 복합 조건 명령어는 "만약..그렇다면..그렇지 않으면" 포맷을 가지며, 지정된 상태 플래그의 상태가 참인 경우 제 1 동작을 수행하고, 지정된 상태 플래그의 상태가 거짓인 경우 제 2 동작을 수행한다. 당업자라면 알 수 있듯이, 보다 넓은 프로그램 명령어 워드(22)를 사용함으로써 모든 ALU에 대해 복합 조건 명령어를 지원할 수 있다. 복합 조건 명령어 필드는 논리적으로 조건 필드(1104)인 비트 12 내지 15, 제 1 교번 명령어 필드(1106) 및 제 2 교번 명령어 필드(1108)로 분할된다. 조건 필드(1104)는 조건이 기초로 되는 상태 플래그(306) 중 하나를 지정한다. 제 1 교번 명령어 필드(1106)는 선택된 상태 플래그가 참인 경우 ALU 중 하나가 소정의 동작을 수행하도록 하는 코드를 지정한다. 제 2 교번 명령어 필드(1108)는 선택된 상태 플래그가 거짓인 경우 ALU가 다른 동작을 수행하도록 하는 다른 코드를 지정한다. 또한, 복합 조건 명령어 포맷은 제 2 교번 명령어 필드에 비동작 또는 보류 동작에 대한 코드를 포함함으로써 단순 조건 명령어를 지원할 수 있다. 비조건 계산은 ALU 중 하나가 증가, 감소 또는 시프트와 같은 계산을 수행하도록 하는 명령어이다. 비조건 명령어는 항상 참인 조건으로 단순하게 프로그램된다. X ALU(302)에 대한 복합 조건 명령어의 예로서, 도 3을 참조하면, X ALU(302)와 관련된 복합 조건 명령어에 대한 조건 필드(364)가 A 지원 상태 플래그 선택기(360)로 입력된다. 상태 플래그(306) 중 하나가 조건 필드 값에 기초하여선택된다. 선택된 상태 플래그는 선택된 상태 플래그를 발생시킨 ALU의 상태에 따라 참 또는 거짓이다. 선택된 상태 플래그는 X 명령어 선택(366)이 된다. X 명령어 선택(366)의 상태는 제 1 교번 명령어(370) 또는 제 2 교번 명령어(372)가 명령어 선택기(368)의 출력에 제공되는지의 여부를 결정한다. 어느 명령어가 선택되는지, X ALU(302)내의 명령어 디코드 논리(804)에 의해 수신된다. 명령어 디코드 논리(804)는 필요한 제어 비트(806)를 생성하여, 원하는 동작이 실행되도록 한다. 실행된 명령어의 결과는 출력 레지스터(810)로 위치되며, 동작이 하나 이상의 상태 플래그(306)의 값에 의존하는 다음 벡터에 대한 상태 플래그(306)로서의 선택을 위해, min, max 및 match 플래그(822)가 그들의 논리내로 설정 및 래치된다.

도 12를 참조하면, 비조건 및 단순 조건 계산의 실행을 지시하는 단순 조건 명령어 필드(1202)에 대한 비트 할당이 도시되어 있다. 단순 조건 명령어 필드는 10비트의 폭을 가지며, 참조 번호(1102)로서 도시된 복합 조건 명령어 포맷의 서브세트이다. 시스템은 A, B, C ALU에 대한 단순 조건 계산을 지원하며, 208비트 프로그램 명령어 워드(22)에서의 208비트 중 30비트를 나타낸다. 복합 조건 계산 명령어와 함께, 조건 계산 필드는 프로그램 명령어 워드(22)에서의 208비트 중 90비트를 고려한다. 비트 6 내지 9는 조건 필드(1204)이며, 비트 0 내지 5는 명령어 필드(1206)이다. 예로서 도 6을 참조하면, A ALU 명령어에 대한 조건 필드(1204)내의 값이 A 지원 상태 플래그 선택기(602)에 조건 A(640)로서 입력된다. 조건 필드내의 값은 상태 플래그(306) 중 하나를 A 명령어 선택(614)으로서 선택한다. A 명령어 선택(614)은 (도 12에서 일반적으로 참조 번호(1206)로 도시된) 명령어 필드(620)내의 값이 A 지원 명령어 선택기(616)의 출력에서 제공되는지, 또는 명령어 선택기(616)에 대한 제 2 입력인 접지에 배선된 고정 값인 비동작 값(618)이 제공되는지를 결정한다.

복합 조건 계산을 지원하는 컴파일러는 테스트 패턴 구문(test pattern syntax)을 수신한 후, 프로그램 명령어의 각 라인을 기계 코드의 비교할만한 라인으로 변환한다. 본 발명의 개시 내용에 따른 테스터의 실시예에서, 많은 테스터 명령어가 단일 프로그램 명령어 또는 벡터를 실장할 수 있다. 단일 프로그램 명령어는 전체 8개의 명령어를 위한 각 산술 요소에 대한 하나의 계산과, 다른 것들, 예컨대 파형의 유형, 장치 핀 매핑, 조건 및 비조건 분기를 포함할 수 있다. 또한, 컴파일러는 본 발명과 관련되지 않으며, 그렇게 때문에 본 명세서에서 특별히 기술되지 않은 이들 다른 명령어에 대한 인코딩을 지원한다. 그러나, 컴파일러는 복합 조건 계산 인코딩 이전에 다른 모든 명령어를 처리한다. 컴파일러는 각각의 명령어를 처리하므로, 컴파일러는 프로세스가 진행됨에 따라 명령어 스트링(string)을 간략화하는 명령어 구문을 유지하는 명령어 스트링으로부터 명령을 제거한다.

조건 계산은 산술 요소 및 테스트 개발자 옵션에 따라, 비조건, 복합 또는 단순 형태일 수 있다. X, Y, Z, DL 및 DH 산술 요소는 3가지 형태를 모두 지원한다. 산술 요소 A, B, C는 단지 비조건 및 단순 조건 형태만을 지원한다. 도 11 및 12를 참조하면, 2가지 형태의 조건 명령어는 6비트 명령어 필드를 포함한다. 따라서, 각각의 산술 요소는 64까지의 가능한 명령어를 갖는다. 64의 가능한 명령어 중 단지 하나만이 단일 프로그램 명령어에서의 각 산술 요소에 대해 실행될 수 있다. 64의 가능한 명령어는 본 발명자에 의해 테스터의 특정 실시예에서 가장 유용하다고 고려되는 명령어의 리스트를 포함한다. 그러나, 선택된 특정의 명령어는 주로 설계 선택의 문제이다. 64의 가능한 명령어 중, "0x00" 값을 갖는 하나의 명령어가, 모든 값이 사이클 동안 보류되고 어떠한 계산도 수행되지 않는 보류 또는 비동작 명령어이다. 가능한 명령어의 제 1 서브세트는 단지 하나의 계산이 수행되는 명령어를 포함한다. 제 2 서브세트는 2개의 계산이 수행되는 명령어를 포함하고, 제 3 서브세트는 3개의 계산이 수행되는 명령어를 포함한다. 각 명령어는 그것과 관련된 고유의 6비트 명령어 코드를 갖는다. 본 발명을 지원하는 컴파일러는 각 산술 요소에 대한 조건 및 명령어 필드 각각에 값을 할당한다. 이것은 208비트 프로그램 명령어 워드(22)의 집단에서 전체 110비트이다.

비조건 및 조건 계산을 인코딩하기 위한 컴파일러는 프로그램 명령어에 관련된 각각의 ALU에 대해 다음의 프로세스를 수행한다. 먼저, 컴파일러는 프로그램된 명령어 워드를 명령어 스트링 변수로 설정하고, 그것에 대해 동작한다. 컴파일러는 명령어 스트링의 부분들을 적절한 기계 코드로 인코딩하므로, 그것은 더 이상 처리가 필요하지 않은 부분들을 제거한다. 그러므로, 명령어 스트링은 이전의 컴파일러 프로세스의 완료 후의 원래 프로그램 명령어 스트링의 비처리된 나머지이다. 이러한 제거 프로세스는 복합 조건 계산을 인코딩하기 위한 프로세스의 간략화를 돕는다.

컴파일러는 산술 요소 이름, 즉 이 경우에는 x, y, z, dl, dh, a, b 또는 c를 갖는 파라미터를 전송함으로써, 각 산술 요소에 대한 표현 식별 서브루틴(expression identification subroutine)을 호출한다. 그러므로, 표현 식별 서브루틴내의 처리는 전체 명령어 스트링에 대해 동작하지만, 산술 요소 중 하나와 관련된 표현만을 식별한다. 본 발명의 개시 내용에 따른 표현 식별 서브루틴의 특정 실시예는 Perl 5.004 소프트웨어 및 그의 정규 표현 구문을 이용하여 복합 조건 명령어의 상이한 포맷을 분리시킨다. 도 13을 참조하면, 정규 표현의 특정 실시예가 도시되어 있다. 표현 식별 서브루틴에서의 "만약 서술문(if statement)"은 특정 산술 요소에 대해 소정의 표현이 사용되었는지를 우선 식별하기 위해 정규 표현을 사용한다. 만약 그렇지 않다면, 서브루틴은 다른 루틴을 호출하여 비동작 또는 보류 명령어를 관련된 명령어 필드에 대한 모든 조건에 대해 할당하며, 서브루틴은 그러한 산술 요소를 종료한다. 특정된 산술 요소에 대한 프로그램 명령어 스트링내에 표현이 존재하지 않으면, 정규 표현은 첫 번째 순서에서 포맷 카테고리를 분류 및 분리시킨다. 포맷 카테고리는 표현이 복합 조건, 단순 조건 또는 비조건인지를 지시한다. 동일한 "만약 서술문"이 두 번째 순서에서 표현에 포함된 명령어 또는 명령어들의 유형을 식별한다. 유형 카테고리는 제 1 교번 명령어가 단일, 2중 또는 3중 동작 명령어인지의 여부 및 제 2 교번 명령어가 정의되지 않은, 단일, 2중, 3중 동작 명령어인지의 여부를 지시한다. 정규 표현을 이용한 분류 및 분리 단계의 결과는 다음의 개요에 나타낸 카테고리와 관련된 스트링 부분(fragment)으로 설정된 다수의 스트링 변수이다. 평가된 표현의 유형에 따라 정의된 값을 갖는 다른 다수의 스트링 변수가 있다. 다음의 개요는 정의된 스트링변수의 리스트 뿐만 아니라 표현에 대한 그들의 관계 및 다른 스트링 변수를 제공한다. 제 1 레벨의 개요(즉, 1, 2, 3)는 표현 포맷을 정의하고, 제 2 레벨의 개요(즉, 1.1, 1.2, 1.3, 등)는 표현 유형을 정의하며, 제 3 레벨의 개요(즉, 1.1.1, 1.1.2, 1.2.1, 1.5.1, 등)는 개별적인 명령어를 포함한다.

1 복합 조건 명령어(전체 구(phrase)).

1.1 제 1 교번 명령어(만약, 단지 만약 그것이 3중 포맷인 경우).

1.1.1 제 1 교번 명령어가 3중 명령어인 경우 제 1 교번 명령어의 제 1 부분.

1.1.2 제 1 교번 명령어가 3중 명령어인 경우 제 1 교번 명령어의 제 2 부분.

1.1.3 제 1 교번 명령어가 3중 명령어인 경우 제 3 부분.

1.2 제 1 교번 명령어(만약, 단지 만약 그것이 2중 포맷인 경우).

1.2.1 제 1 교번 명령어가 2중 명령어인 경우 제 1 부분.

1.2.2 제 1 교번 명령어가 2중 명령어인 경우 제 2 부분.

1.3 제 1 교번 명령어(만약, 단지 만약 그것이 단일 포맷인 경우).

1.4 조건.

1.5 제 2 교번 명령어(만약, 단지 만약 그것이 3중 포맷인 경우).

1.5.1 제 2 교번 명령어가 3중 명령어인 경우 제 2 교번 명령어의 제 1 부분.

1.5.2 제 2 교번 명령어가 3중 명령어인 경우 제 2 교번 명령어의 제 2 부분.

1.5.3 제 2 교번 명령어가 3중 명령어인 경우 제 2 교번 명령어의 제 3 부분.

1.6 제 2 교번 명령어(만약, 단지 만약 그것이 2중 포맷인 경우).

1.6.1 제 2 교번 명령어가 2중 명령어인 경우 제 1 부분.

1.6.2 제 2 교번 명령어가 2중 명령어인 경우 제 2 부분.

1.7 제 2 교번 명령어(만약, 단지 만약 그것이 단일 포맷인 경우).

2 단순 조건 명령어(전체 구).

2.1 명령어(만약, 단지 만약 그것이 3중 포맷인 경우)

2.1.1 명령어가 3중 명령어인 경우 교번 명령어의 제 1 부분.

2.1.2 명령어가 3중 명령어인 경우 명령어의 제 2 부분.

2.1.3 명령어가 3중 명령어인 경우 제 3 부분.

2.2 명령어(만약, 단지 만약 그것이 2중 포맷인 경우).

2.2.1 명령어가 2중 명령어인 경우 제 1 부분.

2.2.2 명령어가 2중 명령어인 경우 제 2 부분.

2.3 명령어(만약, 단지 만약 그것이 단일 포맷인 경우).

2.4 조건.

3 비조건 명령어(전체 구)

3.1 명령어(만약, 단지 만약 그것이 3중 포맷인 경우).

3.1.1 명령어가 3중 명령어인 경우 제 1 부분.

3.1.2 명령어가 3중 명령어인 경우 제 2 부분.

3.1.3 명령어가 3중 명령어인 경우 제 3 부분.

3.2 명령어(만약, 단지 만약 그것이 2중 포맷인 경우).

3.2.1 명령어가 2중 명령어인 경우 제 1 부분.

3.2.2 명령어가 2중 명령어인 경우 제 2 부분.

3.3 명령어(만약, 단지 만약 그것이 단일 포맷인 경우).

분류 단계에서의 표현과 관련되지 않은 스트링 변수는 무효(null) 값으로서 정의된다. 예컨대, 표현이 제 1 교번 명령어에 대해 2중 명령어를 사용하고, 제 2 교번 명령어에 대해 단일 명령어를 사용하는 복합 조건 명령어인 경우, 개요 번호 1, 1.2, 1.2.1, 1.2.2, 1.4 및 1.7에서 기술된 스트링 변수만이 정의된다. 다른 모든 스트링 변수는 무효 값이다. 그 다음, 정의되고, 그에 따라 인코딩될 표현의 부분인 스트링 변수를 찾기 위해, 각각의 스트링 변수는 무효 값에 대해 체크된다. 스트링 변수가 할당되는 방법 때문에, 무효가 아닌 값은 표현에 대한 충분한 정보를 제공하여, 표현상의 동작이 그것을 인코딩하기 위해 수행되어야 하는 것에 따라 조직될 수 있다. 각각의 스트링 변수는 일련의 만약..그러면 서술문을 이용하여, 계층적 순서(hierarchical order), 즉 개요에서 도시된 순서로 평가된다. 우선, 개요에서의 항목 1에 기술된 스트링 변수가 평가된다. 스트링 변수가 무효값이 아닌 경우, 표현은 복합 조건 명령어(즉, 만약..그러면..그렇지 않다면 포맷)인 것으로 알려져 있다. 이러한 사실은 단순 조건 및 비조건 포맷에 대한 표현을 평가할 필요성을 제거한다. 복합 조건 명령어에 대해 스트링 변수가 포지티브(positive)를 평가한 후, 제 1 교변 명령어 스트링 변수가 평가된다. 복합 조건 명령어의 경우, 레벨 1.1, 1.2 또는 1.3에 기술된 스트링 변수 중 하나만이 정의된다. 스트링 변수가 3중, 2중 또는 단일 명령어 유형을 포함하고 있는지의 여부에 따라, 상이한 인코딩 서브루틴이 호출된다. 3 가지의 인코딩 서브루틴이 있으며, 각각의 서브루틴은 3중, 2중 또는 단일 명령어 유형에 대해 지정된다. 인코딩 서브루틴 중 적절한 하나가 호출되어 다음 레벨의 스트링 변수를 파라미터로서 전송한다. 각각의 인코딩 서브루틴은 경우..선택 서술문 또는 탐색 테이블을 이용하여, 특정 명령어(들)을 매칭시키고, 매칭과 관련된 이진 코드를 참조한다. 인코딩 서브루틴은 표현내에 있었던 명령어(들)에 대한 이진 코드를 반환한다. 컴파일러는 반환된 이진 값을 이용하여, 적절한 명령어 필드를 인코딩한다. 제 1 레벨 스트링 변수가 무효인 경우, 표현이 단순 조건 명령어인 때 정의되는 스트링 변수가 제 1 및 제 2 레벨 스트링 변수를 이용하여 유사한 형태로 평가된다. 제 3 레벨 스트링 변수를 이용하여 동일한 인코딩 서브루틴이 호출된다. 각각의 표현이 평가 및 인코딩되므로, 컴파일러는 또다른 표현 평가를 위해, 프로그램 명령어 스트링 나머지를 남기면서 처리된 표현을 제거한다. 표현이 복합 조건 또는 단순 조건으로서 분류되면, 조건 변수(즉, 1.4 및 2.4)가 또한 평가된다. 특정 실시예에서의 조건 필드는 4비트의 폭을 갖는다. 따라서, 최소한 16개의 가능한 조건이 있다. 조건 필드는 스트링 변수에 지정된 조건을 매칭시키고, 관련된 이진 코드를 반환하기 위해, 16 선택 경우..선택 서술문을 갖는 조건 인코딩 서브루틴을 이용하여 인코딩된다.

본 발명의 바람직한 실시예가 기술되었으나, 그것은 단지 예시적인 것이다. 첨부된 청구 범위의 정신 및 영역을 벗어나지 않고서도 본 발명의 다른 실시예 및 변형이 가능하다.

본 발명에 의하면 테스트 벡터를 빠르게 구동 및 수신하는 테스터의 능력을 떨어뜨리지 않으면서, 테스터에서의 다수 및 복합 조건에 기초하여 다수의 계산을 신속하게 수행할 수 있다.

Claims

조건 계산(conditional calculation)을 수행하는 장치에 있어서,

산술 요소(arithmetic element)(302)와,

다수의 명령어(370, 372)를 수신하는 명령어 선택기(instruction selector)(368)와,

상기 장치의 상태를 반영하는 다수의 상태 플래그(status flag)(306)와,

명령어 선택(instruction select)(366)을 생성하기 위해, 상기 상태 플래그(306) 중 하나를 선택하는 상태 플래그 선택기(360)―상기 명령어 선택(366)은 상기 다수의 명령어 중 어느 것이 상기 산술 요소(302)에 의해 실행되는지를 결정함―를 포함하는

조건 계산 수행 장치.
제 1 항에 있어서,

다수의 상기 산술 요소(302, 304, 334, 336, 338, 348, 350, 352)를 더 포함하되, 상기 다수의 상태 플래그(306)는 상기 다수의 산술 요소에 의해 생성되는 조건 계산 수행 장치.
제 1 또는 2 항에 있어서,

상기 산술 요소는 그 내부에 적어도 하나의 레지스터(812)를 갖는 산술 논리 유닛이며, 상기 레지스터는 레지스터 값을 갖고, 적어도 하나의 상태 플래그(822)는 상기 레지스터 값에 대한 상기 산술 요소에 의한 계산 값을 반영하는 조건 계산 수행 장치.
제 3 항에 있어서,

상기 산술 논리 유닛은 그 내부에 적어도 제 1, 제 2, 제 3 레지스터(812, 814, 816)를 가지며, 각각의 레지스터는 상기 상태 플래그(822)의 제 1, 제 2, 제 3의 플래그 각각과 관련되고, 상기 제 1 상태 플래그는 상기 계산이 상기 제 1 레지스터내의 값과 동일하거나 또는 그보다 작은 값이 되는 경우 상이한 값을 반영하고, 상기 제 2 상태 플래그는 상기 계산이 상기 제 2 레지스터내의 값과 동일한 값이 되는 경우 상이한 값을 반영하고, 상기 제 3 상태 플래그는 상기 계산이 상기 제 3 레지스터내의 값과 동일하거나 또는 그보다 큰 값이 되는 경우 상이한 값을 반영하는 조건 계산 수행 장치.
제 2 항에 있어서,

각각의 상기 산술 요소는 결과 레지스터(810), 지연 소자(830) 및 지연 선택기(826)를 더 포함하되, 상기 지연 소자(830)는 상기 결과 레지스터(810)로부터 소정의 값을 수신한 후, 지연된 출력(828)을 생성하고, 상기 지연 선택기(826)는 상기 결과 레지스터 값 및 상기 지연된 출력을 수신하며, 구성 레지스터(358)가 지연 선택 제어(824)를 제공하는 조건 계산 수행 장치.
제 1 항에 있어서,

상기 명령어 선택기(368)는 상기 명령어 선택(366)에 의한 선택을 위해, 제 1 및 제 2 교번(alternative) 명령어(370, 372)를 수신하는 조건 계산 수행 장치.
제 6 항에 있어서,

시퀀서(sequencer)(19) 및 기본 메모리(20)를 더 포함하되, 상기 기본 메모리(20)는 상기 시퀀서(19)에 의해 액세스되는 명령어를 저장하고, 상기 제 1 및 제 2 교번 명령어(370, 372)는 상기 기본 메모리(20)로부터 상기 명령어 선택기(368)로 제공되는 조건 계산 수행 장치.
제 1 항에 있어서,

시퀀서(19) 및 기본 메모리(20)를 더 포함하되, 상기 기본 메모리(20)는 조건 코드(364)를 저장하고, 상기 조건 코드(364)는 상기 상태 플래그(306) 중 어느 것이 상기 명령어 선택(366)으로서 생성되는지를 결정하는 조건 계산 수행 장치.
제 1 항에 있어서,

상기 상태 플래그 선택기(360)에 제공된 상기 상태 플래그(306) 중 하나는 프로그램가능하며, 다수의 이용가능한 플래그(354)를 생성하는 적어도 하나의 추가적인 산술 유닛(348)과, 상기 이용가능한 플래그(354)를 수신한 후 상기 상태 플래그(306) 중 하나가 될 상기 이용가능한 플래그(354) 중 하나를 선택하는 이용가능한 플래그 선택기(356)를 더 포함하는 조건 계산 수행 장치.
제 1 항에 있어서,

다수의 상기 명령어 선택기(368, 378)―상기 명령어 선택기 중 하나는 각 산술 요소(302, 304)에 대한 것임―와, 다수의 상태 플래그 선택기(360, 384)를 더 포함하는 조건 계산 수행 장치.