JP2002196947A - 条件付き計算を実施するための装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 テスタにおいて複数の複雑な条件に基づく複
数の計算を迅速に実施するための装置を提供する。 【解決手段】 演算素子３０２と、複数の命令３７０、
３７２を受信する命令セレクタ３６８と、前記装置の状
態を反映する複数の状態フラグ３０６と、前記状態フラ
グ３０６の１つを選択して前記演算素子３０２によって
前記複数の命令のどれを実行するかを決定する命令選択
３６６を発生する状態フラグ・セレクタ３６０とを含ん
でなる条件付き計算を実施するための装置を提供する。

Description

【発明の詳細な説明】

【０００１】

【従来の技術】電子装置及び機能は、日常生活において
極めて一般的なものに成長した。家庭におけるパーソナ
ル・コンピュータに加えて、多くの個人は、種々のさま
ざまな目的に２以上の生産性ツールを備えている。大部
分の個人用の生産性電子装置は、ある形態の不揮発性メ
モリを含んでいる。携帯電話（cell phone）は、電源の
オフ時に、ユーザがプログラムした電話番号及び構成を
記憶して保持するために不揮発性メモリを利用してい
る。コンピュータのスロットから取り出されても、ＰＣ
ＭＣＩＡカードは不揮発性メモリを利用して情報を記憶
して保持する。多くの他の一般的な電子装置も、電力供
給されないアセンブリにおける不揮発性メモリの長期記
憶機能からの恩恵を受けている。

【０００２】電子装置メーカに販売する不揮発性メモリ
・メーカは、生産したメモリを動作させて、その動作が
適正であるか検証するためのテスタを必要とする。大量
の不揮発性メモリが一貫して低価格で製造及び販売され
るので、単一部品のテストに要する時間を最小限に抑え
ることは極めて重要である。最小限のテストで又はテス
トを行わずに、より高価なアセンブリへとメモリ素子を
組み込む業務に関連したコスト節約のため、不揮発性メ
モリの購入者はメモリ・メーカに対して出荷歩留まりを
高くするように要求する。従って、単一テスト・プロセ
スにおいて、メモリ・テスト・プロセスは、かなりのパ
ーセンテージの不適合部品を、できれば、全ての不適合
部品を識別するのに十分なほどに効率的でなければなら
ない。

【０００３】不揮発性メモリの大きさと密度と複雑性と
が増すにつれて、テスタは、それらのテストに要する時
間をあまり増すことなく、サイズ及び複雑性の増大に対
処できなければならない。メモリの進化及び改良につれ
て、テスタは、この素子に施される変更に容易に適応で
きなければならない。不揮発性メモリのテストに固有の
もう１つの問題は、メモリのセルへの書き込みを反復す
ることによって、部品の寿命による総合的な性能劣化を
生じる可能性があるという点である。不揮発性メモリ・
メーカは、メモリ素子に特殊テスト・モードを組み込む
ことによって、テスト問題の多くに対応してきた。これ
らのテスト・モードは、メモリ購入者には全く用いられ
ないが、メーカがアクセスすることによって、できるだ
け短い時間で、できるだけ効率よく、メモリの全て又は
重要部分をテストすることが可能になる。不揮発性メモ
リには、テスト・プロセス中に修理可能なものもある。
従って、テスタは、修理の必要性と修理位置と必要とさ
れる修理のタイプとを識別できることが望ましく、従っ
て、適切な修理を実施できなければならない。こうした
修理プロセスには、メモリの特定の不適合部分を検出し
て、分離することが可能なテスタが必要になる。特殊テ
スト・モード並びに修理機能を十分に利用するには、テ
スタが、メモリ素子からの予測される反応に基づいて、
条件付き分岐を支援するテスト・プログラムを実行でき
ることが有利である。

【０００４】概念上の観点からすると、メモリのテスト
・プロセスは、アルゴリズム・プロセスである。例え
ば、典型的なテストは、メモリ・セルへの０及び１の書
き込み中に、メモリ・アドレスを順次インクリメント又
はデクリメントすることを含んでいる。メモリ・サイク
ル中に書き込まれる、又は、読み取られる１及び０の集
合は「ベクトル」と呼ぶのが慣例であり、一方、「パタ
ーン」という用語は、ベクトルのシーケンスを表す。テ
ストは、チェッカ盤や移動する１やバタフライ・パター
ンのようなパターンをメモリ空間への書き込みを含むの
が普通である。テスト・デベロッパは、アルゴリズム構
成を用いることにより、これらのパターンを生成するプ
ログラムをさらに容易に、効率よく作成することが可能
である。アルゴリズム的に統一のとれたテスト・パター
ンは、また、デバッギングを施し、論理的方法を用い
て、予測通りに機能しないパターン部分を分離するのも
いっそう容易である。プログラミング・ループで反復さ
れる命令及びコマンドを利用して、アルゴリズム的にテ
スト・パターンを生成すると、消費するテスタ・メモリ
の空間が減少する。従って、メモリ・テスタはアルゴリ
ズム・テスト・パターン生成機能を備えることが望まし
い。

【０００５】正確な信号エッジの配置及び検出も、不揮
発性メモリ・テスタの有効性に関する考慮事項になる。
中央ではほぼ適合するが、指定の限界内において適合し
ない部分を捕捉するためには、不揮発性メモリ・テスタ
は、各信号エッジを別の信号エッジに対して時間的に正
確に配置できなければならない。信号エッジを受信する
時点を正確に測定できることも重要になる。従って、不
揮発性メモリ・テスタは、十分な柔軟性を備え、刺激の
タイミング及び付与、並びに、テストを受ける装置（de
vice under test：以下、「ＤＵＴ」と呼ぶ）（メモリ）
からの反応を制御することが望ましい。

【０００６】メモリ・テスタは、ＤＵＴに加えられる送
信ベクトル（刺激（stimulus））、及び、応答において
予測される受信ベクトル（反応(response)）を生成する
ということになっている。これらのベクトルを生成する
アルゴリズム論理は、一般に、ベクトルの特定のビット
をＤＵＴの特定の信号パッドに送るか、又は、ＤＵＴの
特定の信号パッドから受け取る方法については、苦労せ
ずに、そうすることが可能である。このレベルにおい
て、ベクトル内の隣接ビットが、最終的にはＤＵＴにお
いて物理的に隣接する信号となるのはほぼ確実のようで
ある。人生がそのように扱いやすくあってほしいもので
ある。

【０００７】実際には、「概念レベル（conceptual lev
el）」におけるベクトルのビットとＤＵＴにおける実際
の信号との対応は、かなり不定(arbitrary)になりがち
である。それを阻止するために何もなされなければ、１
つ以上のプローブ・ワイヤが周辺から降下して、ＤＵＴ
に接触する際に、それらを交差させることが必要になる
可能性がある。こうした交差は、最も望ましくないもの
であり、送信ベクトルの経路内にマッピング機構を組み
込んで、ＤＵＴに加えられる前に、送信ベクトルのビッ
ト位置を再配列して、物理的接触を行うタスクに交差の
負担がかからないようにするのが慣例である。受信ベク
トルが、相応じて、検討を受ける前に、逆マッピング機
構に加えられる。こうして、アルゴリズム・ベクトル生
成及び比較機構が、この問題全体を無視できるようにす
ることが可能になる。こうしたマッパ（mapper）及び逆
マッパ(reverse mapper)に実施可能な処理のもう１つの
例として、同じタイプのＤＵＴの異なるインスタンスが
同じウェーハ上に配置されるが、ウェーハ上におけるス
ペースの浪費を回避するため、回転、又は、対称をなす
鏡映が施される場合について考察してみることにする。
これらの実施は、ベクトル・ビット位置と物理的信号位
置の間の対応に影響するが、適切なマッピング及び逆マ
ッピングによって隠すことが可能である。これらの状況
に必要とされるマッピング及び逆マッピングは、いった
ん特定のＤＵＴについて識別されると、静的となり、そ
の特定のＤＵＴのテスト中、変更の必要がないのは明ら
かである。

【０００８】条件付き計算機能によって、アルゴリズム
・パターン生成は大幅に強化される。すなわち、１つ以
上のフラグの現在の状態に基づいて計算を実施する能力
によって、テスト・デベロッパは、用いるベクトルを最
小限に抑えて、複雑なパターンを生成するテスト・パタ
ーンの生成が可能になる。歴史的に、複数の複雑な条件
は、多大の柔軟性をもたらすソフトウェアによって処理
される。しかし、メモリ・テスタの場合には、パターン
の各ベクトルをＤＵＴに適用している間に、正確で予測
可能なタイミングを保持していることが重要である。ソ
フトウェア・ベースのアプローチを利用して、複数の複
雑な条件の評価を行うと、予測可能なベクトル・タイミ
ングの完全性を損なうか、あるいは、テスタによる迅速
で確実なベクトルの適用可能速度を低下させることにな
る可能性がある。

【０００９】

【発明が解決しようとする課題】本発明の目的は、従っ
て、テスタ・ベクトルを高速に駆動し、受信するテスタ
の能力を損なうことなく、テスタにおいて複数の複雑な
条件に基づく複数の計算を迅速に実施するための装置を
提供することにある。

【００１０】

【課題を解決するための手段】条件付き計算を実施する
ための装置は、演算素子と、命令セレクタを有してい
る。命令セレクタは、複数の命令を受信する。この装置
は、装置の状態を反映する複数の状態フラグと、状態フ
ラグの１つを選択する状態フラグ・セレクタも有してい
る。選択された状態フラグは命令選択になり、この命令
選択によって、複数の命令のうちのどれが演算素子によ
って実行されるかが決まる。

【００１１】条件付き計算を実施するためのプロセスに
よれば、複数の状態フラグが生成され、状態フラグの１
つが命令選択として選択される。第１と第２の二者択一
の命令が、命令セレクタに提供され、第１と第２の二者
択一の命令の一方が、演算装置によって実行されるよう
に選択される。命令選択によって、演算素子が第１と第
２の命令のいずれを実行するかの選択が確定する。

【００１２】

【発明の実施の形態】図１を参照すると、本発明の原理
に従って構成された不揮発性メモリ・テスト・システム
の略ブロック図１が示されている。すなわち、図示のシ
ステムは、テスト資源集合の構成要素を互いに結合し
て、６４を超えるテスト・ポイントを備えるＤＵＴをテ
ストできるようにする再構成の措置によって、一度に３
６個の個別ＤＵＴ（テストを受ける装置）まで、６４個
ものテスト・ポイントについて、同時にそれぞれテスト
を行うことが可能である。これらのテスト・ポイント
は、まだダイシング及びパッケージングが施されていな
い集積回路ウェーハの一部に配置することもできるし、
あるいは、パッケージ化部品のピンとすることも可能で
ある。「テスト・ポイント」という用語は、信号を加え
ることが可能な電気的位置（例えば、電源、クロック、
データ入力）又は信号の測定が可能な電気的位置（例え
ば、データ出力）を表している。産業界の慣例に従っ
て、このテスト・ポイントを「チャネル」と呼ぶことに
する。上述の「互いに結合されるテスト資源の集合」を
３６個ものテスト・サイトとして理解することができ、
ここで各テスト・サイトは、テスト・サイト・コントロ
ーラ（４）と、（６４チャネル）ＤＵＴテスタ（６）
と、実際にＤＵＴ（１４）と電気的に接続する（６４チ
ャネルの）ピン電子デバイス（９）の集合とを含んでい
る。ＤＵＴのテストに必要とされるチャネルが６４以下
である場合には、そのＤＵＴにテストを実施するには単
一テスト・サイトで十分であり、例えば、テスト・サイ
ト＃１（図１に現れる）は「単一サイト・テスト・ステ
ーション（single site test station）」をなす、又
は、「単一サイト・テスト・ステーション」の働きをす
るといえる。一方、何らかの形による前述の再構成が有
効である場合には、２つ（以上）のテスト・サイトを互
いに「結合（bonded）」すると、１２８のチャネルを備
える１つのより大きい同等のテスト・サイトとして機能
する。従って、もう一度、図１に示す例を参照すると、
テスト・サイト＃３５及び＃３６は「２サイト・テスト
・ステーション（two-site test station）」を形成す
るといえる。

【００１３】逆の場合について簡単な考察を加えると、
単一ＤＵＴのテストに、テスト・サイト全体が必要であ
るとか、あるいは、単一テスト・サイトでは、単一ＤＵ
Ｔだけしかテストできないものと仮定すべきではない。
ウェーハが、２つの（必ずしもそうとは限らないが、お
そらく隣接する）ダイを有しており、その必要とされる
テスト・チャネルの合計が６４チャネル以下であるもの
と仮定する。単一テスト・サイトによって、両方のＤＵ
Ｔをテストすることが可能である。これを可能にするの
は、各テスト・サイトの汎用プログラマビリティであ
る。テスト・サイトによって実行されるテスト・プログ
ラムは、テスト・サイトの資源の一部を用いて、ＤＵＴ
の一方をテストし、別の一部を用いて、もう一方のＤＵ
Ｔをテストするように書くことが可能である。結局のと
ころ、最初の２つのＤＵＴの論理的な和集合（logical
union）である第３のＤＵＴを備えるものと仮定する
と、単一テスト・サイトを備えるその第３のＤＵＴをテ
ストすることが可能になり、従って、いわば、その「コ
ンポーネントＤＵＴ(component DUT)」を同様にテスト
することが可能になるはずである。唯一の相違は、第３
のＤＵＴに関する単一化反応とは対照的に、２つの「コ
ンポーネントＤＵＴ」が合格か不合格かを個別に把握し
つづける点にある（すなわち、「第３の」ＤＵＴのどの
部分が不合格になったかについて問題になる）。この
「単一サイト・複数テスト・ステーション(single-site
multi-test station)」機能は、広く一般に行われてい
るものであり、ここでそれについて述べたのは、完全を
期すことにより、２つ以上のテスト・サイトを互いに結
合する概念と比較した場合に混乱や誤解を生じる可能性
を回避するためである。

【００１４】この再構成の概念がなければ、テスト・サ
イトとテスト・ステーションとの相違はなくなり、これ
らの用語の一方が不要になる。しかし、実際のところ
は、すぐに分かるように、テスト・ステーション数が、
テスト・サイト数と同じである必要はない。従来におい
ては、テスト・サイトを分割して、より多くのテスト・
ステーションが形成されたので（ＤＵＴは、テスト・サ
イト全体を消費するほど複雑ではない）、これらの数が
異なる可能性がある。しかし、現在では、その相違は、
テスト・サイトを互いに結合して、複数サイト・テスト
・ステーションが形成されることに起因する可能性もあ
る（ＤＵＴが、単一テスト・サイトにとってあまりに複
雑すぎる）。

【００１５】引き続いて、テスト・システム・コントロ
ーラ２が、システム・バス３によって、その名前が接尾
語＃１〜＃３６で終了する３６個ものテスト・サイト・
コントローラに接続される（４ａ〜４ｚ）。（添字ａ〜
ｚは、１から２６までしかなく、３６には達しないとい
うのは本当である。しかし、このささいな欺瞞は、極め
て混乱する可能性のある数値参照文字に対する数値添字
よりも好ましいように思われる。）テスト・システム・
コントローラ２は、不揮発性メモリをテストするタスク
に関連した適合するテスト・システム制御プログラムを
実行するコンピュータ（例えば、ＮＴを実行するＰＣ）
である。テスト・システム制御プログラムは、所望のテ
ストを実施する仕事の（複雑さの）階層的分割における
最高レベルの抽象観念に相当する。テスト・システム・
コントローラは、異なるテスト・サイトでどのプログラ
ムが実行されているかを確認し、さらに、必要に応じ
て、テスト・プローブ及びＤＵＴを移動させるロボット
・システム（図示せず）の監督も行う。テスト・システ
ム・コントローラ２は、テスト・サイトには、単一サイ
ト・テスト・ステーションの働きをするようにプログラ
ムされるものもあれば、その一方で、互いに結合され
て、複数サイト・テスト・ステーションを形成するもの
もあるという概念を支援する方法で機能することが可能
である。明らかに、こうした状況では、異なる部分がテ
ストされることになり、部分が異なれば、用いるテスト
も異なるのが最も望ましい。同様に、全ての単一サイト
・テスト・ステーションが、同じ種類の部分をテストす
ることが必要とされるわけではなく、また、複数サイト
・テスト・ステーションについてもそうした必要はな
い。従って、テスト・システム・コントローラ２は、必
要なテスト・サイトを結合するコマンド、さらに、利用
されるさまざまなテスト・ステーションに適したテスト
・プログラムを呼び出すコマンドを送り出すようにプロ
グラムされる。テスト・システム・コントローラ２は、
さらに、テストによって得られた結果に関する情報を受
信し、悪い部分を廃棄するのに適した措置を施すことが
できるように、また、例えば、工場セッティングにおけ
る生産プロセスの制御に用いることが可能なログを、さ
まざまな分析のために保持することができるようにす
る。

【００１６】テスト・システム自体は、かなり大規模で
複雑なシステムであり、ウェーハをステージへと載せ
て、ピン電子デバイス９に接続されたプローブの下で、
１つ以上の将来のダイを順次位置決めし、そして、それ
ら将来のダイ（まだウェーハのダイシングが実施されて
いない）のテストが行われるようにするロボット・サブ
システムを利用するのが普通である。テスト・システム
を用いて、適合するキャリヤに載せられたパッケージ化
部品をテストすることも可能である。（後述するよう
に）そのテスト・ステーションの形成に用いられるテス
ト・サイト数、あるいは、テスト・サイトにおけるテス
ト・ステーション数に関係なく、利用される各テスト・
ステーションに関連したテスト・サイト・コントローラ
が、少なくとも１つ設けられることになる。テスト・サ
イト・コントローラは、不揮発性メモリをテストするた
めの以前の製品（例えば、アジレントＶ１３００又はＶ
３３００）にも用いられた、ＶＯＳ（ＶｅｒｓａＴｅｓ
ｔ Ｏ／Ｓ）と呼ばれる所有権を主張できるオペレーテ
ィング・システムを実行する３６〜６４ＭＢのプログラ
ム・データ統合メモリを備えたインテル社製のｉ９６０
プロセッサとすることができる組み込みシステムであ
る。さしあたり、単一サイト・テスト・ステーションに
関する状況についてのみ検討することにする。明確な例
示のため、テスト・サイト＃１は、テスト・ステーショ
ン＃１として働き、部品番号００１３のＷＨＩＺＣＯの
テストを行うことになるものとする。そのテスト方式
は、百ほどの異なるタイプのテスト（電圧レベル、パル
ス幅、エッジ位置、遅延の変更及びモニタ、並びに、多
量の単なる選択された情報パターンの記憶及びその後の
読出）を含んでおり、テストのタイプ毎に、ＤＵＴに関
する何百万の個別メモリ・サイクルを伴うことになる。
最高レベルにおいて、テスト・システムのオペレータ
は、テスト・システム・コントローラ２に対し、テスト
・ステーション＃１を用いて、ＷＨＩＺＣＯの００１３
のテストを開始するように命じる。そのうち、テスト・
システム・コントローラ２は、テスト・サイト・コント
ローラ＃１（４ａ）（組み込み［コンピュータ］システ
ムである）に命じて、例えば、ＴＥＳＴ＿ＷＨＩＺ＿１
３といった関連テスト・プログラムを実行させる。その
プログラムが、テスト・サイト・コントローラ＃１の環
境内において既に利用可能である場合、ただ単に実行す
ることになる。利用可能でなければ、テスト・システム
・コントローラ２によって供給される。

【００１７】ところで、プログラムＴＥＳＴ＿ＷＨＩＺ
＿１３は、原理的には、完全に自己内蔵型である。しか
し、そうであれば、それは、ほぼ確実にかなり大規模な
ものになるので、テスト・サイト・コントローラ４ａ内
に組み込まれたシステムのプロセッサが、それを十分に
素早く実行して所望の速度でのテスト、又は、あるＤＵ
Ｔメモリ・サイクルから次のサイクルまで均一な速度に
よるテストを実施するのは困難でありうる。従って、ア
ドレス・シーケンスを生成する低級のサブルーチン・タ
イプのアクティビティと、書き込まれるべきあるいは読
み取り操作から期待される関連データとが、ＤＵＴテス
タ６に配置されたプログラマブル・アルゴリズム機構に
よって必要に応じて生成されるが、この機構は、テスト
・サイト・コントローラ４の組み込みシステムによって
実行されるプログラムと同期して動作する。これについ
ては、ＤＵＴ１４のハードウェア環境により近い機構
（ＤＵＴテスタ）に対する、所定の低級のサブルーチン
のようなアクティビティ及びＤＵＴのメモリ・サイクル
を開始するタスクのエクスポートと考える。概して言え
ば、テスト・システム・コントローラ２は、テスト・サ
イト・コントローラにテスト・プログラムを授与する場
合には必ず、関連するＤＵＴテスタに対して、テスト・
サイト・コントローラに関するプログラミングによって
記述される、又は、必要とされる全アクティビティの実
施に必要な、適合する低級実施ルーチン（おそらくは、
テストを受けるメモリに固有の）も供給する。低級実施
ルーチンを「パターン（pattern）」と呼び、一般に、
（高級プログラミング言語の関数及び変数に名前がある
のとちょうど同じように）名前がつけられている。

【００１８】各テスト・サイト・コントローラ＃ｎ
（４）は、サイト・テスト・バス＃ｎ（５）によってそ
の関連するＤＵＴテスタ＃ｎ（６）に結合されている。
テスト・サイト・コントローラは、サイト・テスト・バ
ス５を利用して、ＤＵＴテスタの動作の制御と、ＤＵＴ
テスタからのテスト結果に関する情報の受信との両方を
行う。ＤＵＴテスタは、テスト方式（test regimen）に
必要とされるさまざまなＤＵＴメモリ・サイクルを高速
度で生成することが可能であり、読み取りメモリ・サイ
クルの結果が期待通りであるか否かを判定する。本質的
に、ＤＵＴテスタは、テスト・サイト・コントローラか
ら送られてくるコマンド又は操作コード（「名前つきパ
ターン（named pattern）」）に応答して、読み取り及
び書き込みＤＵＴメモリ・サイクルの対応する有効なシ
ーケンスを開始する（すなわち、対応するパターンを実
行する）。概念的には、ＤＵＴテスタ６の出力は、ＤＵ
Ｔに加えられるべき刺激情報（stimulus information）
であり、ＤＵＴテスタは、ＤＵＴから反応情報も受け取
る。この刺激／反応情報７ａは、ＤＵＴテスタ６ａとピ
ン電子デバイス＃１アセンブリ９ａの間で受け渡され
る。ピン電子デバイス・アセンブリ９ａは、ＤＵＴ１４
に対して用いることが可能な６４までのプローブを支援
する。

【００１９】上述の刺激情報は、ＤＵＴテスタにおいて
用いられるある論理素子ファミリの電圧レベルに従って
表現される並列ビット・パターンの単なるシーケンス
（すなわち、「送信ベクトル（transmit vector）」及
び期待される「受信ベクトル(receive vector)」のシー
ケンス）である。ある刺激／反応内のビット位置とダイ
上のプローブとの間で構成可能なマッピングが存在する
が、このマッピングは、ＤＵＴテスタ６によって理解さ
れる。個々のビットは、そのタイミング及びエッジ配置
に関して正しいが、マッピングに加えて、ＤＵＴへの適
用が可能になる前に、電圧レベルのシフトを必要とする
可能性もある。同様に、ＤＵＴテスタにフィードバック
するのに適するとみなすことができる前に、刺激に後続
するＤＵＴにおいて生じる反応はバッファリング及び
（逆）レベル・シフトを必要とする可能性がある。これ
らのレベル・シフト・タスクは、ピン電子デバイス９ａ
のタスク（task）である。ＷＨＩＺＣＯ ００１３のテ
ストに必要なピン電子デバイス構成では、おそらくＡＣ
ＭＥ Ｃｏ．製の部品のテストと、おそらくは別のＷＨ
ＩＺ ＣＯ．製部品に関するテストとにさえうまく機能
しないであろう。従って、ピン電子デバイス・アセンブ
リが可変である（configurable）ことを必要とするのも
明らかである。こうしたコンフィギュレーション能力
（configurability）は、ＰＥ Ｃｏｎｆｉｇライン８
ａの機能である。

【００２０】上記では、ＤＵＴのテストに対して単一テ
スト・サイトを構造化する方法に関する簡単なアーキテ
クチャの概要を推論している。次に、操作すべきテスト
・サイトが数多く存在する場合に生じる問題について考
察することにする。前置きとして、複数テスト・サイト
を備えたテスト・システムを構成するための望ましい実
施態様について述べることにする。多くの点で、説明に
取りかかろうとしている情報の一部は顧客の好みに関す
る市場調査（market study）及び費用便益分析(cost be
nefit analyses)に基づく選択の問題である。そうでは
あっても、これらのある事柄を確立するためにはある事
柄は明確に選択される必要があり、それがなされると、
システム全体にわたって明らかな特定の結果が生じるこ
とになる。テスト・システムのハードウェア特性のより
広範な概要について少なくとも一般的な説明を加えるの
が有効であると思われる。これらの特性のいくつかが偶
発的であったとしても、それらに関する知識は、やは
り、本発明の例証に用いられるさまざまな例の理解を助
けることになるであろう。

【００２１】まず、４つのかなり大きいカード・ケージ
（card cage）について考察する。各カード・ケージ
は、電源及び水冷装置（ファンは、クリーン・ルーム環
境の汚染源になりうる）以外に、マザーボードと、フロ
ント・プレーンと、バック・プレーンとを有している。
各カード・ケージへと９つまでのアセンブリを入れるこ
とが可能である。各アセンブリは、テスト・サイト・コ
ントローラと、ＤＵＴテスタと、ピン電子デバイスとを
含んでいる。デイジー・チェーン（daisy chain）の形
成に用いられるバスを含むテスト・サイト・コントロー
ラを互いに結合する方法の一般的な概要について説明す
ることにする。

【００２２】「デイジー・チェーン(daisy chain)」と
いう用語に関して少し脇道にそれるのはおそらく適切で
あろう。システム構成要素Ａ、Ｂ、Ｃ、及び、Ｄについ
て考察する。これらがその順序で互いにデイジー・チェ
ーンを構成することになるものと仮定する。Ａを出てＢ
へと入り、Ｂではトラフィックを選択的に渡すことが可
能であり、そして、Ｂを出てＣへと入り、Ｃではトラフ
ィックを選択的に渡すことが可能であり、そして、Ｄへ
と入る情報又は制御経路が存在するといえる。これらの
同じ種類の構成が他の方向のトラフィックにも存在する
可能性がある。デイジー・チェーンは、優先順位方式を
生成するために利用される場合が多く、それらを利用し
て、さまざまなテスト・サイト・コントローラとの間に
マスタ／スレーブの関係を形成することにする。これら
のデイジー・チェーン方式の通信構成は、「ＢＵＳ」の
代わりに、接尾名詞「ＤＳＹ」をつけて表すことにす
る。従って、コマンド／データＢＵＳではなく、コマン
ド／データＤＳＹと称することが可能である。次に、情
報が「Ｂへと入り、選択的に渡される」という考えは、
渡される前に、独立した１組の導体に対してトラフィッ
クを反復することを示唆することができる。そのような
可能性もありうるが、性能上の理由から、それは、むし
ろアドレス可能なエンティティを有する正規のバスに近
い。プログラマブル・アドレス・マッピング構成と、下
流のテスト・サイト・コントローラ部分を「休眠（to s
leep）」させる能力によって、単一バスが、論理的に複
数のデイジー・チェーンの様相を呈する（すなわち、働
きをする）ようにすることが可能である。最後に、デイ
ジー・チェーンは、コマンド及び制御情報にとって高性
能な通路であり、それがなければ、マスタ／スレーブ組
み合わせ（複数サイト・テスト・ステーション）が単一
テスト・サイトと同じ速さで動作することを期待できな
くなる。デイジー・チェーンの性能のために、各種ＤＳ
Ｙが、それぞれのカード・ケージを出ることはない。こ
の決定の効果は、互いに結合することが可能なテスト・
サイト（従って、その数）にいくつかの制限を加える。
原理上では、この制限は基本的に必要なものではなく、
また、必要とされる技術的な実行可能性も全く欠けるこ
とはない（実施可能である）が、カード・ケージには既
に９つのテスト・サイトが存在しているので、ＤＳＹの
拡張は、比較的にわずかな便益に対してかなりのコスト
を追加するように感じられる。

【００２３】図１に関する論述を再開するにあたって、
４つのカード・ケージが設けられ、各カード・ケージが
９つのテスト・サイト・コントローラを備えることがで
きるさまざまなテスト・サイト・コントローラ４ａ〜４
ｚについて考察する。それらを４ａ〜４ｆと、４ｇ〜４
ｍと、４ｎ〜４ｔと、４ｕ〜４ｚとで表してみよう。
（前述のように、これらが名目上、２６しかない添字で
あるという点は問題ではない。読者は、これとは別に１
０の添字記号がそのどこかに存在するものと想像された
い。）ＣＭＤ／ＤＡＴ ＤＳＹ１７ａ（コマンド＆デー
タ・デイジー・チェーン）によって、あるカード・ケー
ジ内にあるテスト・サイト・コントローラ４ａ〜４ｆが
相互接続され、一方、異なるＣＭＤ／ＤＡＴ ＤＳＹ１
７ｂによって、別のカード・ケージ内にあるテスト・サ
イト・コントローラ４ｇ〜４ｍが相互接続される。同じ
構成は、残りカード・ケージと、テスト・サイト・コン
トローラ４ｎ〜４ｔ及び４ｕ〜４ｚとについてもそれぞ
れ存在する。前述のように、ＤＳＹを実際に形成するバ
スの「末端（tail end）」が、カード・ケージを出ない
で別のカード・ケージにおける次のセグメントの先頭に
なるので、ＤＳＹがカード・ケージから出ることはな
い。代わりに、テスト・システム・コントローラ２から
のシステム・バス３が、全てのテスト・サイト・コント
ローラまで延びており、それぞれが、カード・ケージを
出ないＤＳＹセグメントの先頭においてマスタになるこ
とが可能である。

【００２４】上述のＣＭＤ／ＤＡＴ ＤＳＹ１７ａ〜ｄ
は、さまざまなテスト・サイト・コントローラ４ａ〜４
ｚとの間に設けられている。ＳＹＮＣ／ＥＲＲ ＤＳＹ
（同期＆エラー・デイジー・チェーン）１８ａ〜１８ｄ
とＤＵＴテスタ６ａ〜６ｚとの間にも同様の構成が施さ
れている。ＳＹＮＣ／ＥＲＲ ＤＳＹ１８によって伝達
される同期及びエラー情報によって、ＤＵＴテスタは、
同調して動作することが可能になる。これら２つのデイ
ジー・チェーン（１７及び１８）はわずかに異なるタイ
プの情報を伝送するが、それぞれがテスト・ステーショ
ンへと１つ以上のテスト・サイトと互いに結合するため
の同じ汎用機構の一部として存在する。

【００２５】次に、３６も存在することが可能な図１の
ＤＵＴテスタ６の拡大した略ブロック図である図２の説
明に取りかかることにする。現時点では、その１つのイ
ンスタンスについて説明するだけで十分である。図２を
一見してわかるように、とりわけ、「略（simplifie
d）」ブロック図にしては、構成要素がかなりうまく納
められている。ＤＵＴテスタ６内にありブロック図で表
されているものの中には、機能的に極めて複雑であって
「いつでも入手可能な（off the shelf）」の形では入
手できないものもある。ここでは、２つの点を明らかに
しておいたほうがよかろう。第１に、図２を含める主た
る目的は、不揮発性メモリ・テスト・システム１全体内
における重要な動作環境の基本的特性を明らかにするこ
とにある。図３以降の図に関連して十分な説明が施され
る本発明は、図２の下記の説明において示される機構を
拡張したものになるか、あるいは、図２においてその誘
因となる前提が見出される新規の機構になる。いずれに
せよ、これを書いている時点では、読者の前にあるのが
これらのどちらであるかは全く分からない。現時点の目
的は、さまざまな望ましい実施態様に関する多種多様な
詳細な説明に対する単純化されている情報の開始点を提
供することにあり、従って、それぞれの説明は、簡潔に
することができる（それぞれに異なる発明について全て
を開示する「特大（jumbo）」明細書とは対照的に）。
第２の点は、図２とほぼ全面的に一致するが、拡大又は
拡張される素材が単純化バージョンとは正確に「一致」
しない情報を含みうる。これは、エラーが生じたとか、
あるいは、物事には必然的に不一致が生じるということ
を意味するものではなく、正確な縮小イメージになるよ
うに、何かを単純化するのが困難かあるいは不可能であ
る場合があるために生じたものである。この状況は、む
しろ地図（map）に近い。コロラド州の標準的なサイズ
の道路地図から明らかなように、Ｉ−７０を東に進む
と、デンバーのＩ−２５を北に進むことが可能である。
それは左に曲がっているかのように思える。以前は実際
に左に曲がっていたが、今ではそうではなく、その交差
点の詳細な地図によれば、一連の構成要素となる曲がり
角と、介在する道路区間とが明らかになる。しかし、標
準サイズの道路地図が間違っているという者はいない。
その地図は、その抽象化レベルにしては正確である。同
様に、図２は、そのかなりなごちゃごちゃした外観にも
かかわらず、実際のところ、中間レベルの抽象化効果を
示すように単純化されているが、左に曲がっているよう
に見えるものの中には、単純に左に曲がっているわけで
は全くないものもある。

【００２６】図１に示すように、ＤＵＴテスタ６に対す
る主たる入力は、問題となるＤＵＴテスタ６のインスタ
ンスに関連したテスト・サイト・コントローラ４から生
じるテスト・サイト・バス５のインスタンスである。テ
スト・サイト・バス５は、専用マイクロプロセッサにリ
ンクすることが可能なマイクロ・コントローラ・シーケ
ンサ１９に結合されている。マイクロ・コントローラ・
シーケンサ１９は、マイクロ・コントローラ・シーケン
サ６の内部（ＰＧＭ ＳＲＡＭ２０）又は外部（ＥＸ
Ｔ．ＤＲＡＭ２１）とすることが可能なプログラム・メ
モリに記憶されているプログラムから命令を取り出す。
これら２つのメモリは、プログラム・カウンタの働きを
する論理的に共通のアドレス６３（又は、命令取り出し
アドレス）をなすものによってアドレス指定されるよう
に思えるが、また、どちらでも、実行されるプログラム
の供給源とすることが可能であるが、次の点に留意され
たい。（１）メモリのうちの１つだけが、任意の時間の
間に命令取り出しメモリ・サイクルを実施する。（２）
実際には、メモリは、電気的に異なる信号によってアド
レス指定される。ＳＲＡＭは、高速で真のランダム・ア
クセスを可能にするが、マイクロ・シーケンス・コント
ローラ１９（大規模ＩＣである）内における貴重なスペ
ースを消費するのでそのサイズは制限される。外部ＤＲ
ＡＭは、調整可能なかなりの量を設けることが可能であ
るが、線形実行及び無分岐を含むかなりの量の順次チャ
ンク（sequential chunk）にアクセスする場合に限って
高速である。ＳＲＡＭ２０におけるプログラミングは、
ほとんどの場合には、極めてアルゴリズム的なものであ
るが、外部ＤＲＡＭ（ＥＸＴ．ＤＲＡＭ）２１は、初期
化ルーチン及びランダム又は不規則データのようなアル
ゴリズム的プロセスによる生成が容易ではない素材（ma
terial）に最も適している。

【００２７】マイクロ・コントローラ・シーケンサ１９
によって実行される命令ワードは、かなり幅が広く２０
８ビットある。この命令ワードは、１３個の１６ビット
・フィールドから構成されている。これらのフィールド
は、厳密な意味においてマイクロ・コントローラ・シー
ケンサ外にある機構に関して取り出された命令情報を表
す場合が多い。こうしたフィールドは、その関連する機
構専用である。１組のＡＬＵ命令２２が８つの１６ビッ
トＡＬＵ２４の集合に与えられ、一方、それ以外のもの
はＤＵＴテスタ全体に分散した他のさまざまな機構に分
配される。この後者の状況は、ライン及びキャプション
「各種制御値＆命令（VARIOUS CONTROLVALUES & INSTRU
CTIONS）」４２によって表される。

【００２８】８つの１６ビットＡＬＵ（２４）は、関連
する１６ビットの結果レジスタ（各ＡＬＵは、いくつか
の他のレジスタも有している）に関して作成された演算
命令の一般的なレパートリ（conventional repertoir
e）を有している。これらの結果レジスタの３つ及び関
連するＡＬＵは、ＤＵＴに供給される完全なアドレスへ
とさまざまに組み合わせられるＸとＹとＺとのアドレス
構成要素２７を生成するためのものである。８つのＡＬ
Ｕ／レジスタのうちの２つ以上（ＤＨ＆ＤＬ）は、最上
位部分（ＤＨ）と最下位部分（ＤＬ）の間で分割される
３２ビット・データ・パターン２８のアルゴリズム的生
成を助けるために設けられている。最終の３つのＡＬＵ
／レジスタ（Ａ、Ｂ、Ｃ）をカウンタとして用いて、プ
ログラム制御、及び、あるプログラムで指定された数の
繰り返し又は他の数値条件の完了時における分岐を助け
るさまざまなプログラム制御フラグ２５の生成に役立
つ。これらのプログラム制御フラグ２５は、マイクロ・
コントローラ・シーケンサ１９に送り返されて、マイク
ロプロセッサの会得者にはよく知られた方法で命令取り
出しアドレスの値に影響を及ぼすことになる。プログラ
ム分岐を実施するためにも用いることが可能な他のさま
ざまなフラグ５５も存在する。これらは、取り出された
命令ワードの異なるフィールドによって制御されるＤＵ
Ｔテスタ６内の他の機構のそれぞれから生じる。ある特
定の追加フラグが、独立した項目ＶＥＣ＿ＦＩＦＯ＿Ｆ
ＵＬＬ２６として明示されている。幾分詳細度の劣る別
の図面では、それは、他のフラグ５５と共にひとまとめ
にすることが可能である。それを分離してみせたのは、
マイクロ・コントローラ・シーケンサ１９の動作のある
態様に関する説明を助けるためである。

【００２９】ＶＥＣ＿ＦＩＦＯ＿ＦＵＬＬが行うのは、
マイクロ・コントローラ・シーケンサ１９によるプログ
ラムのそれ以上の実行を（一時的に）停止するためであ
る。マイクロ・コントローラ・シーケンサ１９によって
取り出される命令と、ＤＵＴに給与されるテスト・ベク
トルを最終的に渡す機構との間には、多くのパイプライ
ン・ステージが存在する。さらに、それが目指すベクト
ルを随伴するＤＵＴに適応されるバゲージ(baggage)の
部分は、最終的なベクトル・アプリケーション速度、又
は、各ベクトルの所要時間（duration）に関する情報で
ある。従って、ＤＵＴに対するベクトル・アプリケーシ
ョン速度は、一定である必要はなく、特に、あるベクト
ル・グループは、生成よりも適用に要する時間のほうが
長くなる可能性がある。マイクロ・コントローラ・シー
ケンサは、その最大速度でプログラミングを単に実行す
るだけである。しかし、概して、パイプラインが、ほぼ
無制限に順応しなくてもすむように、いわば、「ベクト
ル消費（vector consumption）」の速度が、「ベクトル
生産(vector production)」の速度に等しくなければな
らないのは明白である。後述するアドレス・マッパ(add
ress mapper)２９の出力には、ベクトルＦＩＦＯ４５が
設けられており、パイプラインにおける順応性のある容
量の働きをする。信号ＶＥＣ＿ＦＩＦＯ＿ＦＵＬＬを用
いて、パイプの先頭端における新しいベクトルの生成を
一時的に中止して、パイプ・ラインの制限されたステー
ジ数をオーバランしないようにするために用いられる。

【００３０】続いて、（１６の３倍に等しい４８ビット
の）ＸとＹとＺとのアドレス構成要素２７をアドレス・
マッパ２９に適用し、順序付き４８ビット・アドレス空
間においてあらかじめ選択されるほぼ任意の再構成が施
されたアドレス値を出力する。これを理解するための出
発点として、さしあたり、アドレス・マッパ２９が、４
８ビット・アドレス空間が満杯のメモリであり、各アド
レスに４８ビット値を保持しているものと仮定する。
（仮に、こうしたメモリが、今日では、ともかく、大型
冷蔵庫のサイズになってもかまわない。）こうしたメモ
リを仮定すると、任意の適用されるアドレスを、さらに
置換アドレスとして用いることが可能になる、別の任意
選択された４８ビット値へとマッピングすることができ
るルック・アップ・テーブルが実施可能になる。こうし
たアドレス・マッピングが望ましい理由は、ＸとＹとＺ
とのアドレス構成要素が、一般に、１つの大型線形デコ
ーダではおそらく実施されることのない特定のＤＵＴの
内部アーキテクチャに関して有用な意味を有していると
いうことである。行と列と層と、ブロック又はページの
概念は、テスト・エンジニアにとって極めて有用である
可能性があり、物理的に互いに近接した場所で生じる故
障には、そのＸとＹとＺとのアドレスにおける対応する
近接が必然的にかかわっている可能性がある。テスト結
果におけるこうしたパターンは、設計レベルであるか、
あるいは、欠陥のあるセクションの動作を予備セクショ
ンの動作に切り換えるために一部を再プログラミングす
る生産レベルであるかに関係なく、何が不具合かを認識
する上で、及び、それを修理しようとする上で貴重にな
る可能性がある。こうした考え方からは２つの問題が生
じる。第１の問題は、４８ビットをＤＵＴに用いられる
実際のビット数（例えば、３２ビット、又は、おそらく
１６ビット）に分離する（part）ことである。この分離
の実施方法について、短く簡潔に述べることにするが、
それは、主として、この多くのビットをＸから取り除
き、その多くをＹから取り除き、残りをＺから取り除く
という問題である。しかし、全くというわけではない
が、いくつかのアドレスは、回路の別のセクションに関
する右が左（又は、右が左で、下が上）にくるミラー・
イメージをなす回路構成内に含まれる可能性があるの
で、これは二次的な問題である。これには、その回路構
成内において、どんな順次アドレス値が物理的順に並ぶ
かに関する限りにおいて、ビットが意味するものを再構
成する効果がある。このチップ・レイアウト特性は、何
度も生じる可能性があるが、例えば、Ｙのようなあるビ
ット・グループがいかに解釈されるかが、例えば、Ｚビ
ットといった他の何らかの随伴値によって決まる可能性
があるのは、おそらく、そういった場合であろう。アド
レス・マッパ２９は、もとの（raw）ＸとＹとＺとのア
ドレスをいわば「再パッケージ化（repackaged）」する
ことにより、こうした内部アーキテクチャ構成を有する
メモリをテストする者の助けになるように、この種の事
柄を反映可能にするために設けられている。実際に行わ
れる方法に関して、アドレス・マッパ２９は、かなり多
数の相互接続されたマルチプレクサから構成されてい
る。アドレス・マッパは、解説のために上記で仮に想定
された満杯メモリの復号方式の完全に任意のルック・ア
ップ・テーブル操作を実現することが不可能である。し
かし、とりわけ、４８ビットから必要とされる実際のビ
ット数に分離する、さらにもう１つの機構が設けられて
いるので、必要に応じて、ＸとＹとＺとのアドレス構成
要素のサブフィールドを再構成することは可能である。
アドレス・マッパ２９は、局所範囲内で制限された任意
のマッピングを実施可能にする３つの１６ビット（アド
レス）・ルック・アップ・テーブルも含んでいる。

【００３１】アドレス・マッパ２９のマッピングを施さ
れたアドレス出力３０は、独立した機能を有するが、そ
れにもかかわらず、１つのより大規模なＲＡＭ全体の選
択可能な区画として実施可能なＡｕｘ ＲＡＭ３１及び
エラー・キャッチＲＡＭ３２に対するアドレスとして用
いられる。マッピングを施されたアドレス出力３０は、
後述するアドレス・ビット選択回路３７に対する入力と
しても適用される。

【００３２】Ａｕｘ ＲＡＭ３１について考察する。そ
の機能は、ＤＵＴに対して用いることが可能なデータ・
パターン３３及びアドレス３４を保持することにある。
これらは、やや別様に取り扱われ、異なる場所で利用さ
れるので、Ａｕｘ ＲＡＭ３１から論理的に独立した出
力である（ＡＵＸ ＲＡＭ３１は、デュアル・「ポート
・メモリ（port memory）」ではなく、その出力がＭＵ
Ｘに加えられるいくつかのバンクからなることが望まし
い。）。これとともに保持する際に、おそらく、記憶さ
れるデータ３３はＡｕｘ ＲＡＭ３１のあるバンク又は
アドレス範囲内に納められるが、記憶されるアドレス３
４は別のバンク又はアドレス範囲内に納められる。ま
た、Ａｕｘ ＲＡＭ３１に書き込むための明確なメカニ
ズムについてはこれまで示されていない。それは、テス
ト・サイト・コントローラ４が実行するプログラムの命
令を受けて、テスト・サイト・コントローラ４が開始す
るアドレス指定されたバス操作によって実施される。
（図２の全てのすぐ近くまで延びる「リング・バス（ri
ng bus）」［図示せず。図面を非常に混乱させることに
なるので］と呼ばれる、いわば、「縁の下の（under th
e floorboards）」「ユーティリティ・サービス（utili
ty service）」・バスが存在する。）

【００３３】エラー・キャッチＲＡＭ３２は、Ａｕｘ
ＲＡＭ３１に用いられるのと同じアドレスによってアド
レス指定され、エラーに関する情報を記憶又は読出しす
るが、その操作は後述する復号後回路に関連して実施さ
れる。Ａｕｘ ＲＡＭ３１からの経路３３及び３４の場
合と同様に、経路６１（エラー・キャッチＲＡＭへの）
及び６２（エラー・キャッチＲＡＭからの）は、リング
・バス（図示せず）によって分配される構成情報に基づ
くマルチ・バンク・メモリ（エラー・キャッチＲＡＭ３
２）からの多重化出力が望ましい。

【００３４】データＭＵＸ３５は、入力として、Ａｕｘ
ＲＡＭ３１からの記憶データ出力３３並びにＡＬＵの
集合２４内のレジスタＤＨ及びＤＬからのデータ２８を
有する点に留意されたい。データＭＵＸ３５は、これら
の入力（２８、３２）のどちらかを選択してその出力３
８として送り出し、そして、これを２つのベクトル構成
要素の１つとして、送信ベクトル・マッパ／シリアライ
ザ（serializer）／受信ベクトル比較データ回路４０に
適用する（他の構成要素は、アドレス・ビット選択回路
３７の出力３９である）。

【００３５】回路４０は、３つの機能を実施することが
できる。すなわち、ベクトル構成要素（３８、３９）を
ＤＵＴに適用（送信）すべきベクトル全体の順序付き論
理表現にアセンブルする機能と、送信ベクトルの論理表
現の順序付きビットとピン電子デバイスの実際の物理的
チャネル番号（すなわち、その信号（ベクトル内のその
ビット）のためにＤＵＴに接触することになるプローブ
先端）との間に任意の動的対応（マッピング）を施す機
能と、コンパイラと協働して論理ベクトル全体を複数部
分へと分割し、こうしたものを許容するＤＵＴに別個に
順序に従って適用されるようにする（直列化（serializ
ation））機能とを実施することが可能である。これら
の機能のどれが実施されるかは、マイクロ・コントロー
ラ・シーケンサ１９によって取り出される２０８ビット
命令のあるフィールドに従ってアドレス指定されるＳＲ
ＡＭ４１からの制御信号によって決まる。回路４０の出
力は、ベクトルＦＩＦＯ４５に適用される６４ビットま
でのベクトル４４であり、このベクトルＦＩＦＯ４５
は、ベクトルＦＩＦＯ４５が満杯の場合には、その意味
及び用法を上述した信号ＶＥＣ＿ＦＩＦＯ＿ＦＵＬＬ２
６を発生する。ベクトルＦＩＦＯ４５の上部のベクトル
は、周期発生器（period generator）４９（簡単に説明
することにする）において生じる信号ＶＥＣ＿ＦＩＦＯ
＿ＵＮＬＯＡＤ４７を受信すると、そこから除去され
る。こうして除去されたベクトル（４６）は、ピン電子
デバイス９の関連するインスタンスを介してＤＵＴ１４
に接続されたタイミング／フォーマット化＆比較回路５
２に適用される。すなわち、ピン電子デバイス９の各イ
ンスタンスは、その関連するタイミング／フォーマット
化＆比較回路５２から送信＆受信ベクトル７及びピン電
子デバイス構成情報８を受信する。

【００３６】タイミング／フォーマット化＆比較回路５
２は、マイクロ・コントローラ・シーケンサ１９のプロ
グラムＳＲＡＭ２０のように、同じ命令アドレス（小さ
い円で囲んだ「Ａ」）によってアドレス指定される内部
ＳＲＡＭ５４を有している。（内部ＳＲＡＭ５４の代わ
りに、外部ＤＲＡＭ５３を用いることも可能である。）
内部ＳＲＡＭ５４（又は外部ＤＲＡＭ５３）は、駆動及
び比較サイクルの生成を助ける。駆動サイクルは、送信
ベクトルをＤＵＴに適用する。比較サイクルは、ＤＵＴ
によって供給されるベクトルを受信し検査して、前に供
給された比較データと一致するか否かを判定する。駆動
及び比較サイクルの両方は、その持続期間及び負荷が加
えられるか否かと、負荷が加えられる時期と、データの
保持又はストローブを実施する時期とに関して調整可能
である。この比較によって、その機能が回路４０と論理
的に逆になるとみなすことが可能な受信ベクトル逆マッ
パ／デシリアライザ（deserializer）５７に適用される
６４ビット値５６が得られる。（回路５７の動作は、Ｓ
ＲＡＭ５８によって制御されるが、これはＳＲＡＭ４１
による回路４０の制御に対応する）。次に、回路５７の
出力５９が復号後回路（post decode circuit）６０に
適用される。現在のところ、復号後回路６０は、プログ
ラムに基づく判定基準によって、入力エラー情報５９と
（以前に）記憶済みのエラー情報６０（エラー・キャッ
チＲＡＭに記憶された）との両方を検査し、経路６１を
介してエラー・キャッチＲＡＭ３２へと戻すことが可能
な圧縮されてより容易に解釈することできるエラー情報
を生成する。ある例では、特定のアドレス範囲内にエラ
ーが生じた回数をカウントすることになるが、この情報
は、代替回路を使用可能にして、オン・チップ修理（on
-chip repair）に取りかかろうとする時期を決定するの
に役立つ可能性がある。

【００３７】次に、周期発生器４９及びその関連タイミ
ングＳＲＡＭ５１について述べることにする。これら
は、マイクロ・コントローラ・シーケンサ１９によって
取出される２０８ビット命令毎に、タイミング／フォー
マット化＆比較回路５２の関連動作の所要時間を決定す
る８ビット信号Ｔ＿ＳＥＬ４３に応答する。Ｔ＿ＳＥＬ
４３は、取り出された命令内のそれぞれに異なるフィー
ルドによって表される各種制御値＆命令４２の要素であ
る。それは、８ビット値として、２５６の異なる事項を
表すか又は符号化することができる。この場合には、そ
れらの「事項（things）」は、タイミングＳＲＡＭ５１
に記憶され、Ｔ＿ＳＥＬによってアドレス指定される２
８ビット値である。アドレス指定される各２８ビット値
（２３）は、１９．５ピコ秒の分解能で所望の所要時間
を指定する。アクセスされる２８ビット所要時間値（２
３）のシーケンスは周期ＦＩＦＯ５０に記憶されるの
で、そのシーケンスの個々の要素は、ベクトルＦＩＦＯ
４５に記憶されている意図する対応ベクトルの読出と同
期して読出されて用いられることになる。

【００３８】ＦＩＦＯ５０の最も古い項目における粗タ
イミング値フィールドによって、５ナノ秒の分解能によ
る所要時間情報が伝えられ、そこから、次の送信ベクト
ルをベクトルＦＩＦＯ４５からタイミング／フォーマッ
ト化＆比較回路５２に転送する信号ＶＥＣ＿ＦＩＦＯ＿
ＵＮＬＯＡＤ４７が生じる。回路５２には、随伴信号タ
イミング・リマインダ（ＴＩＭＩＮＧ ＲＥＭＡＩＮＤ
ＥＲ）４８も加えられる。そこが１９．５ピコ秒に達す
る最大分解能を実現する。

【００３９】図面のうち特に図２を参照すると、シーケ
ンサ１９に接続された一次メモリ２０を含む専用集積回
路（ＡＳＩＣ）であるＤＵＴテスタ６が示されている。
一次メモリ２０は、ベクトル幅が２０８ビットの４ｋベ
クトルＳＲＡＭを含んでいる。各ベクトルは、シーケン
サ１９及びまわりの回路要素に対する単一命令を表す。
従って、テスト・ベクトル及び命令という用語を、本明
細書では交換可能に（interchangeably）用いる。一次
メモリ２０は、複数のプログラム・ベクトルすなわち命
令を記憶している。シーケンサ１９は、テスト・パター
ンを実行するために、一次メモリ２０のプログラム命令
のいくつかにアクセスする。シーケンサ１９は、プログ
ラム命令に順次アクセスし、次の命令に関するアドレス
位置を計算する。各プログラム命令は、ＤＵＴテスタ６
によって処理され、タイミング制御及びアナログ・ピン
回路要素５２へと送り込まれてＤＵＴ１４に加えられる
電気制御信号を発生する。

【００４０】プログラム命令の一部として、開示のテス
タは、８つの１６ビット演算素子２４又はＡＬＵのそれ
ぞれによる単一ベクトル内の計算を実施することが可能
である。各演算素子の主たるコンポーネント部分は、従
来の論理演算ユニット（arithmetic logic unit：以
下、「ＡＬＵ」と呼ぶ。）であり、従って、「演算素子
（arithmetic element）」と「ＡＬＵ」という用語は交
換可能である。各ＡＬＵは、他のＡＬＵとは独立して動
作する演算素子であり、さらに、いくつかの利用可能な
状態フラグの１つの状態によって決まる各計算を条件付
きで実施可能である。テスト・デベロッパは、「ｉ
ｆ．．．ｔｈｅｎ」、「ｉｆ．．．ｔｈｅｎ．．．ｅｌ
ｓｅ」、又は、無条件構成（unconditional constructi
on）を利用して、１つ以上の計算を指定するテスト・パ
ターンを書きたい場合がある。ＤＵＴタイミング完全性
を保持するため、無条件又は条件付き計算は、単一ベク
トル内で行われなければならない。

【００４１】図面のうち特に図３を参照すると、８つの
ＡＬＵ２４であるＸとＹとＺとＤＬとＤＨとＡとＢとＣ
とＸ及びＹのＡＬＵ３０２、３０４の条件付き計算をそ
れぞれ支援するまわりの論理素子とがさらに詳細に示さ
れている。Ｘ及びＹのＡＬＵと条件付き計算の支援論理
素子とは同様のものであり、このため同じ図面に示され
ている。各ＡＬＵ２４は、３つの状態フラグ３０６、す
なわち、ｍｉｎ、ｍａｘ、及び、ｍａｔｃｈ状態フラグ
を生成する。すなわち、Ｘ ＡＬＵ３０２は、ｘｍｉｎ
３０８と、ｘｍａｘ３１０と、ｘｍａｔｃｈ３１２との
状態フラグを生成する。Ｙ ＡＬＵ３０４は、ｙｍｉｎ
３１４と、ｙｍａｘ３１６と、ｙｍａｔｃｈ３１８との
状態フラグを生成する。ＤＬとＤＨとＡとＢとＣとのＡ
ＬＵも、同様の状態フラグ３０６を生成する。ＡＮＤゲ
ート３２０を利用して、ｘｍａｔｃｈ３１２及びｙｍａ
ｔｃｈ３１８状態フラグを論理積で組み合わせると、別
の状態フラグ３０６と、ｘｍａｔｃｈ３２２状態フラグ
とが生成される。Ｚ−ＡＬＵ３３４は、ｚｍａｔｃｈ３
２４と、ｚｍｉｎ３２６と、ｚｍａｘ３２８との状態フ
ラグを生成する。ＡＮＤゲート３３０を利用して、ｘｍ
ａｔｃｈ３１２と、ｙｍａｔｃｈ３１８と、ｚｍａｔｃ
ｈ３２４との状態フラグを論理積で組み合わせると、ｘ
ｙｚｍａｔｃｈ３３２状態フラグが生成される。ＤＬ及
びＤＨのＡＬＵ３３６及び３３８は同じ３つの状態フラ
グを生成するが、Ｘ ＡＬＵ３０２は、生成される状態
フラグ３０６のうち、ｄｌｍａｔｃｈ３４０及びｄｍａ
ｔｃｈ３４２状態フラグだけしか利用しない。ＡＮＤゲ
ート３４４において、ｄｌｍａｔｃｈ３４０及びｄｈｍ
ａｔｃｈ３４２状態フラグを論理積で組み合わせると、
ｄｌｄｈｍａｔｃｈ３４６状態フラグが生成される。Ａ
３４８と、Ｂ３５０と、Ｃ３５２とのＡＬＵは、９つの
利用可能なフラグ３５４である同様のｍｉｎとｍａｘと
ｍａｔｃｈのフラグを生成する。利用可能なフラグ３５
４は、Ｘ ＡＬＵ３０２に関する状態フラグ３０６の１
つとして提示されるフラグとして、利用可能フラグ３５
４の１つを選択する９×１マルチプレクサである利用可
能フラグ・セレクタ３５６へと入力される。フラグ構成
レジスタ３５８のＡＰＧ＿ＧＥＮ＿ＣＯＮＦＩＧが、シ
ーケンサ１９回路素子内に納められる。フラグ構成レジ
スタ３５８のビット８〜１１は、利用可能なフラグ３５
４の１つからの状態フラグ３０６の選択を決定するビッ
ト値となるようにプログラムすることが可能である。状
態フラグ３０６のうちの１５個のフラグ、並びに、固定
接地入力３６２が、状態フラグ・セレクタ３６０へと入
力され、状態フラグ・セレクタ３６０に関する１６個の
選択が行われる。状態フラグ・セレクタは、１６×１マ
ルチプレクサである。条件Ｘフィールド３６４は、プロ
グラムＳＲＡＭ２０に記憶されている２０８ビット命令
ワード中の４ビットである。状態Ｘフィールド３６４の
値によって、状態フラグ・セレクタ３６０へと入力され
る状態フラグ３０６のうちのどれが命令選択Ｘ３６６と
して選択されるかが決まる。命令選択Ｘ３６６によっ
て、命令セレクタ３６８における２つの選択の一方が決
まる。命令セレクタ３６８は、２つの可能性のある命令
コードを受信する。第１のＸの二者択一の命令３７０及
び第２のＸの二者択一の命令３７２は、それぞれ６ビッ
ト幅である。各命令は、条件付き計算を含むプログラム
ＳＲＡＭ２０からの２０８ビット命令ワードの一部であ
るＸの命令フィールドをなすように符号化される。命令
選択３６６である選択された状態フラグの状態に従っ
て、第１の二者択一の命令３７０又は第２の二者択一の
命令３７２が、実行のためにＸ ＡＬＵ３０２へと入力
される。ＸＡＬＵ３０２条件付き計算の支援に用いられ
る開示の実施態様のビット数が、このため全部で１６ビ
ットになる。当業者には明らかなように、Ｘ条件フィー
ルド３６４と第１及び第２のＸの二者択一の命令３７０
及び３７２の任意の１つとに対してより多い又は少ない
ビットを用いることにより、用いられる状態フラグ数及
びＡＬＵ命令集合の大きさに関する任意選択（option）
を増減することができる。

【００４２】上記パラグラフでは、Ｘ ＡＬＵ３０２内
における条件付き計算を支援する論理素子について述べ
られている。しかし、各ＡＬＵは、他のＡＬＵ２４にお
ける計算と同時に実行可能な２０８ビット命令ワードの
別の一部を利用して、それ自体の条件付き計算を支援し
ている。Ｙ ＡＬＵ３０４内における条件付き計算を支
援する論理素子は、図面の図３にも示されている。Ｙ支
援状態フラグ・セレクタ３８４は、Ｘ支援状態フラグ・
セレクタ３６０に用いられるものと同じ状態フラグ３０
６のうちの１４個のフラグを受信する。例外の１つは、
複数の利用可能フラグ３５４から選択される状態フラグ
３０６である。Ｙ支援利用可能フラグ・セレクタ３７４
は、Ａ３４８と、Ｂ３５０と、Ｃ３５２の各ＡＬＵから
ｍｉｎとｍａｘとｍａｔｃｈとのフラグを含む同じ利用
可能フラグ３５４を受け取る。利用可能フラグ構成レジ
スタ３５８とは異なるビットによって、利用可能フラグ
３５４のうちのどれが、Ｙ ＡＬＵ３０４に関する状態
フラグ３０６の１つとして用いられることになるかを選
択する。これにより、利用可能フラグ３５４からの状態
フラグの選択を個別にプログラムすることが可能にな
る。すなわち、利用可能フラグ構成レジスタ３５８の４
〜７ビットが、Ｙ支援利用可能フラグ・セレクタ３７４
へと入力される。条件Ｙフィールド３８６によって、Ｙ
命令選択３８２になる状態フラグ３０６の状態フラグ・
セレクタ３８４による選択が決まる。Ｙ命令選択３８２
を用いて、Ｙ命令セレクタ３８０の選択出力を決定す
る。Ｙ命令セレクタ３８０は、プログラムＳＲＡＭ２０
からの２０８ビット命令ワード２２におけるＹ命令フィ
ールドから、それぞれ６ビット幅の第１のＹの二者択一
の命令３７６及び第２のＹの二者択一の命令３７８を受
信する。Ｙ命令フィールドは、フィールドが異なるがＸ
命令フィールドと同じプログラム命令ワード２２内にあ
る。Ｙ命令選択３８２であるＹ選択状態フラグの状態に
従って、第１のＹの二者択一の命令３７６又は第２のＹ
の二者択一の命令３７８が、実行のためにＹＡＬＵ３０
４へと入力される。

【００４３】図面のうち特に図４を参照すると、Ｚ Ａ
ＬＵ３３４及びＺ ＡＬＵの条件付き計算プロセスを支
援する論理素子が示されている。Ｚ ＡＬＵ３３４は、
Ｘ及びＹ支援条件付き計算に用いられるのと同じ状態フ
ラグ３０６のいくつかを利用する。開示の実施態様の場
合には、Ｚ ＡＬＵ３３４は、１６個の状態フラグ３０
６も利用する。利用されるＸ及びＹのＡＬＵと共通の状
態フラグ３０６は、ｘｍｉｎ３０８と、ｘｍａｘ３１０
と、ｘｍａｔｃｈ３１２と、ｙｍｉｎ３１４と、ｙｍａ
ｘ３１６と、ｙｍａｔｃｈ３１８と、ｚｍａｔｃｈ３２
４と、ｘｙｍａｔｃｈ３２２と、ｘｙｚｍａｔｃｈ３３
２と、ｄｌｍａｔｃｈ３４０と、ｄｈｍａｔｃｈ３４２
と、ｄｌｄｈｍａｔｃｈ３４６と、固定ゼロ値３６２と
である。さらに、Ｚ ＡＬＵ３３４はまた、論理積で組
み合わせられてｘｙｍｉｎ４０２になるｘｍｉｎ３０８
及びｙｍｉｎ３１４である状態フラグと、論理積で組み
合わせられてｘｙｍａｘ４０４になるｘｍａｘ３１０及
びｙｍａｘ３１６である状態フラグとを利用する。図面
のうち図３を参照すると、Ｚ ＡＬＵ３３４は、利用可
能フラグ３５４の１つから選択された状態フラグ３０６
も利用する。Ｚ支援利用可能フラグ・セレクタ３８８
は、９つの利用可能フラグ３５４を受信し、利用可能フ
ラグ構成レジスタ３５８のビット０〜３の値であるＡＰ
Ｇ＿ＧＥＮ＿ＣＯＮＦＩＧ［０：３］に基づいて、それ
らの１つを選択する。図面のうち図３及び図４の両方に
示すコネクタ（Ａ）を参照されたい。図面のうち図４に
戻って参照すると、Ｚ条件フィールド４０６によって、
Ｚ支援状態フラグ・セレクタ４０８に入力される状態フ
ラグ３０６のうちのどれが、Ｚ命令選択４１０として利
用されるかが決まる。Ｚ命令選択４１０は、第１のＺの
二者択一命令４１２と第２のＺの二者択一命令との間に
おける選択の決定に利用される。第１及び第２の二者択
一命令の両方が、Ｚ命令セレクタ４１６へと入力され
る。Ｚ命令選択４１０の値に従って、第１及び第２の二
者択一命令の一方が、実行のためにＺ ＡＬＵへと入力
される。

【００４４】図面のうち特に図５を参照すると、ＤＬ
（データ低）及びＤＨ（データ高）ＡＬＵ３３６、３３
８が、その条件付き計算を支援する論理素子と共にそれ
ぞれ示されている。ＤＬ及びＤＨ ＡＬＵのそれぞれ
は、条件付き計算プロセスを支援する同じ論理素子及び
入力を有している。ＤＬ／ＤＨ ＡＬＵは、Ｘ及びＹ
ＡＬＵによって用いられるのと同じ次の状態フラグ３０
６を利用する。ｘｍａｔｃｈ３１２と、ｙｍａｔｃｈ３
１８と、ｘｙｍａｔｃｈ３２２と、ｘｙｚｍａｔｃｈ３
３２と、ｚｍａｔｃｈ３２４と、ｄｌｍａｔｃｈ３４０
と、ｄｈｍａｔｃｈ３４２と、ｄｌｄｍａｔｃｈ３４６
と、アースに配線された固定値３６２とである。残りの
状態フラグ３０６は、Ｘ、Ｙ、又はＺのＡＬＵのどれと
も異なっている。状態フラグ３０６の１つは、１０の機
能エラー・フラグ５０２の１つとして選択することが可
能である。１０個の機能エラー・フラグのうちの４つ
が、Ｆｅｒｒビット０〜３、Ｆｅｒｒ［０：３］であ
る。ＤＵＴ１４から予想外の結果を受信すると、Ｆｅｒ
ｒ［０：３］ビットのそれぞれが、タイミング／フォー
マット化及び比較ブロック５２によって正の値にセット
される。各フラグがＤＵＴピン電子デバイス１４におけ
るあらかじめプログラムされた数のチャネルの１つに関
する機能エラーを表す４つのＦｅｒｒエラー・フラグ５
０４が存在する。従って、Ｆｅｒｒフラグ５０４のそれ
ぞれは、個別にセットされる。４つのＦｅｒｒフラグ５
０４の全てに論理的ＯＲ演算を施すと、１０個の機能エ
ラー・フラグのうちの５番目のフラグが生成される。結
果として生じる５つの機能エラー・フラグのそれぞれを
反転すると、全部で１０個の機能エラー・フラグ５０２
が生成される。機能エラー・フラグ・セレクタ５０８
は、状態フラグ・セレクタ５１０、５１２を支援するＤ
Ｌ及びＤＨによって用いられる状態フラグ３０６の１つ
として受信される１０個の機能エラー・フラグ５０２の
うちの１つを選択する。機能エラー構成レジスタ５３４
における４ビットであるＡＰＧ＿ＦＥＲＲ＿ＣＯＦＩＧ
［１２：１５］によって、ＤＬ及びＤＨ状態フラグ・セ
レクタ５１０及び５１２に入力される状態フラグ３０６
の１つとして用いられるのが、１０個の機能エラー・フ
ラグのうちのどれになるかに関する機能エラー・フラグ
・セレクタ５０８による選択が決定される。ＡＬＵのう
ち第１のＡＬＵに関する出力レジスタ値及びマスク値
と、ＡＬＵのうち第２のＡＬＵに関する出力レジスタ値
及びマスク値との間における比較結果は、ＤＬ及びＤＨ
ＡＬＵ３３６、３３８に固有のものである。すなわ
ち、１６ビットＸ ＡＬＵ出力レジスタ値５１４は、１
６ビットＸマスク・レジスタ５１６とビット論理ＡＮＤ
演算が施される。この演算をＡＬＵマスキング演算と呼
ぶことにする。Ｙ ＡＬＵ３０４と、Ａと、Ｂと、Ｃと
のＡＬＵ３４８、３５０、３５２とは、全て、同様のＡ
ＬＵマスキング演算を行って個別構成をなしている。論
理ＡＮＤ演算の１６ビット出力は、ＡＬＵの別の１つに
関する論理ＡＮＤ演算のうちの別の１つの１６ビット出
力とビット単位で比較され、１６ビットの全ての一致値
又は不一致値を表示するビットが得られる。一致又は不
一致値は、状態フラグのうちの別の１つである。図５に
示す利用可能な組み合わせは、ＸのＡＬＵマスキング演
算対ＡのＡＬＵマスキング演算と、ＸのＡＬＵマスキン
グ演算対ＢのＡＬＵマスキング演算と、ＸのＡＬＵマス
キング演算対ＣのＡＬＵマスキング演算と、ＹのＡＬＵ
マスキング演算対ＡのＡＬＵマスキング演算と、ＹのＡ
ＬＵマスキング演算対ＢのＡＬＵマスキング演算と、Ｙ
のＡＬＵマスキング演算対ＣのＡＬＵマスキング演算と
を含んでいる。ＤＬ及びＤＨのＡＬＵ３３６、３３８に
よって用いられる状態フラグ３０６のうちから、ＤＬ及
びＤＨ命令選択５１４、５１６をそれぞれ反映するよう
に、ＤＬ及びＤＨ状態フラグ・セレクタ５１０、５１２
のそれぞれによって、状態フラグの１つがそれぞれ選択
される。ＤＬ条件フィールド５１８は、２０８ビット・
プログラム命令ワード２２の一部であり、ＤＬ命令セレ
クタ５２６によってなされる選択の決定に役立つ。ＤＬ
命令選択５１４によって、第１及び第２の二者択一の命
令５２２、５２４のうちどちらが実行のためにＤＬ Ａ
ＬＵ３３６へと送られるかを決定する。第１及び第２の
ＤＬ二者択一の命令５２２、５２４は、プログラムＳＲ
ＡＭ２０に記憶される２０８ビット・プログラム命令ワ
ード２２の一部であるＤＬ命令フィールドをなすように
符号化される。第１及び第２のＤＬの二者択一命令５２
２、５２４の両方が、ＤＬ命令セレクタ５２６へと入力
され、第１及び第２のＤＬの二者択一の命令５２２、５
２４のうちのどちらがＤＬ ＡＬＵ３３６によって実行
されるかをＤＬ命令セレクタ５２６が決定する。同様
に、ＤＨ条件フィールド５２０は、２０８ビット・プロ
グラム命令ワード２２の一部であり、ＤＨ命令セレクタ
５２８によってなされる選択の決定に役立つ。第１及び
第２のＤＨの二者択一の命令５３０、５３２のどちらが
ＤＨ ＡＬＵ３３８へと送られて実行されるかをＤＨ命
令セレクタ５２８が決定する。第１及び第２のＤＨの二
者択一の命令５３０、５３２は、プログラムＳＲＡＭ２
０に記憶される２０８ビット・プログラム命令ワード２
２の一部であるＤＨ命令フィールドをなすように符号化
される。第１及び第２のＤＨ二者択一の命令５３０、５
３２の両方が、ＤＨ命令セレクタ５２８に入力され、第
１及び第２のＤＨの二者択一の命令５３０、５３２のう
ちのどちらがＤＨ ＡＬＵ３３８によって実行されるか
をＤＨ命令セレクタ５２８が決定する。

【００４５】図面のうち図６を特に参照すると、Ａ及び
Ｂ ＡＬＵ３４８及び３５０と、それらのＡＬＵの条件
付き計算を支援する論理素子を表したブロック図が示さ
れている。先行図と同様に、１６個の状態フラグ３０６
は、Ａ及びＢ状態フラグ・セレクタ６０２、６０４へと
それぞれ入力される。Ｘ３０２とＹ３０４とＺ３３４と
のＡＬＵに共通するＡ及びＢのＡＬＵによって用いられ
る９個の状態フラグは、ｘｍｉｎ３０８と、ｘｍａｘ３
１０と、ｙｍｉｎ３１４と、ｙｍａｘ３１６と、ｘｙｍ
ｉｎ４０２と、ｘｙｍａｘ４０４と、ｚｍｉｎ３２６
と、ｚｍａｘ３２８と、大地電位に配線された固定値と
を含んでいる。Ａ及びＢのＡＬＵ３４８、３５０はま
た、ＡとＢとＣのＡＬＵ３４８と３５０と３５２からの
ａｍｉｎ６２８と、ａｍａｘ６３０と、ｂｍｉｎ６３２
と、ｂｍａｘ６３４と、ｃｍｉｎ６３６と、ｃｍａｘ６
３８フラグとをそれぞれ利用する。Ａ及びＢのＡＬＵ３
４８及び３５０のそれぞれは、１０の機能エラー・フラ
グ５０４の１つから選択されるプログラマブル状態フラ
グ６１０及び６１２もそれぞれ有している。Ａプログラ
マブル状態フラグ６１０は、出力が機能エラー・フラグ
構成レジスタ５３４のビット０〜３であるＡＰＧ＿ＦＥ
ＲＲ＿ＣＯＮＦＩＧ［０：３］によって決まるＡ支援機
能エラー・フラグ・セレクタ６０６を利用する。Ｂプロ
グラマブル状態フラグ６１２は、出力が機能エラー・フ
ラグ構成レジスタ５３４のビット４〜７であるＡＰＧ＿
ＦＥＲＲ＿ＣＯＮＦＩＧ［４：７］によって決まるＢ支
援機能エラー・フラグ・セレクタ６０８を利用する。プ
ログラムＳＲＡＭ２０に記憶されている２０８ビット命
令ワード２２の条件Ａフィールド６４０によって、Ａ支
援状態フラグ・セレクタ６０２が、状態フラグ３０６の
うちのどれをＡ命令選択６１４として選択するかが決定
される。Ａ命令選択６１４によって、Ａ支援命令セレク
タ６１６に対するどの入力が、Ａ ＡＬＵ３４８で実行
される命令として選択されるかが決まる。開示の実施態
様の場合には、テスタは、Ａ ＡＬＵ３４８に関する無
条件及び単純な条件付き計算だけを支援する。従って、
Ａ支援命令セレクタ６１６は、Ａ ＡＬＵ条件付き命令
６２０と大地電位に配線された固定値６１８とを受信す
る。Ａ命令選択６１４が真の場合には、Ａ支援命令セレ
クタ６１６によって、Ａ ＡＬＵ３４８が実行するＡ
ＡＬＵ条件付き命令６２０が選択され、Ａ命令選択６１
４が偽の場合には、保留又は無演算命令が選択される。
プログラムＳＲＡＭ２０に記憶されている２０８ビット
命令ワード２２の条件Ｂ６４２フィールドによって、Ｂ
支援状態フラグ・セレクタ６０４が、状態フラグ３０６
のうちのどれをＢ命令選択６２２として選択するかが決
定される。Ｂ命令選択６２２によって、Ｂ支援命令セレ
クタ６２４に対するどの入力が、Ｂ ＡＬＵ３５０で実
行される命令として選択されるかが決まる。開示の実施
態様の場合には、テスタは、Ｂ ＡＬＵ３５０に関する
無条件及び単純な条件付き計算だけを支援する。従っ
て、Ｂ支援命令セレクタ６２４は、Ｂ ＡＬＵ条件付き
命令６２６と大地電位に配線された固定値６１８とを受
信する。Ｂ命令選択６２２が真の場合には、Ｂ支援命令
セレクタ６２６によって、Ｂ ＡＬＵ３５０が実行する
条件付き命令６２６が選択され、Ｂ命令選択６２２が偽
の場合には、保留又は無演算命令が選択される。

【００４６】図面のうち図７を特に参照すると、Ｃ Ａ
ＬＵ３５２と、その条件付き計算を支援する論理素子を
表したブロック図が示されている。先行図と同様に、１
６個の状態フラグ３０６は、Ｃ状態フラグ・セレクタ７
０２へとそれぞれ入力される。図面のうち図６に示され
たＡ及びＢのＡＬＵ３４８及び３５０に共通するＣＡＬ
Ｕ３５２によって用いられる１３個の状態フラグが存在
する。共通するそれら状態フラグは、ｘｍｉｎ３０８
と、ｘｍａｘ３１０と、ｙｍｉｎ３１４と、ｙｍａｘ３
１６と、ｚｍｉｎ３２６と、ｚｍａｘ３２８と、大地電
位に配線された固定値３６２と、ａｍｉｎ６２８と、ａ
ｍａｘ６３０と、ｂｍｉｎ６３２と、ｂｍａｘ６３４
と、ｃｍｉｎ６３６と、ｃｍａｘ６３８フラグとを含ん
でいる。ＣＡＬＵ３５２は、１０個の機能エラー・フラ
グ５０２の１つから選択されるプログラマブル状態フラ
グ７０４も有している。Ｃプログラマブル状態フラグ７
０４は、出力が機能エラー・フラグ構成レジスタ５３４
のビット８〜１１であるＡＰＧ＿ＦＥＲＲ＿ＣＯＮＦＩ
Ｇ［８：１１］によって決まるＣ支援機能エラー・フラ
グ・セレクタ７０６を利用する。Ｃ ＡＬＵはまた、ａ
ｍｉｎ６２８及びｂｍｉｎ６３２状態フラグの論理積の
組み合わせを利用して、ａｂｍｉｎ７０８状態フラグを
生成し、ａｍａｘ６３０及びｂｍａｘ６３４状態フラグ
の論理積組み合わせを利用してａｂｍａｘ７１０状態フ
ラグを生成する。プログラムＳＲＡＭ２０に記憶されて
いる２０８ビット命令ワード２２の条件Ｃフィールド７
１２によって、Ｃ支援状態フラグ・セレクタ７０２が、
状態フラグ３０６のうちのどれをＣ命令選択７１４とし
て選択するかが決定される。Ｃ命令選択７１４によっ
て、Ｃ支援命令セレクタ７１６に対するどの入力が、Ｃ
ＡＬＵ３５２が実行する命令として選択されるかが決
まる。開示の実施態様の場合には、テスタは、ＣＡＬＵ
３５２に関する無条件及び単純な条件付き計算だけを支
援する。従って、Ｃ支援命令セレクタ７１６は、Ｃ Ａ
ＬＵ条件付き命令７１８と大地電位に配線された固定値
７２０とを受信する。Ｃ命令選択７１４が真の場合に
は、Ｃ支援命令セレクタ７１６によって、Ｃ ＡＬＵ３
５２が実行するＣ ＡＬＵ条件付き命令７１８が選択さ
れ、Ｃ命令選択７１４が偽の場合には、保留又は無演算
命令が選択される。

【００４７】図面のうち図８を特に参照すると、汎用演
算装置すなわちＡＬＵの略ブロック図が示されている。
開示の実施態様に用いられるＡＬＵのそれぞれは同じで
あり、図面のうち図８はそれら全ての典型的なものであ
る。図面のうち図８の各機能ブロックは、その一次機能
に関して説明されている。当業者には明らかなように、
機能ブロックのそれぞれには追加論理素子が固有へと組
み込まれているが、その再現（reproduction）は、こう
した当業者個人の本発明の解釈の範囲内にある。各ＡＬ
Ｕは、命令セレクタ３６８と３８０と４１６と５２６と
５２８と６１６と６２４と７１６とのそれぞれから命令
８０２を受信する。命令８０２は、命令復号論理素子８
０４によって受信され、ＡＬＵに命令８０２において指
定された演算を実施させるいくつかの制御信号８０６が
生成される。実際の演算は、従来の出力論理演算ユニッ
ト「出力ＡＬＵ（output ALU）」８０８によって実施さ
れ、出力値８２０が生成される。３つの比較レジスタ、
すなわち、ｍｉｎレジスタ８１２とｍａｘレジスタ８１
４とｍａｔｃｈレジスタ８１６とは、２０８ビット・プ
ログラム命令ワード２２の１６ビットｖｌｆｄフィール
ドを介して特定の値でプログラムすることが可能であ
る。比較レジスタ８１２、８１４、８１６のそれぞれに
おけるプログラム値は、出力値８２０に対して比較演算
を実施するコンパレータ８１８へと入力される。比較演
算の結果によって、ｍｉｎと、ｍａｘと、ｍａｔｃｈと
のフラグ８２２がセットされる。この演算によって、出
力値８２０がｍｉｎレジスタの値以下になると、ｍｉｎ
フラグがセットされる。比較演算によって、出力値８２
０がｍａｘレジスタの値以上になると、ｍａｘフラグが
セットされる。比較演算の結果、ｍａｘレジスタ値より
も小さい値で始まり、ｍａｘレジスタ値を超える値にな
る（すなわち、オーバフローする）出力値が生じる場合
には、ｍｉｎ及びｍａｘレジスタ・ブロックにおける追
加論理素子によって、出力値はｍｉｎレジスタの値にセ
ットされる。同様に、比較演算の結果、ｍｉｎレジスタ
値を超える値で始まり、ｍｉｎレジスタ値より小さい値
になる（すなわち、アンダーフローする）出力値が生じ
る場合には、同じ論理素子によって、出力値はｍａｘレ
ジスタの値にセットされる。両方の場合とも、ｍｉｎフ
ラグとｍａｘフラグとの両方が同時にセットされ、アン
ダーフロー及びオーバフロー・フラグがコンパレータ８
１８から命令復号論理素子に送られる。ｍｉｎとｍａｘ
とｍａｔｃｈとのフラグ８２２は、図面のうち図３〜図
７の各ＡＬＵについて参照される同じ３つのフラグであ
る。概念上、命令復号論理は、大規模なｃａｓｅ．．．
ｓｅｌｅｃｔ文である。各ｃａｓｅは、命令復号論理素
子８０４へと入力される命令８０２のそれぞれに関する
異なるビット・パターンを表している。命令における全
ゼロは、保留又は無演算条件を表しており、いずれの場
合も演算は実施されず全ての値が先行ベクトルで保持さ
れたのと同じ値に保持される。出力レジスタ８１０の値
は、図面のうち図２に示されたＡＬＵブロック２４の出
力である情報の１６ビットを含んでいる。すなわち、Ｘ
とＹとＺとのＡＬＵ３０２、３０４、３３４の出力の各
１６ビットは、ＡＬＵブロック２４及びアドレス・マッ
パ・ブロック２９を接続する４８ビットを含んでいる。
ＤＬ及びＤＨのＡＬＵ３３６、３３８の出力の各１６ビ
ットは、ＡＬＵブロック２４及びデータｍｕｘ３５を接
続する３２ビットを含んでいる。ＡＬＵは、プログラマ
ブル事前生成及び事後生成モード・ビット８２４も含ん
でいる。事前又は事後生成ビット８２４は、状態フラグ
構成レジスタ３５８のビット１２であるＡＰＧ＿ＧＥＮ
＿ＣＯＮＦＩＧ［１２］を介してプログラムされる。事
前生成モードの場合には、出力値８２０は、条件付き計
算を生じさせる状態フラグ値８２２の直前、すなわち、
１ベクトル前に利用可能になる。事後生成モードの場合
には、出力値は、遅延ラッチ８３０を用いて単一サイク
ルだけ保持される。従って、出力値８２０は、条件付き
計算を生じさせる状態フラグ値と同時に利用可能にな
る。生成モード・セレクタ８２６は直前に利用可能にな
る出力８２０と遅延出力値８２６との両方を受信し、事
前又は事後生成モード・ビット８２４によって、利用可
能な出力値８２０と遅延出力値８２８とのどちらがＡＬ
Ｕの出力として供給されるかを決める。

【００４８】図面のうち特に図９を参照すると、ビット
０〜３によってＺ支援利用可能フラグ・セレクタ３８８
がプログラムされ、ビット４〜７によってＹ支援利用可
能フラグ・セレクタ３７４がプログラムされ、ビット８
〜１１によってＸ支援利用可能フラグ・セレクタ３５６
がプログラムされる利用可能フラグ構成レジスタ３５８
の実施態様の説明図が示されている。ビット１２は、事
前又は事後生成モード・セレクタ・ビットである。

【００４９】図面のうち図１０を特に参照すると、ビッ
ト０〜３によってＡ支援機能エラー・フラグ・セレクタ
６０６がプログラムされる機能エラー・フラグ構成レジ
スタ５３４の実施態様の説明図が示されている。機能エ
ラー・フラグ構成レジスタ５３４のビット３は、機能エ
ラーが存在する場合の命令又は機能エラーがない場合の
命令のいずれを実施すべきかを指定するために用いられ
る。同様に、ビット４〜７によってＢ支援機能エラー・
フラグ・セレクタ６０８がプログラムされ、ビット７に
よって機能エラーが存在する場合の命令又は機能エラー
がない場合の命令のいずれを実施すべきかを指示され、
ビット８〜１１によってＣ支援機能エラー・フラグ・セ
レクタ７０６がプログラムされ、ビット１１によって機
能エラーが存在する場合の命令又は機能エラーがない場
合の命令のいずれを実施すべきかを指示され、ビット１
２〜１５によってＤＬ／ＤＨ支援機能エラー・フラグ・
セレクタ５０８がプログラムされ、ビット１５によって
機能エラーが存在する場合の命令又は機能エラーがない
場合の命令のいずれを実施すべきかを指示される。

【００５０】図面のうち図１１を特に参照すると、無条
件命令、単純な条件付き命令、又は、複雑な条件付き命
令の実行を命じる複雑な条件付き命令フィールド１１０
２に関するビット割り当ての説明図が示されている。本
実施態様の場合には、ＸとＹとＺとＤＬとＤＨとのＡＬ
Ｕだけが、複雑な条件付き命令を支援する。それぞれの
複雑な条件付き命令フィールドは１６ビット幅であり、
複雑な条件付き計算を支援する５つのＡＬＵのそれぞれ
が１６ビット・フィールドのうちの固有の１つと関連づ
けられている。従って、上述の５つのＡＬＵは、２０８
ビット・プログラム命令ワードのうち全部で６０ビット
を利用する。このシステムは、ＡとＢとＣとのＡＬＵに
関する無条件命令及び単純な条件付き命令を支援する。
単純な条件付き命令フィールドは１０ビット幅だけしか
ない。無条件命令は、状態フラグ３０６のどのフラグの
状態にも関係なくＡＬＵの１つにおいて演算を生じさせ
るものと定義される。単純な条件付き命令は、「ｉ
ｆ．．．ｔｈｅｎ」フォーマットを有しており、状態フ
ラグの状態が真の場合にのみ、ＡＬＵの１つで演算が行
われる。さもなければ、演算は実施されない。複雑な条
件付き命令は、「ｉｆ．．．ｔｈｅｎ．．．ｅｌｓｅ」
フォーマットを有しており、指定の状態フラグの状態が
真の場合には第１の演算を実施し、指定の状態フラグの
状態が偽の場合には第２の演算を実施する。当業者には
明らかなように、プログラム命令ワード２２の幅を増す
犠牲を払えば、全てのＡＬＵについて複雑な条件つき命
令を支援することが可能である。

【００５１】複雑な条件つき命令フィールドは、条件フ
ィールド１１０４（ビット１２〜１５）と、第１の二者
択一の命令フィールド１１０６と、第２の二者択一の命
令フィールド１１０８とに論理的に分割されている。条
件フィールド１１０４は、その条件が状態フラグ３０６
のどれに基づくかを指定する。選択された状態フラグが
真の場合には、第１の二者択一の命令フィールド１１０
６がＡＬＵの１つにある演算を実施させるコードを指定
する。選択された状態フラグが偽の場合には、第２の二
者択一の命令フィールド１１０８がそのＡＬＵに異なる
演算を実施させる異なるコードを指定する。複雑な条件
つき命令フォーマットは、第２の二者択一の命令フィー
ルドに無演算又は保留演算に関するコードを含むことに
よって、単純な条件つき命令を支援することも可能であ
る。無条件計算は、ＡＬＵの１つにインクリメント、デ
クリメント、又は、シフトのような計算を実施させる命
令である。無条件命令は、単純に、条件が必ず真になる
ようにプログラムされる。

【００５２】Ｘ ＡＬＵ３０２に関する複雑な条件つき
命令の一例として、図面のうち図３を参照すると、Ｘ
ＡＬＵ３０２に関連した複雑な条件つき命令の条件フィ
ールド３６４の値がＡ支援状態フラグ・セレクタ３６０
へと入力される。状態フラグ３０６の１つは条件フィー
ルド値に基づいて選択される。選択された状態フラグを
生じたＡＬＵの状態に従って、選択された状態フラグは
真または偽となる。選択された状態フラグがＸ命令選択
３６６になる。Ｘ命令選択３６６の状態によって、第１
の二者択一の命令３７０と第２の二者択一の命令３７２
のどちらが命令セレクタ３６８の出力から送り出される
かが決まる。どちらの命令が選択されようと、Ｘ ＡＬ
Ｕ３０２の命令復号論路素子８０４によって受け取られ
る。命令復号論理素子８０４は、所望の演算の実行に必
要な制御ビット８０６を生成する。実行された命令の結
果が出力レジスタ８１０へと納められ、ｍｉｎとｍａｘ
とｍａｔｃｈとのフラグ８２２がセットされて、状態フ
ラグ３０６のうち１つ以上のフラグの値によって演算が
左右される次のベクトルに関する状態フラグ３０６とし
ての選択のために論理素子へと保持される。

【００５３】図面のうち図１２を特に参照すると、無条
件計算及び単純な条件付き計算の実行を命じる単純な条
件付き命令フィールド１２０２に関するビット割り当て
の説明図が示されている。単純な条件付き命令フィール
ドは、１０ビット幅であり、参照番号１１０２として示
された複雑な条件付き命令フォーマットの部分集合であ
る。このシステムは、ＡとＢとＣとのＡＬＵに関する単
純な条件付き計算を支援し、２０８ビット・プログラム
命令ワード２２における２０８ビット中の３０ビットに
相当する。複雑な条件付き計算命令と共に、条件付き計
算フィールドは、プログラム命令ワード２２における２
０８ビット中の９０ビットを占めている。ビット６〜９
は条件フィールド１２０４であり、ビット０〜５は命令
フィールド１２０６である。一例として、図面中の図６
を参照すると、Ａ ＡＬＵ命令に関する条件フィールド
１２０４の値が、Ａ支援状態フラグ・セレクタ６０２へ
と条件Ａ６４０として入力される。条件フィールドの値
によって、状態フラグ３０６の１つがＡ命令選択６１４
として選択される。Ａ命令選択６１４によって、命令フ
ィールド６２０（全体が図１２に１２０６として示され
ている）の値、または、命令セレクタ６１６に対する第
２の入力をなすアースに配線された固定値である無演算
値６１８のいずれがＡ支援命令セレクタ６１６の出力か
ら送り出されるかが決まる。

【００５４】複雑な条件付き計算を支援するコンパイラ
が、テスト・パターン構文を受け取り、プログラム命令
の各行を機械コードの同等の行に変換する。本発明の教
示によるテスタの実施態様では、多くのテスタ命令に、
単一プログラム命令又はベクトルを納めることが可能で
ある。単一プログラム命令には、全部で８つの命令、並
びに、例えば、波形タイプ及びデバイス・ピン・マッピ
ング、条件付き及び無条件分岐といった他の命令に関し
て、演算素子毎に１つの計算を含みうる。コンパイラ
は、本発明には関係のないこれら他の命令に関する符号
化も支援しているため、本明細書では詳述しない。しか
し、コンパイラが、複雑な条件付き計算の符号化前に、
他の全ての命令を処理するという点に注目してみるのは
興味深い。コンパイラは、各命令の処理につれて、命令
構文を保持する命令ストリングからコマンドを除去し、
処理の進行と共に命令ストリングを単純化していく。

【００５５】条件付き計算は、演算素子及びテスト・デ
ベロッパのオプションに従って、無条件な形式、複雑な
形式、又は、単純な形式にすることが可能である。Ｘと
ＹとＺとＤＬとＤＨとの演算素子は、３つの形式全てを
支援する。演算素子ＡとＢとＣとは、無条件形式及び単
純な形式だけを支援する。図面のうち図１１及び１２を
特に参照すると、両形式の条件付き命令は、６ビット命
令フィールドを含んでいる。従って、各演算素子は、６
４までの可能性のある命令を有している。単一プログラ
ム命令の場合には、演算素子毎に、６４個の可能性のあ
る命令のうちの１つだけしか実行することができない。
６４個の可能性のある命令は、発明者がテスタの特定の
実施態様において最も有用であると考えられた命令のリ
ストを含んでいる。しかし、選択された特定の命令は、
主として、設計選択の問題である。６４個の可能性のあ
る命令のうち、「０ｘ００」値を有する１つの命令は、
サイクル中に全ての値を保持する保留又は無演算命令で
あり、計算を行わない。可能性のある命令の第１の部分
集合は、単一計算だけしか実施されない命令を含んでい
る。第２の部分集合は、２つの計算が実施される命令を
含んでおり、第３の部分集合は、３つの計算が実施され
る命令を含んでいる。各命令には、６ビットの命令コー
ドが関連づけられている。本発明を支援するコンパイラ
は、演算素子毎に、条件及び命令フィールドのそれぞれ
に値を割り当てる。これは、２０８ビットのプログラム
命令ワード２２の総計で１１０ビットになる。

【００５６】無条件計算及び条件付き計算を符号化する
コンパイラは、ＡＬＵ毎に、プログラム命令に関係する
下記のプロセスを実施する。まず、コンパイラは、プロ
グラムされた命令ワードを命令ストリング変数にセット
し、その処理を行う。コンパイラは、命令ストリングの
いくつかの部分を適合する機械コードへと符号化するに
つれて、もはや処理の必要がない部分を除去する。従っ
て、命令ストリングは、先行コンパイラ・プロセスの完
了後におけるもとのプログラム命令ストリングの未処理
の残り（remnant）である。この除去プロセスは、複雑
な条件付き計算を符号化するプロセスの単純化を助け
る。

【００５７】コンパイラは、演算素子毎に、演算素子
名、この場合にはｘ、ｙ、ｚ、ｄｌ、ｄｈ、ａ、ｂ、又
は、ｃを備えたパラメータをそれに送ることによって、
式識別サブルーチン（expression identification subr
outine）を呼び出す。従って、式識別サブルーチン内の
処理によって、命令ストリング全体が操作されるが、演
算素子の１つに関連した式だけしか識別されない。本発
明の教示による式識別サブルーチンの特定の実施態様で
は、Ｐｅｒｌ５．００４ソフトウェア及びその正規表現
構文(regular expression syntax)を利用して、複雑な
条件付き命令の異なるフォーマットを分離する。図面の
うち特に図１３を参照すると、正規表現(regular expre
ssion)の特定の実施態様が示されている。式識別サブル
ーチンにおける「ｉｆ文（if statement）」では、正規
表現を利用して、まず、任意の式が、特定の演算素子に
用いられるか否かが識別される。用いられない場合に
は、サブルーチンは、別のルーチンを呼び出して関連す
る命令フィールドに全ての条件に関する無演算又は保留
命令を割り当て、その演算素子について完了する。ある
式が指定の演算素子に関するプログラム命令ストリング
内に存在する場合には、正規表現によって、そのフォー
マットが最初に分類されて分離される。そのフォーマッ
ト・カテゴリは、その式が複雑な条件付きか、単純な条
件付きか、あるいは、無条件であるかを表示する。同じ
「ｉｆ文」によって、次に、式に含まれる命令のタイプ
あるいは命令が識別される。そのタイプ・カテゴリは、
第１の二者択一の命令が単一、ダブル、トリプル演算命
令のいずれであるかと、第２の二者択一の命令が単一、
ダブル、トリプル演算命令のいずれであるかとを指示す
る。正規表現を利用した分類及び分離ステップの結果
は、下記の概略説明に示すカテゴリに関連するストリン
グ・フラグメントを備えた複数のストリング変数集合
（string variable set）である。評価される式のタイ
プに従って定義された値を備える複数の異なるストリン
グ変数が存在する。下記の概略説明では、定義されたス
トリング変数のリスト、並びに、式及び他のストリング
変数に対する関係が示されている。第１レベルの概略説
明（すなわち、１、２、３）では式フォーマットが定義
され、第２レベルの概略説明（すなわち、１．１、１．
２、１．３等）では式タイプが定義され、第３レベルの
概略説明（すなわち、１．１．１、１．１．２、１．
２．１、１．５．１等）では個々の命令が含まれてい
る。

【００５８】１．複雑な条件付き命令（句全体）。 １．１ 第１の二者択一の命令（トリプル・フォーマッ
トの場合であり、その場合のみ限る） １．１．１ 第１の二者択一の命令がトリプル命令であ
れば、第１の二者択一の命令の第１の部分。 １．１．２ 第１の二者択一の命令がトリプル命令であ
れば、第１の二者択一の命令の第２の部分。 １．１．３ 第１の二者択一の命令がトリプル命令であ
れば、第１の二者択一の命令の第３の部分。 １．２ 第１の二者択一の命令（ダブル・フォーマット
の場合あり、その場合のみに限る） １．２．１ 第１の二者択一の命令がダブル命令の場
合、第１の部分。 １．２．２ 第１の二者択一の命令がダブル命令の場
合、第２の部分。 １．３ 第１の二者択一の命令（単一フォーマットの場
合であり、その場合にのみ限る） １．４ 条件。 １．５ 第２の二者択一の命令（トリプル・フォーマッ
トの場合であり、その場合のみに限る） １．５．１ 第２の二者択一の命令がトリプル命令であ
れば、第２の二者択一の命令の第１の部分。 １．５．２ 第２の二者択一の命令がトリプル命令であ
れば、第２の二者択一の命令の第２の部分。 １．５．３ 第２の二者択一の命令がトリプル命令であ
れば、第２の二者択一の命令の第３の部分。 １．６ 第２の二者択一の命令（ダブル・フォーマット
の場合であり、その場合のみに限る） １．６．１ 第２の二者択一の命令がダブル命令の場
合、第１の部分。 １．６．２ 第２の二者択一の命令がダブル命令の場
合、第２の部分。 １．７ 第２の二者択一の命令（単一フォーマットの場
合であり、その場合のみに限る） ２ 単純な条件付き命令（句全体） ２．１ 命令（トリプル・フォーマットの場合であり、
その場合のみに限る） ２．１．１ 命令がトリプル命令であれば、二者択一の
命令の第１の部分。 ２．１．２ 命令がトリプル命令であれば、命令の第２
の部分。 ２．１．３ 命令がトリプル命令であれば、第３の部
分。 ２．２ 命令（ダブル・フォーマットの場合であり、そ
の場合のみに限る） ２．２．１ 命令がダブル命令の場合、第１の部分。 ２．２．２ 命令がダブル命令の場合、第２の部分。 ２．３ 命令（単一フォーマットの場合であり、その場
合のみに限る） ２．４ 条件。 ３ 無条件命令（句全体） ３．１ 命令（トリプル・フォーマットの場合であり、
その場合のみに限る） ３．１．１ 命令がトリプル命令であれば、命令の第１
の部分。 ３．１．２ 命令がトリプル命令であれば、命令の第２
の部分。 ３．１．３ 命令がトリプル命令であれば、第３の部
分。 ３．２ 命令（ダブル・フォーマットの場合であり、そ
の場合のみに限る） ３．２．１ 命令がダブル命令の場合、第１の部分。 ３．２．２ 命令がダブル命令の場合、第２の部分。 ３．３ 命令（単一フォーマットの場合であり、その場
合のみに限る）

【００５９】分類ステップにおける式に関連しないスト
リング変数は、ヌル値（null value）として定義され
る。例えば、式が、第１の二者択一の命令に関してダブ
ル命令を利用し、第２の二者択一の命令に関して単一命
令を利用した複雑な条件付き命令である場合には、概略
番号１と、１．２と、１．２．１と、１．２．２と、
１．４と、１．７とに記載のストリング変数だけが定義
される。他の全てのストリング変数はヌル値である。

【００６０】そして、各ストリング変数とヌル値を照合
して、定義されている、つまり、符号化される式の一部
であるストリング変数を検出する。ストリング変数の割
り当て方法のために、非ヌル値によって式に関する十分
な情報が得られるので、式に対する処理は、その符号化
のために何をしなければならないかに従って編成するこ
とが可能である。各ストリング変数は、概略説明で示し
た順に、一連のｉｆ．．．ｔｈｅｎ文を利用して階層順
に評価される。まず、概略説明における項目１に記載の
ストリング変数が評価される。ストリング変数が非ヌル
値の場合には、既知のように、その式は、複雑な条件付
き命令（すなわち、ｉｆ．．．ｔｈｅｎ．．．ｅｌｓｅ
フォーマットを利用する命令）である。この事実によっ
て、単純な条件付きフォーマット及び無条件フォーマッ
トに関する式を評価する必要がなくなる。ストリング変
数によって、複雑な条件付き命令に関して肯定的な評価
がなされた後に、第１の二者択一の命令ストリング変数
が評価される。複雑な条件付き命令の場合には、レベル
１．１か、１．２か、１．３かの１つだけしか定義され
ない。ストリング変数に、トリプル、ダブル、単一命令
タイプのいずれを含むかに従って、異なる符号化サブル
ーチンが呼び出される。トリプルか、ダブルか、単一命
令タイプに固有の３つの符号化サブルーチンがそれぞれ
存在する。符号化サブルーチンの適合する１つが呼び出
され、次のレベルのストリング変数がパラメータとして
送られる。各符号化サブルーチンは、ｃａｓｅ．．．ｓ
ｅｌｅｃｔ文又はルック・アップ・テーブルを利用して
特定の命令を照合し、その照合に関連した２進コードを
参照する。符号化サブルーチンは、式に含まれた命令に
関する２進コードを戻す。コンパイラは、戻された２進
値を利用して適合する命令フィールドを符号化する。第
１レベルのストリング変数がヌルであれば、式が単純な
条件付き命令の場合に定義されるストリング変数が、第
１及び第２レベルのストリング変数を用いて同様に評価
される。同じ符号化サブルーチンが、第３レベルのスト
リング変数を用いて呼び出される。各式が評価され、符
号化されるにつれて、コンパイラは、処理された式を除
去し、後続の式の評価に備えて残留プログラム命令スト
リング（program instruction string remnant）を残
す。式が、複雑な条件付き又は単純な条件付きであると
分類されると、条件変数（すなわち、１．４及び２．
４）が評価される。特定の実施態様における条件フィー
ルドは、４ビット幅である。従って、最大で１６の可能
性のある条件が存在する。条件フィールドは、ストリン
グ変数において指定される条件を照合し、それが関連づ
けられている２進コードを戻すための１６の選択のｃａ
ｓｅ．．．ｓｅｌｅｃｔ文を備える条件符号化サブルー
チンを用いて符号化される。

【００６１】本発明の望ましい実施態様について解説し
たが、それらは単なる例示にすぎない。付属の請求項の
精神及び範囲を逸脱することなく、本発明の他の実施態
様及び修正も可能である。

【図面の簡単な説明】

【図１】本発明に従って構成された多様に再構成可能な
不揮発性メモリ・テスタの略ブロック図である。

【図２】図１のＤＵＴテスタを拡大した略ブロック図で
ある。

【図３】３つの演算素子に関する条件つき計算を可能に
する本発明の教示による論理素子のブロック図である。

【図４】３つの演算素子に関する条件つき計算を可能に
する本発明の教示による論理素子のブロック図である。

【図５】２つの演算素子に関する条件つき計算及びマス
ク比較を可能にする本発明の教示による論理素子のブロ
ック図である。

【図６】３つの演算素子に関する条件つき計算を可能に
する本発明の教示による論理素子のブロック図である。

【図７】３つの演算素子に関する条件つき計算を可能に
する本発明の教示による論理素子のブロック図である。

【図８】図３〜７に描かれた各演算素子に関する本発明
の教示による実施態様のコンポーネント部品の略ブロッ
ク図である。

【図９】図３から８に示すブロック図を符号化して、複
雑な条件付き計算を実施するための２進ワードの本発明
の教示による実施態様を表した概略図である。

【図１０】図３から８に示すブロック図を符号化して、
複雑な条件付き計算を実施するための２進ワードの本発
明の教示による実施態様を表した概略図である。

【図１１】図３から８に示すブロック図を符号化して、
複雑な条件付き計算を実施するための２進ワードの本発
明の教示による実施態様を表した概略図である。

【図１２】図３から８に示すブロック図を符号化して、
複雑な条件付き計算を実施するための２進ワードの本発
明の教示による実施態様を表した概略図である。

【図１３】本発明の教示に従ってコンパイラにおいて用
いられるＰｅｒｌ正規表現の特定の実施態様を示す概略
図である。

【図１４】本発明の教示によるコンパイラ・プロセスの
フローチャートである。

【符号の説明】

１９ シーケンサ ２０ 一次メモリ ３０２、３０４、３３４、３３６、３３８、３４８、３
５０、３５２ 演算素子 ３５６ 利用可能フラグ・セレクタ ３５８ 構成レジスタ ３６０ 状態フラグ・セレクタ ３６８ 命令セレクタ ３７８ 命令セレクタ ３８４ 状態フラグ・セレクタ ８１０ 結果レジスタ ８１２ 第１のレジスタ ８１４ 第２のレジスタ ８１６ 第３のレジスタ ８２６ 遅延セレクタ ８３０ 遅延素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/3183 Ｇ０１Ｒ 31/28 Ｂ 31/319 Ｈ Ｇ０６Ｆ 9/38 ３３０ Ｙ Ｑ Ｒ (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 スティーブン・ディ・ジョーダン アメリカ合衆国コロラド州80528，フォー ト・コリンズ，ファントム・クリーク・コ ート 2521 (72)発明者 ジョン・エム・フリーズマン アメリカ合衆国コロラド州80526，フォー ト・コリンズ，グレイ・フォックス・ロー ド 4507 (72)発明者 サミュエル・ユー・ウォング アメリカ合衆国カリフォルニア州95014, カッパーティーノ，リリー・アベニュー 873 (72)発明者 エドムンド・デ・ラ・プエンテ アメリカ合衆国カリフォルニア州95014, カッパーティーノ，イートン・プレイス 21815 Ｆターム(参考） 2G132 AA08 AB01 AE23 AG01 5B013 BB16 5B048 AA19 AA20 DD05 FF00

Claims (10)

【特許請求の範囲】
1. 【請求項１】 条件付き計算を実施するための装置であ
   って、 演算素子と、 複数の命令を受信する命令セレクタと、 前記装置の状態を反映する複数の状態フラグと、 前記状態フラグの１つを選択して、前記演算素子によっ
   て前記複数の命令のどれを実行するかを決定する命令選
   択を発生する状態フラグ・セレクタとを含んでなる条件
   付き計算を実施するための装置。
2. 【請求項２】 複数の前記演算素子をさらに含み、前記
   複数の前記状態フラグが、前記複数の前記演算素子によ
   って生成されることを特徴とする請求項１に記載の装
   置。
3. 【請求項３】 前記演算素子が少なくとも１つのレジス
   タを含む論理演算ユニットであり、前記レジスタがレジ
   スタ値を備え、前記状態フラグの前記少なくとも１つが
   前記レジスタ値に対する前記演算素子による計算値を反
   映することを特徴とする請求項１又は２に記載の装置。
4. 【請求項４】 前記論理演算ユニットが少なくとも第１
   と第２と第３とのレジスタを含み、各レジスタが前記状
   態フラグの第１と第２と第３との各フラグに対応づけら
   れており、前記計算結果が前記第１のレジスタの値以下
   の値の場合には、前記第１の状態フラグが異なる値を反
   映し、前記計算結果が前記第２のレジスタの値以下の値
   の場合には、前記第２の状態フラグが異なる値を反映
   し、前記計算結果が前記第３のレジスタの値以下の値の
   場合には、前記第３の状態フラグが異なる値を反映する
   ことを特徴とする請求項１から３のいずれかに記載の装
   置。
5. 【請求項５】 各前記演算素子が結果レジスタと遅延素
   子と遅延セレクタとをさらに含んでおり、前記遅延素子
   が前記結果レジスタから値を受信して遅延出力を発生
   し、前記遅延セレクタが前記結果レジスタ値及び前記遅
   延出力を受け取り、構成レジスタが遅延選択制御ビット
   を得ることを特徴とする請求項１から４のいずれかに記
   載の装置。
6. 【請求項６】 前記命令セレクタが、前記命令選択によ
   る選択に備えて、第１及び第２の二者択一の命令を受信
   することを特徴とする請求項１から５のいずれかに記載
   の装置。
7. 【請求項７】 シーケンサと一次メモリとをさらに含ん
   でおり、前記一次メモリが前記シーケンサによってアク
   セスされる命令を記憶し、前記第１及び第２の二者択一
   の命令が前記一次メモリから前記命令セレクタに提供さ
   れることを特徴とする請求項６に記載の装置。
8. 【請求項８】 シーケンサと一次メモリとをさらに含ん
   でおり、前記一次メモリが条件付きコードを記憶し、前
   記条件付きコードによって、前記状態フラグ３０６のう
   ちのどれを前記命令選択として生成するかを決定するこ
   とを特徴とする請求項１から７のいずれかに記載の装
   置。
9. 【請求項９】 前記状態フラグ・セレクタに提供される
   前記状態フラグの１つがプログラム可能であり、複数の
   利用可能なフラグを生成する少なくとも１つの追加演算
   装置と、前記利用可能なフラグ３５４を受信して前記利
   用可能なフラグの１つを前記状態フラグの１つとして選
   択する利用可能なフラグ・セレクタとをさらに含んでい
   ることを特徴とする請求項１から８のいずれかに記載の
   装置。
10. 【請求項１０】 各演算素子に１つずつの複数の前記命
    令セレクタと、それぞれの複数の状態フラグ・セレクタ
    とをさらに含んでいることを特徴とする請求項１から９
    のいずれかに記載の装置。