TW559821B - Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed - Google Patents

Description

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五、發明說明（1) 本發明之背景 彼專電子裝置與能力，在日常生活中，業已成長達至 極為普通。隨著個人電腦之進入家庭，許多個人基於各種 多樣之目地，而擁有多於一個生產性之工具。大部份個人 生產性電子裝置，包括某種形式之非揮發性記憶體。一些 行動電話，可利用非揮發性記憶體，藉以在其電源被關閉 時，儲存及保留使用者規劃好之電話號碼與組配。一些 PCMCIA卡，可利用非揮發性記憶體，藉以甚至在此卡自 其電腦中之插槽退出時，能儲存及保留資訊。許多其他常 見之電子裝置，亦獲益於一些無電力組體中之非揮發性記 憶體的長期儲存能力。 一些對電子設備製造廠商做銷售之非揮發性記憶體製 造廠商，將需要一些測試器，來運用及檢驗彼等生產之記 憶體的正常運作。由於彼等所製造及一貫性低價格下所銷 售之非揮發性記憶體的量所致，使測試一單一零件所花費 之時間能化為極小，將是極為重要的。彼等非揮發性記憶 體之購買廠商，基於以最少或無測試使該等記憶裝置能合 併進一些較昂貴之組體内的作業所關聯之成本節省的理 由，將會要求彼等記憶體製造廠商，能提供高出貨率。因 此，其記憶體測試之程序，必須要能充份有效率地驗出大 百分比不一致性之零件，以及最好是單一測試程序中所有 不一致性之零件。 由於非揮發性記憶體，變得較大、密度較高、及更複 雜所致，該等測試器必須要能處理其增加之尺寸和複雜 559821 五 、發明說明(2) ::而：會顯著增加其測試所花費之時間。彼等記憶體測 係連續地執行’以及彼等之測試時間，係被視為 :、、、零件之成本的-項主要因數。隨著記憶體之演變及 ^良’該測試器必須要能輕易容納該等對t置所做之改 ^測試麵發性記憶體特有之另_議題是，重複寫至該 等§己憶體之晶格，將會使該零件之總生命期效能退化。彼 等非揮發性記憶體製造廠商’對許多該等測試議題做出之 反應是，在該等記憶裝置内，建立—些特定之測試模態。 此等測試模態，係全然不被該記憶體之購f廠商所使用， 但可被其製造廠商存取’藉以在盡量少之時間内，以及盡 量有效率地，測試該等記憶體之全部或重要的零件。某些 非揮發性記憶體，亦有能力在其測試程序期間被修復。所 以，該測試器應要能夠驗明：一修復之需要；一修復之位 置；需要修復之類型；以及接著必須要能執行其適當之修 復。此-修復程序需要-種有能力偵測及分離出該記憶體 之一特定不一致性零件的測試器。為完全利用到該等特定 測試模態加上修復功能，一測試器有能力執行一可支援一 依據該裝置所預期之嚮應做條件分支的測試程式，將會是 有利的。 就一概念上之透視而言，上述測試記憶體之程序，係 一演算法程序。就一範例而言，彼等典型之測試包括，連 續地增加或漸減§己憶體位址，同時將〇和1寫進該等記憶體 晶格内。習慣上稱一記憶體周期期間正寫入或讀取之成組1 和0為一 “向量”，而術語“樣式’’則係論及一向量序列。彼等 559821 五、發明說明（3) 傳統上之測試係包括一些類似棋盤、行進丨'和蝶形樣式等 寫進記憶體之樣式，將會很便利。一測試開發器借助於演 算法之創立’可較容易及有效地產生一可建立此等樣式之 程式。-有演算連貫性之測試樣式，亦更容易除錯及使用 邏輯方法分離出彼等不能執行如所預期之樣式部分。一使 用些在程式迴路再重複之指令和命令以演算法所產生之 測試樣式，將耗費較少之測試器記憶體空間。因此，在記 憶體測試器内，具有演算測試樣式產生之能力，將會是有 利的。 精確之信號端緣配置與偵測，亦係一非揮發性測試器 之有效性的考慮事項。為捕獲彼等通常在一中間部處能一 致而在彼等特定邊界内不一致之零件，一非揮發性記憶體 測試器，必須要能使每一信號端緣在時間上相對於另一信 號端緣做精確配置。一信號端緣在何者時間點被接收，亦 很重要要能被精確地測量。因此，一非揮發性記憶體測試 器，應具有足夠之伸縮性及對刺激與來自測試下裝置（記憶 體）之反應的時序與配置之控制力。 彼# 5己憶體測试器，係假定要產生一些施加至du丁（測 試下裝置）之傳送向量（刺激），以及要接收彼等預期要傳回 之向量（嚮應）。上述產生此等向量之演算邏輯，通常可做 此等動作，而不必費神於一向量中之特定位元如何來回於 該DUT内之一特定信號接片。在此層次下，其幾乎像是該 向量中之鄰接位元，最終必然會在該DUT上面成為實體上 之鄰接信號。人生理應要如此寬厚才是。 559821 五、發明說明（4) 在現實中，一在上述“概念層次，，下之向量中的位元， 與DUT中之實際信號間的相應關係，係傾向於相當反覆無 常。若無動作來防止它，當彼等為與DUT形成接觸而自一 周緣降下時’或將必需橫越過一或多之探測接線。此類橫 越夕半疋不利的’以及傳統上係在傳送向量之路徑中合併 一映射機構，以便在傳送向量施加至DUT之前，重新安排 其中之位元位置，藉以使實質接觸之任務，不致因橫越而 有負擔。彼等接收向量在被考慮之前，係施加至對應之相 反映射機構。在此一方式下，該等演算向量產生與比較機 構，可被允許忽視此一整個議題。就此類映射器與反向映 射器可做何事之另一範例而言，考慮當一不同實例之相同 類型DUT在同一圓晶片上面佈線，但具有某種旋轉或某種 鏡像對稱性，藉以避免浪費該圓晶片上面之空間的情況。 此等作業亦具有向量位元位置與實質信號定位間之相應關 係上的某種效應，但其會因該等適當之映射與反相映射而 被隱藏。理應瞭解的是，此等情況所需之映射與反相映射， 一旦就一特定DUT被識別，便係屬靜態的，以及就該特定 DUT而言，在測試過程中將不需要做改變。 在上文已提及，該DUT極易受修復之影嚮。此經常係 真實的，即使是就-些尚未切片而仍為一圓晶片之零件的 記憶體晶片而言。此在其電路層次上面如何真正地完成， 係為彼等製造此類裝置者所充份理解，故吾等有充份理由 簡單地說，彼等合併進此等裝置者，為某些數目之可選擇 破壞式元件，彼等之破壞可致能選通運作，此復可改變一

五、發明說明（5) 相關聯之電路的内部邏輯電 x 斗电格此一能力係被用來路由選 擇彼等内礼#u ’使至彼等用以取代有缺陷者之取代電 路/。此能力將無經濟上之價值，除非以做成-新的零件需 ，很少，時間和努力，便可同時完成其修復；否則，僅僅 ^字該壞品投棄進廢品桶内，或將更有成本上之效益。特 。之在連串壞品中之特定失效等程序的理解中，實不 希望涉及到技術人員，錢要其負責決定如何修復彼等。 取而代之的是，該記憶體測試器内之一演算機構（程式）， 可被開發來分析其失效及嘗圖其之修復。此修復之零件可 在現場重新測試，以及決定其之命運。 此一運作模態，對該記憶體測試器之設計，具有某種 關連性。其測試必須能在任何被視為適當之速度下執行， 其經常是該零件被預期要運作之最高速度。彼等失效之即 時偵測，可被用來設定一些旗標，以及變更彼等之測試演 算法，以提昇對該失效之理解。亦即，彼等用以檢驗正常 運作所執行之測試，可能並非是最適合首先找出該零件為 何失效者。最後，該記憶體測試器，需要有能力建立一自 動分析有關測試資料之追蹤（一可用之記錄）（無論是執行 過立刻，或在其一較大測試程序之結束），其可決定是否要 試圖做修復，以及若要，應採取何種行動來達成其之修復。 通常，其修復之意圖會被延遲，直至至少有一初步之 測試透露出彼等有可能失效之範圍或數目後。彼等可用更 換電路之數目係有限（例如，半打左右，依一預期價格.驅動 成本效益分析來決定），以及一零件顯示其需要之幫助超過 9 559821 五、發明說明（6) 其其可用性，便沒有理由試圖去修復它。若該DUT之測試 必要在向速下被執行，而無不必要之暫停，則很顯然該測 试器用以建立上述可描繪彼等失效之追縱的記憶體，便必 須在與其用以測試該DUT相同之高速下運作。在本說明書 中將要說明之記憶體測試器中，其記憶體係稱做ecr(錯誤 抓取隨機存取記憶體）。 在運作中，一 ECR通常係藉由其施加至DUT之相同位 址來加以定址，以及係具有一以位元表示之資料字組寬 度，其至少為該DUT之字組寬度。其字組寬度可依2之冪方 (8、16、32)做調整，以此種可調整性，並伴隨著其定址能 力之反向改變，故彼等字組寬度乘以上述之可定址位置， 將等於某一常數。 當該DUT有關之一測試通道（一輸出字組中之位元，或 某些其他相關之信號）比較出或未能比較出所預期之結果 時，該ECR内在該位址處之一對應位元，將會依據使用中 之慣例，或被設定或被清除。在如此之組織下，該ECR並 未就每一位址/通道之組合，得到一多位元值，以及取而代 之的是，其無論在一測試期間，該組合被存取多少次，可 就每一位址/通道組合，儲存一單一位元資訊值。此測試策 略討論的是’該位元何謂及如何維持它。該位元或可能表 示一整個多重存取測試有關之兩分法“其決不失效/其至少 失效一次”，或者其可能僅表示其最後存取（亦即，測試）之 結果’即使其係不同於舊有測試。若就某一定位址/通道而 言，彼等失效有關之數量資訊為所希望，某些額外之資源 559821 五、發明說明（7) (一計數器）便必須被分配來記錄它。 彼等傳統式記憶體測試器，係使用SRAM做為彼等之 ECR。SRAM係使用一單一統一位址來存取，以及當任意 定址時，其係較DRAM為快，但亦係昂貴甚多。此較不昂 貴之DRAM，在内部組織上，需要以RAS(列位址選通）來定 址一“列”之冗長的預充電，接著是以CAS(行位址選通）來指 定一定址之“行”。DRAM若在一列一旦已做過預充電，通 常係相稱地夠快速，進一步之定址可使限制在沿該列之諸 行（亦即，進一步之CAS實例，但無RAS)。然而，此類演算 法對測試器運作之限制（其干預到任意定址DUT之能力）， 經常係無法被接受的，以及縱使其有時候有用，其實無法 被依賴來提供高速之ECR運作。或使用DRAM，其或將希 望該ECR之尺寸可被增加，以及其成本可被降低，若存在 有一種方法，能在上述較昂貴之SRAM —般預期之相同速 率下，以任意定址來運作DRAM，彼等之利益便可被實現。 就一商業零件之消費者而言，吾等實無法使得現存個 別之DRAM零件，能有一冪次或以上之較快速率。吾等所 能做的，是採用較多之DRAM，多至吾等就某些希望數量 SRAM之所能花費的程度為止。此係誘人的，因為SRAM係 較DRAM昂貴甚多。所想到的是多工處理，但一 η-零件多 工處理計劃，將會令使用中之記憶體匯流排的數目，產生 相關聯之η-倍增加。例如在每一匯流排有50至60接腳之 處，一 10-路多工器，只要想到所需之實體扇出端，便或將 為一經證明之夢魘。此外，若吾等確實找出一方法，堆起 11 559821 五、發明說明（8) 所有該等記憶體，以及在供一錯誤抓取隨機存取記憶體使 用之高速度下寫入，吾等或亦將想要能就其他用途輕易地 重新組配，例如，在隨機存取速度已知係較低之中，或在 吾等希望能使用該零件原有之簡單方法，在高速下既能讀 倉b寫入以及设若其主要之定址模態，係被局限在其 行位址之改變。如何為之？ 本發明之概要 上述為用於一錯誤抓取隨機存取記憶體而增加;〇11八1^ 之運作速度的問題，可藉由其一群内之不同記憶體排組有 關之父錯存取信號與彼等排組群間之多工處理的某一組 合，而得到解決。三個各有四排組之群間的弘路多工處理， 、’、口 a其至一群之信號通訊的變通性四倍交錯存取計劃，將 可使其運作速度，產生一趨近12倍因數之增加，同時僅需 要一條记憶體匯流排。一選擇次一群供多工器用之輪流式 策略係彳艮簡單，以及可確保每一群有關之交錯存取機構， 將具有其需要之時間來完成其最近被指定之任務。不論一 群内之次一位址，是否與該群内所存取之先前位址相同、 相鄰接或近乎如此、或與其遠離，一群内之所有交錯存取， 係對一亦由一簡單輪流式選擇方式所選定之次一排組（在 該群内）執行，而非在試圖完成排組内局域性中，不必要地 執行任何即時之高速位址分析。在此一組配中，每一 12個 排組’係代表整個可用之位址空間，以及任一個別之寫入 周期，可能是終結為存取12個排組中之任何一個。其一是， 在測試結束時，所有12個排組必須被檢查，以便得知在該 12 559821 五、發明說明（9) DUT之測試期間，究竟發生何種失效，因為任一相關位址 或成群位址之歷史記錄，將會分佈橫跨所有12個排組。亦 即’為決定一位址之何者通道係合格或失效，其將必須對 每一 12個排組（在每一排組内之何處，係由該位址來決 定），執行一些讀取運作，以及評定如此產生之12群位元的 思義。其一特定之通道因而係以12個位元來表示（每一排組 出位元，以及該排組有關之字組内的位元位置，係由該 通道來決定）。 然而，不得不（用手，如往常地）個別地考慮所有12個 排、、且來找出失效資訊，或將會很棘手，故已有一應用程式 機構提供，來自動將一ECR讀取周期（期間）一位址處之所 有12個排組的結果，“組合，，(合併）成一統一之結果。亦即， 假定一位址/通道之組合中的零，係表示一比較失敗。則上 述組合結果之第i個位元將為零，若且唯若該等12字組（每 一 12排組一個）中至少有一個，其第丨個位元為零。組合運 作係就所有通道立即發生，但係以位址為基礎針對一位 址。若有必要，該組合之結果，可接著儲存進一選定之排 2内j或許同時進人所有之排組内，以供未來參照之用。 :包含在一對整個相關位址範圍(例如全部做測試之位址 空間）執行此-運作的迴路_，此就後繼失效之分析機構 而言，將變得相當便利。若上述組合之資料，係儲存在所 有之排組内，則其將可在全速下以任意之順序被讀取回。 其中亦有一些機構，可協助保持上述組合結果之完整性， 故若進一步測試發生（亦即，其中有一未同時一致地指向所 559821 五、發明說明（ίο) 有12個排組之寫入運作）時，其將有可能斷定另一組合步驟 係（幾乎確定）有需要。此等機構可能涉及一些暫存器，來 保持追蹤業已寫入至之最高和最低位址、一些相稱之旗 標、和一有關何者程式“擁有”某一範圍之ECR位址空間的 運作系統階層資訊，故其組合之管理係有變通性，以及可 依需要而為最小或具外延性。 該ECR亦被分割成四個記憶體組，其中之兩個為“内 部’’SRAM，以及其中之兩個為“外部’’DRAM。當然，所有 此等記憶體，均係在該記憶體測試器内；該等術語“内部” 與“外部”，係與一積體化程度更有關聯。彼等SRAM係一 些與該ECR相關聯之電路的VLSI(極大型積體電路）之一體 成形部分，而彼等DRAM則係一些鄰接該VLSI材料之個別 包裝零件。彼等SRAM之數量係相當小（例如每一記憶體組 約一百萬位元左右），而彼等DRAM之數量則係相當大量， 以及有選擇性的（例如每記憶體組在128至1024百萬位元之 範圍内）。彼等SRAM記憶體組係永遠存在，以及可被用做 任何適當之目地，諸如儲存一 DUT所預期之内容，此將為 一ROM(唯讀記憶體）。該等DRAM記憶體組實際上係屬選 擇性的，以及通常係被用來建立一引導修復之後繼分析的 追蹤，雖然其中尚有許多其他之用途。該測試器並未強迫 就彼等可能被使用之不同目地，在彼等SRAM與DRAM記 憶體組間做分別。此等分別主要係因尺寸之問題而引起。 該等SRAM記憶體組係很小，而該等DRAM記憶體組則很 大。彼等建立上述測試程式規劃之人員，將會做出對各種 14 五、發明說明（11) 。己隐體組如何被使用有關之決策。然而，由於SRAM早已 可在高速度下做隨機定址，其並不用就多重排組而包括上 述之多工化/交錯存取機構；每一 SRAM記憶體組係如往常 地，僅為一單一排組。毫無疑問地，其總是組合好的，以 及不需要一分開的組合機構。 每一四個記憶體組，各具有其自己之控制器，以及彼 等之運作係可組配，以支持不同模態之ECR運作。此問題 之一方面係有關該等記憶體組控制器所支持之記憶體相關 貝料異動的類型。確實，就一記憶體組控制器之記憶體側 的立場，彼等個別之記憶體周期，在性質上可被分類為“讀 取’’或“寫入”。但就其系統側之立場，一記憶體組控制器， 可硪別出幾種不同樣式之記憶體資料異動。此等包括·· 排組之組合，若 體讀取，其可自 外部式。此等榇 -覆疊寫入運作，其可就不同時刻寫入之資料具現“黏住 零。若一位址處有任一位元位置，在此模態期間，在任一 夺亥〗有一零寫入至其處，該位址處之該位元位置在被讀 取時將會產生一零，甚至在該位址處之該位元位置，在緊 跟一零之寫入後寫過一個“一，，qB)一蓋讀寫入，其係藉由 提供之資料嚴格替代彼等定址資料（亦即為一正常之寫 入）° (C)一系統寫入，其將會寫入相同之資料至所有之排 組，若該記憶體組係外部式。（D)一分析讀取，其係自所有 若忒Z憶體組係外部式。（E) 一緩衝儲存記憶

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多長時間來完成，以及理解到若以上之描述，係論及所有 “排組”或“一選定之排組，，，以及其目標記憶體組係内部 SRAM，則該目標記憶體組，係一立刻為“所有，，排組和“選 定之”排組兩者之一排組的記憶體。接著很顯然地，雖然所 有之記憶體組，（至少在原理上）可使用軟體做同等處理， 當做彼等是SRAM，其中有理由預期各個記憶體組控制器 之内部運作，是會有某些差別。 與該等DRAM記憶體組相關聯的，有某些附帶之組配 性質。就該等外部DRAM記憶體組而言，上文提及之多工 處理和交錯存取模態，將可容許速度高至1〇() MHz之全速 隨機存取。若已知其速度將不超過33MHz，則該eCr之外 口 P dram記憶體組的内部運作，可被組配，而就其較低之 速度，提供三倍回報之深度。此係藉由移除彼等群間之多 工處理，以支持只對一較大群做交錯存取，來加以完作； 彼等被用做其多工處理之一部分的排組致能位元，此時可 被用做正常之定址位元，以增加一剩餘群之位址空間的大 小。最後，若其對該DUT之測試，能適合其‘‘線性，，之存取 模恶（一 RAS，許多CAS)，便有一增加12倍之記憶體深度可 供利用，甚至是當該DUT係在該測試器能運作之最高速度 下被測試時。此可排除其交錯存取計劃，以支持一次在一 單一排組内做定址，以及因DRAM在使用線性定址時之特 定性質，而成為有可能。 另一被容許之變通性重新組配，係將該等外部記憶體 組結合成一無論其他（亦即，與速度有關）之運作模態如何

16 559821 五 、發明說明（13) 而具有兩倍於任一未結合組之深度的記憶體組。此亦可就 該等内部SRAM記憶體組來完成。 圖式之簡要說明 第1圖係一依據本發明所構成可廣泛重新配置式非揮 發性記憶體測試器之簡化方塊圖；

第2圖係第1圖之DUT測試器6的一個簡化展開方塊圖； 第3圖係上述出現在第2圖之方塊圖中的ECR(錯誤抓 取隨機存取記憶體）機構之一簡化功能方塊圖； 第4圖係第3圖之ECR機構的一個較詳細之方塊圖； 第5圖係一出現在第3和4圖之方塊圖中的DRAM記憶 體組控制器機構之一簡化方塊圖； 第6圖係一出現在第5圖之方塊圖中的主dram控制器 機構之一方塊圖； 第7圖係一出現在第6圖之方塊圖中的組合器電路之一 方塊圖；

第8圖係一出現在第5圖之方塊圖中的從動sdraM控 制器機構之一方塊圖； 第9圖係一受第6和8圖之控制器所控制的SDRAM群之 一簡化方塊圖；而 第10圖則係一有關一“組合，，旗標之運作的簡化方區塊 圖。 較佳之實施例詳細說明 兹將參照第1圖，其中係顯示一依本發明之原理所構成 非揮發性記憶體測試系統1的簡化方塊圖。詳言之，此所示 17 559821

五、發明說明（14) 之系統，各具有多至64個測試點，可一次同時測試多至36 個個別之DUT(測試下之裝置），且考慮到重新組配，以容 許成組測试資源之元件能結合在一起，而測試一些具有 多於64個測試點之DUT。此等測試點，可為一尚未製成晶 片格及包裝之積體電路圓晶片的某一零件上面之一些位 置，或者彼等可能為一包裝好之零件的接腳。上述之術語 “測試點”係指稱一電氣部位，其中可施加一信號（例如，電 源供應、時鐘信號、資料輸入），或一信號（例如，一資料 輸出）可被測量之處。吾等將遵循業界指稱測試點為“通道，， 之為慣。上文所淪及之“成組要結合在一起之測試資源”， 可被理解為多達36個測試位點，其中，每一測試位點係包 括一測試位點控制器（4)，一（64個通道）DUT測試器（6)，和 -（64個通道）可肖_DUT⑷實際形成電氣連接之成組接腳 電子電路（9)。在上述DUT之測試需要64個或更少通道的情 況中，一單一測試位點便足以對該DUT執行測試，以及吾 等舉例而言，將稱該測試位點#1(如同其在第丨圖中之樣貌） 將形成或運作為一“單一位點測試站，，。反之，當上述某種 形式之重新組配生效時，兩個（或更多）測試位點，將會使 “結合”在一起，以作用為一較大等效之測試位點而具有128 個通道。因此，以及再次參照第丨圖中所示之範例，吾等可 稱測試位點#35和#36，將形成一‘‘兩位點測試站”。 簡短地考慮其相反之情況，其不應被假定其需要一整 個測試位點來測試-單一 DUT，或者一單一測試位點僅僅 能測試-單-DUT。假定_圓晶片具有兩個（有可能但非必

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然相鄰）晶粒，彼等測試通道總計之要求，將為64個通道或 更少。兩者DUT可藉由一單一測試位點做測試。使此成為 可能的，是每―測試位點之—般目地程式規劃性。該測試 位點所執行之測试程式可被寫成為，其一部分之測試位點 貝源，係被用來測試一DUT，而另一部分則係被用來測試 另一DUT。畢竟’吾等將假定若吾等有一為前兩加丁之邏 輯聯件的第三DUT，則吾等或將能以一單測試位點，來測 試此第三DUT，故同理地吾等應能如往常地測試其“組成 DUT。其唯一之差異是，個別地保持追蹤該兩“組成卩， 是否測試通過或失敗，相照於“第三”DUT有關之_統一解 答（亦即，其存在一有關該“第三”DUT之何者部分失效之議 題）。此一“單一位點多重測試站，，之能力，大體上係屬傳統 式的，而吾等在此提及係基於完全性，以及為盡量避免在 使其與結合起兩個或多個測試位點之觀念做比較時，可能 引發之混亂與誤解。 若非此重新組配之觀念，一測試位點與一測試站間將 並無差異，以及吾等或將可省卻其中之一術語。然而，實 際上，其將極容易理解到，彼等測試站之數目，亦不需要 等於彼等測試位點之數目。過去，該等數目不同是因為彼 專測試位點被分離以建立較多之測試站（Dut尚未複雜至 足以消耗一整個測試位點）。然而，如今其差異可能亦由於 彼等測試位點業已被結合在一起而形成了一些多重位點測 試站（DUT對一單測試位點而言過於複雜）。 接下來，一測試系統控制器2，則會藉由一系統匯流排 19 559821 五 '發明說明（16) 3 ’連接多至36個測試位點控制器，彼等之名稱係尾接一些 接尾辭#1至#36 (4a-4z)。（確實，下標a_z僅自u26而非至 % °但此微小之科，在|多參照字符上面似乎是較佳之 財下標，彼等或將潛伏著極A之混亂。制試系統控制 器2係電細（例如，一NT執行環境下之個人電腦），可執行 一有關測試非揮發性記憶體任務之適#測試系統控制程 式。此測試系統控制程式，係代表著一彳完成所希望測試 之勞力（與複雜性）階層分級中的最高抽象層次。此測試系 統控制器可決定，何者程式正被彼等不同之測試位點執 行，加上監視一依需要移動測試探針*DUT之機器人系統 (未示出）。該測試系統控制器2在作用方式上，可支援上述 某些測試位點被規劃執行為單一位點測試站，而其他者使 結合在一起，以形成多重位點測試站之觀念。顯然地，在 此等情況中，有不同之零件要被測試，而不同之測試被用 於不同之零件，係最有利的。同理，其並不需要使所有之 單一位點測試站，測試相同樣式之零件，就多重位點測試 站而言，亦無此種需要。因此，該測試系統控制器2,係被 規劃使發出一些命令，以完成其所需之測試位點結合，以 及接著就彼等使用中之各個測試站，調用其適當之測試程 式。該測試系統控制器2,亦可接收一些有關彼等測試所得 結果之資汛，以便其可採取一適當之行動，而拋棄壞掉之 零件，以及可保存各個分析有關之日誌，其可被用以控制 比方說一工廠調整中之生產程序。 該測試系統本身係一相當大及複雜之系統，以及其通 20 五、發明說明（n) 1係使用-機器人子系統，來將_圓晶片載人—試料臺， 其接耆：於一或多將來之晶粒(該圓晶片尚未被製成晶粒) 要被測試時，在一些連接至上述接腳電子電路9之探針下， 依序放置該等晶粒。上述之測試系統，亦可被用來測試一 些已裝載至一適當載具上面之包裝零件。其中，無論有多 少測試位點被用來形成該測試站，或無論在一測試位點上 面有多少測試站，將至少有一位點控制器，係與每一使用 2之測試站相聯結（誠如下文所解釋）。一測試位點控制 态，係一可為一出|Intel2i96〇處理器的内嵌式系統，而 具有36至64 MB之結合程式與資料的記憶體，可執行一稱 做VOS (VersaTest Ο/S)之專利性作業系統，其亦使用在早 期用以測試非揮發性記憶體之產品（例如，Agilent V1300 或V3300)中。目前，吾等將僅考慮單一位點測試站有關之 情形。基於一明確之範例，假定測試位點#1係作用為測試 站#ι，以及其要測試WHIZC0零件編號0013。其測試進程 係涉及一百不等不同類型之測試（改變及監視電壓位準、脈 波寬度、端緣位置、延遲、加上大量之簡單儲存及接著取 回些選疋樣式之資訊），以及每一類型之測試，將涉及該 DUT有關數以百萬計個別之記憶體周期。在其最高層次 下’該測试系統之操作員，可指示該測試系統控制器2，使 用測試站#1，以開始測試WHIZC0 0013。在適當時機，該 測試系統控制器2，將會告知測試位點控制器(4a)(其係 一内嵌式[電腦]系統），執行其相關聯之測試程式，比方說 TEST-WHIZ-13。若該程式在測試位點控制器#1之環境中 21 559821

五、發明說明（18) 早已可用’則其將僅僅是被執行。若不然，則其將會由測 試系統控制器2來供應。 此刻，原則上，該程式TEST—WHIZ—13，可以是完全 自足的，但若其果真如此，則幾乎可確信會相當龐大，以 及該測試位點控制器4a内之内嵌式系統的處理器，可能會 很難執行快速至足以在其所希望之速度下，甚或在一自一 至次一之DUT記憶體周期保持均勻之速率下，產生彼等之 測試。因此，一些可產生彼等要寫入或預期來自一讀取運 作之位址與相關聯資料的序列之低階副常式類型的活動， 將會依一位於DUT測試器6内之可程式化演算機構的需要 而產生’但其係與該測試位點控制器4内之内嵌式系統正執 行之程式同步運作。此可被視為輸出某一定低階副常式類 活動與起始DUT記憶體周期之任務，至一較接近該dUT 14 之硬體環境的機構（DUT測試器）。一般而言，將來只要該 測試系統控制器2，配備一附有一測試程式之測試位點控制 器，其亦可供應上述相關聯之DUT測試器，一些完成上述 整個活動所需或該測試位點控制器有關程式規劃所需之適 當低階具現常式（或許專屬於要被測試之記憶體）。此等低 階具現常式，係稱做“樣式，，，以及彼等通常係被定名（正如 高階程式規劃語言中之函數與變數具有一些名稱）。 每一測試位點控制器#η (4)，係藉由一位點測試匯流 排#η (5)，耦合至其相關聯之Dut測試器#η (6)。該測試位 點控制器，使用該位點測試匯流排5，藉以同時控制該DUT 測試器之運作，以及自其接收彼等測試結果有關之資訊。 22 559821 五、發明說明（19) 該DUT測試器可在高速下產生各個涉及測試進程之記 憶體周期，以及其可決定一讀取記憶周期之結果，是否如 所預期。本質上，其可嚮應該測試位點控制器所傳送之命 令或運作碼（指定樣式），而起始一些對應有用序列之讀取 與寫入DUT記憶周期（亦即，其執行彼等對應之樣式）。在 概念上，該DUT測試器6之輸出，係一要施加至上述dut 之刺激資訊，以及其亦自後者接收一嚮應:身訊。此一刺激/ 嚮應資訊7a，將會在該DUT測試器6a與一接腳電子電路#1 之組體9a間向前傳遞。該接腳電子電路組體％，可支援多 至64個能被施加至DUT 14之探針。 上述之刺激資訊，僅係一依上述〇11丁測試器中所用某 系列邏輯電路裝置之電壓位準所表示的並列位元樣式序列 (亦即，一序列之“傳送向量”與所預期之“接收向量，，）。在 一刺激/嚮應内之位元位置與該晶粒上面之探針間，存在有 一可組配之映射，以及此一映射係為該DUT測試器6所理 解。該等個別之位元，就彼等之時序與端緣位置而言係正 確的，但除該映射外，彼等在施加至該DUT前，可能亦需 要做電壓位準之偏移。同理，一緊跟一刺激而出自該dut 之嚮應，在被認為適合回授至該DUT測試器前，可能需要 做緩衝儲存及（相反）位準之偏移。此等位準偏移任務，係 該接腳電子電路9a之職責。上述接腳電子電路測試一 WHIZCO 0013所需之組配，或許不適於用來測試一來自 ACME Co·之零件，以及有可能甚至不適用於另一 wmz c〇. 之零件。所以，理應瞭解的是，上述之接腳電子電路組體

23 、發明說明（20) 同樣需要是可做組配；此一可組配性，係 功能。 以上係就一單一測試位點如何為測試一 DUT而組織之 簡紐、、、n構概觀下一結論。吾等茲將轉至以許多測試位點來 運作時所呈現之議題。初步而言，吾等將敘述一可建立一 有夕重測試位點之測試系統的較佳實施例。在許多方 面，吾等將敘述之某些資訊，係一些依據顧客喜好之市場 周一/、成本效益分析等之選擇問題。無論如何，人們若要 建立此等之一用品，便勢必要做一些明確之選擇，以及一 旦該動作完成，整個系統自始至終便可見到一些特定之結 果。吾等感覺到至少一般地，對該測試系統之硬體性質做 較大幅度之概要敘述係有用的。縱使某些此等性質係偶發 的，彼等之知識仍將有助於理解各個用以例示本發明之範 例。 首先，接著考慮四個相當大之插件框架，每一插件框 架，除電源供應器與水冷卻（風扇可為一潔淨室環境中之一 污染來源)外，係具有一母插件板、一前端平面、和一後端 平面。每一插件框架内，可安置多至九個之組體。每一組 體係包括一測試位點控制器、DUT測試器、與一些接腳電 子電路。吾等將敘述一些測試位點控制器，如何結合在一 起之-般概要，其將會涉及某些用以建立花環式串：鏈之 匯流排。 就術語“花環式串接鏈”做一簡短之題外話，或許係符 合程序。考慮系統元件A、B、c、和〇。假定彼等係依該 559821 五 、發明說明(21) 順序串接成花環鏈。吾等可言道其中有—離開A進入B之資 訊或控制路徑’ B可選擇向前傳遞通訊，其接著將會離開b 而進入C，以及c可選擇向前傳遞通訊，其接著將會離開匸 而進入D。此等相同性質之安排，亦可存在於其他方向中 有關之通訊。花環式串接鏈，係經常被用來建立一些優先 頁序计·吾等將使用彼等來建立各個測試位點控制器間 之主/從關係。吾等將以接尾辭“DSY，，而非“BUS”，來指明 此等花環式串接鏈類型之通訊安排。因此，吾等或可稱做 命令/資料DSY而非一命令/資料匯流排。此刻，彼等資 訊“進入B以及被選擇向前傳遞，，之觀念可能暗示，該通訊 在向前傳遞之前，係被複製至一分開組別之導體上面。其 或可如此，但基於效能之理由，其更像是一具有可定址之 實體的正书匯流排。藉由一可程式化位址映射之安排，和 使部份下游之測試位點控制器“休眠，，的能力，其單一匯流 排可使在邏輯上呈現（亦即，作用）為多數之花環式串接 鏈。最後，理應理解較，該等花環式串接鏈，係一些有 ^〒令與控制資訊之高效能路徑，以及若彼等非如此，則 :等將無法預期-主/從組合（多重位點測試站）能運作如 =一早一測試位點所為一樣地快速。因為花環式串接鏈效 之和皿1¾等各個DSY並未離開彼等對應之插件框架。 此一決定之影嚮是，對何者（及因而亦對有多少）測試位點 可使結合一起，定下了某些限制。原則上，此一限制基本 並…、而要，也不真正缺乏（其可被完成）所涉及技術上之 實際性；其僅僅是覺得，既然一插件框架内，早已有了九 25 559821 五、發明說明（22) 個測試位點，延伸DSY將增加顯著之成本，而得到相當少 之附加效益。 為重新開始吾等對第1圖之討論，接著考慮各個可分佈 在該等四個插件框架内之測試位點控制器4a-4z，前者各具 有九個測試位點控制器。讓吾等指明彼等為4a-4f、4g-4m、 4n-4t、和4u-4z。（不必介意，誠如先前所解釋，此等係名 義上僅有之26個下標一讀者懇請想像其間在某處尚有另外 十個下標符號。）一 CMD/DAT DSY 17a(命令&資料花環式 串接鏈），可使該等在一插件框架内之測試位點控制器 4a-4f互連，而一不同之CMD/DAT DSY 17b，可使該等在 另一插件框架内之測試位點控制器4g-4m互連。相同之安 排分別存在於其餘之插件框架，與對應之測試位點控制器 4n-4t和4u-4z間。吾等稍早業已說過，DSY並未離開該等插 件框架，因為一真正形成該DSY之匯流排的“末端”，並未 離開一插件框架，以及將會變成另一插件框架内之次一節 段的頭端。取而代之的是，上述出自測試系統控制器2之系 統匯流排3，將會轉至所有之測試位點控制器，以及每個均 能變為一並未離開插件框架之DSY節段的頭端處之主動 器。 吾等已做過討論之CMD/DAT DSY 17a-d，將存在於各 個測試位點控制器4a-4z之間。彼等SYNC/ERR DSY 18a-18d與DUT測試器6a-6z間，存在著一類似之安排。上 述SYNC/ERRDSY 18所傳送之同步和錯誤等資訊，可容許 彼等DUT測試器，能完全協調地運作。此兩花環式串接鏈 26 559821 五、發明說明（23) (17和18)，傳送著類型稍有不同之資訊，但各係存在為一 般性可使一或多測試位點結合成一測試站之相同機構的某 一部份。

吾等茲將轉至第2圖之討論，其係第1圖之DUT測試器6 的簡化展開方塊圖，其中可多至3 6個。目前僅敘述其一實 例便足夠了。對第2圖之一瀏覽顯示，其板上組裝有相當多 之元件；特別是就一“簡化，，之方塊圖而言。某些在DUT測 试器6内及表示在此方塊圖内的，在功能上係十分地複雜。 以及並無法以“現貨’’之形式供應。在此可適當地做出兩點 立論。第一，將第2圖納入之主要目地是，為要說明上述整 個非揮發性記憶體測試系統丨内之重要運作環境的基本性 質。在配合第3圖與後繼諸圖所做完全說明之本發明，將或 為第2圖之下列說明所列舉之機構的擴充，或者彼等將為一 些在第2圖中所發現到之動機前提的新機構。在任一情況 中，如同所寫，其將無法準確地知道何者會呈現在讀者面 前。當前之目標是提供各個較佳實施例之許多不同詳細說 明有關之-簡化但資料豐富的起始點，以使彼等各係相稱 地簡明（相照於一揭示每一不同發明有關之細節的“龐大，， 說明書）。其第二點是，其大體上整體符合第2圖之擴大或 延伸的材料，可能包含一並未正好“符合，，此簡化版本之資 訊。此並不表示其中有錯誤，或者彼等事件有嚴重之矛盾； 其係起源於㈣很難或不可能簡化某些事物，而使其為原 樣之縮影。此情況有點像地圖。一標準尺寸之科羅拉多州 道路圖將顯示，當在M0上面向東行時，你、可在⑵上面之 27 559821 五、發明說明（24) 丹佛市向北行。其看來像是向左轉。而雖然其過去確為一 實際之左彎道，如今則不是，以及該路口之一明細地圖， 將顯示一系列之分支彎道和居間路段。但無人會說該標準 尺寸之道路圖有錯；就其抽象之層次而言係正確的。同理， 以及縱然其外觀係相當繁雜，第2圖確係一中等抽象層次之 簡化運作，但某些像是左彎道，根本不是單純之左彎道罷 了。 誠如第1圖中所示，其至DUT測試器6之主要輸入，係 該測試位點匯流排5之一實例，其係源自於一與有關DUT 測試器6之實例相關聯的測試位點控制器4。該測試位點匯 流排5,係耦合至一微控制器定序器19，其可被視為一特定 目地之微處理機。其可抓取一出自一程式記憶體内所儲存 之程式的指令，該程式記憶體，可或在上述微控制器定序 器6之内部（pgm SRAM 20)，或在其外部（Εχτ dram 21)。雖然此兩記憶體呈現為由一本質上用做一程式計數器 (或者，指令抓取位址）之邏輯共用位址63來加以定址，以 及任一均可為一要被執行之程式規劃的來源，理應注意的 是··（1)在任一時段，僅有一個記憶體在執行指令抓取記憶 體周期，以及（2)事實上彼等係由不同之電氣信號來定址。 上述SRAM之速度很快，以及可容許真正之隨機存取，但 消耗其微定序控制器19(此係一大積體電路）内之寳貴空 間，故其尺寸有限制。該外部DRAM在設置上可有大量之 可調整數量，但唯有當所存取涉及線性執行及無分支之連 續性資料段時方會快速。其SRAM2〇内之程式規劃，最常 28 559821 五、發明說明（25) 見的是演算密集，而其EXT. DRAM 21，係最適合於演算 程序無法立即產生之資料，諸如起始常式與隨機或無規律 性資料。 上述微控制器定序器19所執行之指令字組係相當寬： 208個位元。其係由13個16-位元欄位所組成。此等欄位經 常代表一些所抓取到有關該微控制器定序器外特有之機構 的指令資訊。此等欄位係專屬於彼等相聯結之機構。有一 組ALU指令22，係施加至一組8個之16·位元ALU24，而其 他則係分配至各個分佈遍及該DUT測試器之其他機構。後 者之情形係由一些線與說明文字“各個控制值與指令”42來 表示。 上述8個各具有一傳統式算術指令之指令集的16-位元 ALU (24)，係環繞相聯結之16-位元結果暫存器（每一 ALU 亦具有數個其他暫存器）而建立。此等結果暫存器，有三個 與彼等相聯結之ALU，可用以產生X、Y、和Z位址成分27， 彼等係各別地結合進一提供給該DUT之完整位址内。8個 ALU/暫存器（DH與DL)中，有另外兩個在設置上，係為協 助演算式建立彼等被分隔成一高位元部分（DH)與一低位 元部分（DL)之32-位元資料樣式28。最後三個ALU/暫存器 (A，B，C)，係被用做計數器，以及可促成各個程式控制旗標 25之產生，後者可協助程式控制與分支來完成某些程式規 劃下特定數目之反覆執行或其他數值條件。此等程式控制 旗標25，將會傳遞回至上述之微控制器定序器19，其中， 彼等將會影嚮上述之指令抓取位址的值，其方式為彼等理 29 559821 五、發明說明（26) 解微處理機者所熟悉。其中亦有各種亦可用以影嚮程式分 支之其他旗標55。彼等係源自該DUT測試器6内之各種其他 受控制於上述抓取指令字組之不同欄位的機構。其一特定 之額外旗標，係特別顯示為一分開之項目： VEC—FIFO_FULL 26。在另一略不詳細之簡圖中，其可能 與其他旗標55混合在一起。吾等將其分離出，是為了有助 於解釋上述微控制器定序器19之運作特徵。 上述VEC_FIFO_FULL所做之工作是，（暫時）中止上述 微控制器定序器19進一步之程式執行。上述微控制器定序 器19所抓取之指令，與上述最終交出彼等要施加至DUT之 測試向量的機構間，存在有許多其他之管線級段。此外， 部份伴隨一向量而移向要施加至之DUT的行裝，係一有關 最終向量施加之速率或每一向量之期間的資訊。因此，上 述向量施加至DUT之速率，並不需要固定不變，以及特別 是一群向量，在施加上可用較彼等產生所用為長之時間。 上述之微控制器定序器，僅僅是以其最大之速率，來執行 程式規劃。但顯然地平均來說，如往常地，上述“向量消耗 之速率”，必須等於“向量產生之速率”，以免其管線需要有 幾乎毫無限制之彈性。在下文將討論之位址映射器29的輸 出處，有一向量FIFO 45,以及其係充做上述管線中一富彈 性之容量。上述之信號VEC_FIFO_FULL，係用以藉由引起 一暫時停止上述管線前端處新向量之產生，來防止超出上 述管線中有限數目之級段的限度。 接著，該等（3乘以16等於48個位元）X、Y、和Z位址成 30 559821 五、發明說明(27) 分27,將會施加至一位址映射器29，其之輸出係該等在上 述有序48位元位址空間内的一個事先選定幾乎任意重排之 位址值。做為理解它之一出發點，暫時假定該位址映射器 29’係一完全佔據一48-位元之位址空間的記憶體，以及其 在母一位址處，保有一48-位元值。（暫時不必管此一記憶 體或將一至少在時下―為一大電冰箱之尺寸）。有了此一記 憶體，其將可具現一檢查表，以使任一施加之位址，映射 進另一任意選定可被用做一置換位址之48-位元值。此類位 址映射有利之理由是，該等χ、丫、和2位址成分，在一最 可能不以一大的線性解碼器具現之特定DUT的内部結構之 情況中，通常是具有有用之意義的。彼等列、行、和層、 區塊或頁等觀念，對測試工程師而言，可說是非常有用， 以及彼等發生在一些實際緊靠在一起之部位中的失效，可 能涉及彼等X、γ、和Z位址之對應緊靠。彼等測試結果中 之此類樣式，不論是在重新規劃設計一部分，使以一備用 區段之運作，來避開一有缺陷區段者的設計層次或製造層 次下，對理解何者有問題並試圖修補它，是很寶貴的。如 此之考慮將引發兩項議題。其一是將48-位元削減至實際要 被施加至DUT之位元數（比方說32、或者16)。吾等將即刻 簡短地論及該削減動作如何完成，以及其主要地係一由X 取些位元、由Y取另一些位元、以及由z取其餘之位元的 事件。但不完然如此，以及此係其第二項議題，因為某一 位址或可能位於電子電路内而為另一部份電子電路之一左 對右（或左對右及上對下）的鏡像。此就連續性位址值在該 31 559821 五、發明說明（28) 電子電路内之實際 順序而言，係具有重新安排該等位元所意謂之效應。 此一晶片佈線性質，可能會發生多次，以及可以肯定之情 況是，一群位元，例如Y，如何被理解，可能要依據某些 其他，例如z位元之伴隨值而定。上述之位址映射器29, 在設置上如往常一樣，可容許該等原始之χ、γ、*ζ位址， 被重新包裝，以便就彼等或將測試一些具有此類内部結 構安排之記憶體的利益，反映此類事物。就其實際上如何 完成而言，上述之位址映射器29,係由相當大數目之互連 多工器所構成。其無法如上文為解釋所暫時假設，具現一 佔滿記憶體解碼計劃之完全任意性檢查表的行為。然而， 其可依需要重新安排X、Υ、和ζ位址成分之子攔位，特別 疋由於其中尚有其他機構，來做將48-位元削減至實際需要 數目的工作。上述之位址映射器29,亦包含三個可容許其 在局部範圍内執行有限度之任意映射的16_位元（位址）檢 查表。 上述位址映射器29之映射位址輸出30，係做為一位址 而施加至一輔31，以及至一誤差截取ram 32，彼 等雖具有分別之功能，卻可選擇分割一較大整體之ram來 加以具現。上述之映射位址輸出30，亦將做為一輸入而施 加至下文將說明之一位址位元選擇電路3 7。 考慮上述之輔助RAM 31，其功能係為保留一些可施加 至DUT之資料樣式3 3和位址34。彼等在邏輯上係一些來自 上述輔助RAM 31之分別輸出，因為彼等在處置上多少有些 32 559821 五、發明說明（29) 不同，以及係用在不同之地方。（該辅助RAM 3 1並非係一 雙埠記憶體”，但最好係幾個彼等輸出將施加至Μυχ之排 組）。與此一致地，彼等儲存之資料33，可被保存在一排組 或6亥辅助RAM 31某範圍之位址内，而彼等儲存之位址μ， 可被保存在另一個中。而且，吾等並未顯示一可用以寫入 至輔助RAM 3 1之明確機構。此係在其正在執行之程式的命 令下，由一測试位點控制器4起始之一定址匯流排運作，來 加以το成。（其中如往常地“暗藏”一恰定位在第2圖周圍稱 做“環狀匯流排，，[未示出-因為其或將造成此圖極度之混亂] 之“公用服務”匯流排）。 上述之誤差截取RAM 32，係藉由上述施加至輔助 RAM 31之相同位址，來加以定址，以及其可或儲存或取回 有關誤差之資訊，彼等之運作，在執行上係配合一後文要 討論之後置解碼電路。就彼等出自輔助RAM 31之路徑％ 和34而言，彼等路徑61(進入誤差截取RAM)*62(出自誤差 截取遍)，最好為一些出自一多排組記憶體(誤差截取 RAM 32)而依據上述環狀匯流排（未示出）所分配之組配資 訊而加以多工化之輸出。 理應注意之是，其資料刪〇5，係具有來自辅助RAM 31之儲存資料輸出33,加上來自ALU之集合體以内的⑽與 DL暫存器之資料28’而做為彼等之輸人。上述之資料則χ 35，可選擇何者輸入(28,32)將呈現為其之輸出38，此接著 將做為兩向量成分之一(另一成分為位址位元選擇電路37 之輸出39)，而施加至一傳送映射器/並—串列變換器/接收 559821

五、發明說明（30) 向量比較資料電路40。上述之資料MUX 35，係依據 PGMSRAM 20内所儲存之值36，來執行此一選擇運作。 上述之電路40可執行三種功能：將彼等向量成分 (38,39)組合成一有序之邏輯表示值，一要被施加至（傳輸 至）DUT之完整向量；上述傳送向量之邏輯表示值的有序位 元與上述接腳電子電路之實際實體通道數目間，應用一任 意之動態相應關係（亦即，何者探針頭將代表該信號（亦 即，上述向量内之該位元）而接觸上述之DUT);以及與上 述之編譯程式合作，就該等容許一完整之邏輯向量被分割 成一些可分開及依序（串列化）施加之片段的DUT，而完成 此項動作。此等功能何者被執行，係由一些出自一SRAM 41 之控制信號來決定，後者亦係依據上述微控制器定序器19 所抓取之208-位元指令中的一個欄位而被定址。上述電路 40之輸出，係一多至64-位元而施加至一向量FIFO 45之向 量44，後者於填滿時，將會產生上述之信號 VEC_FIFO_FULL 26，其意義和用途已在上文討論過。上 述向量FIFO 45之頂部處的向量，可於接收到一源自一周期 產生器49(即將討論）之信號VEC—FIFO—UNLOAD 47時自 其移除。此等移除之向量（46)，將會施加至一經由上述接 腳電子電路9之相關聯實例而連接至DUT的時序/格式化與 比較電路52。亦即，上述接腳電子電路9之每一實例，將會 接收彼等來自其相聯結之時序/格式化與比較電路52的傳 輸與接收向量7和接腳電子電路組配資訊8。 上述之時序/格式化與比較電路52，具有一内部SRAM 34 559821 五、發明說明（31) 54(—外部DRAM 53可用以取代此内部SRAM 54)，其係藉 由上述如同微控制器定序器19之程式SRAM 20的指令位址 (小圈圈内之“A”），來加以定址。該内部SRAM 54(或外部 DRAM 53)，可協助產生彼等驅動與比較周期。彼等驅動周 期，可施加一傳送向量至該DUT。彼等比較周期，可接收 上述DUT所呈現之一向量，以及對其做檢查，以決定其是 否符合先前供應之比較資料。彼等驅動與比較周期兩者， 可就彼等之周期，調整是否要及何時要施加一負載，以及 何時資料要被閂定或選通。此比較動作可產生一 64-位元值 56,其將會施加至一接收向量逆向映射器/串一並列變換器 57，其功能可視為上述電路40之邏輯反轉。（此電路57之運 作，係受到一SRAM 58之控制，其相當於SRAM 41對控制 電路40之控制）。上述電路57之輸出59,將會依次施加至上 述之後置解碼電路60。當前，可充份說明的是，上述之後 置解碼電路60，可經由一些規劃性準則，檢查彼等進入之 誤差資訊59和（先前）所儲存之誤差資訊60(儲存在誤差截 取RAM内）兩者，藉以產生一精簡及更容易理解之誤差資 訊，其可接著經由路徑61回存進上述之誤差截取RAM 32 内。其一範例或為要建立彼等位址之一特定範圍内究有過 多少次誤差之計數，此資訊在決定何時藉由致能一些取代 電路，來企圖從事晶片上修復時，將會是有用的。 吾等茲將轉至上述之周期產生器49和其相關聯之時序 SRAM 51。就上述微控制器定序器19所抓取之每一 208-位 元指令而言，此等對一8-位元信號丁_8£1^ 43之嚮應，將可 35 559821 五、發明說明（32) 決定一與上述時序/格式化與比較電路52之相關聯運作有 關的周期。上述2T_SEL43，係上述所抓取指令内之不同 欄位所代表之各種控制值與指令42的組成部分。就一 8-位 元值而言，其可表示或編碼出256個不同事件。在此一情況 中，彼等“事件”係上述時序SRAM 51内所儲存之28·位元 值，以及彼等係由T_SEL來加以定址。每一定址之28-位元 值（23)，係指定一所希望而具有一 19.5兆分之一秒解析度 之周期。彼等所存取28-位元周期值（23)之序列，係儲存在 一周期FIFO 50内，以便此序列之個別組成部分，將可與彼 等儲存在上述向量FIFO 45内所預期之對應向量的取回，同 步地被取回及施加。 上述FIFO 50内之最早登錄項中的一個粗略時序值欄 位，可傳達一解析度為5奈秒之周期資訊，以及可自其產生 一信號VEC_FIF0—UNLOAD 47,其可將上述出自向量FIFO 45之次一傳送向量，轉移至上述之時序/格式化與比較電路 52。有一伴隨之信號TIMING REMAINDER(時序提醒 值）48，亦將施加至該電路52。其係在此處方完成19.5奈秒 之最終解析度。 茲參照第3圖，其係第2圖之方塊圖内的ECR 32之一個 簡化方塊圖64。其可接收一來自位址映射器29而施加至各 個位址分類器77、78、和79之48-位元映射位址30。該等位 址分類器係聯結有一些記憶體組73-76，彼等各係一可個別 地執行彼等相關聯之ECR功能的完全性記憶體機構。此等 記憶體組中有兩個（73,74)係屬外部DRAM，同時有兩個係 36 五、發明說明（33) 屬内部SRAM。該兩外部DRAM記憶體組，實際上將總是 具有相同之位址分類器功能，以及因而共用一共同位址分 類器77。該等内部SRAM記憶體組75和76，各分別具有彼 等自己相關聯之位址分類器，78和79。此等位址分類器可 屬傳統式，以及可依據本技藝習見之原理與場合，來改變 該位址。彼等在此顯示，係為完全之理由，以及為增進此 申凊案與一預期之相關申請案間的相容性。雖然其中之 分類器，係為執行一有用之功能，彼等在本說明書中可安 全地被忽視，而僅僅假定彼等對該位址並不執行改變。 每一記憶體組，係包括一記憶體組控制器；該等外部 DRAM記憶體組73和74，分別具有1)11八1^記憶體組控制器 65和66，而該等内部SRAM記憶體組乃和％，則分別具有 SRAM記憶體組控制器67和68。在_DUT之測試期間，上 述被引導至任一該等記憶體組之記憶體資料異動的位址， 將會自其對應之相關聯的記憶體組控制器，到達其相聯結 位址分類H。在-DUT之測試㈣，上述自後置解碼電路 6〇到達而要被寫入ECR之錯誤資料61，首先會施加至該等 資料分類H8G-83,彼等中之_係與每—記憶體組相聯結。 該等貝料分類器之功能，目前並不重要，以及吾等在此顯 示彼等，主要是為了完全之理由，以及為增進此一申請案 與一預期之相關中請案間的相容性。就該等位址分類器而 言，該等資料分類諸_83,在本說”中可藉由假定彼等 僅僅是毫無修飾地使資料通過，而安全地被忽視。該等位 址與貝料分類器’係分別表示彼等位址與資料有關之高 559821 五、發明說明（34) 路徑，彼等係預期在必要之最高速下運作。吾等將簡短地 了解，上述之環狀匯流排（尚未示出），將提供另一種方式， 來將彼等位址與資料，傳送至該等記憶體組。 就此點而論，吾等具有四個各具有一進入位址和資料 之記憶體組控制制器（65-68)。此等記憶體組控制器，各係 耦合至一相聯結之記憶體：彼等DRAM記憶體組控制器73 和74，係分別耦合至彼等外部DRAM69和70，而彼等SRAM 記憶體組控制器75和76，係分別耦合至彼等内部SRAM 71 和72。此等安排將構成四個記憶體組73-76，其中的兩個 (75,76)，係具有中等量之高速SRAM，以及其中的兩個 (73,74)，則具有大量較慢之DRAM。目前為吾等主要關注 的是，該等DRAM記憶體組，如何能使如同SRAM記憶體 組一樣快速，加上依據使用者之喜好與測試程式策略，如 何合併該DRAM之某一定他型相關之組配。因此，該等 DRAM記憶體組控制器05和όό，將證明是可組配；可執行 不同類型之記憶體資料異動；以及並非全然地與該等 SRAM記憶體組控制器67和68相同。基於簡潔之理由，第3 圖並未顯示其提供此一彈性之結構；目前權令吾等言道， 彼等每一記憶體組控制器，係連接至上述之環狀匯流排（尚 未顯示出），由其下達特定運作模態與所希望組配之指令。 某些此等模態係涉及資料如何被儲存，以及某些係與再次 自其取出有關。吾等將主要關注於該等DRAM記憶體組之 模態和組配。最後，接著，理應注意的是，每一記憶體組 並具有一相關聯之DATA OUT(資料輸出）(62A-D)，其將會 38 559821 五、發明說明（35) 傳輸至上述之後置解碼機構6〇 ,以做進一步之處理。 兹考慮第4圖，其係上述配合第3圖所說明之ECR 32的 一個較詳細之方塊圖84。彼等相同與類似之元件，係以共 同之參考數字指明。就吾等之目地而言，將第4圖所出現增 加之差別指出便足夠了。特特言之，理應注意的是，每一 位址分類器（78-79)，係前接有一相關聯之MUX (85_87)。 此等MUX有助於位址精細化之程序，以及特別是使位址之 尺寸自48-位元下降至32-位元。其係表示，理應瞭解的是， 此等MUX有關之情況，係與該等位址分類器與資料分類器 者相類似·而彼等之存在係基於一些吾等當前尚未關注之 有用的理由，吾等顯示此等MUX，主要是基於完全之理由 (以及為使位址降至32-位元）。此外，理應注意的是，上述 之環狀匯流排85，係耦合至每一記憶體組控制制器 (65-68)。理應注意的是’該等出自記憶體組控制器之dATa OUT(資料輸出）(62A-D)，一旦達至上述之後置解碼電路 60，便會施加至一 4:1 MUX 94，其可依據一由上述環狀匯 流排所設定之控制暫存器95，來決定何者輸出將被選定做 進一步之處理。 第4圖最令吾等關注的，是有關該等等各個記憶體組控 制器65-68之控制下的記憶體之整個組織。在該等記憶體組 2 (75)和記憶體組3 (76)之情況中，該等記憶體僅係一佈置 為單一（其記憶體組内）位址空間之SRAM，以及其係在傳統 之方式中運作。然而，在記憶體組〇 (73)和記憶體組丨（π) 之情況中，各有關之3己憶體係二個四排組之群，以及盆一 39 559821 五、發明說明（36) 位址有關之格式，係依當前可應用至彼等記憶體組之模態 與組配資訊而定。 所以，舉例而言，記憶體組0 (73)具有三個群88、89、 和90，而記憶體組1 (74)具有群91、92、和93。在隨機定 址有關之一高速模態中，彼等連續記憶體之資料異動，將 會自動傳輸至不同之群（多工處理），彼等各具有其自己有 關位址與資料之硬體路徑。每一此等群係由四個排組（一位 址空間之四個實例）構成，就彼等而言，記憶體運作可依據 本技藝中所理解之原理和實務做交錯存取。特言之，當前 可用較佳類型之DRAM為SDRAM，其意謂著一有關交錯存 取之特定策略。理應暸解的是，其中有著其他類型之 DRAM，以及除下文將要說明者外，其他有關交錯存取之 機構係屬可能。在另一較慢之隨機定址模態中，該等群係 屬可定址式，而非自動地被選擇。在此較慢之模態中，該 群有關之額外定址位元，係被用來選擇其硬體路徑。在此 一模態中，一位址將可指定一群和此群之交錯排組内的一 個排組位址。在另一定址正常之高速模態中，多工處理和 交錯存取兩者均被關閉，以及一位址將具有群選擇位元、 排組選擇位元、和排組内位址位元。在一窄字組模態之運 作中，又有一些額外之定址位元，被用來指定其為目標記 憶體資料異動之整個字組内的一個欄位。 茲轉至第5圖，其係一出現在第3和4圖中之DRAM記憶 體組控制器（65,66)的一個簡化方塊圖96。其可接收一 CLASSIFIED ADDRESS(分類之位址）106、一來自環狀匯流 40 559821 五、發明說明（37) 排85之模態和組配資訊、和一來自其相關聯之資料分類器 的ERROR DATA IN(錯誤資料輸入）105，做為其之輸入。 如同先前一樣，其將產生一 DATA OUT(資料輸出）(62A/B)。 然而，如今可見到其他來源之位址與資料，可經由其 環狀匯流排85提供彼等之量。亦即，其中有一匯流排界面 97，可使上述之環狀匯流排，耦合至該DRAM記憶體組控 制器，以及DATA FROM RING BUS(來自環狀匯流排之資 料）99和ADDRESS FROM RING BUS(來自環狀匯流排之位 址）100，可經由該界面而供使用。其一MUX 104，可選擇 是ERROR DATA IN(錯誤資料輸入）105，亦或是DATA FROM RING BUS(來自環狀匯流排之資料）99，要向前傳送 而做為資料107，並由此施加至一主DRAM控制器109之 DATA IN(資料輸入）端。同理，其一 MUX 103可在 CLASSIFIED ADDRESS(分類之位址）1〇ό 與 ADDRESS FROM RING BUS(來自環狀匯流排之位址）1〇〇間做選擇， 以產生上述要施加至主DRAM控制器之ADDRESS(位址）端 的位址108。其一或多内容由上述環狀匯流排上面之通訊來 設定的成組暫存器98,將會產生一些分別表示是要由MUX 103與104做選擇之控制信號101和102。 進一步可理解的是，上述之DATA OUT(資料輸 出）(62A/B)，將會另外施加至其匯流排界面97，因而可容 許上述之DATA OUT(資料輸出），能被傳送至上述之環狀匯 流排上面。 上述DRAM記憶體組控制器之一主要功能是，在該等 41 559821 五、發明說明（38) 三個群間配置或分配各種記憶體資料異動。在一高速運作 模態中，其係使用一（等效之）1:3 MUX 125，以輪流方式來 執行它。該MUX 125係以虛線顯示，因為其將變得十分明 顯，其中或可確實為一MUX，在此較佳之實施例中，在該 部位處並非為一實際之MUX。取而代之的，以及配合第6 圖其將變為明確，其中在一複雜規則跟蹤機構（一狀態機） 之控制之下，有著多重實例之可定位址資料來源。 為完成吾等對第5圖之討論，理應注意的是，其1:3 MUX 125驅動著三個從動SDRAM控制器（110-112)，每一群 0、群1、和群2，各有一此種從動SDRAM控制器。每一 SDRAM從動控制器，具有一成組之四個排組SDRAM，而 做為其之群。舉例而言，其群0有關之SDRAM控制器110， 係耦合至排組113、114、115、和116。在類似之方式中， 群1係具有排組117-120，而群2係具有排組121-124。其結 果是其中有兩個DRAM記憶體組，每一 DRAM記憶體組， 總共將有12個排組。 每一群之SDRAM，可被安排運作於幾種模態或組配 中。當就隨機定址之運作而被組配在最高速下時，彼等群 間之多工處理，將會發生於最高速率下，以及彼等連續記 憶體之運作，總會自動地傳送至其一循環性序列中之次一 群。在一群内，彼等記憶體之運作，係在該等四個排組間， 使彼等平均分配地做交錯存取。在此，一正常之循環性序 列亦屬較佳。該交錯存取將產生一四倍速度之增加，其在 結合上述多工處理所提供之一三倍增加時，將為一 12倍因 42 559821 五、發明說明（39) 數之速度增加。此一方式之運作，將對待每一排組如同一 完整之位址空間，而不試圖事前控制12個排組，何者為一 特定之記憶體資料異動的目標。亦即，彼等要被儲存之資 料，可能最終為在任一 12個排組中，以及一自其記憶體之 簡單讀取，便可自任一 12個排組中取回内容。其中並無理 由預期一排組處之一位址的内容，會與另一排組中之相同 位址的内容相同。然而，就此點而論，彼等資料能以至少 十倍於單一排組DRAM有關速率之一速率被儲存。當然， 吾等付出之代價是，為自一位址讀取資料，吾等將需要檢 查所有12個排組處之該位址的内容。（嚴格而論，此並非永 遠為真。在此存在有一種運作模態，其中唯有四個排組之 内容需要被檢查。下文即將對此做更多之說明）。 就此點而論，吾等將列舉該等DRAM記憶體組能支援 各種模態與組配中之某些有關術語和簡短描述。彼等是： 隨機式 100 MHz (R100) 使用三個多工化群之四個交錯存取式排組的全速寫入 運作，該等排組各可容許隨機定址地寫入至一深度等於一 排組之位址空間。此等多工處理和交錯存取兩者均在使 用。彼等資料將被寫入至其’次一’群内之’次一’排組，以及 一進入之位址，並不具有可確認一特定群或特定排組之位 元。 隨機式 33 MHz (R33) 使用一定址群之四個交錯存取式排組的減速寫入運 作，藉以容許隨機定址地寫入至一深度等於三群之位址空 43 559821 五、發明說明（40) 間。其係等效於一三排組深之位址空間。交錯存取係在使 用，但多工處理則否。彼等資料將被寫入至其定址群内之’ 次一’排組，以及一位址將具有群選擇位元，但無排組選擇 位元。彼等群選擇位元，係一些最高意義之定址位元，故 類除在群邊界處外，彼等連續性位址係對應彼等連續性排 組内位置，但係在一由上述之自動交錯存取來決定之排組 處。 局部化 100 MHz (L100) 使用一定址群内之一定址排組的全速寫入運作，藉以 容許讀取與寫入兩者具有一些深度等於12個排組之位址空 間的最小ROW位址改變。一進入位址將具有：一些群選擇 位元、排組選擇位元、和一些可指定一排組内位置之定址 位元。無多工處理、無交錯存取、以及排組内之定址，係 符合彼等局部性之要求。局部性之缺乏將會自動地被偵測 到，位址所需之重新定址將會被執行。局部性之缺乏並非 致命、但若持續違反，其結果便是明顯緩慢之效能。 堆疊式記憶體組 在以上任何一個中，彼等記憶體組0和1可使結合，而 呈現兩倍之位址空間深度，彼等記憶體組2和3亦可如此。 其進入之位址將具有一些記憶體組選擇位元。 窄字組 在任一上述之模態中，一記憶體組可被組配，使具有 一為2之冪方而小於或等於32的字組寬度。此一窄字組，係 一定址字組之全字組寬度内的一個欄位，係位在2幂方之邊 44 559821

五、發明說明（41) 界上面，以及係使用一些額外之定址位元，藉以定位出上 述定址字組内之該欄位。彼等可對R1〇〇和r33產生作用， 但對L100則否。 組合 在以上之“隨機”存取模態中，其在製備一讀取有關之 輸出資料時對讀取多重排組之需要，係由一硬體協助器來 支援’其可合併一來自R33有關適當群之四排組與來自 R100有關所有12個排組位址處的結果。藉由在一行遍該排 組内位址之迴路内加進一組合運作，同時將該等結果儲存 進所有排組内或一已知排組内，一整個區域之記憶體，將 可事前被組合，藉以容許彼等測試結果之分析期間，有較 快之存取。 組合完整性 對至一組合區域之記憶體的組合損失之偵測，具有一 硬體協助器。 隱藏式更新 各種排組内之DRAM的更新運作，係不受以上之任一 模態或組配的干涉而自動地執行。 就以上成組之能力而言，彼等個自之記憶體資料異 動，在說明上可隸屬以下之一範疇： 蓋讀寫入(OWW) 一對一位址處之所有（每一）一個、四個、或12個排組 之嚴格取代寫入；彼等先前之内容將會失去。對R1〇〇(12 排組）、R33(4排組）、與L1〇〇(1排組）產生作用，但並不保 45 559821 -、發明說明(42) 留隨機定址有關之額定速率運作。維持舊有記憶體測試器 有關測試程式之相容性。使用分類之位址和分類之資料。 覆疊寫入(OLW) 一讀取-修飾-寫入運作，可支援，次一，之一個、四個、 或12個排組之“黏住零，，。一位元位置内之零，將不會被一 一蓋讀，但一“一”可被一零蓋讀。可在額定速率下對 Rl〇〇(12排組）、R33(4排組）、與Ll〇〇(l排組）產生作用。此 係測試期間寫入資料之主要方式，以及可容許一 Dut位址 處之重複測试期間，能捕獲一位元位置内之失效。不要與 組合產生混淆，因為除非該資料係寫入至L1〇〇(一繁重之要 求）内，其將仍然需要被組合。使用分類之位址和分類之資 料。 系統寫入（SYW) 寫入至L100内之單一排組。寫入相同值至r33内之一 定址群的所有四排組，以及至幻〇〇内之所有12個排組，但 並不保留額定之速率。其位址與資料之來源，係上述之環 狀匯流排。 系統讀取（SYR) 自L100内之單一排組做讀取。執行該位址處一來自 R33内之一定址群的所有四個排組與R1〇〇内之所有12個排 組的組合讀取，但並不保留額定之速率。其位址來源與資 料目的地’係上述之環狀匯流排。 分析讀取(ANR) 執行該位址處一來自R33内之一定址群的所有四個排 46 559821 五、發明說明（43) 組與R100内之所有12個排組的組合讀取，但並不保留額定 之速率。使用上述分類之位址，以及可經由路徑62 A-D， 將該資料傳送至其後置解碼器。 緩衝儲存器記憶體讀取（BMR) 全速（100MHz)讀取任一’次一’排組之一隨機位址。可 與L100(相同之排組總為’次一’）、R331(該定址群内之’次一’ 四個排組）、和R100(’次一’三群内之’次一’四個排組）產生作 用。使用上述分類之位址，以及可經由路徑62A-D，將該 資料傳送至其後置解碼器。 很顯然，以上某些係源於下文要做較詳細之說明的多 工處理和交錯存取計劃。此多工處理和交錯存取計劃，當 然，係受限於該等DRAM記憶體組（首先，SRAM記憶體組 運作快速）。然而，此並不表示該等相同之運作能力或模 態，不可能受到該等SRAM記憶體組之支援。通常，彼等 可被引導至一記憶體組之記憶體資料異動，可被引導至任 何其他者，其僅受到尺寸上之限制。一 SRAM記憶體組， 將可接受一 DRAM記憶體組能有之任何樣式的運作。彼等 之差異為其記憶體組控制器内部如何具現所希望之資料異 動。舉例而言，在一分析讀取（組合）之情況中，一 SRAM 記憶體組並不需要操心上述之簡單讀取，因為其資料早已 首先組合好了。 此等各種樣式之記憶體資料異動，可在一測試程式内 依需要做結合。舉例而言，在測試後，一迴路可就一特定 之記憶體組，組合某一位址範圍内之所有資料。接著，彼 47 559821

五、發明說明（44) 等BMR可被用來（在高速下）依任一隨機順序取得該資料。 此將可行，因為每一位址（在上述組合之範圍内）處，每一 排組係具有相同之資料。 其經驗暗示以上之記憶體模態/組配與資料異動資 訊，將需要一相當之時間來融會貫通。下列表1係提供做為 一精簡之摘要，以有助於其融會貫通之過程。其符號冒1/4 係表示寫入至四個排組中之一；R係表示一讀取。

表I 體資料異動 來源/ 目的地 ϋϋ 名稱 肢貝們兴助 說明 模態： L100 R33 R100 環狀 系統寫入 SYW 全部（1，4，12)排組 W1/1 W4/4 W12/12 匯流排 系統讀取 SYR 全部（1.4,12)排組 R1/1 R4/4 R12/12 主/從位 樣式寫入 0WW 全部（14，12)排組 W1/1 W4/4 W12/12 址與資料 樣式讀取 ANR 全部（1·4，12)排組 R1/1 R4/4 R12/12 主/從位 樣式寫入 0LW 次一（14，12)排組 W1/1 W1/4 W1/12 址與資料 樣式讀取 BMR 次一（1·4，12)排組 R1/1 R1/4 R1/12 重新恢復吾等之討論，茲參照第6圖，其係上述出現在 第5圖中之主DRAM控制器109的一個方塊圖126。其一來自 相聯結之記憶體組控制器的所施加WRITE DATA(寫入資 料）107和ADDRESS(位址）108，係耦合至對應之FIFO 127 和128。在該FIF0127之輸出側上面，其WRITE DATA(寫入 資料）131，係施加至另一與不同群聯結之FIFO。彼等係 48 559821 五

、發明說明(45) FIF〇 137、139、和 14卜彼等之輸出端（166、168、和 170)， 分別係彼等群〇至群2有關之實際寫入資料匯流排。在一類 似之方式中，其FIFO 128之輸出，係施加至彼等FIFO 138、 140、和142。彼等之輸出端復變成該等群有關之位址匯流 排（167、169、和 171)。 該主DRAM控制器109，係包括一耦合至彼等位址132 與環狀匯流排85之狀態機193。姑不論其他，各種之模態控 制暫存器130,可被建立以指示其所希望之模態與組配。該 狀態機193亦負責依據實際上之模態與組配，選擇何者群要 接收次一記憶體資料異動。亦即，其將或者接受一進入位 址内之群選擇位元的欄位，或者其將自動選擇其次一群。 為就一群產生一記憶體運作，其將會發出該等適當GROUP CYCLE CONTROL(群周期控制）信號133。此等將會被閂定 進該群有關之FIFO(群0有關之143、群1有關之144、和群2 有關之145)内，自此彼等將會適時顯現在彼等群有關之記 憶體CYCLE CONTROL(周期控制）匯流排（172、173、和174) 上面。另一將狀態機193連接至位址132之理由，將會在下 文對上述ECR之DRAM記憶體組有關的定址計劃之討論期 間，而變為明朗。 彼等讀取運作，可分別產生群〇、群1、和群2有關之 01101^1^八0 0八丁(八群讀取資料）134、135、和136。此等 結果將會施加至一組合器電路146&MUX 148。KMUX 148 將會在一個別之GROUP READ DATA(群讀取資料），與該 位址有關之組合版本的資料COMPOSED GROUP READ 49 559821 五、發明說明（46) DATA(組合式群讀取資料）147)間做一選擇。彼等聰敏之讀 者將可注意到，若一組合運作正在執行，則每一 GROUP READ DATA(群讀取資料）匯流排，將需要提供四個字組之 資料，其係意謂著需要四個連續之讀取（涉及ADDRESS(位 址）FIFO 138、140、和 142 與 CYCLE CONTROL(周期控 制）FIFO 143、144、和145)。此等内務之管理，係在上述 狀態機193之控制下，以及係嚮應各種可被指定之記憶體資 料異動的性質而發生。在任何事件中，上述（由MUX 148 在上述模態控制暫存器130之控制下）選定之資料，將會呈 現為GROUP READ DATA(群讀取資料）149，其接著或被閂 定進FIFO 150内，而變成READ DATA(讀取資料）62A/B， 或者將會施加當做WRITE DATA(寫入資料）1〇7，以及回寫 進（所有排組）記憶體内。再次地，其係該狀態機193來監視 此等各種之記憶體資料異動。 在接著說明該等從動SDRAM控制器之前，茲轉至第7 圖，其係上述組合器電路146之一方塊圖。回想其之功能， 係為自相同之位址，讀取橫跨三個群之所有12個排組（儲存 為R100之資料），或一群之所有四個排組（儲存為R33資 料），以及將彼等内容合併成一字組，而保留一位元位置中 之零，縱使上述12個（四個）中之其他字組，在該位元位置 中可能具有一 “一”。為達此一目地，第6圖之主DRAM控制 器將會做安排，而使用相同之位址，讀取每一適當群處之 所有四個排組。因此，其係就一 R100之情況，彼等排組0、 3、6、和9(一零至11排組之序列中，在此一範例中，係就 50 559821 五、發明說明（47) R100之運作做如此命名一在任一群内，其中之排組僅僅是 自零命名至3)，將會成序列地出現在GROUP(群）0 READ DATA(讀取資料）134上面；彼等排組1、4、7、和10，將會 成序列地出現在GROUP(群）1 READ DATA(讀取資料）135 上面；以及彼等排組2、5、8、和11，將會成序列地出現在 GROUP(群）2 READ DATA(讀取資料）136上面。彼等排組 0、1、和2有關之資料，將會在一周期内同時出現，而排組 3、4、和5有關資料，將會在其次一周期内同時出現，等等。 就該等DATA(資料）134-136中之每一位元而言，其中有一 對應之AND邏輯閘（例如，151與152)，彼等之輸出唯有當 所有三個群内之位元被設定時方為真，亦即，若在該位址 處有任何記錄地之失效（0)，上述AND邏輯閘之輸出亦將為 一零。吾等必須如此做四次（排組對排組每一階段之交錯存 取做一次），以及將上述AND邏輯閘之輸出，捕獲進一相聯 結之邏輯閂（例如，AND邏輯閘1 5 1有關之邏輯閂156、AND 邏輯閘152有關之邏輯閂157)。此邏輯閂之狀態，將會回授 至該AND邏輯閘，以致若該邏輯閂捕獲一零，上述AND邏 輯閘之輸出，將會保持為零，縱然其中有排組或仍需要被 檢查。（吾等此後將省卻命名排組零至11，以支持下文所列 之一較有用的格式，以及符合第5圖中所列舉者。縱然其有 用之參考性，該等命名零至11唯有對R100運作有意義，以 及將該樣式延伸至R33運作，或將令人混亂）。 截至目前所說明之計劃將可行，只要該等邏輯閘在組 合開始前已被設定便可。然而，其將要耗費時間，以及若 51 559821 _____— 五、發明說明（48) 能使該計劃無論該等邏輯閘156至15了之初始狀態如何均能 工作將會是有利的。此在安排上係使/FIRST CYCLE(第一 周期）信號155，施加做為一至兩2-輸入0R邏輯問（153，154) 之輸入，後者亦接收上述邏輯閘之輸出做為其之另一輸 入。該等OR邏輯閘153至154之輸出，將會做為上述之“重 新循環，，輸入，而施加至該等AND邏輯閘151至152 °上述 之FIRST CYCLE(第一周期）信號155，係由上述主011八厘控 制器109内之狀態機193所產生，以及唯有在每一群之第一 排組的讀取期間方為真。就該兩個dram記憶體組（零與1) 而言，彼等為排組0:0:0、0:1:0、0:2:0、0:3:0，與 1:〇:〇、 1:1:0、1:2:0、1:3:0(此處之格式為記憶體組# :群# :排組 #)。上述信號FIRST CYCLE(第一周期）155之效應是’使該 等邏輯閘156至157之狀態，在第一周期期間，能為一些隨 意值，以及可容許該等AND邏輯閘151至152，產生彼等之 正確結果。此等結果則確實能正確地設定此等邏輯閘156 至157，其後，上述之FIRST CYCLE(第一周期）155，將會 在上述之組合運作期間變為偽。 在所有四個組排組均已做過讀取後，該等32個邏輯閘 156 至 157，將包含上述之 COMPOSED GROUP READ DATA(組合式群讀取資料）147，其接著以先前所指示之方 式，為第6圖之主DRAM控制器109所用。一項額外之資訊， 將需要被用來理解此相同之機構如何對R33運作來工作。 一未使用或不活動之GROUP N READ DATA BUS(群N讀取 資料匯流排）(在R33期間，或將為134、135、和136中之兩 52 559821 五、發明說明（49) 個），將會全部呈現為“一 ”。此將可容許對R100可行之相同 機構，亦能正確地對R33產生功能。 茲參照第8圖，其係一從動SDRAM控制器（第5圖之 110、111、和112)之方塊圖158。該從動SDRAM控制器之 一中心元件，係一狀態機161。其包括某些控制暫存器18 0， 彼等係藉由耦合至上述之環狀匯流排85而做設定。一 GROUP N ADDRESS(群N位址）(將為 167、169、或 171 中之 一），將會施加至一 FIFO 159，其將在此被一暫存器160捕 獲，以及亦耦合至上述之狀態機161。（就N而言之值將被 理解為是零、一、或二）。自該暫存器160,上述之GROUP N ADDRESS(群N位址）170，將會施加至該等構成有關群之 SDRAM晶片。上述之狀態機161，亦將接收一來自上述主 SDRAM控制器 109之GROUP CYCLE CONTROL(群周期控 制）資訊（將為172、173、或174中之一）。由此，加上已知 何種運作模態與組配在實行中，上述之狀態機161，將可就 有關之群建立起適當序列之SDRAM控制信號176(包括 RAS、CAS、晶晶片致能、等等）。其係上述之狀態機161， 藉由其產生此等控制信號176之方式，來真正地完成上述之 交錯存取。 上述之狀態機161，亦包含一更新定時器（未明確地所 示），其可於時間屆滿（通常是大約40微秒後）時’使彼等來 自外部之進一步運作停頓，同時某些更新之分段部分將會 被執行。更新係一次執行一列，就該列中之所有行。每一 次一之更新分段部分將針對次一列。為促成此一方式之運 53 559821 五、發明說明（50) 作，上述之從動DRAM控制器與其外在環境係呈管線性（所 有彼等之FIFO者），以及其從動SDRAM控制器運作之本有 速率為143 MHz，故其之時間大約有7%專用於更新，而其 時間仍留有總計100 MHz之速率來做嚮應。 同時，上述之GROUP N WRITE DATA(群N寫入資 料）（將為166、168、或170中之一），將會施加至一 FIFO 162, 其輸出係自此做為一輸入而施加至一（2:1 )x32 MUX 163。 此MUX 163之輸出，係耦合至該等相關群之GROUP N DATA(群N資料）178的信號。在此等線路178上面，將會出 現彼等要被寫入之資料和業已讀取過之資料。彼等要被寫 入之資料，係來自MUX 163，以及或以上述經由FIF0 ι62 之GROUP N WRITE DATA(群N寫入資料），或以來自剛被 讀取並已儲存在暫存器164内之資料為起源。其路徑係 表示此後者之情況，其係於讀取-修飾-寫入樣式之運作被 執行時方會發生。（其“修飾，，部份，可能很複雜，以Μυχ ία 來完成’以及在此並不相關）。彼等已被讀取而供上述從動 SDRAM控制器之外部使用的資料，係進一步被閂定進一暫 存器165内，自此其變為GROUP N READ DATA(群N讀取資 料）(將為134、135、或136中之一）。 該等記憶體組各種之運作模態與組配，可藉由下列表 II至表X所例示之一定址計劃來促成。所顯示係就sDRAM 記憶體組而論。該等SRAM記憶體組有關之定址計劃係相 類似，但卻亦略為簡單（因為彼等並不具有群與排組）。 54 559821 五、發明說明（51) 表II 符號定義 符號 意義 Μ 用以堆疊記憶體組之記憶體組選擇位元 G 用以堆疊一記憶體組内之群的群選擇位元 Β 用以堆疊一群内之排組的排組選擇位元 R 列定址位元 C 行定址位元 F 窄字組運作有關之欄位選擇位元 Ε 晶片致能 表III 支援之零件 資料 列 行排組 位元 位元位元位元組織 512Μ 13 10 2 (8Μ位址X 16資料位元）X 4 排組 256Μ 13 9 2 (4Μ位址X 16資料位元）X 4 排組 128Μ 12 9 2 (2Μ位址X 16資料位元）X 4 排組 64Μ 12 8 2 (1Μ位址X 16資料位元）χ4 表IV 樣品測試程式映射 排組 位元 3322222222221111111111000000 0 0 0 0 位置 1098765432109876543210987654 3 2 10 來自映射器 之内定位址<.....................X--------……---><-------------------Y..................-> 來自映射器 之典型位址<.......Z......><……-.......X------……-X------……Y---------------> 55 559821 五、發明說明（52) 表V 512M SDRAM單一記憶體組（R10Q#或R33) 位元 33222222222211111111110000000000 位置 10987654321098765432109876543210 模態 1位元 GGERRRRRRRRRRRRRCCCCCCCCCCFFFFF 2位元 GGERRRRRRRRRRRRRCCCCCCCCCCFFFF 4位元 GGERRRRRRRRRRRRRCCCCCCCCCCFFF 8位元 GGERRRRRRRRRRRRRCCCCCCCCCCFF 16位元 GGERRRRRRRRRRRRRCCCCCCCCCCF 32位元 GGERRRRRRRRRRRRRCCCCCCCCCC # G係在R100運作期間不存在或被忽略 表VI 512M SDRAM堆疊記憶體組（R100#或R33)

jiLit 33222222222211111111110000000000 位置 10987654321098765432109876543210 模態 1位元 GGEMRRRRRRRRRRRRRCCCCCCCCCCFFFFF 2位元 GGEMRRRRRRRRRRRRRCCCCCCCCCCFFFF 4位元 GGEMRRRRRRRRRRRRRCCCCCCCCCCFFF 8位元 GGEMRRRRRRRRRRRRRCCCCCCCCCCFF 16位元 GGEMRRRRRRRRRRRRRCCCCCCCCCCF 32位元 GGEMRRRRRRRRRRRRRCCCCCCCCCC # G係在R100運作期間不存在或被忽略 56 559821 五 發明說明（53) 表VII 1-位元模態單一記憶體組# 位元 33222222222211111111110000000000 位置 10987654321098765432109876543210

類型 512M GGERRRRRRRRRRRRRCCCCCCCCCCFFFFF 256M GGERRRRRRRRRRRRRCCCCCCCCCFFFFF 128M GGERRRRRRRRRRRRCCCCCCCCCFFFFF 64 M GGERRRRRRRRRRRRCCCCCCCCFFFFF # G係在R100運作期間不存在或被忽略 表 VIII 32-位元模態單一記憶體組# 位元 3322222222221111111111〇〇〇〇〇〇〇〇〇〇 位置 10987654321098765432109876543210

類型512Μ GGERRRRRRRRRRRRRCCCCCCCCCC256Μ GGERRRRRRRRRRRRRCCCCCCCCC 128Μ GGERRRRRRRRRRrrcccCCCCCC64 M GGERRRRRRRRRRRRCCCCCCCC # G係在R100運作期間不存在或被忽略 57 559821 五、發明說明（54) 表IX 單一記憶體組L100(總為32-位元） 位 A 33222222222211111111110000000000 10987654321098765432109876543210 類型 512MG GGBBERRRRRRRRRRRRCCCCCCCCCC 256M GGBBERRRRRRRRRRRRCCCCCCCCC 128M GGBBERRRRRRRRRRRCCCCCCCCC 64M GGBBERRRRRRRRRRRCCCCCCCC 表X 堆疊式記憶體組L100(總為32-位元） 33222222222211111111110000000000 位置 10987654321098765432109876543210 類型 512M GGBBEMRRRRRRRRRRRRCCCCCCCCCC 256M GGBBEMRRRRRRRRRRRRCCCCCCCCC 128M GGBBEMRRRRRRRRRRRCCCCCCCCC 64 M GGBBEMRRRRRRRRRRRCCCCCCCC 表II將會識別表v-x所用各種符號之意義。亦即，其可 說明在不同ECR運作與組配模之模態下，一位址内之各個 位元位置，應給定何種解釋。表V-X中所列舉之定址計劃， 應被視為係要施加至該等主從記憶體控制器内之狀態機 58 559821 五、發明說明（55) 者，而非直接至該等記憶體部分本身。 表III係表示上述之ECR可用以做板上組裝之各種記憶 體部分，以及說明某些彼等所預期之組織。特言之，參照 第9圖之簡化群SDRAM的方塊圖181，理應注意的是，彼等 係該等具有16-資料位元之零件（182-185)，以致為得到一全 寬度字組（32位元），兩個零件將一前一後地（182與183，184 與185)被定址，而使彼等之輸出位元結合成一大攔位1。 亦應注意的是，每一零件具有四個排組，彼等各具現該零 件之位址空間的一個獨立實例（使用於R1 〇〇與r33運作期 間）。一另一觀點是將其相關聯之兩個排組選擇位元，解釋 做進一步之位址位元，其係有用於L100之運作。理應注意 的是，其中有兩對記憶體零件，每一對係由一 CHIP SELECT(晶片選擇）信號之一共用實例來加以選擇··信號 188係有關零件182與183，以及信號187係有關零件184與 185。此等CHIP SELECT(晶片選擇）信號，由定址之觀點， 在功能上係被當做等效於列位址位元。在此一觀點中，彼 等零件182與184係結合而提供一半上述32-位元資料之儲 存器，同時彼等零件183與185係儲存另外一半。故若該等 零件係512百萬位元之零件，上述所示之安排，係一每一四 個排組處之16M位址乘以32-位元資料字組之記憶體。其E 位元（其中’ 一 §己憶體組内之每一位址有一個），將會變為 一些互補式CHIP SELECT(晶片選擇）信號（187，188)，彼等 為該記憶體組内之每一群所共用。理應注意的是，第9圖係 僅涉及兩DRAM記憶體組中之一内的三個群中的一個。 59 559821 五、發明說明（56) 表IV係有用於理解，上述測試程式（集中於DUT結構與 内部組織）之邏輯電路，與上述ECR與其記憶體組之模態與 組配間可能存在之關係。一當牢記在心之重要觀念是，該 等DUT與ECR兩者，能將相同順序序列之位元認做一位 址，縱使彼等各具有一極為不同之内部組織與運作方式。 因此，表IV係僅顯示彼等32有序位址位元之許多其他不同 可能的DUT相關理解中的兩個。彼等表IV_IX係顯示此等相 同32位址位元之ECR相關理解，以及此兩理解彼此極少相 關。在一極高之程度下，一測試程式撰寫者想要之主要事 物是，具有該ECR中一對應於上述施加至DUT之位址的一 個位址之能力，並知道“其’’（亦即，程式規劃控制下之記憶 體測試器）可寫入資料至該ECR，以及可在過後再次取回以 供分析之用。一方面其測試工程師尋求一些可捕獲DUT結 構有關之意義的方法。另一方面，該等ECR定址位元係與 其内部運作有關，而無關乎任何新型之DUT。聯想到一簡 單之範例，該ECR中並無一Z位址之符號，吾等將可如何安 排一種方法，使一ECR記憶體組，能具有一對應於該DUT 之一特定Z位址或Z位址範圍的位址或位址範圍？目前，吾 等將忽視此一疑惑，而提醒請假定該等位址分類器與資料 分類器，僅僅是未變更地傳遞經過彼等之内容，以及只要 該ECR被置於一適當之運作模態中（足夠之速度，足夠之位 址），任何對該DUT夠好之位址對該ECR亦夠好。（確實， 永遠有該想法將會錯過某一訣竅。但就目前而言，吾等感 興趣的是在其他主題，以及為簡潔計，將至少暫時做該種 60 559821 五、發明說明（57) 想法）。 表V係顯示彼等512M SDRAM零件，在彼等被組配做 為一單一記憶體組之零件時如何被定址。考慮該字組寬度 係一全32-位元（該表之底部列）之情況。此可能在兩種不同 之運作模態下發生：Rl〇〇(使用多工處理和交錯存取在100 MHz下一完全失敗之隨機定址）和R33(33 MHz具有交錯存 取但無多工處理之隨機定址）。在每一情況中，其8M原有 之位址空間，係由其13個R和10個C來提供。其於上述之晶 片致能位元E被納入時，將會變成16M之位址空間（在每一 四排組處）。在其R100中，並無分開之使用者起始群定址（該 等G位元）被使用：其主DRAM控制器之狀態機，僅僅是將 次一記憶體資料異動，導引至次一群之匯流排，而不需要 任何對應於該群之位元。此係直接得自於每一具有其自己 之匯流排的群；一匯流排上面之位址，係在另一匯流排上 面之一位址空間完全分開之實例中。因此，有表V中註腳。 但假定其運作模態為R33，此時其中將無多工處理， 雖然吾等仍能（同時地！）指引彼等隨機定址之記憶體資料 異動至三群中之每一個，除在其33 MHz之較低速率外。若 吾等此時使每一群配備一些群定址位元（該等G)，吾等將可 堆疊該等三群，以形成一三倍深度之結合式位址空間（48M 之定址能力）。在此一模態中，唯有其被定址之群，方會嚮 應上述之記憶體資料異動。上述從動SDRAM控制器之狀態 機（161)係基於此一理由，方耦合至其GROUP N ADDRESS(群N位址）：該從動SDRAM控制器可能或可能不 61 559821 五、發明說明（58) 被該定址之群使用。 表V中所示之定址計劃，亦支援該等窄字組組配。再 次地，其係一供給額外之定址能力以細分其全字組内之一 些小欄位的情況。此等係該等F位元，彼等之範圍係自無（全 32-位元字組）至五（32個1-位元欄位）。為具現此一運作模 態，係上述從動SDRAM控制器之狀態機161所以接收 GROUP ADDRESS(群位址）的理由。其亦為為何設置彼等 MUX 163與資料路徑179(見第8圖）之一理由。理應暸解的 是，該等F位元並未行至該等DRAM零件本身；彼等係被定 址像是供一全32-位元字組所用。其係上述之從動SDRAM 控制器，來提供此額外之窄字組能力，以及該等F位元將 會在該SDRAM控制器處消失，而被適當之控制器行為所取 代。 表VI係類似於表V。然而，表V係處理彼等可能或可能 不被堆疊之群，表VI係處理彼等彼等被堆疊之記憶體組。 其係使用512 Μ零件做為一範例；較小之記憶體零件將存 在縮小版本之表VI;(表V之縮小版本亦然）。此等其他表基 於簡潔計業已加以省略。為堆疊兩個記憶體組，吾等需使 彼等在組配上彼此相同，以及需提供一額外之位元（其Μ位 元），以使其位址空間加倍，以便其能與兩個記憶體組相匹 配，而非僅有一個。操縱此額外之位元者，係其測試程式。 嚮應其者係其主DRAM控制器（其係何以其第6圖之狀態機 193要耦合至其ADDRESS(位址）132)。該Μ位元做為一定址 位元，將會在該點消失，而被其依據上述具有狀態機193 62 559821 五、發明說明（59) 之實例的記憶體組是否為其定址之記憶體組的記憶體活動 之存在或不存在所取代。 茲考慮表VII和VIII。彼等基本上係導自對此點所做過 之討論。亦即，表VII之頂部線，係與表V之頂部線相同， 以及表VIII之頂部線，係與表V之底部線相同。其差異在於 表V與表VII之垂直軸線，係零件尺寸，而表IV之垂直軸 線，係窄字組模態。 表IX與X係處理上述之L100組配。回憶此係其“線性” 或局部性定址模態（列位址中之最小變化）。在此並無多工 處理，以及無交錯存取。在吾等過去係具有一位址空間之 12個分開別實例的情況中，如今吾等具有一個，但其係具 有12倍之深度。此造成需要多四個定址位元，來施加至該 等主DRAM與從動SDRAM記憶體控制器。此等額外之位元 係兩表中所示之GG與BB位元。如同先前一樣，此等位元 在進入該等控制器内將會消失，而如往經常地，被彼等對 應之功能性所取代，所有之成為可能，是藉由智慧型狀態 機與彼等構成群之成組記憶體有關的獨立性匯流排。該兩 表間之差異為Μ位元，其在運作上係如先前配合表VI所做 之說明。亦應注意的是，L100之運作排除了窄字組模態之 觀念：其系統階層下並無足夠位址位元來支援它。 對該等記憶體控制器内之狀態機點進數言當符合程 序。首先考慮上述主DRAM控制器109内之狀態機193。其 主要有關事宜為：（A)若該記憶體組運作之模態係R100， 則該等群間之多工處理便屬需要。其將可知道在該輪流式 63 559821 五、發明說明（6〇) 序列群中，何者群係“次一個”，以及可就其次一群在彼等 成組匯流排（GROUP N ADDRESS(群N位址）、WRITE DATA(寫入資料）、CYCLE CONTROL(周期控制）、和READ DATA(讀取資料），Ν=0，1·2)上面，進行上述之記憶體資料 異動。（Β)若該記憶體組運作之模態不為R100，則多工處理 便不使用。在此一情況中，其使用之群將由彼等進入定址 位元來做決定，誠如配合表V-X之說明，以及其記憶體資 料異動，係在該群位址所選定成組之匯流排（ADDRESS(位 址）、WRITE DATA(寫入資料）、CYCLE CONTROL(周期控 制）、和READ DATA(讀取資料））上面被執行。如今，彼等 情況（A)與（B)將無法安全地被假定總為寫入運作，縱使其 可輕易理解，就R100與R33運作而言，其中並不保證一至 某一位址之讀取運作，無論如何將會產生最後寫入至該位 址之資料（其COMPOSE(組合）運作係為處理此而被設計 ώ)°然而，彼等讀取運作係有可能；假定該記憶體業已組 合過。則其中將無問題。而且，情況（Β)僅僅是說“非R100，，， W及可能在Ll〇〇之運作期間取得。在此再次地，其中並無 夕 處理’以及因為其中亦無交錯存取，彼等讀取運作確 月匕如預先所期待地動作。 $而’人們不得假定該等情況（A)與（B)為唯有之情 〆兄。其中亦有一組合（C)之情況。一COMPOSE(組合）運作， 可依據係R100亦或R33在實行中（L100寫入並未在讀取前 先弓I起有關組合之需要），而產生其自己之特定活動。在 Rl00之情況中，其中需要四次連續讀取相同之位址（驅使交 559821 五、發明說明（61) 錯存取逐步通過所有之排組）。此等四次讀取對每一群係同 時被執行。接著，其中將需要四次寫入運作（對每一群同時 完成），以使其組合之結果，回傳進所有之12個排組内。全 部該項活動可為一單一命令之結果，雖然其依據位址將不 會在100 MHz之速率下進行（此係因為並無方法（以吾等使 用SDRAM零件）可同時寫入一群内之所有四個排組）。 在上述R33之運作模態中，亦可能做組合。其差異很 小，僅在於其四次讀取期間，其兩個未被定址之群，需要 被“關閉”而已，以及彼等寫入需要逐步通過上述之交錯存 取。在彼等讀取期間，該等GROUP N READ DATA BUSSES(群N讀取資料匯流排）134、135、或136中之兩個未 被定址者，在其被定址者如往常地被執行之同時，需要全 部呈現為一。此將會在其組合器146内，產生其適當之結 果，其接著會被回寫進上述被組合之群内。唯有該群之四 個排組要被寫入，因其他群内之對應位址，實際上係在正 使用（堆疊群）之位址空間中十分不同的位置處。橫跨R33 中之群間的組合，或將如同將一些帳號加至不同之信用 卡；其結果將不是一有用之帳號！上述主DRAM控制器内 之狀態機，可藉由決定何者群，在彼等相關聯之匯流排上 面取得GROUP CYCLE CONTROL(群周期控制）資訊，來安 排所有這些。其亦假定該等GROUP READ DATA(群讀取資 料）匯流排在不活動時將呈現“一”，或者彼等可另外使變為 高邏輯位準。若情況非如此，則對彼等至AND邏輯閘151 至154之輸入，便需要有額外之控制，以遮掉彼等來自未參 65 559821 五、發明說明（62) 與組合之群的位元。 錄考慮第8圖之從動81)汉八]^控制器的狀態機161。其中 有二主要事件必須注意。第一，其維持有一更新定時器。 當其定時器降至零時，其將會發出一更新周期給其控制之 SDRAM。在此段時間之期㈤，任何進入之記憶體資料異 動必須被保持在上述之管線中。一特定列内之所有行， 將會藉其所發出之更新周期而被更新。該狀態機161將會知 道何列將進行次一個。若無更新運作在進行中，則彼等正 常之記憶體資料異動將可被執行。若交錯存取在實行中 (R100或R33)，則該資料異動係在次一排組處被執行。若交 錯存取並未在實行中，則該資料異動係在上述定址之排組 處被執行。在任一情況中，管理上述正確序列之記憶體周 期控制信號（176)的傳送，係上述狀態機之任務。其係包括 不同情況有關所有交錯存取之方式。 上述從動SDRAM控制器所執行之交錯存取，將可為 SDRAM使用技藝中之專業人員輕易理解。吾等今呈現表 XI-XV，彼等係構成某些各種有關記憶體資料異動與彼等 相關聯之交錯存取計劃間的一個濃縮版本之對應關係。 66 559821 五、發明說明（63) 表XI定義 a =激勵列（與列位址） r =讀取（與行位址） w =寫入（與行位址） P =預充電（與排組選擇） -=時鐘信號周期 Bn = AC或D上面有關排組#之通訊 D =(分開之）資料匯流排；i=(輸入）寫入資料，〇=(輸出） 讀取資料 AC =(分開之）位址與控制匯流排 表XII SDRAM控制 運作 SDRAM接腳 P a r w 列位址選擇（RAS) 1 1 0 0 行位址選擇（CAS) 1 0 1 1 寫入/讀取 0 0 0 1 表 XIII 覆疊寫入與蓋讀寫入 BO p----a----r--o-wp----a----r--o-w B1 p----a----r--o-wp----a----r--o-w B2 p----a----r--o-wp----a----r--o-w B3 p----a----r--o-wp----a----r--o-w D o-i-o-i-o-i-o-i-o-i-o-i-o-i-o-i AC p——pa-，par-parwparwparwparwparw-arw-_rw---- 就一群之OLW而言16個周期 67 559821 五、發明說明（64) 表XIV 分析讀取或緩衝儲存記憶體讀取 BO p - - - 3,--~r~ - op - - - 3.-~ ~r_ ~〇 B2 p - - - 2.---r~ - 〇 p - - ~ 3.~ - - r · 〇 Β 3 Ρ—a—r- - op - --3.—r- - ο D 〇--〇--〇--〇--〇--〇--〇--〇 AC p--pa-pa-parparparparpar-ar--r--- 就一群之ANR或BMR而言12個周期 表XV 快速組合 BO p--a......r--o----w---r--o--------w Β1 p--a......r--o----w——r--o----w---r---w---r--o----w B2p--a----r--o----w——r--o----w——r--o----w B3 p--a---r--o----w---r--o----w---r--o----w D.............oooo-iiii——oooo-iiii——oooo-iiii--- C p-papapa-arrrr----wwwwrrrr----wwwwrrrr----wwww 12個周期來組合一群内之一位址有關的4個排組處之 R33資料或3群内之一位址有關的12個排組處之R100資料（d 至d、r至r、等等。） 彼等熟悉SDRAM者將可辨認出，表XI與XII之内容係 傳統式的。簡言之，此等SDRAM零件具有一與位址/控制 匯流排（AC)分開之資料匯流排（D)。其預充電係包括排組選 擇。其基本運作周期係p(預充電）、a(選擇列）、及接著r(讀 取）或w(寫入），兩者均包括一行選擇，接著是D上面之資料 (i或〇)。在就表XIII至XV所選定之格式中，彼等標號B0-B3 68 559821 五、發明說明（65) 之條列，並非分開之成組電氣信號。該等表之此等條列上 面所示之任何值，實際上係發生在其資料匯流排（D)上面， 或在其位址/控制匯流排（AC)上面。吾等顯示它，因為吾等 為清晰計勢必要將信號通訊分開，同時保持此一通訊在時 間上對齊，以及亦避免令人厭煩地使用一些下標。 表XIII係顯示就該等覆疊寫入（OLW)與蓋讀寫入 (OWW)運作所用之交錯存取計劃。其係交錯存取計劃之一 相當直截的應用，以及可見將需要16個時鐘信號周期，來 執行一群内之四個排組有關的OLW。然而，另一OLW可在 另一群内同時發生。 表XIV係顯示一分析讀取（A N R)或一緩衝儲存記憶體 讀取（BMR)所用之交錯存取計劃。其就一群内之四個排組 而言，將需要12個時鐘信號周期來執行一 ANR或BMR。當 然，相同之運作亦可同時發生在其他群中。 吾等茲考慮上述組合運作之進一步特徵。其測試程式 可組合一單一位址處之結果。此可以一 ANR來完成，以及 不論是就R33資料或R100資料，或將需要12個時鐘信號周 期來完成。然而，此等12個時鐘信號周期，並未能將此等 組合之資料儲存在任何處所。要完成它或將需要額外之時 間。此時，若上述組合之資料唯有在一輪迴中需要，以及 並不需要被保留，或者，彼等要被組合之連續位址，係要 做隨機存取，則上述之ANR便為必須被使用者。為儲存上 述組合之結果，每一 ANR可跟以一 OL W，其代價是每一位 址要有28個時鐘信號周期。若上述組合之資料被寫回進其 69 559821 五、發明說明（66) 所由組合成之所有排組内，其將可容許後繼之高速存取。 此不可行（其確可行）並非盡然，但將其視為如此，將會錯 失相當快速地（在每位址少至12周期内）取得相同之組合結 果的機會。此一高速組合係以一稱做快速組合（F C P)之運作 來執行。在其程式規劃之環境中，FCP係一伴隨著一些可 指示其中要被組合之記憶體組與位址範圍之參數的指令。 其FCP有關之交錯存取計劃，係顯示在表XV内。其亦 係對一群内之四個排組運作，以及可就R100資料在不同之 群内，或可就R33資料在單一群内，同時被執行。在任一 種情況中，FCP僅需要每位址12個時鐘信號周期，以及係 包括一寫入運作，以致彼等額外之輪迴，可就上述組合之 資料被執行。此等額外之輪迴，可以是在高速下。 使FCP快速的是，第一，其係在與L100相同之方式中 運作，亦即，其利用了局部性，此係經常地避免發佈另一 預充電（P)及另一激勵列（A)之需要的能力，以及在後繼之r 與w期間，僅僅是變更其行選擇。當然，上述之從動SDRAM 控制器，將需要不時地發出另一（p)與（a)。其之需要如此 做，可能或許由於其列選擇確實隨著次一位址而改變，或 者是由於前一激勵列（a)需要之時間已過去。但大體上，其 絕大多數之FCP，將會發生在12個時鐘信號周期内。第二， FCP之快速係因為其就一排組内之每一位置，僅使用一定 址實例，來做讀取及寫入兩者。此結果是其中僅有一單一 統一之運作，而非兩個，每一各做其自已之定址。 最後，考慮第10圖，其係一 COMPOSED(組合）旗標 70 559821 五、發明說明（67) (CMP一FLG—MS#N) 190何以可被控制之簡化方塊圖。每一 DRAM記憶體組有一此種旗標，以及其係被用來指示一記 憶體區域之組合完整性。其觀念是若該旗標被設定，其將 可安全地對待此相聯結之記憶體區域，為已被組合成，以 及其將保持被組合狀。一至該記憶體區域之寫入運作，將 會潛在地（可能將會）破壞其寫至之位址處的組合，以及係 被用來清除該旗標。該旗標本身起源於一信號193所設定之 正反器或邏輯閘191的狀態，該信號193係下列之邏輯或值 (由OR邏輯閘194所產生：（1)一可透過其環狀匯流排發出而 來設定邏輯閘之明確指令（SET_CMP_FLG_MS#N) 197 ;與 (2)—可指示其相聯結之記憶體組有關之FCP運作業已被執 行的信號（FCP_MS#N) 196。其選項（2)可容許上述之測試 程式，設定該旗標，縱使FCP或許未被用來完成該組合運 作。任何在該記憶體組内所完成之OLW (OLW_MS#N 195)，對上述組合結果之完整性，均係一潛在之威脅，以 及係被用來清除該旗標。該旗標之狀態，可使用上述之環 狀匯流排來檢查。 71 559821 五、發明說明（68) 元件編號對照 2…測試系統控制器 3…系統匯流排 4a-4z···測試位點控制器 5a-5z…位點測試匯流排 6a-6z··· DUT測試器 7a-7z…刺激/嚮應 8a-8z…接腳電子電路組配 9a-9z…接腳電子電路 14-16…DUT(測試下裝置） 6…DUT測試器 7…傳輸與接收向量 8…接腳電子電路配置資訊 19…微控制器定序器 20···程式SRAM記憶體 21···外部DRAM記憶體 22-.ALU 指令 25…程式控制旗標 2 9…位址映射器 31…協助隨機存取記憶體（RAM) 32…誤差截取隨機存取記憶體（ERC) 3 2…位元之資料 33…儲存資料 72 559821

五、發明說明（69) 34…儲存位址 35…資料多工器 37…位址位元選擇電路 40…傳送向量映射器/並一串列變換器/接收向量比較資料 電路 41…靜態隨機存取記憶體（SRAM) 42…各種控制值與指令 48…時序提醒信號 49…周期產生器 50…周期先進先出暫存器 5卜··時序SRAM記憶體 52···時序/格式化與比較電路 5 3…外部動態隨機存取記憶體（DRAM) 54…内部靜態隨機存取記憶體（SRAM) 55…其他旗標 57…接收向量逆向映射器/串一並列變換器 58…靜態隨機存取記憶體（SRAM) 60…後置解碼電路 62A-D…資料輸出 64···簡化方塊圖 65,66··· DRAM記憶體組控制器 65-68…記憶體組控制制器 67,68··· SRAM記憶體組控制器 69,70···外部DRAM 73 559821 五、發明說明（70) 71，72…内部SRAM 73…記憶體組0 73-76…記憶體組 74···記憶體組1 75…記憶體組2 76…記憶體組3 77,78,79-"位址分類器 80-83…資料分類器 84···方塊圖 85…環狀匯流排 85-87…多工器（MUX) 94···4:1 多工器（MUX) 95…控制暫存器 96…簡化方塊圖 9 7…匯流排界面 98…成組暫存器 99··· DATA FROM RING BUS(來自環狀匯流排之資料） 100...ADDRESS FROM RING BUS(來自環狀匯流排之位址) 101，102…控制信號 103…MUX(多工器） 104…MUX(多工器） 105."ERROR DATA IN(錯誤資料輸入） 106··· CLASSIFIED ADDRESS(分類之位址） 107…WRITE DATA(寫入資料） 74 559821 五、發明說明（71) 108 …ADDRESS(位址） 109···主DRAM控制器 110-112…群（0-2)從動SDRAM控制器 113-124…排組 125…1:3 MUX(多工器） 12 6…方塊圖 127,128··· FIFO (先進先出）暫存器 130…模態控制暫存器 131…WRITE DATA(寫入資料） 13 2…位址 133- --GROUP CYCLE CONTROL (群周期控制）信號 134··· GROUP 0 READ DATA(群0讀取資料） 134，135，136-"GROUP READ DATA(群讀取資料） 134- 136—GROUP N READ DATA(群N讀取資料） 135··· GROUP 1 READ DATA(群 1讀取資料） 136.. .GROUP 2 READ DATA(群2讀取資料） 137,139,141-"FIFO(先進先出）暫存器 138,140,142··· FIFO(先進先出）暫存器 143,144,145 "-FIFO(先進先出）暫存器 146…組合器電路 147.. .COMPOSED GROUP READ DATA(組合群讀取資料） 148 — MUX(多工器） 149··· GROUP READ DATA(群讀取資料） 150-"FIFO(先進先出）暫存器 75 559821 五、發明說明（72) 151，152"*AND 邏輯閘 153,154··· 2-輸入OR邏輯閘 155-"FIRST CYCLE(第一周期）信號 156，157···邏輯閂 15 8…方塊圖 159…FIFO(先進先出）暫存器 160…暫存器 161 …STATE MACHINE(狀態機） 162…FIFO(先進先出）暫存器 163···(2:1)χ32 MUX(多工器） 164…暫存器 165…暫存器 166，168，170-"輸出端 166-170 — GROUP N WRITE DATA(群Ν寫入資料） 167，169，17^·ΟΙΙ〇υΡ N ADDRESS(群N位址） 167，169，171···位址匯流排 170...GROUP N ADDRESS(群N位址） 172，173，174-"GROUP N CYCLE CONTROL(群N周期控制） 資訊 172,173,174···記憶體CYCLE CONTROL(周期控制）匯流排 175".GROUP N ADDRESS(群N位址） 176··· SDRAM控制信號 178··· GROUP N DATA(群N資料） 178…欄位 76 559821 五、發明說明（73) 180…控制暫存器 181…簡化群SDRAM方塊圖 182-185··· 16-資料位元之零件 187，188…互補式CHIP SELECT(晶片選擇）信號 190··· COMPOSED(組合）旗標（CMP_FLG_MS#N) 191…正反器或邏輯閘 192，193…信號 193…狀態機（群選擇） 194…OR邏輯閘 195 …信號 OLW_MS#N 196···信號（FCP_MS#N) 197···指令（SET_CMP_FLG_MS#N) 77

Claims (1)

1. 559821 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1· 一種用以執行DRAM(73)内有關一些與一位址空間内 之對應位址相聯結之字組資訊的記憶體運作之方法，此 方法包含之步驟有： (a) 將 DRAM 之（nxm)-個排組（113-124)，組織成 n-個群（88-90)，每一群有爪―個排組，每一排組有一有關 該位址空間内之每一位址的可定址位置； (b) 將每一次一記憶體運作，依序地導引至其一有 序之循環性序列中的次一群； (c) 在每一群内，依一有序之循環性序列，選擇其 中之每一排組； (d) 在每一群内，以及就步驟（b)所引導至該群之連 績性記憶體運作，依據步驟（c)之有序循環性序列，連 續交錯存取該群之m—個排組間的連續記憶體運作；以 及 (e) 就一群内每一選定之排組，以及就藉由步驟（❼ 所引導之交錯存取記憶體運作，在上述位址空間内之該 位址處，執行步驟（d)之次一連續記憶體運作。 2·如申叫專利範圍第1項所申請之方法，其中之記憶體運 作係寫入運作，以及係進一步包含一自彼等對一可定址 之測试下裝置（14)所執行之測試取得其要被寫入之 訊的步驟。 3.如申請專利範圍第2項所申請之方法，其中之測試下裝 置（14)係一記憶體，以及其要被寫入之字組内的位元， 係代表一記憶體測試系統内之通道，以及其係進一步 資 包 (請先閱讀背面之注意事項再填寫本頁) --------訂·！ -----一 關家鮮（〇^4規格（21〇 X 297公釐） 559821 C8 ---------- D8 六、申請專利^ a以一些導自彼等施加至該測試下裝置之位址的位 址來定址該等（nXm)_個排組内之可定址位置的步驟。 4·如申明專利範圍第1項所申請之方法，其中之記憶體運 作係頃取運作，以及進一步包含之步驟有：自所有 (nxm)-個排組（113-124)内之一相同位址處的一個可定 址位置做讀取，以產生“乂爪卜個字組；（146)將該等 (nxm)-個子組合併成一最後之字組；將此最後之字組視 為上述記憶體運作之結果；以及將該最後之字組寫入上 述相同之位址下的所有（!^爪)_個排組。 5·如申請專利範圍第4項所申請之方法，其中進一步包含 之v驟有·緊接其最後之字組寫入所有（nxm)_個排組 (113-124)内時之時間點設定一旗標（191);以及於其中 之次一連續記憶體運作係一寫入運作之（b)步驟的後繼 實例之際，清除該旗標。 6· 種用以執行DRAM (7 3)内有關一些與一具有一群選 擇部分和一排組内位址部分（176)之位址空間内的對應 位址相聯結之字組資訊的記憶體運作之方法，此方法包 含之步驟有： (a) 將 DRAM 之（nxm)-個排組（113-124)，組織成 n- 個群（88-90)，每一群有m_個排組，每一群可由上述之 群選擇部分（167，169，171)來加以選擇，以及一群内之每 一排組可由上述之排組内位址部分（176)來加以選擇； (b) 將每一次一記憶體運作，導引至上述群選擇部 分所識別之群； 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂---------線4 經濟部智慧財產局員工消費合作社印製 79 559821 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 申請專利範圍 (C)在每一群内，依一有序之循環性序列，選擇其 中之每一排組； (d) 在每一群内，以及就步驟（b)所引導至該群之連 續性記憶體運作，依據步驟（c)之有序循環性序列，隨 著每一排組之被選定，連續交錯存取（161)該群之m•個 排組間的連續記憶體運作；以及 (e) 就一群内每一選定之排組，以及就藉由步驟（d) 所引導之交錯存取記憶體運作，在上述排組内位址部分 所選疋排組之位置處，執行步驟（d)之次一連續記憶體 運作。 7·如申凊專利範圍第6項所申請之方法，其中之記憶體運 作係寫入運作，以及係進一步包含一自彼等對一可定址 之測試下裝置（14)所執行之測試取得其要被寫入之資 訊的步驟。 8·如申請專利範圍第7項所申請之方法，其中之測試下裝 置（14)係一記憶體，以及其要被寫入之字組内的位元， 係代表一記憶體測試系統内之通道，以及其係進一步包 含一以一些導自彼等施加至該測試下裝置之位址的位 址來定址該等n-個群（88-9〇)之瓜_個排組内之可定址位 置的步驟。 9 .如申4專利fe圍第6項所中請之方法，其中之記憶體運 作係讀取運作，以及進—步包含之步驟有：自上述群選 擇部分所識別之群的則固排組内之相同位址處的一個 可疋址位置做讀取，以產生瓜·個字組·，（146)將該等 (請先閱讀背面之注意事項再填寫本頁} --------訂· I I------線 _·

   申請專利範圍 個字組合併成一最後之字、组；將此最後之字組視為上述 記憶體運作之結果;以及將上述最後之字組寫入進上述 識別之群的相同位址下之所有m-個排組。 10·如申請專利範圍第9項所申請之方法，#中進一步包含 之步驟有·緊接上述最後之字組寫入所有心個排組内 時之時間點設定-旗標（191);以及於其中之次一連續 記憶體運作係-寫入運作之⑻步驟的後繼實例之際， 清除該旗標。 經濟部智慧財產局員工消費合作社印製

   本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）