JP2010197842A - 画素信号生成方法および装置 - Google Patents

Abstract

【課題】主走査単位で発生する同期ズレがあったとしても、そのズレが自動的に修正されるようにする。
【解決手段】画素信号Ｆ＿ＶＤを生成するとき、レーザビームの主走査方向の始端を示すビーム検出信号ＢＤと前記画素クロックに基づき第１ライン同期信号ＬＳＹＮＣを生成し、第１ライン同期信号に基づいたタイミングで生成されるダミー画素データ３Ｆ（ｈ）を取り込み、該ダミー画素データに応じて前記画素クロックに同期したダミー画素信号ＤＵＭＭＹを生成し、前記ビーム検出信号の発生から前記ダミー画素信号の発生までの時間を測定し、前記第１ライン同期信号に基づいて、正常、１ドット前ズレ、１ドット後ズレを含む前記第２ライン同期信号の候補ＬＳＹＮＣ１〜３を生成し、該測定した時間に応じて、前記生成した候補のうちから１つを前記第２ライン同期信号Ｆ＿ＬＳＹＮＣとして選択し、前記外部回路に出力する。
【選択図】図１

Description

本発明は、第１ライン同期信号をタイミング調整した第２ライン同期信号に基づいたタイミングで各画素の階調を表す画像データを生成する外部回路から、該画像データを取り込み、該画像データに応じて画素クロックに同期した画素信号を生成する画素信号生成方法および装置に関するものである。

電子写真方式の画像形成装置（レーザプリンタ等）では、所定の周速度で回転している感光体ドラムの表面の軸方向に、ビーム走査機構により入力画像データに応じて変調されたレーザビームを走査して、その感光体ドラム上に静電潜像を形成し、その後に現像装置でその静電潜像にトナーを供給することで現像を行い、現像されたトナー像を転送ベルト上を搬送される用紙に転写し、該転写した像を熱定着することで、該用紙に前記入力画像データに応じた像を形成している。

フルカラー方式の画像形成装置は、上記したビーム走査機構と感光体ドラムと現像装置からなる画像形成部が、例えばイエロー用、マゼンタ用、シアン用、ブラック用のように複数組設けられ、転送ベルト上を搬送される用紙に、各画像形成部で形成されたイエロー、マゼンタ、シアン、ブラックのトナー像を順次転写して重ね合わせることにより、フルカラー画像が形成される。ところが、上記したビーム走査機構による主走査方向の走査に同期ズレが発生すると、色ズレが生じて、形成されるフルカラー画像の品質が著しく低下してしまう。

そこで、従来では、製品出荷時にテストを行って、必要に応じて必要な箇所を調整／改修している。また、プリントアウトする直前に、テストパターンを形成して搬送ベルトに転写させ、このテストパターンを読み取ることで主走査方向の同期ズレを検出し、その走査の画素クロックを変化させ、同期ズレを修正することが行われていた（特許文献１参照）。
特開２００６−３１３２５１号公報

ところが、製品出荷時に個々に調整／改修することは煩雑である。また、テストパターンを使用する方法は、再現性のある同期ズレには対応できるが、ごくまれに発生する同期ズレ、つまり主走査単位で発生する不定期な同期ズレには対応することができない。

本発明の目的は、主走査単位で発生する同期ズレがあったとしても、そのズレが自動的に修正されるようにして、上記した問題を解決した画素信号生成方法および装置を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第２ライン同期信号に基づいたタイミングで各画素の階調を表す画像データを生成する外部回路から、該画像データを取り込み、該画像データに応じて画素クロックに同期した画素信号を生成する画素信号生成方法において、レーザビームの主走査方向の始端を示すビーム検出信号と前記画素クロックに基づき第１ライン同期信号を生成し、該第１ライン同期信号に基づいたタイミングで生成されるダミー画素データを取り込み、該ダミー画素データに応じて前記画素クロックに同期したダミー画素信号を生成し、前記ビーム検出信号の発生から前記ダミー画素信号の発生までの時間を測定し、前記第１ライン同期信号に基づいて、少なくとも正常、１ドット前ズレ、１ドット後ズレを含む前記第２ライン同期信号の候補を生成し、該測定した時間に応じて、前記生成した候補のうちから１つを前記第２ライン同期信号として選択し、前記外部回路に出力することを特徴とする。

請求項２にかかる発明は、請求項１記載の画素信号生成方法において、前記画像データの取り込みおよび画素信号の生成と、前記ダミー画像データの取り込みおよびダミー画素信号の生成とを、同一の画素信号生成部を用いて行うことを特徴とする。

請求項３にかかる発明は、第２ライン同期信号に基づいたタイミングで各画素の階調を表す画像データを生成する外部回路から、該画素データを取り込み、該画素データに応じて画素クロックに同期した画素信号を生成する画素信号生成部を備えた画素信号生成装置において、レーザビームの主走査方向の始端を示すビーム検出信号と前記画素クロックに基づき第１ライン同期信号を生成する第１ライン同期信号生成部と、前記第１ライン同期信号に基づいたタイミングで生成されるダミー画素データを取り込み、該ダミー画素データに応じて前記画素クロックに同期したダミー画素信号を生成するダミー画素信号生成部と、前記ビーム検出信号の発生から前記ダミー画素信号の発生までの時間を測定し、該測定した時間に応じて選択信号を出力する制御部と、前記第１ライン同期信号に基づいて、少なくとも正常、１ドット前ズレ、１ドット後ズレを含む前記第２ライン同期信号の候補を生成し、そのうちの１つを前記選択信号に応じて前記第２ライン同期信号として選択し、前記外部回路に出力する第２ライン同期信号生成部とを具備することを特徴とする。

請求項４にかかる発明は、請求項３記載の画素信号生成装置において、前記画素信号生成部と前記ダミー画素信号生成部とが同一であることを特徴とする。

請求項５にかかる発明は、請求項３または４に記載の画像信号生成装置において、前記第２ライン同期信号生成部は、前記選択信号の他に、外部入力する別の選択信号に応じて前記第２ライン同期信号を選択することを特徴とする。

本発明によれば、主走査方向の各ラインごとに同期ズレを補正することができる。このため、１枚の画像形成ごとに同期ズレを修正する従来方式に比べて、極めて高精度な同期ズレ補正を実現でき、より精度の高い画像を書き込むことができる。

本発明の一実施例の画素信号生成装置の回路構成を示すブロック図である 図１のカウンタ３７の真理値の説明図である。 図１のＤＵＭＭＹ位置とカウンタのカウント値の関係を示す説明図である。 図１の比較器３８の真理値の説明図である。 図１のＦＦモジュール４１の真理値の説明図である。 図１のＬＤ制御回路のみで行う場合の動作のタイムチャートである。 同期ズレのない正常な場合の動作のタイムチャートである。 １ドット分だけ前に同期ズレがある場合の動作のタイムチャートである。 １ドット分だけ後に同期ズレがある場合の動作のタイムチャートである。

本発明は、主走査方向のラインごとに、１個のダミー画素信号を生成し、ビーム検出信号とこのダミー画素信号との間の時間を測定し、その測定結果に基づいて、予め用意しておいた複数の第２ライン同期信号の候補から１つを選択し、該選択した第２ライン同期信号に基づいて画像データの取り込みを行う。

図１は本発明の１つの実施例の画素信号生成装置の回路構成を示すブロック図である。１０はＬＤ制御回路であり、走査されるレーザビームを走査始端に設けたセンサで検出したビーム検出信号ＢＤと画素クロックＶＣＬＫと各画素の階調を表す画像データＷＩＤＴＨ[5:0]を入力して、第１ライン同期信号ＬＳＹＮＣと画素信号ＶＤを生成する。２０はダミー生成部であり、第１ライン同期信号ＬＳＹＮＣの出力から画素信号ＶＤが出力するまでのブランク期間において、ダミー画素信号ＤＵＭＭＹを生成する。ここでは、ＬＤ制御回路１０から出力する画素信号ＶＤをマスク信号ＴＥＳＴ＿ＯＮＨによりゲーティングすることで、ダミー画素信号ＤＵＭＭＹとして、または本来の画素信号Ｆ＿ＶＤとして出力する。３０は制御部であり、ビーム検出信号ＢＤの発生タイミングからダミー画素信号ＤＵＭＭＹの生成タイミングまでの時間を測定し、その測定時間の長短に応じて、複数の第２ライン同期信号の内の１つを選択するための選択信号ＳＥＬ[1:0]を生成する。４０は第２ライン同期信号生成部であり、制御部３０で生成された選択信号ＳＥＬ[1:0]に応じて、３種類のライン同期信号ＬＳＹＮＣ１、ＬＳＹＮＣ２、ＬＳＹＮＣ３の内から、１つを選択し、これを第２ライン同期信号Ｆ＿ＬＳＹＮＣとして出力する。以下、詳しく説明する。なお、以下では説明の都合上、「１」、「０」と「Ｈ」、「Ｌ」を使い分けているが、「１」＝「Ｈ」、「０」＝「Ｌ」である。

ＬＤ制御回路１０は、ビーム検出信号ＢＤを入力すると、ＢＤ検出部１１において、そのビーム検出信号ＢＤの↓エッジを検出し、検出したことをＬＳＹＮＣ生成部１２に知らせる。このとき、ビーム検出信号ＢＤを検出する精度を高めるために、位相差クロック生成部１３から画素クロックＶＣＬＫと位相が順次異なる４段のクロックをＢＤ検出部１１に入力する。ＬＳＹＮＣ生成部１２では、この結果を受けて、第１ライン同期信号ＬＳＹＮＣをアサートする。

ここで、従来では、外部回路が、この第１ライン同期信号ＬＳＹＮＣを認識すると、第１ライン同期信号ＬＳＹＮＣに基づいたタイミングで画素クロックＶＣＬＫに同期した画像データＷＩＤＴＨ[5:0]を生成する。ＶＤ生成部１４では、この画像データＷＩＤＴＨ[5:0]に応じた画素信号ＶＤを生成する。具体的には、レーザビームのパルス幅を制御する画素信号ＶＤが生成される。これにより、各画素の階調が制御される。

ところが、上記のようにして処理を行う過程で、ごく稀ではあるが、ライン単位で同期ズレが発生する場合がある。すなわち、ビーム検出信号ＢＤとライン同期信号ＬＳＹＮＣとが同期関係に無いことに起因して、図６に示すように、ＶＤ生成部１４で生成される画素信号ＶＤが、画素クロックＶＣＬＫに対して、１ドット（クロック）分だけ前にズレたり、後にズレたりすることがある。そこで、本実施例では、第１ライン同期信号ＬＳＹＮＣをそのまま外部回路に入力させず、画素信号ＶＤのズレに応じてそのタイミングを調整した第２ライン同期信号Ｆ＿ＬＳＹＮＣを、外部回路に入力させる。

ダミー生成部２０では、ＬＤ制御回路１０から第１ライン同期信号ＬＳＹＮＣが入力していないときは、画素クロックＶＣＬＫによってＦＦ回路２１の反転Ｑ出力が「１」となり、セレクタ２２が外部入力する画像データＷＩＤＴＨ[5:0]を選択する。しかし、第１ライン同期信号ＬＳＹＮＣが入力しているときは、ＦＦ回路２１の反転Ｑ出力が「０」となり、セレクタ２２が「３Ｆ（ｈ）」のダミー画像データを選択し、ＬＤ制御回路１０のＶＤ生成部１４に入力させる。（ｈ）は１６進数を示す。これによりＶＤ生成部１４は、画像データＷＩＤＴＨ[5:0]あるいはダミー画像データ「３Ｆ（ｈ）」に応じた画素信号ＶＤを生成する。ダミー画像データ「３Ｆ（ｈ）」の場合の画素信号ＶＤは、１ドット（画素）期間が全部Hレベルとなる。ゲート回路２３は、通常動作時はマスク信号ＴＥＳＴ＿ＯＮＨが「０」に設定されることにより、画素信号ＶＤを本来の画素信号Ｆ＿ＶＤとして出力するが、マスク信号ＴＥＳＴ＿ＯＮＨが「１」に設定されているときは、画素信号ＶＤをダミー画素信号ＤＵＭＭＹとして出力する。

制御部３０では、より正確にビーム検出信号ＢＤの発生タイミングからダミー画素信号ＤＵＭＭＹの生成タイミングまでの時間を測定するために、画素クロックＶＣＬＫよりも高速のクロック４×ＶＣＬＫをＰＬＬ回路３１で生成して用いる。ここでは、ビーム検出信号ＢＤの↓エッジから、ビーム検出信号先端検出回路３２により信号ＢＤ＿ＳＴを生成する。また、ダミー画素信号ＤＵＭＭＹを１×ＶＣＬＫ遅延させた信号の↓エッジからダミー画素信号後端検出回路３３により信号ＤＵＭ＿ＥＤを生成する。さらに、ダミー画素信号ＤＵＭＭＹの↑エッジからダミー画素信号先端検出回路３４により信号ＤＵＭ＿ＳＴを生成する。そして、信号ＢＤ＿ＳＴと信号ＤＵＭ＿ＥＤをＪＫＦＦ回路３５に入力して、信号ＢＤ＿ＳＴの↑エッジから信号ＤＵＭ＿ＥＤの↑エッジまで「１」となるマスク信号ＴＥＳＴ＿ＯＮＨを生成する。また、信号ＢＤ＿ＳＴと信号ＤＵＭ＿ＳＴをＪＫＦＦ回路３６に入力して、信号ＢＤ＿ＳＴの↑エッジから信号ＤＵＭ＿ＳＴの↑エッジまで「１」となるカウンタ３７のイネーブル信号ＣＥを生成する。

カウンタ３７は、このイネーブル信号ＣＥが「１」の期間中、ＰＬＬ回路３１の出力クロック４×ＶＣＬＫをカウントアップし、これによりビーム検出信号ＢＤの発生からダミー画素信号ＤＵＭＭＹの生成まで間の時間を測定する。図２はそのカウンタ３７の真理値を示すもので、端子ＲＳＴＬ，ＥＮＨ，ＣＬＫ（＝ＶＣＬＫ）の状態によって、出力Ｑ[4:0]の値が決まる。ＲＳＴＬ＝「Ｈ」，ＥＮＨ＝「Ｈ」のときに、クロック４×ＶＣＬＫの↑エッジタイミングでカウントアップする。カウンタの出力Ｑ[4:0]の値は、ダミー画素信号ＤＵＭＭＹの発生タイミング（ＤＵＭＭＹ位置）に応じて、図３に示すような値を出力する。１ドット（クロック）前ズレでは１８〜２０（ｄ）、正常（ズレ無し）では２２〜２４（ｄ）、１ドット後ズレでは２６〜２８（ｄ）である。（ｄ）は１０進数を示す。このカウンタ３７のカウント値は比較器３８に入力される。

比較器３８は、カウンタ３７の出力Ｑ[4:0]の値を入力して、予め設定した値Ｄ０〜Ｄ３の値と比較する。
Ｄ０＝１８（ｄ）
Ｄ１＝２０（ｄ）
Ｄ２＝２４（ｄ）
Ｄ３＝２８（ｄ）
である。

図４はその比較器３８の真理値であり、入力値Ａが１８（ｄ）≦Ａ≦２０（ｄ）のときは、選択信号ＳＥＬ[1:0]＝「００」でダミー画素信号ＤＵＭＭＹが１ドット前ズレのときである。２０（ｄ）＜Ａ≦２４（ｄ）のときは、選択信号ＳＥＬ[1:0]＝「０１」でダミー画素信号ＤＵＭＭＹが正常のときである。２４（ｄ）＜Ａ≦２８（ｄ）のときは、選択信号ＳＥＬ[1:0]＝「１０」でダミー画素信号ＤＵＭＭＹが１ドット後ズレのときである。Ａ＜１８（ｄ）のときは選択信号ＳＥＬ[1:0]＝「００」、２８（ｄ）＜Ａのときは選択信号ＳＥＬ[1:0]＝「１１」であるが、エラー信号ＥＲＲＨが「１」になり、本画像書込装置の動作を停止させる。

第２ライン同期信号生成部４０は、ダミー画素信号ＤＵＭＭＹが「Ｈ」のときに、画素クロックＶＣＬＫにより、比較器３８から入力する選択信号ＳＥＬ[1:0]をＦＦモジュール４１に取り込み、セレクタ４２を経由してセレクタ４３に入力する。これにより、セレクタ４３は主走査方向の１ラインごとに、選択状態が更新される。図５にＦＦモジュール４１の真理値を示した。４４はレジスタであり、ＬＤ制御回路１０で生成された第１ライン同期信号ＬＳＹＮＣを取り込み、画素クロックＶＣＬＫを６個分遅延したＬＣＹＮＣ１、７個分遅延したＬＣＹＮＣ２、８個分遅延したＬＣＹＮＣ３を生成してセレクタ４３に入力する。このセレクタ４３では、ＳＥＬ[1:0]＝「００」のときＬＣＹＮＣ３を、ＳＥＬ[1:0]＝「０１」のときＬＣＹＮＣ２を、ＳＥＬ[1:0]＝「１０」のときＬＣＹＮＣ１を、それぞれ選択し、第２ライン同期信号Ｆ＿ＬＳＹＮＣとして出力する。

外部回路では、この第２ライン同期信号Ｆ＿ＬＳＹＮＣに基づいたタイミングで画像データＷＩＤＴＨ[5:0]を生成する。具体的には、外部回路では、第２ライン同期信号Ｆ＿ＬＳＹＮＣを認識すると、次回以降の画素クロックＶＣＬＫの↑エッジに同期して、画像データＷＩＤＴＨ[5:0]を生成する。そして、この画像データＷＩＤＴＨ[5:0]に応じてＶＤ生成部１４が画素信号ＶＤを生成する。このとき、同一のＶＤ生成部１４が、ダミー画像データ３Ｆ（ｈ）の取り込みおよびダミー画素信号ＤＵＭＭＹの生成と、画像データＷＩＤＴＨ[5:0]の取り込みおよび画素信号ＶＤの生成とを行う。従って、ダミー画像データ３Ｆ（ｈ）を取り込んでからダミー画素信号ＤＵＭＭＹが出力するまでの時間と、最初の画素データＤ０を取り込んでからそれに応じた画素信号ＶＤが出力するまでの時間は、同じである。しかし、ダミー画素での取り込みタイミングおよびダミー画素信号の生成と、画像データの取り込みおよび画素信号の生成とを、同一のＶＤ生成部で行うことは必須ではなく、画像データの取り込みから対応する画素信号の生成までの時間の同一性が保証さるのであれば、それぞれに異なるＶＤ生成部を利用することも可能である。

図７に正常動作時のタイムチャート、図８に１ドット前ズレ時の動作のタイムチャート、図９に１ドット後ズレ時の動作のタイムチャートを示した。いずれでも、ビーム検出信号ＢＤが発生してから最初の画像データＤ０に応じた画素信号が生成するまでの期間は、一定「（１２＋３／４)×Ｔｃ」となり、各ラインにおいて、主走査方向のドット位置がズレることはない。Ｔｃは画素クロックＶＣＬＫの周期である。

なお、外部入力モードＥＸ＿ＭＯＤＥ＿ＯＮＨを「１」にしたときは、セレクタ４２が外部入力選択信号ＥＸ＿ＳＥＬ[1:0]を選択するので、その外部入力選択信号ＥＸ＿ＳＥＬ[1:0]によってセレクタ４３でライン同期信号ＬＳＹＮＣ１，ＬＣＹＮＣ２，ＬＣＹＮＣ３の内から任意の信号を選択して、第２ライン同期信号Ｆ＿ＬＣＹＮＣとすることができる。つまり、外部からビーム検出信号ＢＤに対する画素信号ＶＤのタイミングを積極的に調整することができる。

また、以上の同期ズレ補正の動作は、制御部３０に入力するテスト信号ＤＭＴＥＳＴ＿ＥＮＨを「１」にした場合であるが、これを「０」にしておけば、ビーム検出信号先端検出回路３２の信号ＢＤ＿ＳＴが「１」を保持し、制御部３０は動作せず、同期ズレの補正は行われない。よって、初期化によって、ＦＦモジュール４１の出力[1:0]が「０１（ｂ）」となるようにしておけば、同期ズレ補正が行われないときは、セレクタ４３からは正常を示すＬＳＹＮＣ２が第２ライン同期信号Ｆ＿ＬＳＹＮＣとして出力する。

また、以上ではライン同期信号ＬＳＹＮＣが正常に出力されているにも拘わらず画素信号ＶＤが１ドット分ズレる場合が発生することを想定しているが、第１ライン同期信号ＬＳＹＮＣそのものがズレている場合でも同様に修正することができる。

また、ＰＬＬ回路３１で発生させる高速クロック４×ＶＣＬＫは、位相差クロック生成部１３で生成させるクロックに使用してもよく、また画素クロックＶＣＬＫは高速クロック４×ＶＣＬＫを分周して作成してもよい。この高速クロック４×ＶＣＬＫは８×、１６×、・・・のような逓倍クロックとしてもよい。また、ビーム検出信号ＢＤの有効エッジを↓エッジとしたが、↑エッジを利用していもよい。

さらに、以上では±１ドットのズレまでを検出して補正する構成とし、第２ライン同期信号Ｆ＿ＬＳＹＮＣとして選択されるライン同期信号の数を正常の場合（ＬＳＹＮＣ２）の他に２個（ＬＳＹＮＣ１，ＬＳＹＮＣ３）増加させたが、回路を拡張して±Ｎドット（Ｎ：２以上の整数）までのズレを検出し補正する構成に発展させることもできる。この場合は、±Ｎドットのズレの検出に応じて、第２ライン同期信号Ｆ＿ＬＳＹＮＣとして選択されるライン同期信号の数を、正常の場合の他に前ズレ用にＮ個、後ズレ用にＮ個だけ増やせばよい。

１０：ＬＤ制御回路、１１：ＢＤ検出部、１２：ＬＳＹＮＣ生成部、１３：位相差クロック生成部
２０：ダミー生成部、２１：ＦＦ回路、２２：セレクタ、２３：ゲート回路
３０：制御部、３１：ＰＬＬ回路、３２：ビーム検出信号先端検出回路、３３：ダミー画素信号後端検出回路、３４：ダミー画素信号先端検出回路、３５、３６：ＪＫＦＦ回路、３７：カウンタ、３８：比較器
４０：第２ライン同期信号生成部、４１：ＦＦモジュール、４２：セレクタ、４３：セレクタ、４４：レジスタ

Claims (5)

1. 第２ライン同期信号に基づいたタイミングで各画素の階調を表す画像データを生成する外部回路から、該画像データを取り込み、該画像データに応じて画素クロックに同期した画素信号を生成する画素信号生成方法において、
   レーザビームの主走査方向の始端を示すビーム検出信号と前記画素クロックに基づき第１ライン同期信号を生成し、該第１ライン同期信号に基づいたタイミングで生成されるダミー画素データを取り込み、該ダミー画素データに応じて前記画素クロックに同期したダミー画素信号を生成し、
   前記ビーム検出信号の発生から前記ダミー画素信号の発生までの時間を測定し、
   前記第１ライン同期信号に基づいて、少なくとも正常、１ドット前ズレ、１ドット後ズレを含む前記第２ライン同期信号の候補を生成し、
   該測定した時間に応じて、前記生成した候補のうちから１つを前記第２ライン同期信号として選択し、前記外部回路に出力することを特徴とする画素信号生成方法。
2. 前記画像データの取り込みおよび画素信号の生成と、前記ダミー画像データの取り込みおよびダミー画素信号の生成とを、同一の画素信号生成部を用いて行うことを特徴とする請求項１記載の画素信号生成方法。
3. 第２ライン同期信号に基づいたタイミングで各画素の階調を表す画像データを生成する外部回路から、該画素データを取り込み、該画素データに応じて画素クロックに同期した画素信号を生成する画素信号生成部を備えた画素信号生成装置において、
   レーザビームの主走査方向の始端を示すビーム検出信号と前記画素クロックに基づき第１ライン同期信号を生成する第１ライン同期信号生成部と、
   前記第１ライン同期信号に基づいたタイミングで生成されるダミー画素データを取り込み、該ダミー画素データに応じて前記画素クロックに同期したダミー画素信号を生成するダミー画素信号生成部と、
   前記ビーム検出信号の発生から前記ダミー画素信号の発生までの時間を測定し、該測定した時間に応じて選択信号を出力する制御部と、
   前記第１ライン同期信号に基づいて、少なくとも正常、１ドット前ズレ、１ドット後ズレを含む前記第２ライン同期信号の候補を生成し、そのうちの１つを前記選択信号に応じて前記第２ライン同期信号として選択し、前記外部回路に出力する第２ライン同期信号生成部とを具備することを特徴とする画素信号生成装置。
4. 前記画素信号生成部と前記ダミー画素信号生成部とが同一であることを特徴とする請求項３記載の画素信号生成装置。
5. 前記第２ライン同期信号生成部は、前記選択信号の他に、外部入力する別の選択信号に応じて前記第２ライン同期信号を選択することを特徴とする請求項３または４に記載の画像信号生成装置。

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