WO2007037163A1 - 固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像装置 - Google Patents

固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像装置 Download PDF

Info

Publication number
WO2007037163A1
WO2007037163A1 PCT/JP2006/318727 JP2006318727W WO2007037163A1 WO 2007037163 A1 WO2007037163 A1 WO 2007037163A1 JP 2006318727 W JP2006318727 W JP 2006318727W WO 2007037163 A1 WO2007037163 A1 WO 2007037163A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
solid
state imaging
driving
imaging device
Prior art date
Application number
PCT/JP2006/318727
Other languages
English (en)
French (fr)
Inventor
Koujirou Yoneda
Original Assignee
Matsushita Electric Industrial Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co., Ltd. filed Critical Matsushita Electric Industrial Co., Ltd.
Publication of WO2007037163A1 publication Critical patent/WO2007037163A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof

Definitions

  • Solid-state imaging device driving method solid-state imaging device, signal processing circuit, and imaging apparatus
  • the present invention relates to a method for driving a solid-state imaging device, a solid-state imaging device, a signal processing circuit, and an imaging device.
  • a MOS type solid-state imaging device includes a pixel unit composed of a plurality of pixel cells arranged in rows (matrix) according to a row direction (vertical direction) and a column direction (horizontal direction), and the pixel cells in a row direction (vertical direction).
  • a row scanning unit vertical scanning unit
  • a column scanning unit horizontal scanning unit
  • a pixel signal processing unit that processes the difference as a pixel signal level, and a pixel signal output unit.
  • a plurality of pixel cells arranged in a matrix in the pixel unit generates pixel signals in accordance with imaging.
  • the row scanning unit sequentially executes row selection signals for selecting the pixel cells in the row direction.
  • the row selection signal includes a read signal and a reset signal.
  • the column scanning unit also selects the pixel cells in the middle of the pixel cell group selected in the row. The pixel cell power pixel signals thus identified are sequentially output.
  • the pixel cell 10 is a pixel cell and 11 is a load circuit.
  • the pixel cell 10 is a pixel cell located at a matrix position specified by an arbitrary row number n and an arbitrary column number among a large number of pixel cells arranged in a matrix.
  • the pixel cell 10 includes a photodiode 12 that is a photoelectric conversion element that accumulates charges (signal charge) according to the amount of light received during the exposure period, and a read transistor 14 that reads and transfers the signal charges accumulated in the photodiode 12.
  • [0005] 22 is a signal line to which LOADCELL (load drive signal) is applied, 24 is common to each of the plurality of pixel cells 10 in row number n, and the signal charge of the photodiode 12 in each pixel cell 10 is A read signal line for applying the read signal RDn to the gate of the read transistor 14 for reading, and 26 a reset signal line for applying the reset signal RSTn to discharge the signal charge in the row number n to the gate of the reset transistor 16 28 are pixel signal output lines that are connected to the amplifying transistors 20 of the pixel cell columns arranged in the column direction and extend in the vertical direction and output pixel signals to a pixel signal processing unit (not shown).
  • LOADCELL load drive signal
  • the pixel signal output line 28 has one end side individually connected in series to the source drain of the load transistor 30 of the load circuit 11 for each column, and the other end side connected to the pixel signal processing unit.
  • the load transistor 30 and the amplification transistor 20 constitute a source follower circuit.
  • Reset signal RSTn for turning ON / OFF the pixel transistor reset transistor 16 is a read signal RDn for turning ON / OFF the read transistor 14 of the pixel cell in the n-th row, and (5 ⁇ f) is the charge holding unit 18
  • the holding potential (5-g) indicates the level of the pixel signal.
  • the voltage of LOADCELL is a high level (high) potential as shown by the solid line.
  • LOADCELL is at a high level during the charge transfer period.
  • the row selection signal LSELn having the power of the row scanning unit is at a high level potential indicated by a dotted line during the read operation period of one row.
  • the reset signal RSTn is applied to the reset transistor 16 of the pixel cell 100 in the selected row n via the reset signal line 26, and the reset transistor 16 is turned ON.
  • VDDCELL is the pixel cell power supply for convenience of explanation. Although not shown in FIG. 4, it is actually a signal for driving a pixel cell supplied from the signal processing circuit.
  • the read transistor 14 is turned on, whereby the charge (signal charge) accumulated in the photodiode 12 is passed through the read transistor 14 to be a charge holding unit. Reads out to 18.
  • the holding potential at the charge holding unit 18 is the strength of the reset signal RSTn! ] Until the read signal RDn is applied, it is set to the high level potential by the voltage of VDDCELL through the reset transistor 16.
  • the high-level holding potential from when the reset signal RSn is applied until the read signal RDn is applied is the reference potential.
  • the holding potential of the charge holding unit 18 falls to the level corresponding to the signal charge from the level of the reference potential.
  • the potential held after dropping by the charge holding unit 18 becomes the signal potential. Therefore, the reference potential and the signal potential are output to the pixel signal output line 28 through the amplification transistor 20 which is turned on.
  • the holding potential of the charge holding unit 18 of the pixel cell 10 in the non-selected row is kept at the same level, so that the amplification transistor 20 is turned off and no pixel signal is output.
  • the signal potential of the charge holding unit 18 becomes low level due to the charge supplied with the VDDCELL force through the reset transistor 16 by the reset signal RSTn, the amplification transistor 20 is turned off, and the n read out this time
  • the pixel cell 10 in the row is not selected, and the readout process for one row is completed. By continuously performing these operations on the pixels in each row, pixel signals are read out.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-46864
  • LOADCELL is at a high level potential in the charge transfer period in the read operation period of one row, and a large current flows through the load circuit 11. At this time, if the drive capability of VDDCELL is low, the potential of VDDCELL drops to the dotted line state force to the solid line state during the charge transfer period (5-a). [0013] When the VDDCELL potential decreases, the reference potential of the charge holding unit 18 decreases from the reference potential indicated by the dotted line to the reference potential indicated by the solid line during the charge transfer period of (5-f) (reference potential in the figure).
  • the level of the pixel signal which is the difference from the signal potential, drops to the level indicated by the solid line from the level indicated by the dotted line during the charge transfer period (5-g) (the signal level is The first problem is that it will be written down).
  • the voltage of VDDCELL becomes low level, and when the reset signal RSTn is input, the holding potential of the charge holding unit 18 is changed to low level and the amplification transistor 20 is set to OFF level. If the drive capability of V DDCELL is low, VDDCELL cannot reach the sufficiently low level indicated by the dotted line during the amplification transistor OFF period of (5-a). Reset signal RSTn is input in the state of. For this reason, the holding potential of the charge holding unit 18 after application of the reset signal RSTn rises to the potential indicated by the solid line instead of the dotted line during the amplification transistor OFF period (5-f). Fill in).
  • the amplification transistor 20 cannot be sufficiently turned off, and the position indicated by the solid line from the position indicated by the dotted line during the amplification transistor OFF period in which the pixel signal level is (5-g) (the OFF level is increased in the figure). Rise). As a result, the current row is not deselected, and the output of the next read row is not correctly output!
  • the main object of the present invention is to solve the lack of drive capability of VDDCELL without increasing power consumption.
  • a driving method of a solid-state imaging device is a driving method of a solid-state imaging device that drives a solid-state imaging device by a driving signal including at least a first signal
  • the solid-state imaging device When driving the solid-state imaging device, as the first signal, after selecting one of a signal having a high driving capability and a signal having a low driving capability, The solid-state imaging device is driven by the driving signal including the first signal having the selected signal power.
  • the first signal is, for example, a signal (VDDCELL) for driving a pixel cell, and a signal having a high driving capability is selected as the first signal.
  • VDDCELL a signal for driving a pixel cell
  • a signal having a high driving capability is selected as the first signal.
  • a decrease in the reference potential can be prevented, and a decrease in the level of the pixel signal that is a difference from the signal potential can be prevented.
  • the drive capacity of the V DDCELL is increased only during a period when it is necessary to increase the drive capacity, and the drive capacity is decreased during a period when it is not necessary to increase the drive capacity. I can do it.
  • either one of the signal having the high driving capability and the signal having the low driving capability is selected according to whether or not the power is a switching period of the driving capability of the solid-state imaging device. Is preferable.
  • the first signal is a signal for driving a pixel cell
  • the pixel cell preferably includes a photoelectric conversion element and an amplification transistor to which signal charges of the photoelectric conversion element are transferred.
  • the signal having a high driving capability is selected as the first signal in a charge transfer period in which the signal charge of the photoelectric conversion element is transferred to the amplification transistor.
  • the signal having a high driving capability is selected as the first signal in a period in which the amplification transistor is turned off.
  • a read operation can be performed under favorable driving conditions, and power consumption can be reduced.
  • FIG. 1 is a circuit diagram of a MOS type solid-state imaging device that is useful in an embodiment of the present invention.
  • FIG. 2 is a timing chart for explaining the operation of the circuit of FIG.
  • FIG. 3 is a block diagram of the imaging apparatus.
  • FIG. 4 is a circuit diagram of a pixel cell for explaining a conventional problem.
  • FIG. 5 is a timing chart for explaining the operation of the circuit of FIG.
  • the driving power of the pixel cell is divided into a high driving capability and a low driving capability, and the power consumption of the MOS type solid-state imaging device is suppressed by switching between them, and The optimum driving condition for the pixel cell can be obtained.
  • FIG. 1 is a diagram showing a MOS solid-state image sensor
  • FIG. 2 is a timing chart for explaining the operation of the MOS solid-state image sensor.
  • FIG. 1 representatively shows four pixel cells 10 out of a large number of pixel cells 10 arranged in a matrix in the pixel section 32. These four pixel cells 10 can be assigned to any row number n and the next row number n + 1 of a number of pixel cells arranged in a matrix! It is a pixel cell group located at the matrix position specified by the next column number.
  • 32 is the pixel unit
  • 34 is a row scanning unit
  • 36 is a column scanning unit
  • 38 is a pixel signal processing unit
  • 40 is a pixel signal output unit.
  • the row scanning unit 34 receives a row selection signal LSELn
  • the row selection signal generator 34a that generates LSELn + 1, ..., the logical product of the row selection signals LSELn, LSE Ln + 1, ..., the reset signal RESET and the read signal READ, and the reset signal RSTn and the read signal RDn It consists of a plurality of AND circuits 34b, ... that output for each row number.
  • the pixel signal refers to the reference potential set to the pixel signal output line 28 through the amplification transistor 20 and the amount of light received from the photodiode 12 when a high level potential of VDDCELL is applied to the charge holding unit 18. This is a signal based on the potential difference from the signal potential set to the pixel signal output line 28 through the amplification transistor 20 when the corresponding charge is given to the charge holding unit 18.
  • the pixel signal processing unit 38 reads out a pixel signal based on the potential difference between the reference potential appearing on the pixel signal output line 28 and the signal potential, and outputs the pixel signal to the pixel signal output unit 40.
  • the output operation of the reference potential and the signal potential is controlled by applying the read signal RDn and the reset signal RSTn from the row scanning circuit 34 to the read transistor 14 and the reset transistor 16 in the pixel cell 10.
  • Signals RDn and RSTn are applied to the gates of transistors 14 and 16, respectively.
  • the charge holding unit 18 is merely a connection point on the circuit diagram, but corresponds to a PN junction in the integrated circuit, and can be formed of a capacitor that holds a constant charge.
  • the transistors 14, 16, and 20 constituting the pixel cell 10 are composed of NMOS transistors. Although not shown in the drawings, it is preferable that all the transistors of the solid-state imaging device are composed of NMOS transistors.
  • (2-a) is the VDDCELL level
  • (2-b) is the drive capacity switching signal that switches the drive capacity of VDDCELL (capability to drive pixel cell 10).
  • VDDCELL is a power supply unit of the pixel cell 10. In other words, VDDCELL is a signal for driving the pixel cell 10 and is the first signal.
  • (2—c) is the LOADCELL level
  • (2—d) is the row selection signal LSELn that selects the pixel cell in the nth row
  • (2-e) is the reset transistor 16 of the pixel cell in the nth row.
  • (2-f) is a read signal that turns ON / OFF the readout transistor 14 of the pixel cell in the nth row
  • (2-g) is the holding potential of the charge holding unit 18
  • (2-h) is the pixel Indicates the signal level.
  • the reset signal RSTn becomes a low level potential, and the reset transistor 16 is turned off. At this time, the holding potential of the charge holding unit 18 is kept at a high level potential.
  • the read signal RDn becomes a high level potential, and the read transistor 14 is turned on.
  • the charge stored in the photodiode 12 according to the optical information is read out to the charge holding unit 18, and as a result, the holding potential of the charge holding unit 18 drops.
  • the output potential of the amplification transistor 20 drops and the potential of the pixel signal output line 28 falls in accordance with the drop in the holding potential of the charge holding unit 18.
  • the read signal RDn becomes a low level potential, and the read transistor 14 is turned off.
  • the pixel signal processing unit 38 processes the potential difference of the pixel signal output line 28 as a pixel signal. After that, VDDCELL becomes low level potential.
  • the pixel signal output operation of the pixel cells 10 arranged in the n rows is completed. Thereafter, the row selection signal LSELn becomes low level, n rows become non-selected rows, row selection signal LS ELn + 1 becomes high level, and n + 1 rows become selected rows.
  • VDDCELL drive capability switching will be described below with reference to FIG. Normally, for the purpose of reducing power consumption, the drive capacity of VDDCELL is switched and a low signal of drive capacity is selected!
  • the drive capability of VDDCELL is low at least during the charge transfer period, and the drive capability is low when the VDDCELL drive capability switching signal is "low" during the charge transfer period (2-b).
  • Switch from signal to high signal with high driving capacity #2 This prevents the potential of VDDCELL from dropping to the potential indicated by the dotted line during the charge transfer period (2-a) (shown if the reference potential does not drop in the figure).
  • the potential shown by the solid line is maintained. Therefore, the reference potential in the charge holding unit is prevented from dropping to the potential indicated by the dotted line during the (2-g) charge transfer period, and is maintained at the potential indicated by the solid line. Therefore, the level of the pixel signal is prevented from dropping to the level indicated by the dotted line during the charge transfer period (2-h) (shown if the signal level does not decrease in the figure) and maintained at the level indicated by the solid line.
  • the drive capability switching signal can be used to switch the VDDCELL drive capability to a low-V signal at the end of the charge transfer period (2-b), thereby reducing the power consumption of VDDCELL.
  • the reset signal RSTn is set to the high level potential and the reset transistor 16 is turned on so that the holding potential of the charge holding unit 18 is set to the low level potential of VDDCELL.
  • the holding potential of the charge holding unit 18 becomes a low level potential, and the amplification transistor 20 is turned off.
  • the holding potential of the charge holding unit 18 determines ONZOFF of the amplification transistor, and if the holding potential of the charge holding unit does not drop sufficiently, the amplification transistor 20 does not turn off and is not selected.
  • This image pickup apparatus includes the MOS type solid-state image pickup element 31 of FIG. 1 and a signal processing circuit 42.
  • the signal processing circuit 42 performs predetermined signal processing on the pixel signal from the MOS type solid-state imaging device 31, and outputs the result as a pixel signal.
  • the signal processing circuit 42 includes an AD converter 44, a pixel signal processing unit 46, an interface unit 48, a CPU 50, a timing generator 52, and a drive capability switching unit 54.
  • the AZD converter 44 samples the analog pixel signal from the MOS type solid-state imaging device 31, and performs AZD conversion.
  • the pixel signal processing unit 46 performs digital signal processing by performing signal processing such as general OB clamp processing, white balance processing, and Y UV processing on the AZD-converted digital pixel signal under the control of the CPU 50.
  • the interface unit 48 adjusts the format of the digital pixel signal output from the signal processing unit 46 under the control of the CPU 50, and outputs it as an image output outside the solid-state imaging device.
  • the timing generator 52 supplies a plurality of drive signals to the MOS type solid-state image pickup device 31 and supplies VDDCELL and the drive capability switching signal to the drive capability switching circuit 54. To do.
  • the drive capability switching circuit 54 supplies VDDCELL from the timing generator (TG) 52 to the MOS type solid-state imaging device 31, and drives VDDCELL in response to the drive capability switching signal from the timing generator 52.
  • An image pickup apparatus that is useful in the present invention is an image pickup apparatus that can provide optimum driving conditions for a solid-state image pickup device and can reduce power consumption.
  • Applications such as a mobile camera, a camcorder, It is useful as a surveillance camera.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

　課題は高駆動能力と消費電力の抑制を両立させることである。このような課題を解決するために、本発明は、固体撮像素子を駆動する際に、駆動能力の高い信号と駆動能力の低い信号とのうちのいずれか一方を選択したうえで、選択した前記信号からなる第１の信号を含む駆動信号によって前記固体撮像素子を駆動する。

Description

明 細 書
固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像装 置
技術分野
[0001] 本発明は、固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像 装置に関する。
背景技術
[0002] 固体撮像素子は、従来力 MOS型が汎用されている（例えば特許文献 1参照)。
MOS型の固体撮像素子は、行方向（垂直方向）と列方向（水平方向）とに応じて行 列（マトリクス)配列された複数の画素セルからなる画素部と、画素セルを行方向（垂 直方向）に沿って順次選択する行走査部 (垂直走査部）と、画素セルを列方向（水平 方向）に沿って順次選択する列走査部 (水平走査部）と、基準電位と信号電位との差 分を画素信号のレベルとして処理する画素信号処理部と、画素信号出力部とを備え る。
[0003] 画素部において行列配列された複数の画素セルは、撮像に応じて画素信号を生 成する。行走査部は画素セルを行方向に沿って行選択する行選択信号を順次に走 查する。行選択信号は読出し信号とリセット信号とからなる。行選択された画素セル 群の中力も列走査部が画素セルを列選択する。このようにして特定された画素セル 力 画素信号が順次に出力される。
[0004] 図 4を参照して、上記した MOS型固体撮像素子の駆動について説明する。図 4で 、 10は画素セル、 11は負荷回路である。画素セル 10は、行列配列された多数の画 素セルのうちの任意の行番号 nと、任意の列番号とによって特定される行列位置に位 置する画素セルである。画素セル 10は露光期間中の受光量に応じて電荷 (信号電 荷)を蓄積する光電変換素子であるフォトダイオード 12と、フォトダイオード 12に蓄積 されている信号電荷を読出して転送する読出しトランジスタ 14と、 ONすることにより 信号電荷を VDDCELL (画素セルの電源部）に排出するリセットトランジスタ 16と、画 素セル 10とグラウンドとの間の浮遊容量 (点線でコンデンサの記号形状で示す容量） 力もなりフォトダイオード 12から出力される信号電荷を一時的に保持する電荷保持部 18と、信号電荷を増幅する増幅トランジスタ 20とを有する。
[0005] 22は LOADCELL (負荷の駆動信号）が印加される信号線、 24は行番号 nの複数 の画素セル 10それぞれに共通とされそれぞれの画素セル 10内のフォトダイオード 1 2の信号電荷を読出すために読出しトランジスタ 14のゲートに読出し信号 RDnを印 加する読出し信号線、 26はリセットトランジスタ 16のゲートに行番号 nにおける信号電 荷を排出するためにリセット信号 RSTnを印加するリセット信号線、 28は列方向に配 列した画素セル列の増幅トランジスタ 20に接続されつつ垂直方向に延びて配線され るもので画素信号を図示略の画素信号処理部に出力する画素信号出力線である。
[0006] 画素信号出力線 28は、一端側が負荷回路 11の負荷トランジスタ 30のソース'ドレ インに列毎に個別に直列接続され、他端側が上記画素信号処理部に接続されてい る。この負荷トランジスタ 30と増幅トランジスタ 20とによりソースフォロワ回路が構成さ れている。
[0007] 図 5の (a)〜 (g)を参照して従来の MOS型固体撮像素子の動作を説明する。以下 、図 5の（a)〜（g)を、（5— a)〜（5— g)という。（5— a)は VDDCELLのレベル、 （5 — b)は LOADCELLのレベル、 （5— c)は n行目の画素セルを選択する行選択信号 LSELn、 (5-d)は n行目の画素セルのリセットトランジスタ 16を ONZOFFするリセ ット信号 RSTn、 (5-e)は n行目の画素セルの読出しトランジスタ 14を ONZOFFす る読出し信号 RDn、（5— f)は電荷保持部 18の保持電位、（5— g)は画素信号のレ ベノレを示す。
[0008] n行目における 1行読出し動作期間において、 LOADCELLの電圧は実線で示す ようにハイレベル（高）電位である。 LOADCELLは電荷転送期間中はハイレベル電 位である。行走査部力もの行選択信号 LSELnは 1行の読出し動作期間中は点線で 示すハイレベル電位である。この電荷転送期間中に選択行 nの画素セル 100のリセ ットトランジスタ 16にリセット信号線 26を介してリセット信号 RSTnが与えられて、リセッ トトランジスタ 16が ONにされる。これによりその選択行の電荷保持部 18の保持電位 力 Sリセットトランジスタ 16を通じて VDDCELL (画素セルの電源部）の電圧により点線 で示すハイレベル電位にされる。 VDDCELLは説明の都合で画素セルの電源部で あるが、実際は図 4では図示を略して 、る信号処理回路から供給される画素セルを 駆動する信号である。
[0009] 次に読出し信号 RDnの読出し信号線 24への印加によって読出しトランジスタ 14が ONになり、これによつてフォトダイオード 12に蓄積された電荷 (信号電荷）は読出しト ランジスタ 14を通じて電荷保持部 18へと読み出される。電荷保持部 18における保持 電位は、リセット信号 RSTnの印力！]から読出し信号 RDnの印加までの期間はリセットト ランジスタ 16を通じて VDDCELLの電圧によりハイレベル電位にされている。
[0010] 電荷保持部 18において、リセット信号 RSnが印加されてカゝら読出し信号 RDnが印 カロされるまでの間のハイレベルの保持電位は基準電位である。読出し信号 RDnの印 加によりフォトダイオード 12の信号電荷が印加されることにより、電荷保持部 18の保 持電位が基準電位のレベルカゝら信号電荷に応じたレベルに降下する。電荷保持部 1 8で降下した後に保持されている電位は信号電位となる。したがって、これら基準電 位と信号電位とは、 ONしている増幅トランジスタ 20を通じて画素信号出力線 28にそ れぞれ出力される。逆に、非選択行の画素セル 10の電荷保持部 18の保持電位は口 一レベルに保たれることで、増幅トランジスタ 20は OFF状態にされて画素信号は出 力されない。
[0011] 最後に電荷保持部 18の信号電位は、リセット信号 RSTnによってリセットトランジス タ 16を通じて VDDCELL力も供給される電荷によってローレベルとなって、増幅トラ ンジスタ 20は OFF状態になり、今回読み出した n行目の画素セル 10は非選択とされ て一行の読み出しプロセスが終了する。これらの動作を各行の画素に対して連続的 に行うことにより、画素信号が読み出される。
特許文献 1：特開 2003— 46864号公報
発明の開示
発明が解決しょうとする課題
[0012] 以上の動作において、 LOADCELLは 1行の読み出し動作期間の中で電荷転送 期間においてハイレベル電位となっており、負荷回路 11に大きな電流が流れる。こ の時、 VDDCELLの駆動能力が低いと、 VDDCELLの電位が（5— a)の電荷転送 期間において、点線状態力 実線状態に低下してしまう。 [0013] VDDCELLの電位が低下すると電荷保持部 18の基準電位が（5— f)の電荷転送 期間にお ヽて点線で示す基準電位から実線で示す基準電位に低下し（図中に基準 電位が低下と記入)、その結果、信号電位との差分である画素信号のレベルが（5— g)の電荷転送期間において点線で示すレベルカゝら実線で示すレベルに低下（図中 に信号レベルが低下と記入)してしまうという第 1の課題がある。
[0014] また、増幅トランジスタ 20の OFF期間においては VDDCELLの電圧がローレベル となり、リセット信号 RSTnが入ることで電荷保持部 18の保持電位をローレベルに変 化させて増幅トランジスタ 20を OFFレベルとして行の非選択動作を行って!/、るが、 V DDCELLの駆動能力が低い場合、 VDDCELLが（5— a)の増幅トランジスタ OFF 期間で点線で示す十分なローレベルに達することができず実線の状態でリセット信 号 RSTnが入ってしまう。そのためリセット信号 RSTnの印加後の電荷保持部 18の保 持電位が（5— f)の増幅トランジスタ OFF期間で点線ではなく実線で示す電位に上 昇してしまう（図中に RST電位が上昇と記入)。そのため、増幅トランジスタ 20が十分 に OFFすることができなくなって画素信号のレベルが（5—g)の増幅トランジスタ OF F期間で点線で示す位置から実線で示す位置（図中に OFFレベルが上昇と記入）に 上昇する。その結果、当該行の非選択状態とならず、その次の行の読み出し行の出 力が正しく出力されな!、と!/、う第 2の課題がある。
[0015] これらの課題を解決するために VDDCELLの駆動能力を高くすることが考えられる 力 VDDCELLの駆動能力を単に高くするのみでは消費電流が過大になってしまう という新たな課題が生じる。
[0016] 本発明の主たる目的は、 VDDCELLの駆動能力不足を、消費電力を増大させず に解消することである。
課題を解決するための手段
[0017] 上記課題を解決するために、本発明による固体撮像素子の駆動方法は、少なくとも 第 1の信号を含む駆動信号によって固体撮像素子を駆動する固体撮像素子の駆動 方法であって、
前記固体撮像素子を駆動する際に、前記第 1の信号として、駆動能力の高い信号 と駆動能力の低い信号とのうちのいずれか一方を選択したうえで、 選択した前記信号力 なる前記第 1の信号を含む前記駆動信号によって前記固体 撮像素子を駆動する。
[0018] 本発明にお 、ては、第 1の信号を例えば画素セルを駆動する信号 (VDDCELL)と し、この第 1の信号として駆動能力の高い信号を選択することで、電荷保持部の基準 電位の低下を防止することができ、信号電位との差分である画素信号のレベルの低 下を防止することができる。また、増幅トランジスタの OFF期間において、 VDDCEL Lの駆動能力を高くすることにより、リセット後の電荷保持部の保持電位の上昇を抑 制することができる結果、増幅トランジスタを十分に OFFすることができ、結果として、 次行の画素信号の読み出しを正しく行うことができる。そして、本発明においては、 V DDCELLの駆動能力を高くすることが必要な期間にのみ高くし、駆動能力を高くす る必要がない期間では駆動能力を低くするので消費電流の増大を抑制することがで きる。
[0019] 本発明は、前記固体撮像素子の駆動能力の切替期間である力否かに応じて、前 記駆動能力の高い信号と前記駆動能力の低い信号とのうちのいずれか一方を選択 する、ことが好ましい。
[0020] 本発明はさらに、前記第 1の信号は画素セルを駆動する信号であり、
前記画素セルは、光電変換素子と該光電変換素子の信号電荷が転送される増幅ト ランジスタとを含むものである、ことが好ましい。
[0021] 本発明はさらに、前記光電変換素子の信号電荷が前記増幅トランジスタに転送さ れる電荷転送期間では、前記第 1の信号として、前記駆動能力の高い信号を選択す る、ことが好ましい。
[0022] 本発明はさらに、前記増幅トランジスタが OFFされる期間では、前記第 1の信号とし て、前記駆動能力の高い信号を選択する、ことが好ましい。
発明の効果
[0023] 本発明によると、良好な駆動条件で読み出し動作を行うことができ、消費電力も抑 ff¾することができる。
図面の簡単な説明
[0024] [図 1]本発明の実施形態に力かる MOS型固体撮像素子の回路図である。 [図 2]図 1の回路の動作説明に供するタイミングチャートである。
[図 3]撮像装置のブロック図である。
[図 4]従来の課題の説明に供する画素セルの回路図である。
[図 5]図 4の回路の動作説明に供するタイミングチャートである。
符号の説明
[0025] 10 画素セル
11 負荷回路
12 フォトダイオード (光電変換素子）
14 読出しトランジスタ
16 リセットトランジスタ
18 電荷保持部
20 増幅トランジスタ
31 MOS型固体撮像素子
42 信号処理回路
発明を実施するための最良の形態
[0026] 以下、添付した図面を参照して本発明の実施の形態に係る MOS型固体撮像素子 の駆動方法を詳細に説明する。
[0027] 本実施の形態は、画素セルの駆動電源に関してその駆動能力を高能力と低能力と にわけ、それらを切り替えて用いることで、 MOS型固体撮像素子の消費電力を抑制 し、かつ、画素セルの最適な駆動条件を得られるようにしたものである。
[0028] 図 1は MOS型固体撮像素子を示す図、図 2は MOS型固体撮像素子の動作説明 に供するタイミングチャートである。図 1に画素部 32内にマトリクス配列されて 、る多 数の画素セル 10のうちの 4つの画素セル 10が代表的に示される。これら 4つの画素 セル 10は、マトリクス配列された多数の画素セルのうちの任意の行番号 nとその次の 行番号 n + 1とにお!、て任意の列番号とその任意の列番号の次の列番号とによって 特定される行列位置に位置する画素セル群である。
[0029] なお、図 1において、 32は上記画素部、 34は行走査部、 36は列走査部、 38は画 素信号処理部、 40は画素信号出力部である。行走査部 34は行選択信号 LSELn, LSELn+ 1,…を発生する行選択信号発生回路 34aと、行選択信号 LSELn, LSE Ln+ 1,…とリセット信号 RESETと読出し信号 READとの論理積をとつてリセット信 号 RSTnと読出し信号 RDnとを行番号毎に出力する複数の AND回路 34b,…とか ら構成されている。
[0030] 図 1に示す 4つの画素セル 10のうちの n行目、任意の列の画素セル 10 (図 1中、右 上側）について説明する。他の画素セル 10も同様の構成を備え、かつ、同様の動作 を行う。
[0031] 画素信号とは、 VDDCELLのハイレベル電位を電荷保持部 18に与えたときに増 幅トランジスタ 20を通じて画素信号出力線 28に設定される基準電位と、フォトダイォ ード 12からの受光量に応じて放出される電荷を電荷保持部 18に与えたときに増幅ト ランジスタ 20を通じて画素信号出力線 28に設定される信号電位との電位差に基づく 信号である。
[0032] 画素信号処理部 38は、画素信号出力線 28に現れる基準電位と信号電位との電位 差に基づいて画素信号を読み出して画素信号出力部 40に出力する。基準電位や 信号電位の出力動作は、行走査回路 34からの読出し信号 RDnとリセット信号 RSTn とを、画素セル 10における読出しトランジスタ 14とリセットトランジスタ 16とに与えるこ とにより制御される。信号 RDn, RSTnはトランジスタ 14, 16のゲートに与えられる。 電荷保持部 18は、回路図上では単なる接続点であるが、集積回路内では PN接合 部に相当し、一定の電荷を保持する容量で形成することができる。なお、上記画素セ ル 10を構成するトランジスタ 14, 16, 20は NMOSトランジスタにより構成される。ま た、図面に示さないが、固体撮像素子全体のトランジスタすべてを NMOSトランジス タにより構成することが好ましい。
[0033] 図 2の (a)〜 (h)を参照して本実施形態の MOS型固体撮像素子の動作を説明す る。以下、図 2の（a)〜（h)を、（2— a)〜（2— h)という。（2— a)は VDDCELLのレべ ルである、（2— b)は VDDCELLの駆動能力（画素セル 10を駆動する能力）を切り替 える駆動能力切替信号を示す。 VDDCELLは、画素セル 10の電源部である。換言 すると、 VDDCELLは、画素セル 10を駆動する信号であり、第 1の信号である。
[0034] (2-b)において、駆動能力切替信号のレベルが「高」のときは VDDCELLの駆動 能力を高くし、「低」のときは VDDCELLの駆動能力を低くするように切り替えることを 示す。これは、第 1の信号である VDDCELLを画素セル 10における駆動能力の高 V、信号と低!、信号とに切り替えることを意味する。
[0035] (2— c)は LOADCELLのレベル、 （2— d)は n行目の画素セルを選択する行選択 信号 LSELn、 (2-e)は n行目の画素セルのリセットトランジスタ 16を ON/OFFする リセット信号、（2— f)は n行目の画素セルの読出しトランジスタ 14を ONZOFFする 読出し信号、（2—g)は電荷保持部 18の保持電位、（2—h)は画素信号のレベルを それぞれ示す。
[0036] 以下、 n行目が選択されているときの画素セル 10の 1行分の読み出しプロセスを（1 )〜（5)にわけて詳糸田に説明する。
[0037] (1)まず、 n行目の画素セル 10の選択信号 LSELnによって n行目の画素セル 10が 選択され、 LOADCELLがハイレベル電位となると負荷回路 11の負荷トランジスタ 3 0がすべて ONとなり、 VDDCELLカゝら電流が流れ出す。電荷保持部 18の保持電位 を VDDCELLのハイレベル電位とすべぐ n行目の画素セル 10に供給されるリセット 信号 RSTnがハイレベル電位となり、リセットトランジスタ 16が ON状態となる。これに より、電荷保持部 18の保持電位が VDDCELLのハイレベル電位になり、それに応じ た電位が増幅トランジスタ 20から出力されて画素信号出力線 28の電位が上昇する。
[0038] (2)次に、リセット信号 RSTnがローレベル電位となりリセットトランジスタ 16が OFF 状態となる。このとき、電荷保持部 18の保持電位は、ハイレベル電位に保たれる。
[0039] (3)次に、読出し信号 RDnがハイレベル電位となり、読出しトランジスタ 14が ON状 態となる。これにより、フォトダイオード 12に光情報に応じて蓄積されていた電荷が、 電荷保持部 18に読み出され、その結果、電荷保持部 18の保持電位が降下する。電 荷保持部 18の保持電位の降下に応じて、増幅トランジスタ 20の出力電位が降下し、 画素信号出力線 28の電位が降下する。
[0040] (4)次に、読出し信号 RDnがローレベル電位となり読出しトランジスタ 14が OFF状 態となる。画素信号処理部 38は、画素信号出力線 28の電位差を画素信号として処 理する。その後、 VDDCELLがローレベル電位となる。
[0041] (5)次に、電荷保持部 18の電位を VDDCELLのローレベル電位とするベぐリセッ ト信号 RSTnがハイレベル電位となり、リセットトランジスタ 16が ON状態となる。これに より、電荷保持部 18の保持電位がローレベル電位になり、増幅トランジスタ 20が OF F状態となる。
[0042] 以上により n行に配置された画素セル 10の画素信号出力動作が終了する。その後 、行選択信号 LSELnがローレベルとなって、 n行は非選択行となり、行選択信号 LS ELn+ 1がハイレベルとなって n+ 1行が選択行となる。
[0043] 上記の（1)〜（5)のプロセスである図 2の電荷転送期間と増幅トランジスタ 20の OF F期間とにお 、て VDDCELLの駆動能力を上げることで、電荷転送期間での電荷保 持部 18の電圧降下による出力電圧低下や、増幅トランジスタ 20の OFF期間にお ヽ ての電荷保持部 18の電圧上昇による非選択状態とならない現象を抑圧することがで き、最適な駆動条件にてかつ消費電力を抑えることができる。
[0044] 図 2を参照して具体的な VDDCELLの駆動能力の切替を以下に説明する。通常 時は消費電力を抑えるという目的で、 VDDCELLは駆動能力が切替られて駆動能 力の低 ヽ信号が選択されて!ヽる。
[0045] (1)において LOADCELLが（2— c)で示すようにハイレベルとなると負荷回路 11 の負荷トランジスタ 30が ONとなり VDDCELLに大きな電流が流れ出す。このとき V DDCELLの駆動能力が通常時と同様に低い場合、 VDDCELLの電位が（2— a)の 電荷転送期間で点線で示すように降下することになる。ここでは電荷保持部 18の保 持電位を VDDCELLのハイレベル電位に設定して!/、るため、 VDDCELLの降下は
'電荷保持部 18の保持電位である基準電位の降下（（2— g)の電荷転送期間に おいて点線で示す）、
•上記基準電位の降下に伴う画素信号のレベル低下（（2— h)の電荷転送期間に おいて点線で示す）、
の原因となってしまう。
[0046] そこで VDDCELLの電位降下を避けるために、少なくとも電荷転送期間は VDDC ELLの駆動能力を（2— b)の電荷転送期間において VDDCELL駆動能力切替信 号を「低」で示す駆動能力の低 、信号から「高」で示す駆動能力の高 、信号に切替 える。これによつて、 VDDCELLの電位が（2— a)の電荷転送期間で点線で示す電 位に降下するのを防ぎ（図中に基準電位が低下しないと記入）、これによつて VDDC ELLを実線で示す電位に維持させる。そのため、電荷保持部での基準電位が（2— g )の電荷転送期間で点線で示す電位に降下するのが防止されて、実線で示す電位 に維持される。したがって、画素信号のレベルが（2— h)の電荷転送期間で点線で 示すレベルに降下するのが防止されて（図中に信号レベルが低下しないと記入）、実 線で示すレベルに維持される。
[0047] (4)において読出し信号 RDnがローレベル電位となり読出しトランジスタ 14が OFF 状態となった後、 LOADCELLがローレベル電位となり負荷回路 11の負荷トランジス タ 30が OFFとなる結果、 VDDCELLに大きな電流は流れなくなる。そのため駆動能 力切替信号により VDDCELLの駆動能力を (2— b)の電荷転送期間の終端側で低 V、信号に切替え、 VDDCELLの消費電力を抑えることができる。
[0048] (5)において電荷保持部 18の保持電位を VDDCELLのローレベル電位とするベ く、リセット信号 RSTnがハイレベル電位となり、リセットトランジスタ 16が ON状態とな る。これにより、電荷保持部 18の保持電位がローレベル電位になり、増幅トランジスタ 20が OFF状態となる。このとき VDDCELLの駆動能力が通常時と同様に低い場合 、時定数の関係でローレベル電位に落ちきらないうちに電荷保持部 18の保持電位 力 Sリセットされることになる。ここでは電荷保持部 18の保持電位が増幅トランジスタの ONZOFFを決定しており、電荷保持部の保持電位が十分に下がらない場合、増幅 トランジスタ 20が OFFにならず非選択状態とならな ヽ。そこで電荷保持部 18の保持 電位が十分下がるように、駆動能力切替信号により VDDCELLの駆動能力を少なく とも増幅トランジスタ 20の OFF期間（2— b参照）において高い側に切替えることで、 電荷保持部 18の保持電位が（2— e)のリセット信号 RSTnの立ち上がりで（2— g)の ように点線で示す電位から実線で示す電位に十分下がるようにする（図中に RST電 位が上昇しな 、と記入して 、る）。これによつて増幅トランジスタ 20を確実に OFFにし て、画素信号のレベルを点線で示すレベルから実線で示すレベル（図 2においては、 (2-h)の増幅トランジスタ OFF期間で示すように、 OFFレベルが上昇しないと記入 している）にする。このようにして増幅トランジスタ 20を非選択状態とすることで、次行 の読み出しが正しく行われるようにする。
[0049] 図 3を参照して図 1の MOS型固体撮像素子を備えた撮像装置全体の構成を説明 する。この撮像装置は、図 1の MOS型固体撮像素子 31と、信号処理回路 42とを備 える。信号処理回路 42は、 MOS型固体撮像素子 31からの画素信号に対して所定 の信号処理を行い、その結果を画素信号として出力する。信号処理回路 42は、 AD 変^ ^44と、画素信号処理部 46と、インターフェース部 48と、 CPU50と、タイミング ジェネレータ 52と、駆動能力切替部 54とを備える。
[0050] AZD変換器 44は、 MOS型固体撮像素子 31からのアナログ画素信号をサンプリ ングして AZD変換を行う。画素信号処理部 46は、 CPU50の制御に従い、 AZD変 換されたデジタル画素信号に、一般的な OBクランプ処理、ホワイトバランス処理、 Y UV処理等の信号処理を行ってデジタル信号処理する。
[0051] インターフェース部 48は、 CPU50の制御に従い、信号処理部 46から出力される デジタル画素信号のフォーマットを調整して固体撮像装置の外部に画像出力として 出力する。
[0052] タイミングジェネレータ 52は、 CPU50からの駆動制御信号に応答して、 MOS型固 体撮像素子 31に対する複数の駆動信号を供給するとともに駆動能力切替回路 54に VDDCELLと駆動能力切替信号とを供給する。
[0053] 駆動能力切替回路 54は、タイミングジェネレータ（TG) 52からの VDDCELLを M OS型固体撮像素子 31に供給する一方で、タイミングジェネレータ 52からの駆動能 力切替信号に応答して VDDCELLを駆動能力の高 、側または低 、側に切り替える 産業上の利用可能性
[0054] 本発明に力かる撮像装置は、固体撮像素子に対して最適な駆動条件が提供でき かつ消費電力を抑えることができる撮像装置であり、カメラとしてのアプリケーション、 たとえば、モバイルカメラ、カムコーダ、監視カメラ等として有用である。

Claims

請求の範囲
[1] 少なくとも第 1の信号を含む駆動信号によって固体撮像素子を駆動する固体撮像 素子の駆動方法であって、
前記固体撮像素子を駆動する際に、前記第 1の信号として、駆動能力の高い信号 と駆動能力の低い信号とのうちのいずれか一方を選択したうえで、
選択した前記信号力 なる前記第 1の信号を含む前記駆動信号によって前記固体 撮像素子を駆動する、
固体撮像素子の駆動方法。
[2] 前記固体撮像素子の駆動能力の切替期間であるか否かに応じて、前記駆動能力 の高い信号と前記駆動能力の低い信号とのうちのいずれか一方を選択する、 請求項 1の固体撮像素子の駆動方法。
[3] 前記第 1の信号は画素セルを駆動する信号であり、
前記画素セルは、光電変換素子と該光電変換素子の信号電荷が転送される増幅ト ランジスタとを含むものである、
請求項 1の固体撮像素子の駆動方法。
[4] 前記光電変換素子の信号電荷が前記増幅トランジスタに転送される電荷転送期間 では、前記第 1の信号として、前記駆動能力の高い信号を選択する、
請求項 3の固体撮像素子の駆動方法。
[5] 前記増幅トランジスタが OFFされる期間では、前記第 1の信号として、前記駆動能 力の高い信号を選択する、
請求項 3の固体撮像素子の駆動方法。
[6] 請求項 1の駆動方法により駆動される、
固体撮像素子。
[7] 請求項 6の固体撮像素子から出力される画素信号を処理する信号処理回路であつ て、
前記固体撮像素子に複数種類の駆動信号を供給するとともに、駆動能力の切替に 応じて前記第 1の信号として、前記駆動能力の高い信号と前記駆動能力の低い信号 とのいずれか一方を選択して前記固体撮像素子に供給する、 信号処理回路。
[8] 請求項 6の固体撮像素子と、 請求項 7の信号処理回路と、 を備える、
撮像装置。
PCT/JP2006/318727 2005-09-28 2006-09-21 固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像装置 WO2007037163A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-282000 2005-09-28
JP2005282000 2005-09-28

Publications (1)

Publication Number Publication Date
WO2007037163A1 true WO2007037163A1 (ja) 2007-04-05

Family

ID=37899591

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/318727 WO2007037163A1 (ja) 2005-09-28 2006-09-21 固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像装置

Country Status (1)

Country Link
WO (1) WO2007037163A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05103272A (ja) * 1991-10-07 1993-04-23 Hitachi Ltd Ｃｃｄ型固体撮像素子
WO2003069897A1 (fr) * 2002-02-12 2003-08-21 Sony Corporation Imageur a semi-conducteurs et systeme de camera
JP2005229159A (ja) * 2004-02-10 2005-08-25 Matsushita Electric Ind Co Ltd 増幅型固体撮像装置とその駆動方法およびカメラ
JP2005252529A (ja) * 2004-03-03 2005-09-15 Sony Corp 固体撮像装置、画素信号読出方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05103272A (ja) * 1991-10-07 1993-04-23 Hitachi Ltd Ｃｃｄ型固体撮像素子
WO2003069897A1 (fr) * 2002-02-12 2003-08-21 Sony Corporation Imageur a semi-conducteurs et systeme de camera
JP2005229159A (ja) * 2004-02-10 2005-08-25 Matsushita Electric Ind Co Ltd 増幅型固体撮像装置とその駆動方法およびカメラ
JP2005252529A (ja) * 2004-03-03 2005-09-15 Sony Corp 固体撮像装置、画素信号読出方法

Similar Documents

Publication Publication Date Title
KR100797506B1 (ko) 증폭형 고체 촬상 장치
US8063351B2 (en) Photoelectric conversion apparatus and image pickup system using photoelectric conversion apparatus
EP2244455B1 (en) Physical quantity detecting device and imaging apparatus
US7683304B2 (en) CMOS image sensor and related method of operation
US7508434B2 (en) Image sensor architecture employing one or more floating gate devices
US8847938B2 (en) Imaging device, method for controlling the imaging device, and camera using the imaging device
JP2008042238A (ja) 光電変換装置及びそれを用いた撮像システム
JP4056506B2 (ja) 画素構造のアレイ、および画素構造の行または列の選択方法
US20090079856A1 (en) Solid-state imaging device and driving method therefor
US9241119B2 (en) Image pickup apparatus, method of driving image pickup apparatus, and image pickup system
JP5058090B2 (ja) 固体撮像装置
US7710481B2 (en) Image sensor architecture employing one or more non-volatile memory cells
US20090295965A1 (en) Method and circuit for driving active pixels in a cmos imager device
US7369170B2 (en) Solid-state imaging apparatus and control method with transmission control hold circuit
WO2007037163A1 (ja) 固体撮像素子の駆動方法、固体撮像素子、信号処理回路および撮像装置
KR100621558B1 (ko) Ｃｍｏｓ 이미지 센서 및 그 구동 방법
JP2003309770A (ja) 固体撮像装置
JP3858417B2 (ja) 撮像装置及び撮像素子の駆動方法
US7525079B2 (en) CMOS image sensor circuit and method of supplying initial charge thereof
JPS62214779A (ja) 固体撮像装置
JPH0775018A (ja) 増幅型固体撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06810387

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP