JP2023096467A

JP2023096467A - 信号処理装置

Info

Publication number: JP2023096467A
Application number: JP2021212265A
Authority: JP
Inventors: 隆典鈴木; Takanori Suzuki; 秀央小林; Hidehisa Kobayashi
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2021-12-27
Filing date: 2021-12-27
Publication date: 2023-07-07

Abstract

【課題】ノイズの影響の低減と動作の高速化を両立し得る情報処理装置を提供する。
【解決手段】入力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部と、前記デジタル信号を保持するメモリとを各々が含む複数の処理回路と、前記複数の処理回路の各々の前記メモリから前記デジタル信号を順次出力させる転送動作を行う走査回路と、を有し、前記走査回路は、前記転送動作の途中で前記転送動作を中断し、所定の期間が経過した後に中断時の状態から前記転送動作を再開する。
【選択図】図１

Description

本発明は、信号処理装置に関する。

ＣＭＯＳイメージセンサ等の固体撮像装置には、アナログデジタル変換（ＡＤ変換）の機能が内蔵されていることがある。このような固体撮像装置は、デジタルカメラ等に利用されている。特許文献１には、ＡＤ変換タイミングの異なる画素２行分のデータを処理してから水平走査（列走査）によるデータ転送を行うことにより、高速な読み出しを実現する技術が開示されている。

特開２００８－２９４９１３号公報

特許文献１において、水平走査によるデータ転送を行うことに起因する出力信号への影響に関しては言及されていない。

そこで、本発明は、ノイズの影響の低減と動作の高速化を両立し得る信号処理装置を提供することを目的とする。

本発明の一観点によれば、入力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部と、前記デジタル信号を保持するメモリとを各々が含む複数の処理回路と、前記複数の処理回路の各々の前記メモリから前記デジタル信号を順次出力させる転送動作を行う走査回路と、を有し、前記走査回路は、前記転送動作の途中で前記転送動作を中断し、所定の期間が経過した後に中断時の状態から前記転送動作を再開することを特徴とする信号処理装置が提供される。

本発明の他の観点によれば、入力されたアナログ信号をデジタル信号へのアナログデジタル変換を行うアナログデジタル変換部と、前記デジタル信号を保持するメモリと、クロック信号を計数することでカウント値を生成するカウンタとを各々が含む複数の処理回路と、前記複数の処理回路の各々の前記メモリから前記デジタル信号を順次出力させる転送動作を行う走査回路と、を有し、前記アナログデジタル変換部は、１つの前記アナログ信号の前記アナログデジタル変換において、所定の前記カウント値を閾値として、前記カウンタの動作を変更することによって前記アナログデジタル変換の分解能を変化させることを特徴とする信号処理装置が提供される。

本発明によれば、ノイズの影響の低減と動作の高速化を両立し得る信号処理装置が提供される。

第１実施形態に係る光電変換装置の構成を示すブロック図である。第１実施形態に係る画素の構成を示す回路図である。第１実施形態に係る光電変換装置の駆動方法を示すタイミング図である。第１実施形態に係る水平走査回路の構成を示す回路図である。第１実施形態に係る水平走査回路の駆動方法を示すタイミング図である。第２実施形態に係る光電変換装置の駆動方法を示すタイミング図である。第２実施形態に係る補正処理を説明するグラフである。第３実施形態に係る光電変換装置の駆動方法を示すタイミング図である。第４実施形態に係る機器のブロック図である。第５実施形態に係る機器のブロック図である。

以下、図面を参照しつつ、本発明の実施形態を説明する。複数の図面にわたって同一の要素又は対応する要素には共通の符号が付されており、その説明は省略又は簡略化されることがある。以下に述べる各実施形態では、光電変換装置の一例として、撮像装置を中心に説明する。しかしながら、各実施形態における光電変換装置は撮像装置に限定されるものではなく、他の装置にも適用可能である。他の装置の例としては、測距装置及び測光装置が挙げられる。測距装置は、例えば、焦点検出装置、ＴＯＦ（Ｔｉｍｅ－Ｏｆ－Ｆｌｉｇｈｔ）を用いた距離測定装置等であり得る。測光装置は、装置に入射する光の光量を測定する装置であり得る。

［第１実施形態］
図１は、本実施形態に係る光電変換装置の構成を示すブロック図である。図２は、本実施形態に係る画素の構成を示す回路図である。図１及び図２を相互に参照しつつ、光電変換装置の構成を説明する。

図１に示されているように、光電変換装置は、画素アレイ１、複数の処理回路２、水平走査回路３、行選択回路４、データ受信回路５、共通出力線６、参照信号生成回路７、カウンタ８及び制御回路９を有している。複数の処理回路２の各々は、アナログデジタル変換器（ＡＤ変換器）２１及びメモリ２２を有している。

制御回路９は、複数の処理回路２、水平走査回路３、行選択回路４、参照信号生成回路７及びカウンタ８に垂直同期信号、水平同期信号、クロック信号等の制御信号を出力する。これにより、制御回路９は、これらの回路の動作を制御する。

画素アレイ１は、複数の行及び複数の列をなすように配された複数の画素１１を有している。複数の画素１１の各々は、光電変換素子を含み、アナログ信号を出力する。図１では、簡略化のため複数の画素１１は、１０行及び１６列をなしているものとして図示しているが、実際には数千行及び数千列であり得る。図１において、画素アレイ１の上端の１行（１行目）及び左端の２列（１列目及び２列目）は、ＯＢ（オプティカルブラック）画素領域１ａである。ＯＢ画素領域１ａに含まれている複数の画素１１の各々は、遮光された光電変換素子を有するＯＢ画素（遮光画素）である。また、ＯＢ画素領域１ａ以外の９行及び１４列の領域に含まれている複数の画素１１の各々は、遮光されていない光電変換素子を有する有効画素である。

行選択回路４は、シフトレジスタ、ゲート回路、バッファ回路等の論理回路を含む走査回路である。行選択回路４は、垂直同期信号、水平同期信号、クロック信号等に基づいて、図１における横方向に延在して行ごとに配された制御線を介して、制御信号を画素１１に出力する。これにより、行選択回路４は、画素１１から行ごとに信号を順次出力させる走査を行う。また、行選択回路４は、画素１１における電荷の蓄積期間を制御する。

処理回路２は、複数の画素１１の各列に対応して配されている。図１においては、１６個の処理回路２が配されているが、実際には数千個の処理回路２が配され得る。画素１１で生成された信号は、図１における縦方向に延在して列ごとに配された出力線（図２における出力線１５）を介して、対応する列の処理回路２に出力される。

処理回路２は、ＡＤ変換器２１（アナログデジタル変換部）及びメモリ２２を含んでいる。参照信号生成回路７は、時間に応じて電圧が変化する、ランプ信号等の参照信号を各列のＡＤ変換器２１に供給する。カウンタ８は、クロック信号をカウント（計数）することにより、各列のメモリ２２にカウント値を出力する。本実施形態のＡＤ変換器２１は、参照信号生成回路７から出力される参照信号とカウンタ８から出力されるカウント値とを用いてＡＤ変換を行う方式（いわゆるシングルスロープ型）であるものとする。この方式のＡＤ変換器２１は、参照信号の電圧と、入力されたアナログ信号の電圧とを比較器により比較して、比較結果（電圧の大小関係）を示す信号のレベルが変化した時刻のカウント値をメモリ２２に書き込むことによりアナログ信号のＡＤ変換を行う。したがって、本実施形態のＡＤ変換器２１は、比較器を含み得る。

しかしながら、アナログデジタル変換部の構成は、他の一般的な方式によるものであってもよい。例えば、アナログデジタル変換部は、逐次比較型又はデルタシグマ型であってもよい。この場合、参照信号生成回路７及びカウンタ８に代えて、これらの方式によるＡＤ変換に必要な回路が適宜配され得る。また、ＡＤ変換に用いられる参照信号生成回路７及びカウンタ８の配置は図１に示すものに限られない。例えば、図１ではカウンタ８は各列の処理回路２に共通であるが、カウンタ８が列ごとに配された構成であってもよい。

水平走査回路３は、シフトレジスタ、ゲート回路、バッファ回路等の論理回路を含む走査回路である。水平走査回路３は、複数の処理回路２を順次選択する。これにより、複数の処理回路２の各々は、メモリ２２に保持しているデジタル信号を、順次、共通出力線６を介してデータ受信回路５に出力する。データ受信回路５は、入力されたデジタル信号に所定の処理を行って、光電変換装置の外部に出力する。

このように、処理回路２及び水平走査回路３は、画素１１から出力されたアナログ信号をデジタル信号に変換してデータ受信回路５に転送する信号処理機能を有している。処理回路２及び水平走査回路３は、総称として信号処理装置と呼ばれることもある。

ここで、図２を参照しつつ、画素１１の構成をより詳細に説明する。以下の説明では、画素１１内の光電変換部が蓄積する電荷が電子であるものとする。また、画素１１が備えるトランジスタは、すべてＮ型のＭＯＳトランジスタであるものとする。しかしながら、光電変換部が蓄積する電荷が正孔であってもよく、この場合には、画素１１のトランジスタがＰ型のＭＯＳトランジスタであってもよい。つまり、信号として取り扱われる電荷の極性に応じて、トランジスタ等の導電型は適宜変更することができる。

画素１１は、光電変換部ＰＤ、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ３及び選択トランジスタＭ４を有している。光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤのアノードは接地ノードに接続されており、光電変換部ＰＤのカソードは転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートが接続されるノードは、浮遊拡散部ＦＤである。浮遊拡散部ＦＤは、容量成分（浮遊拡散容量）を含み、電荷保持部としての機能を備える。浮遊拡散容量には、転送トランジスタＭ１から浮遊拡散部ＦＤを介して増幅トランジスタＭ３に至る電気的経路の寄生容量が含まれる。

リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電圧ＶＤＤが供給される電源電圧ノードに接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、出力線１５に接続されている。

出力線１５には、電流源１６が接続されている。電流源１６は、電流値が切り替え可能な電流源であってもよいし、電流値が一定の定電流源であってもよい。

図２の画素構成の場合、各行の制御線は、転送トランジスタＭ１のゲートに接続された信号線と、リセットトランジスタＭ２のゲートに接続された信号線と、選択トランジスタＭ４のゲートに接続された信号線と、を含む。転送トランジスタＭ１のゲートには、行選択回路４から制御信号ＰＴＸが供給される。リセットトランジスタＭ２のゲートには、行選択回路４から制御信号ＰＲＥＳが供給される。選択トランジスタＭ４のゲートには、行選択回路４から制御信号ＰＳＥＬが供給される。同じ行の複数の画素１１は、共通の信号線に接続されており、共通の制御信号により同時に制御される。

本実施形態では、画素１１を構成する各トランジスタはＮ型のＭＯＳトランジスタであるものとしている。したがって、行選択回路４からハイレベルの制御信号が供給されると対応するトランジスタがオンになる。また、行選択回路４からローレベルの制御信号が供給されると対応するトランジスタがオフになる。また、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型又は着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。

光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）する。転送トランジスタＭ１は、オンになることにより光電変換部ＰＤが保持する電荷を浮遊拡散部ＦＤに転送する。光電変換部ＰＤから転送された電荷は、浮遊拡散部ＦＤの容量（浮遊拡散容量）に保持される。その結果、浮遊拡散部ＦＤは、浮遊拡散容量による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電位となる。

選択トランジスタＭ４は、オンになることにより増幅トランジスタＭ３を出力線１５に接続する。増幅トランジスタＭ３は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ４を介して電流源１６からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、浮遊拡散部ＦＤの電位に基づく信号を、選択トランジスタＭ４を介して出力線１５に出力する。この意味で、増幅トランジスタＭ３及び選択トランジスタＭ４は、浮遊拡散部ＦＤに保持された電荷の量に応じた画素信号を出力する出力部である。

リセットトランジスタＭ２は、電圧（電圧ＶＤＤ）の浮遊拡散部ＦＤへの供給を制御することにより浮遊拡散部ＦＤをリセットする機能を備える。リセットトランジスタＭ２はオンになることにより浮遊拡散部ＦＤを電圧ＶＤＤに応じた電圧にリセットする。

上述のように、複数の画素１１の各々は、画素１１のリセット状態における基準信号レベルのアナログ信号と、非リセット状態、すなわち入射光に応じた有効信号レベルのアナログ信号とを出力することができる。ＡＤ変換器２１は、画素１１から読み出されたこれらのアナログ信号をＡＤ変換する。これにより、メモリ２２は、基準信号レベルに相当するデジタル信号であるＮ信号と、有効信号レベルに相当するデジタル信号であるＳ信号とを保持することができる。本実施形態においては、メモリ２２は、Ｎ信号とＳ信号の２種類について、１４ビットの分解能でＡＤ変換されたデジタルデータをそれぞれ保持することができる構成であるものとする。Ｓ信号とＮ信号のデジタルデータは、水平走査回路３の制御に応じて同一の共通出力線６を介してデータ受信回路５に転送される。その後、データ受信回路５又はそれ以降の回路において、Ｓ信号とＮ信号の差分処理が行われてもよく、データ圧縮が行われてもよい。

行選択回路４は、制御信号ＰＲＥＳ、ＰＴＸ、ＰＳＥＬのレベルを各行について順次制御することにより、各行の画素１１からの読み出し動作の制御を行う。行選択回路４が１つの行を選択してから、次の行が選択されるまでの期間の長さが１サイクル期間である。

行選択回路４が同時に選択することができる行数は本実施形態においては１行であるものとするが、２行単位とすることにより読み出しを高速化することができる。その場合、ＡＤ変換の同時処理数が２倍に増加するため、処理回路２の個数を列数の２倍とすればよい。

図３は、本実施形態に係る光電変換装置の駆動方法を示すタイミング図である。以下、図３に示されている光電変換装置の駆動方法を説明するが、それに先立って本実施形態の駆動方法の前提条件と概略について説明する。

本実施形態の光電変換装置には、図１に示されているように、１６個のＡＤ変換器２１及び１６個のメモリ２２が配されている。すなわち、１６個のＮ信号及び１６個のＳ信号が１６個のメモリ２２に保持される。その後、水平走査回路３の制御によって１６個のメモリ２２から共通出力線６を介して１個ずつデータ受信回路５にデジタルデータが順次転送される。言い換えると、Ｎ信号及びＳ信号の各々について、１６回のデータ転送が行われる。この合計１６回のデータ転送動作の開始から終了までを一連のデータ転送動作とする。本実施形態では図１における左端のメモリ２２から右方向に向かって順にデータ転送が行われるものとする。

複数のメモリ２２からデータ受信回路５にデータ転送を完了するまでに要する時間について述べる。本実施形態では、簡略化のため、メモリ２２の個数が１６個である場合の例を示して説明しているが、光電変換装置が例えば５０００万画素クラスのカメラである場合、メモリ２２の個数は約８０００個である。許容ピーク電力と転送スピードのバランスを考慮して、８０００列分のデータを１０列単位で８００回に分けてデータ転送動作が行われるものとする。この場合、転送周波数を１００ＭＨｚとすると合計８μｓｅｃのデータ転送時間が必要となる。光電変換装置の動作の高速化が進展するにつれて、この８μｓｅｃのデータ転送時間が１サイクル期間に対して占める割合が大きくなる。

ＡＤ変換期間とデータ転送期間が重なると、データ転送動作による電源電圧の変動等のノイズがＡＤ変換の精度に影響を与えることがある。図１に示されているように、メモリ２２とデータ受信回路５との間は、長い共通出力線６により接続される。共通出力線６が長いため、データ転送動作時のピーク電流は大きくなりやすい。そのため、データ転送動作時には大きな電源電圧の変動が生じやすく、この電源電圧の変動に起因するノイズが信号品質に影響を与える場合がある。そのため、ＡＤ変換期間とデータ転送期間が重ならないようにする等の手法により、データ転送動作によるノイズが精度に影響しやすいタイミングと重ならないようにデータ転送動作を行うことが望まれる。

しかしながら、上述のような光電変換装置の動作の高速化により、データ転送時間が１サイクル期間に対して占める割合が大きくなってきていることから、そのようなデータ転送動作を行うことが難しい場合もある。このような事情に鑑みて、本実施形態の水平走査回路３は、一連のデータ転送動作の途中でデータ転送動作を中断させ、その後、所定の期間が経過した後に中断時の状態からデータ転送動作を再開させる機能を有している。

図３を参照しつつ、１サイクル期間の動作に着目して光電変換装置の駆動方法を説明する。図３における「画素リセット」に示されている画素リセットパルスは図２のリセットトランジスタＭ２に入力される制御信号ＰＲＥＳに相当するものである。画素リセットパルスがハイレベルになると、行選択回路４が選択している行において１６個の画素１１がリセットされ、１６個の画素１１の出力がそれぞれの基準信号の電圧となる。ここで基準信号の電圧値は、素子ばらつきによって変動し得る。基準信号の電圧値の範囲は３．０Ｖから２．６Ｖであるものとする。

図３における「画素信号転送」に示されている画素信号転送パルスは、図２の転送トランジスタＭ１に入力される制御信号ＰＴＸに相当するものである。画素信号転送パルスがハイレベルになると、画素１１からの出力がフォトダイオードへの入射光の光量に応じた有効信号の電圧値になる。ここで有効信号の電圧値の範囲は、基準信号の下限想定電圧２．６Ｖから１．６Ｖの電圧振幅の範囲で１４ビットの分解能が得られるように設計される。すなわち、有効信号における電圧値の範囲は、３．０Ｖ（黒画像）から１．０Ｖ（光飽和画像）であるものとする。このとき、画素１１からの出力は、約１００μＶ／ＬＳＢのステップでＡＤ変換が行われる。

カウンタ８から出力されるカウント値は１カウント分が１ＬＳＢ相当となるように設定されている。すなわち、基準信号のＡＤ変換時にはカウント値は、「０」（３．０Ｖに対応）から「４０９５」（２．６Ｖに対応）までカウントアップする。また、有効信号のＡＤ変換時にはカウント値は、「０」（３．０Ｖに対応）から「２０４７９」（１．０Ｖに対応）までカウントアップする。ここで、本実施形態では画素１１が１行あたり１６個配されている例を示しているため、１６個の画素１１からの出力信号が取得される。単純化のため、図３の「画素出力」には１６個の画素１１のうちの有効画素の１つに着目した電圧波形の例が示されている。

図３の「ＡＤ変換」は、ＡＤ変換器２１においてＡＤ変換が行われている期間を示している。図３の「ＡＤ変換」がハイレベルである期間は、ＡＤ変換器２１においてＡＤ変換が行われている期間である。図３の「ＡＤ変換」がハイレベルになるタイミングにおいて、カウンタ８から出力されるカウント値は、「０」からカウントアップを開始する。参照信号生成回路７は、カウンタ８と同期して参照信号を出力する。「ＡＤ変換」がハイレベルである期間においては、カウント値の時間当たりのカウントアップ量と参照信号の時間変化とが対応するように参照信号が生成されている。「ＡＤ変換」がハイレベルである期間、ＡＤ変換器２１は画素１１からの出力信号の電圧と参照信号の電圧との比較を継続する。これらの電圧の大小関係が変化し、比較器の出力信号のレベルが変化すると、その時刻におけるカウント値がデジタルデータとしてメモリ２２に書き込まれる。

メモリ２２に書き込まれたデジタルデータは、ＡＤ変換が終了した後に、水平走査回路３の制御によってデータ受信回路５に転送される。図３の「走査開始」は、水平走査回路３が走査を開始するタイミングを示す走査開始パルスを示している。図３の「走査中断」は、走査開始後に、水平走査回路３が走査を中断するタイミングを示す走査中断パルスを示している。図３の「走査再開」は、走査中断後に、水平走査回路３が走査を再開するタイミングを示す走査再開パルスを示している。水平走査回路３は、走査開始パルスがハイレベルになるタイミングで、一連のデータ転送動作を開始する。水平走査回路３は、走査中断パルスがハイレベルになるタイミングでデータ転送動作を一時中断し、その後、走査再開パルスがハイレベルになるタイミングでデータ転送動作を再開する。図３の「データ転送」は、メモリ２２からデータ受信回路５に各種のデジタルデータが転送されている期間を示している。

次に、図３の時刻Ｔ１から時刻Ｔ９における動作について説明する。時刻Ｔ１においては、ある１つの行に配された１６個の画素１１が行選択回路４によって選択されている。ここでは簡略化のため、そのある１つの行を「行１」と呼ぶ。時刻Ｔ１において、行１の画素が選択されている状態で画素リセットパルスがハイレベルになることにより、行１の画素出力は図３に示されているように「基準１」の電圧値にリセットされる。図３において、このリセットパルスがハイレベルになる動作を「リセット１」と表記している。

なお、「画素リセット」、「画素信号転送」、「画素出力」、「ＡＤ変換」、「データ転送」のそれぞれの波形中に表記されている「リセット１」等の文字の語尾に付された数字は対応する行を示している。「リセット１」等の「１」は、それらが行１に関連する動作又は信号であることを示している。「リセット２」等の「２」は、それらが行１の次の行（以降、「行２」と呼ぶ）に関連する動作又は信号であることを示している。「有効０」等の「０」は、それらが行１の１つ前の行（以降、「行０」と呼ぶ）に関連する動作又は信号であることを示している。

また、図３において、「ＡＤ変換」及び「データ転送」のそれぞれに表記されている「Ｎ」の文字はそれらが基準信号に関連する動作であることを示しており、「Ｓ」の文字はそれらが有効信号に関連する動作であることを示している。

時刻Ｔ１においては、メモリ２２に「有効０」の電圧がＡＤ変換されたデジタルデータが保持されている。「画素出力」の波形中の電圧値である「有効０」とは、行０の有効信号の電圧である。また、水平走査回路３の制御により、行０の有効信号のデジタルデータの一連のデータ転送動作が「転送Ｓ０」で示されている期間に行われており、時刻Ｔ１はその途中である。

ここで、「一連の」データ転送動作とは、１回分のＡＤ変換によりメモリ２２に保持されたデジタルデータが、データ受信回路５に転送され始めてから、終了するまでの動作である。本実施形態では、１回分のＡＤ期間において１６個のＡＤ変換器２１がＡＤ変換を行うため、これらの１６個のデジタルデータがデータ転送され始めてから、終わるまでの期間が一連のデータ転送動作の期間である。

図３のデータ転送動作における「転送Ｓ０」に示されているように、実質的なデータ転送動作の期間は前半の「ＳＡ０」と後半の「ＳＢ０」に２分割されている。そして、時刻Ｔ１よりも前の時刻において走査開始パルスがハイレベルになっている。すなわち、「ＳＡ０」のデータ転送動作は、時刻Ｔ１に先立って開始されており、時刻Ｔ１は、「ＳＡ０」のデータ転送動作が行われている途中である。以降、一連のデータ転送動作が分割されている場合において、先に行われる転送期間を転送期間Ａと呼び、後に行われる転送期間を転送期間Ｂと呼ぶ。「データ転送」に表記されている「Ａ」の文字は転送期間Ａを示しており、「Ｂ」の文字は転送期間Ｂを示している。

時刻Ｔ２において、走査中断パルスがハイレベルになり、メモリ２２からデータ受信回路５への「ＳＡ０」のデータ転送動作が終了する。時刻Ｔ２は、「転送Ｓ０」のデータ転送動作が１６回のデータ転送のうちの１０個分だけ終了した時刻である。すなわち、「転送Ｓ０」は、１０個のデータ転送が終了した直後の時刻Ｔ２に中断する。時刻Ｔ２は、「ＮＡＤ１」のＡＤ変換が開始する時刻の直前に設定されている。

時刻Ｔ２の直後、「ＮＡＤ１」のＡＤ変換が開始する。「ＮＡＤ１」のＡＤ変換の期間（第１変換期間）において、ＡＤ変換器２１は、「画素出力」の波形における「基準１」の電圧レベルをＡＤ変換し、デジタルデータがメモリ２２に保持される。このＡＤ変換は、１６列分並行して同時期に行われる。なおメモリ２２の各々は、ＡＤ変換後のデジタルデータを２系統分保持できるように構成されている。これにより、「転送Ｓ０」の中断により転送が完了していない６個分のデジタルデータが「ＮＡＤ１」のＡＤ変換によって上書きされないようにすることができる。「ＮＡＤ１」のＡＤ変換は時刻Ｔ３の直前に終了する。

時刻Ｔ３において、走査再開パルスがハイレベルになり、メモリ２２からデータ受信回路５への「転送Ｓ０」のデータ転送動作が再開する。これにより、時刻Ｔ３以降、残り６個分のデジタルデータが転送される。図３には、再開後のデータ転送期間が「ＳＢ０」で示されている。このように、時刻Ｔ２から時刻Ｔ３の間の期間、「転送Ｓ０」のデータ転送動作が中断されており、この中断されている期間の間に「ＮＡＤ１」のＡＤ変換が行われている。

また、時刻Ｔ３と時刻Ｔ４の間の期間において、画素信号転送パルスがハイレベルになり、画素１１からの出力がフォトダイオードへの入射光の光量に応じた有効信号の電圧値になる。これにより、行１の画素出力は図３に示されているように「有効１」の電圧値になる。

時刻Ｔ４において、走査開始パルスがハイレベルになり、「ＮＡＤ１」のＡＤ変換によりメモリ２２に保持されたデジタルデータの転送が開始する。図３には、時刻Ｔ４から開始される一連のデータ転送動作が「転送Ｎ１」として示されている。「転送Ｎ１」は、「転送Ｓ０」と同様に、水平走査回路３により中断及び再開の制御が行われることにより、データ転送動作が「ＮＡ１」と「ＮＢ１」に２分割されている。「転送Ｎ１」においては、「Ｎ１Ａ」と「Ｎ１Ｂ」の間の期間において「ＳＡＤ１」のＡＤ変換が開始する点は「転送Ｓ０」と同様であるが、「ＳＡＤ１」の途中から「ＮＢ１」が開始する点が「転送Ｓ０」と異なる。

時刻Ｔ５において、走査中断パルスがハイレベルになり、「転送Ｎ１」が中断する。言い換えると、「ＮＡ１」のデータ転送動作が終了する。時刻Ｔ５は、「ＳＡＤ１」のＡＤ変換が開始する時刻の直前に設定されている。

時刻Ｔ５の直後、「ＳＡＤ１」のＡＤ変換が開始する。「ＳＡＤ１」のＡＤ変換の期間（第２変換期間）において、ＡＤ変換器２１は「画素出力」の波形における「有効１」の電圧レベルをＡＤ変換し、デジタルデータがメモリ２２に保持される。有効信号の電圧値の範囲は基準信号の電圧値の範囲よりも広いため、「ＮＡＤ１」の期間よりも「ＳＡＤ１」の期間の方が長く設定されている。なお、「ＳＡＤ１」の期間に入力される参照信号の電圧の傾きの絶対値を「ＮＡＤ１」の期間に入力される参照信号の電圧の傾きの絶対値よりも大きくしてもよい。これにより、「ＳＡＤ１」の期間を短縮することができる。

電圧値の範囲の違いにより「ＮＡＤ１」の期間よりも「ＳＡＤ１」の期間の方が長くなりやすい点は、ＡＤ変換器２１がシングルスロープ型である場合に限って生じるものではない。したがって、ＡＤ変換の方式が異なる場合であっても、「ＮＡＤ１」の期間よりも「ＳＡＤ１」の期間の方が長く設定され得る。

時刻Ｔ６において、走査再開パルスがハイレベルになり、「転送Ｎ１」のデータ転送動作が再開する。図３には、再開後のデータ転送期間が「ＮＢ１」で示されている。このように、時刻Ｔ５から時刻Ｔ６の間の期間、「転送Ｎ１」のデータ転送動作が中断されており、この中断されている期間の間に「ＳＡＤ１」のＡＤ変換が開始する。

光電変換部ＰＤにおいて、光電変換により光ショットノイズが発生し得る。この光ショットノイズは、画素出力が光飽和に相当する１Ｖに近いほど大きい。「ＳＡＤ１」のＡＤ変換の期間において参照信号生成回路７から出力される参照信号の電圧は、黒画像に相当する３．０Ｖから、光飽和画像（明画像）に相当する１．０Ｖまでの範囲をカバーするように変化する。この場合「ＳＡＤ１」の期間の後ろに近い（光量が多い）ほど光ショットノイズが大きくなるため、データ転送動作によるノイズが視認されにくくなる。光ショットノイズの影響が小さくなっている時刻Ｔ６のタイミングにおいて走査再開パルスをハイレベルにして、「転送Ｎ１」を再開することにより、データ転送動作によるノイズが視認されにくくなる。また、「ＳＡＤ１」のＡＤ変換のようにＡＤ変換の期間が長い場合には、「ＳＡＤ１」の期間の後ろに近い部分をデータ転送動作の期間と重複させることが望ましい。これにより、ＡＤ変換の期間とデータ転送動作の期間を完全に重複しないようにする場合よりも、処理の高速化が実現される。したがって、ノイズの影響の低減と動作の高速化が両立される。

「ＳＡＤ１」のＡＤ変換の途中に開始する「ＮＢ１」のデータ転送動作の開始タイミングについて述べる。光電変換部ＰＤに光が入射していない場合、すなわち黒画像の場合には、基準信号の電圧の範囲内であるカウント値の範囲、すなわちカウント値が「０」から「４０９５」までである期間内に比較器の出力信号のレベルが変化する。上述のように、この期間内に「ＮＢ１」のデータ転送動作が開始するとデータ転送動作によるノイズが視認されやすいため、この期間が経過した後に「ＮＢ１」のデータ転送動作が開始することがより好適である。ただし、一般的には、黒画像のカウント値の範囲が「０」から「４０９５」までというような幅を持っているとは限らない。したがって、「ＳＡＤ１」のＡＤ変換の開始タイミングよりも後、すなわち、「ＳＡＤ１」のＡＤ変換の途中に「ＮＢ１」のデータ転送動作の開始タイミングが設定されていれば効果が得られる可能性がある。

一方、「ＮＢ１」のデータ転送動作の終了タイミングは、「ＳＡＤ１」のＡＤ変換の終了時又はそれ以降とすることが好適である。上述のように、データ転送動作の期間は「ＳＡＤ１」のＡＤ変換の後ろに近いほどノイズが視認されにくくなるため、ノイズ低減効果が向上するためである。一方、「ＮＢ１」のデータ転送動作が「ＳＡＤ１」のＡＤ変換の終了後も継続すると１サイクルの期間が長くなる可能性があるため、「ＮＢ１」のデータ転送動作の終了タイミングは、「ＳＡＤ１」の終了タイミングと一致していることがより好適である。

時刻Ｔ８において、走査開始パルスがハイレベルになり、「ＳＡＤ１」のＡＤ変換によりメモリ２２に保持されたデジタルデータの転送が開始する。図３には、時刻Ｔ８から開始される一連のデータ転送動作が「転送Ｓ１」として示されている。「転送Ｓ１」は、「転送Ｓ０」と同様に、水平走査回路３により中断及び再開の制御が行われることにより、データ転送動作が「ＳＡ１」と「ＳＢ１」に２分割されている。

時刻Ｔ９において、行１の次の行である行２の画素１１が選択される。そして、時刻Ｔ９において、画素リセットパルスがハイレベルになることにより、行２の画素出力が図３に示されているように「基準２」の電圧値にリセットされる。図３において、このリセットパルスがハイレベルになる動作を「リセット２」と表記している。以降の動作は、時刻Ｔ１から時刻Ｔ９と同様であるため説明を省略する。行１の画素１１の画素リセットパルスがハイレベルになる時刻Ｔ１から、行２の画素１１の画素リセットパルスがハイレベルになる時刻Ｔ９までの期間が１サイクル期間に相当する。

次に、図４及び図５を参照して水平走査回路３の回路構成の例について説明する。図４は本実施形態に係る水平走査回路３の構成を示す回路図であり、図５は本実施形態に係る水平走査回路３の駆動方法を示すタイミング図である。

図４に示されているように水平走査回路３は、フリップフロップ３１と、ＡＮＤゲート３２、３４と、遅延回路３３とを有している。フリップフロップ３１とＡＮＤゲート３４は、各列のメモリ２２に対応して配されている。すなわち、水平走査回路３は、１６個のフリップフロップ３１と１６個のＡＮＤゲート３４とを有している。

ＡＮＤゲート３２の第１入力端子及び第２入力端子には、それぞれ、ＣＬＫ制御パルス及びＣＬＫパルス（クロック信号）が入力される。ＡＮＤゲート３２は、ＣＬＫ制御パルスとＣＬＫパルスの論理積の信号を出力する。すなわち、ＡＮＤゲート３２は、ＣＬＫ制御パルスに基づいて、ＣＬＫパルスをゲーティングする。

ＡＮＤゲート３２の出力端子は、１６個のフリップフロップ３１の各々のクロック端子及び遅延回路３３の入力端子に接続されている。遅延回路３３の出力端子は、１６個のＡＮＤゲート３４の各々の第１入力端子に接続されている。１段目のフリップフロップ３１の入力端子Ｄには走査開始パルスが入力される。１段目のフリップフロップ３１の出力端子Ｑは、２段目のフリップフロップ３１の入力端子Ｄ及び１段目のＡＮＤゲート３４の第２入力端子に接続されている。２段目のフリップフロップ３１の出力端子Ｑは、３段目のフリップフロップ３１の入力端子Ｄ及び２段目のＡＮＤゲート３４の第２入力端子に接続されている。３段目以降のフリップフロップ３１及びＡＮＤゲート３４も同様に接続されている。このように、１６個のフリップフロップ３１はシフトレジスタ回路を構成している。

１段目から１６段目のＡＮＤゲート３４の出力信号を、それぞれＲＥＡＤ１からＲＥＡＤ１６とする。出力信号ＲＥＡＤ１からＲＥＡＤ１６の末尾の数字はメモリ２２の列番号に対応しており、出力信号ＲＥＡＤ１からＲＥＡＤ１６のいずれかがハイレベルになると対応する列のメモリ２２からデータ受信回路５にデジタル信号が転送される。

図４に示されているように、ＡＮＤゲート３２の出力端子のノードに出力される信号を信号ＣＬＫ１とし、遅延回路３３の出力端子のノードに出力される信号を信号ＣＬＫ２とする。すなわち、本実施形態の水平走査回路３は、入力された走査開始パルス、ＣＬＫ制御パルス及びＣＬＫパルスに基づいて、内部で信号ＣＬＫ１、ＣＬＫ２を生成している。しかしながら、水平走査回路３の外部の回路、例えば制御回路９等から信号ＣＬＫ１、ＣＬＫ２が入力される構成であってもよい。

図５を参照して水平走査回路３の動作を説明する、図５には、図３における時刻Ｔ１から時刻Ｔ３付近の期間における各種パルスのタイミングが示されている。時刻Ｔ１前後の期間において、ＣＬＫ制御パルスがハイレベルであり、かつＣＬＫパルスが供給されている。この状態において、走査スタートパルスが１クロック期間分だけハイレベルになると、時刻Ｔ１以降、信号ＣＬＫ１がハイレベルになるごとに１６個のフリップフロップ３１の出力信号が順次ハイレベルになる。また、フリップフロップ３１の出力信号と信号ＣＬＫ２との論理積に基づき、出力信号ＲＥＡＤ１からＲＥＡＤ１６が順次ハイレベルになる。

出力信号ＲＥＡＤ１からＲＥＡＤ１６の各々がハイレベルになると、対応する列のメモリ２２からデータ受信回路５に対してデジタル信号が転送される。時刻Ｔ１以降、出力信号ＲＥＡＤ１０がハイレベルになった後の時刻Ｔ２において、ＣＬＫ制御パルスがローレベルとなる。これにより、シフトレジスタ回路に対する信号ＣＬＫ１の供給が停止し、データ転送動作が中断される。ＡＤ変換が行われている期間においては、ＣＬＫ制御パルスはローレベルに維持され、データ転送動作は停止されている。その後、ＡＤ変換が終了した後の時刻Ｔ３において、ＣＬＫ制御パルスが再びハイレベルになり、出力信号ＲＥＡＤ１１からＲＥＡＤ１６が順次ハイレベルになる。その後出力信号ＲＥＡＤ１６がハイレベルになった後、一連のデータ転送動作が終了する。このように、ＣＬＫ制御パルスに基づいてシフトレジスタへのクロック信号の供給の有無が変化することにより、データ転送動作を中断及び再開する制御がなされている。

上述のように、本実施形態の水平走査回路３は、一連のデータ転送動作の途中でデータ転送動作を中断させ、所定の期間が経過した後に中断時の状態からデータ転送動作を再開することができる機能を有している。これにより、１サイクル期間内におけるデータ転送動作によるノイズが精度に影響しやすいタイミングを避けてデータ転送動作を行うことが可能であり、ノイズの影響の低減と動作の高速化を両立することができる。

本実施形態では、１サイクル期間におけるノイズが影響しやすいタイミングの例としてＡＤ変換期間を挙げて説明しているが、ノイズが影響しやすいタイミングはＡＤ変換期間に限られない。他の例としては、画素リセットのタイミング及び画素信号転送のタイミングが挙げられる。ＡＤ変換期間の例と同様に、これらのタイミングと重ならないようにデータ転送動作を行うことにより、ノイズの影響が低減され得る。

以上のように、本実施形態によれば、ノイズの影響の低減と動作の高速化を両立し得る信号処理装置が提供される。また、そのような信号処理装置を画素１１から出力されたアナログ信号の信号処理に用いることにより、ノイズの影響の低減と動作の高速化を両立し得る光電変換装置が提供される。

なお、データ転送動作の中断及び再開のタイミングは光電変換装置の外部からの制御に基づくものであってもよい。このタイミングを外部から制御できる手法の例としては、例えば、光電変換装置とは別の半導体装置から、光電変換装置の制御端子に制御信号が入力され、この制御信号によってデータ転送動作の中断及び再開のタイミングが設定されるという構成が挙げられる。水平走査回路３によるデータ転送動作の信号品質への影響が電源電圧変動によるものとすると、電源電圧変動の影響がデータ転送動作から所定の時間差をおいて発生するケースがある。そのため、ＡＤ変換期間とデータ転送動作の期間だけに注目して中断及び再開のタイミングを設計することが適切でない場合がある。光電変換装置の外部からの制御に基づいて中断及び再開のタイミングを設定できるようにすることで、実際にノイズの影響が出るタイミングに合わせてこれらのタイミングを調整することができる。また、例えば、データ転送動作が与える影響が、ＡＤ変換期間よりも画素リセット時等の他の期間で顕著な場合もあり得る。このような場合に、光電変換装置の外部からの制御に基づいて中断及び再開のタイミングを設定できるようにすることで、中断及び再開のタイミングを影響が大きいタイミングに合わるような修正が可能となる。

また、本実施形態では一連のデータ転送動作における中断及び再開の回数が１回である例を示しているが、２回以上であってもよい。中断及び再開の回数が多いほど、データ転送動作が信号品質に影響しやすいタイミングを避けることが容易になり、設計の自由度が向上する。これに対し、中断及び再開の回数を２回以上にすると、そのような制御を行うための制御回路と、データ受信回路５よりも後段のデジタルデータの処理回路とがより複雑になりやすい。したがって、設計要求等に応じて、一連のデータ転送動作における中断及び再開の回数を１回又は複数回に適宜設計することが望ましい。

［第２実施形態］
本実施形態に係る光電変換装置について説明する。第１実施形態と同様の構成要素には同一の符号が付されており、これらの構成要素についての説明は省略又は簡略化されることがある。本実施形態の光電変換装置の回路構成は第１実施形態と同様であるため説明を省略する。

図６は、本実施形態に係る光電変換装置の駆動方法を示すタイミング図である。本実施形態では、処理回路２がＡＤ変換期間の途中でＡＤ変換の分解能を変えることができる機能を有している。ＡＤ変換の分解能は、ＡＤ変換の際にカウント値があらかじめ指定された所定の値に達したときに変化する。

図６には、図３に示されている信号に加えて、「カウント値」、「参照電圧」、「第１ビット」、「第２ビット」及び「第３ビット」が更に図示されている。それ以外の信号については、大筋では図３と同様であるため、以下では説明を省略する場合もある。

「ＮＡＤ１」のＡＤ変換の期間において、カウント値は、「０」から「４０９５」までカウントアップする。図６における「Ｎｍａｘ」はカウント値「４０９５」に相当する。「ＳＡＤ１」のＡＤ変換の期間において、カウント値は、「０」から「２０４７９」までカウントアップする。図６における「Ｓｍａｘ」はカウント値「２０４７９」に相当する。

図６における「参照電圧」は、参照信号生成回路７の出力電圧である。ランプ電圧に関しては、基準信号の電圧値の範囲は３．０Ｖから２．６Ｖであるため、図６における電圧Ｖｒｅｓは３．０Ｖであり、電圧Ｖｎは２．６Ｖである。また、有効信号の電圧値の範囲は３．０Ｖから１．０Ｖであるため、図６における電圧Ｖｓは１．０Ｖである。第１実施形態と同様に、基準信号と有効信号の電圧値の範囲の違いにより、「ＮＡＤ１」のＡＤ変換の期間よりも「ＳＡＤ１」のＡＤ変換の期間の方が長い。

時刻Ｓ１は、行１の画素１１がリセットされる時刻であり、時刻Ｓ８は、行２の画素１１がリセットされる時刻である。時刻Ｓ１から時刻Ｓ８までの時間が１サイクル期間に相当する。時刻Ｓ２から時刻Ｓ３の期間において「ＮＡＤ１」のＡＤ変換が行われる。「ＮＡＤ１」のＡＤ変換における分解能は、第１実施形態と同様に１４ビットである。「カウント値」の波形に付されている「１４ビット」は、ＡＤ変換の分解能を示している。

カウンタ８が出力するカウント値は、通常の２進数によるものであってもよく、グレイコードであってもよい。本実施形態においては、カウンタ８は、グレイコードによるカウント値を出力し、メモリ２２は、グレイコードによるデジタルデータを保持するものとする。図６中の「第１ビット」は、カウンタ８から出力されるカウント値の最下位ビットである第１ビットの出力波形を模擬したものである。また、図６中の「第２ビット」は、カウンタ８から出力されるカウント値の最下位ビットよりも１つ上位のビットである第２ビットの出力波形を模擬したものである。第２ビットの波形のハイレベルとローレベルが切り替わる周期は、第１ビットの波形のハイレベルとローレベルが切り替わる周期の２倍である。また、図６中の「第３ビット」は、カウンタ８から出力されるカウント値の第２ビットよりも１つ上位のビットである第３ビットの出力波形を模擬したものである。第３ビットの波形のハイレベルとローレベルが切り替わる周期は、第２ビットの波形のハイレベルとローレベルが切り替わる周期の２倍である。

１４ビット分解能を実現するＡＤ変換器２１においてカウント値の範囲は「０」から「２０４７９」までを対応可能とするため、カウント値は、第１ビットから第１５ビットまでを含むものとする。また、メモリ２２は、１５ビット分のデジタルデータを保持できるように構成されている。第４ビットから第１５ビットの波形については、図６では不図示であるが、第１ビットから第３ビットと同様である。「ＮＡＤ１」のＡＤ変換の期間において、カウント値は「０」から「４０９５」までカウントアップする。その間、第１ビットから第１５ビットまでの各ビットのレベルはそのカウント値に対応したデジタル値になるように変化する。

時刻Ｓ５から時刻Ｓ７の間の期間において、「ＳＡＤ１」のＡＤ変換が行われる。時刻Ｓ５の後、１４ビット分解能のＡＤ変換が開始する。時刻Ｓ６においてあらかじめ指定された所定のカウント値に達すると、図６中の「第１ビット」及び「第２ビット」に示されているように、カウンタ８の出力信号の下位の２ビット分の変動が停止する。これにより、ＡＤ変換の分解能が１４ビットから１２ビットに変化する。第１ビット及び第２ビットは他のビットに比べてレベル変動の周期が短い。上述のように第１ビットの変動周期は第２ビットの変動周期の半分程度であり、第１ビットの変動周期は第２ビットの周期の半分程度である。カウンタ８の消費電力は出力信号のレベルが変化する頻度が高いほど多い。そこで、下位の２ビット分の変動を停止することにより、カウンタ８の消費電力が４分の１程度に低減する。このように、ＡＤ変換の分解能を低減することにより、ＡＤ変換時の消費電力が低減する。

なお、「ＳＡＤ１」の後半部分では、光ショットノイズが大きいためＡＤ変換の分解能を低下させることにより量子化ノイズが増加したとしても信号品質への影響は小さい。したがって、「ＳＡＤ１」のＡＤ変換の途中でＡＤ変換の分解能を低下させても、分解能の低下が信号品質に与える影響は小さい。

また、ＡＤ変換の分解能を１４ビットから１２ビットに低下させる手法は、図８に示されているようなカウンタ８の下位２ビットの変動を停止する手法に限られない。他の手法の例としては、カウンタ８の出力は変えずに、下位２ビット分についてはメモリ２２への書き込み動作を行わないというものが挙げられる。このように、カウント値の一部のビットをＡＤ変換に用いないというものであれば、他の手法も同様に適用可能である。

以上のように、本実施形態では、ＡＤ変換が行われる期間の途中であらかじめ指定された所定のカウント値を超えるとＡＤ変換の分解能が変化するような駆動方法が行われる。すなわち、時刻Ｓ６から時刻Ｓ７の期間において、ＡＤ変換の分解能が１４ビットから１２ビットに低減されており、この期間にデータ転送動作が並行して行われる。ＡＤ変換の分解能の低減により、消費電力が低減し、これによりデータ転送動作が並行して行われた場合にもＡＤ変換動作がノイズの影響を受けにくくなる。したがって、ノイズの影響の低減と動作の高速化が両立される。

図６に示されているように、時刻Ｓ４から「ＮＡ１」のデータ転送動作が開始し、「ＳＡＤ１」のＡＤ変換が開始する直前の時刻Ｓ５において「ＮＡ１」のデータ転送動作が終了する。そして、時刻Ｓ６において、ＡＤ変換の分解能を１４ビットから１２ビットに低下させた状態で「ＮＢ１」のデータ転送動作が行われる。このように、本実施形態においても、第１実施形態と同様に、一連のデータ転送動作の途中でデータ転送動作が中断し、所定の期間が経過した後に中断時の状態からデータ転送動作が再開する制御方法が適用されている。これにより、分解能が低減されたＡＤ変換期間内に分割されたデータ転送動作のうちの後半部分のデータ転送動作を行うことができるため、より効果的にノイズの影響の低減と動作の高速化を実現することができる。

なお、実際の電源電圧変動はデータ転送動作から時間差をおいて発生すること等を考慮すると、「ＮＢ１」のデータ転送動作の一部が１４ビットの分解能によるＡＤ変換期間と重なっていてもよく、その場合にも効果は得られる。しかしながら、ＡＤ変換の分解能が１４ビットから１２ビットに低減されてから、「ＮＢ１」のデータ転送が開始することが望ましい。１４ビットの分解能のＡＤ変換とデータ転送動作とが同時に行われない方がピーク電流をより確実に低減できるため、データ転送動作がＡＤ変換動作に及ぼすノイズを低減することができる。

図７（ａ）、図７（ｂ）及び図７（ｃ）は、本実施形態に係る補正処理を説明するグラフである。図７（ａ）、図７（ｂ）及び図７（ｃ）を参照して、所定のカウント値を指定しておき、そのカウント値を閾値としてＡＤ変換の分解能を変化させることによる効果を説明する。ＡＤ変換の性能指標として、ＩＮＬ（積分非直線性）とＤＮＬ（微分非直線性）がある。指定されたカウント値はこれらの補正に用いられる。図７（ａ）、図７（ｂ）及び図７（ｃ）において、横軸は時刻を示しており、時刻Ｓ６はＡＤ変換の分解能が変化するタイミングである。縦軸はカウント値を示している。実線のグラフはカウンタ８から出力されるカウント値を示しており、破線のグラフはカウント値の理想特性を示している。

図７（ａ）は、カウンタ８がグレイコードのカウント値を出力する場合の例を示している。この場合は、分解能が１４ビットである範囲と分解能が１２ビットである領域との間で破線が連続的に接続されており、ＩＮＬは悪化していない。しかしながら、１カウント分のカウントアップと７カウント分のカウントアップを交互に繰り返すような不規則な特性となるため、ＤＮＬが悪化し得る。

そのため、ＡＤ変換の分解能を変化させるカウント値をあらかじめ指定しておき、そのカウント値からカウンタ８が、カウント値の補正処理を行うことが好適である。この補正処理において、仮に分解能が切り替わるカウント値が不明であると、分解能が切り替わるカウント値の近傍に適切な補正が行われない領域が発生し、ＡＤ変換の精度が劣化し得る。ＡＤ変換の分解能を変化させる閾値のカウント値を指定することにより、補正処理をどのカウント値から開始すべきかが明確になるため、より適切な補正処理を行うことができる。図７（ｃ）は適切な補正が行われた場合における補正後のカウント値の例を示している。

図７（ｂ）は、カウンタ８が通常の２進数のカウント値を出力する場合の例を示している。この場合は、分解能が１４ビットである範囲と分解能が１２ビットである領域との間で破線が不連続になるため、ＩＮＬが悪化し得る。

そのため、上述のグレイコードの例と同様に、ＡＤ変換の分解能を変化させるカウント値を指定しておき、そのカウント値からカウンタ８が、カウント値の補正処理を行うことが好適である。この補正処理は、分解能が１２ビットである領域において２ＬＳＢ分のオフセットを加算するものであり得る。この補正処理においても、仮に分解能が切り替わるカウント値が不明であると、分解能が切り替わるカウント値の近傍に適切な補正が行われない領域が発生し、ＡＤ変換の精度が劣化し得る。ＡＤ変換の分解能を変化させるカウント値を指定することにより、補正処理をどのカウント値から開始すべきかが明確になるため、より適切な補正処理を行うことができる。

なお、分解能を変化させる閾値とするカウント値は光電変換装置の外部からの制御に基づいて指定された所定のカウント値に設定可能であってもよい。データ転送動作は光電変換装置の動作モード等によって様々なタイミングで実施され得る。そのタイミングと対応するように分解能が変化するタイミングを光電変換装置の外部から制御することで、全体での電源電圧変動を小さくすることができ、ノイズをより低減することができる可能性がある。

上述の例では分解能を１４ビットから１２ビットに２ビット分だけ低減する例を示しているが、分解能を変化させる手法はこれに限られない。例えば、分解能を１ビットだけ変化させてもよく、分解能を３ビット以上変化されてもよい。

［第３実施形態］
本実施形態に係る光電変換装置について説明する。第１実施形態又は第２実施形態と同様の構成要素には同一の符号が付されており、これらの構成要素についての説明は省略又は簡略化されることがある。本実施形態の光電変換装置の回路構成は第１実施形態と同様であるため説明を省略する。

図８（ａ）、図８（ｂ）及び図８（ｃ）は、本実施形態に係る光電変換装置の駆動方法を示すタイミング図である。図８（ａ）、図８（ｂ）及び図８（ｃ）は、第１実施形態又は第２実施形態の光電変換装置の駆動方法の変形例を示している。

図８（ａ）は、第１の例として第２実施形態で説明した駆動方法における代表的なパルスのタイミング図を再掲するものである。図８（ａ）の時刻Ｕ１から時刻Ｕ８における動作は図６の時刻Ｓ１から時刻Ｓ８における動作と同様のものである。図８（ａ）ではタイミング図の記載を簡略化して他の例との違いをより明確にするため、一部の波形を削除し、ＡＤ変換の分解能を示す「分解能」のタイミングを追加している。ここで「分解能」中の「１４ｂ」は１４ビットの分解能でＡＤ変換が行われている期間を示しており、「１２ｂ」は１２ビットの分解能でＡＤ変換が行われている期間を示している。第２実施形態において述べたように、「転送Ｎ１」のデータ転送動作の期間が「ＮＡ１」と「ＮＢ１」の２つに２分割されている。また、時刻Ｕ６において「ＳＡＤ１」のＡＤ変換の途中からＡＤ変換の分解能が１４ビットから１２ビットに変化しており、１２ビットに変化したタイミングから、「ＮＢ１」のデータ転送動作が開始している。

図８（ｂ）は、第２の例を示すタイミング図である。本例において、「ＮＡＤ１」と「ＳＡＤ１」のＡＤ変換のタイミングは図８（ａ）と同様である。しかしながら、一連のデータ転送動作が分割されていない点が図８（ａ）の例と異なっている。ここで、時刻Ｕ９から時刻Ｕ１０における「ＮＡＤ１」のＡＤ変換が行われる期間の長さをＬＮとする。また、時刻Ｕ１１から時刻Ｕ１３における「ＳＡＤ１」のＡＤ変換が行われる期間のうち、１４ビットの分解能でＡＤ変換が行われる時刻Ｕ１１から時刻Ｕ１２までの期間の長さＬＳとする。図８（ｂ）にはＬＳ＝ＬＮとなるようにこれらの期間を設定した例が示されている。ＬＳとＬＮは、ＬＳ≧ＬＮの関係を満たすように設定されていることが好適である。そして、ＬＳとＬＮは、ＬＳ＝ＬＮの関係を満たすように設定されていることがより好適である。これにより、「ＮＡＤ１」と「ＳＡＤ１」のＡＤ変換において、カウント値当たりのノイズ量を近づけることができ、相関二重サンプリング後のノイズが低減するため、信号品質へのノイズの影響が低減される。「ＳＡＤ１」のＡＤ変換の期間が長い場合には、図８（ｂ）に示されているように、時刻Ｕ１２において「転送Ｓ０」のデータ転送動作を開始し、続けて「転送Ｎ１」のデータ転送動作を開始することにより、ノイズの影響の低減と動作の高速化が両立される。

図８（ｃ）は、第３の例を示すタイミング図である。本例において、１サイクル期間に相当する期間は、時刻Ｕ１５から時刻Ｕ１９までの期間である。本例では、他の例のように１サイクル期間内に「ＮＡＤ１」と「ＳＡＤ１」のような２回のＡＤ変換を行っていない。すなわち、本例では、１サイクル期間内に「ＡＤ１」等の１回のみのＡＤ変換期間が含まれている。本例の具体的な適用例としては、基準信号の電圧値と有効信号の電圧値をそれぞれサンプルホールド回路によりホールドしておき、ホールドされた基準信号と有効信号とを１つのＡＤ変換期間内に並行してＡＤ変換するケースが挙げられる。また別の適用例としては、有効信号と基準信号の差分のアナログ信号を出力する回路を配し、そのアナログ信号をＡＤ変換するといった例も挙げられる。図８（ｃ）において、時刻Ｕ１５から時刻Ｕ１８の間の「転送Ｄ１」は一連のデータ転送動作に相当する。「転送Ｄ１」は、時刻Ｕ１５から時刻Ｕ１６の間に行われる「ＤＡ１」と、時刻Ｕ１７から時刻Ｕ１８に行われる「ＤＢ１」の２つのデータ転送動作に分割されている。そして、時刻Ｕ１６から時刻Ｕ１７の間の期間（リセット期間）において画素リセットパルスがハイレベルになっており、画素のリセットが行われている。上述のようにＡＤ変換とデータ転送動作が同期間に行われると信号品質に影響する場合があるが、画素リセットのタイミング又は画素信号転送のタイミングにデータ転送動作が行われることで信号品質に影響が生じる場合もあり得る。本例のように、画素リセットのタイミングの前にデータ転送動作を中断し、その後再開するような駆動方法であってもよく、ノイズの影響の低減と動作の高速化を両立することができる。

以上のように、本実施形態で述べた変形例においても、ノイズの影響の低減と動作の高速化を両立し得る信号処理装置が提供される。また、そのような信号処理装置を画素１１から出力されたアナログ信号の信号処理に用いることにより、ノイズの影響の低減と動作の高速化を両立し得る光電変換装置が提供される。

［第４実施形態］
上述の実施形態における光電変換装置は種々の機器に適用可能である。機器として、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラ等があげられる。図９に、機器の例としてデジタルスチルカメラのブロック図を示す。

図９に示す機器７０は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７００（光電変換装置の一例）を含む。また、機器７０は、更に、信号処理部（処理装置）７０８、タイミング発生部７２０、全体制御・演算部７１８（制御装置）、メモリ部７１０（記憶装置）、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６、レンズ７０２、絞り７０４の少なくとも１つは、機器に対応する光学装置である。バリア７０６はレンズ７０２を保護し、レンズ７０２は被写体の光学像を撮像装置７００に結像させる。絞り７０４はレンズ７０２を通った光量を可変にする。撮像装置７００は上述の実施形態のように構成され、レンズ７０２により結像された光学像を画像データ（画像信号）に変換する。信号処理部７０８は撮像装置７００より出力された撮像データに対し各種の補正、データ圧縮等を行う。タイミング発生部７２０は撮像装置７００及び信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録又は読み出しを行うためのインターフェースであり、記録媒体７１４は撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号等は機器の外部から入力されてもよい。また、更に機器７０は光電変換装置で得られた情報を表示する表示装置（モニター、電子ビューファインダ等）を備えてもよい。機器は少なくとも光電変換装置を備える。更に、機器７０は、光学装置、制御装置、処理装置、表示装置、記憶装置、及び光電変換装置で得られた情報に基づいて動作する機械装置の少なくともいずれかを備える。機械装置は、光電変換装置の信号を受けて動作する可動部（たとえばロボットアーム）である。

それぞれの画素が、複数の光電変換部（第１の光電変換部と、第２の光電変換部）を含んでもよい。信号処理部７０８は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７００から被写体までの距離情報を取得するように構成されてもよい。

［第５実施形態］
図１０（ａ）、図１０（ｂ）は、本実施形態における車載カメラに関する機器のブロック図である。機器８０は、上述した実施形態の撮像装置８００（光電変換装置の一例）と、撮像装置８００からの信号を処理する信号処理装置（処理装置）を有する。機器８０は、撮像装置８００により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、機器８０より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、機器８０は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ）、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。

機器８０は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、機器８０には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、機器８０は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステム等の画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。機器８０は上述のように車両を制御する動作の制御を行う制御手段として機能する。

本実施形態では車両の周囲、例えば前方又は後方を機器８０で撮像する。図１０（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の機器を示している。撮像制御手段としての車両情報取得装置８１０が、撮像動作を行うように機器８０又は撮像装置８００に指示を送る。このような構成により、測距の精度をより向上させることができる。

上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。更に、機器は、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボット及び民生用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識又は生体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、いずれかの実施形態の一部の構成を他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢである」旨（Ａ＝Ｂ）の記載があれば、「ＡはＢではない」旨（Ａ≠Ｂ）の記載を省略しても、本明細書は「ＡはＢではない」旨を開示又は示唆しているものとする。なぜなら、「ＡはＢである」旨を記載している場合には、「ＡはＢではない」場合を考慮していることが前提だからである。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

２処理回路
３水平走査回路
５データ受信回路
１１画素
２１ＡＤ変換器
２２メモリ

Claims

入力されたアナログ信号をデジタル信号に変換するアナログデジタル変換部と、前記デジタル信号を保持するメモリとを各々が含む複数の処理回路と、
前記複数の処理回路の各々の前記メモリから前記デジタル信号を順次出力させる転送動作を行う走査回路と、
を有し、
前記走査回路は、前記転送動作の途中で前記転送動作を中断し、所定の期間が経過した後に中断時の状態から前記転送動作を再開する
ことを特徴とする信号処理装置。
前記アナログデジタル変換部は、前記転送動作が中断してから前記転送動作が再開するまでの期間にアナログデジタル変換を行う
ことを特徴とする請求項１に記載の信号処理装置。
前記アナログデジタル変換部は、前記アナログデジタル変換が行われる期間の途中で前記アナログデジタル変換の分解能を変化させる
ことを特徴とする請求項２に記載の信号処理装置。
前記転送動作が再開した後の期間と前記アナログデジタル変換の分解能が変化した後の期間の少なくとも一部が重複している
ことを特徴とする請求項３に記載の信号処理装置。
入力されたアナログ信号をデジタル信号へのアナログデジタル変換を行うアナログデジタル変換部と、前記デジタル信号を保持するメモリと、クロック信号を計数することでカウント値を生成するカウンタとを各々が含む複数の処理回路と、
前記複数の処理回路の各々の前記メモリから前記デジタル信号を順次出力させる転送動作を行う走査回路と、
を有し、
前記アナログデジタル変換部は、１つの前記アナログ信号の前記アナログデジタル変換において、所定の前記カウント値を閾値として、前記カウンタの動作を変更することによって前記アナログデジタル変換の分解能を変化させる
ことを特徴とする信号処理装置。
前記転送動作は、前記アナログデジタル変換の分解能が変化した後の期間において、前記アナログデジタル変換と並行して行われる
ことを特徴とする請求項５に記載の信号処理装置。
前記アナログデジタル変換の分解能が変化した後の期間における分解能は、変化する前の分解能よりも低い
ことを特徴とする請求項３乃至６のいずれか１項に記載の信号処理装置。
前記デジタル信号は、前記アナログデジタル変換の分解能の変化に対応して補正される
ことを特徴とする請求項３乃至７のいずれか１項に記載の信号処理装置。
前記アナログデジタル変換部は、時間に応じて変化する参照信号と前記アナログ信号との比較結果に応じて、カウンタから出力されているカウント値を前記メモリに保持することにより前記アナログデジタル変換を行う
ことを特徴とする請求項３乃至８のいずれか１項に記載の信号処理装置。
前記アナログデジタル変換部は、前記カウント値の一部のビットを前記アナログデジタル変換に用いないようにすることにより、前記アナログデジタル変換の分解能を変化させる
ことを特徴とする請求項９に記載の信号処理装置。
外部からの制御に基づいて前記転送動作の中断及び再開のタイミングが制御される
ことを請求項１乃至１０のいずれか１項に記載の信号処理装置。
前記走査回路はシフトレジスタを含み、
前記シフトレジスタへのクロック信号の供給の有無に基づいて、前記転送動作の中断及び再開が制御される
ことを請求項１乃至１１のいずれか１項に記載の信号処理装置。
各々が光電変換部を有する複数の画素と、
請求項１乃至１２のいずれか１項に記載の信号処理装置と、
を有し、
前記複数の画素の各々は、対応する処理回路にアナログ信号を出力する
ことを特徴とする光電変換装置。
前記処理回路は、第１変換期間において、前記画素における基準信号レベルのアナログ信号をデジタル信号に変換し、
前記処理回路は、第２変換期間において、入射光に応じた有効信号レベルのアナログ信号をデジタル信号に変換し、
前記第１変換期間においては、前記転送動作が行われない
ことを特徴とする請求項１３に記載の光電変換装置。
前記転送動作は、前記第２変換期間の途中に開始される
ことを特徴とする請求項１４に記載の光電変換装置。
前記第２変換期間の途中にアナログデジタル変換の分解能が変化する
ことを特徴とする請求項１４又は１５に記載の光電変換装置。
前記第２変換期間が開始してから前記アナログデジタル変換の分解能が変化するまでの期間の長さは、前記第１変換期間の長さ以上である
ことを特徴とする請求項１６に記載の光電変換装置。
前記転送動作は、前記画素に前記基準信号レベルのアナログ信号を出力させるためのリセット期間には行われない
ことを特徴とする請求項１４乃至１７のいずれか１項に記載の光電変換装置。
請求項１３乃至１８のいずれか１項に記載の光電変換装置と、
前記光電変換装置に対応した光学装置、
前記光電変換装置を制御する制御装置、
前記光電変換装置から出力された信号を処理する処理装置、
前記光電変換装置で得られた情報を表示する表示装置、
前記光電変換装置で得られた情報を記憶する記憶装置、及び
前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかと、を備えることを特徴とする機器。
前記処理装置は、複数の光電変換部にて生成された画像信号をそれぞれ処理し、前記光電変換装置から被写体までの距離情報を取得することを特徴とする請求項１９に記載の機器。