KR102489362B1 - 근접 센싱을 수행하는 반도체 장치 - Google Patents

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Abstract

본 기술에 의한 반도체 장치는 감지 소자에서 제공되는 감지 전류를 감지 전압으로 변환하는 신호 변환 회로; 감지 전압을 디지털 값으로 변환하는 아날로그 디지털 변환기; 및 발광 소자를 구동하는 구동 회로를 포함하되, 아날로그 디지털 변환기는 발광 소자가 구동되지 않는 상태에서 시간에 따라 변하는 경사 신호와 감지 전압을 비교하는 1차 동작과, 발광 소자가 구동되는 상태에서 경사 신호와 감지 전압을 비교하는 2차 동작을 수행하여 물체와의 근접도에 대응하는 디지털 값을 생성한다.

Description

근접 센싱을 수행하는 반도체 장치{SEMICONDUCTOR DEVICE PERFORMING PROXIMITY SENSING}
본 기술은 근접 센싱을 수행하는 반도체 장치에 관한 것이다.
최근 모바일 기기 등에 근접 센싱을 수행하는 광학 근접 센서가 광범위하게 사용되고 있다.
예를 들어 스마트폰에 광학 근접 센서를 장착함으로써 통화 중 얼굴이나 귀가 근접하는지 인식하고 이를 통해 잘못된 터치 입력이 발생하는 것을 방지할 수 있다.
최근 스마트폰의 베젤이 거의 없어지고 있어서 광학 근접 센서를 배치할 수 있는 위치가 줄어들고 있어서, 스마트폰의 디스플레이 하부에 광학 근접 센서를 설치하고 있다.
광학 근접 센서는 적외선을 방출하고 물체에서 반사되는 적외선을 감지하여 근접 여부를 감지한다.
이때 디스플레이 하부에 센서를 배치하는 경우 디스플레이를 통과하면서 적외선의 세기가 감소하기 때문에 발광된 적외선이 물체로부터 반사되어 센서에 도달하였을 때는 에너지가 크게 줄어 감지가 매우 어려워진다.
이를 극복하기 위하여 적외선의 출력 세기를 증가시키거나 광센서의 면적을 증가시킬 수 있으나 전력 소모가 증가하고 노이즈가 증가하는 문제가 있다.
EP 3493407 A1 KR 10-2015-0056371 A KR 10-2019-0120221 A KR 10-2020-0013795 A
본 기술은 노이즈를 효과적으로 제거하여 근접 감지 신호를 정확히 생성할 수 있는 반도체 장치를 제공한다.
본 기술은 바이어스 신호를 고정하여 노이즈의 변동에 의한 영향을 줄일 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 리셋 신호에 따라 바이어스 전압을 샘플링하는 바이어스 생성 회로; 및 상기 바이어스 전압에 따라 바이어스 전류를 공급하는 전류원을 포함한다.
본 발명의 일 실시예에 의한 반도체 장치는 감지 소자에서 제공되는 감지 전류를 감지 전압으로 변환하는 신호 변환 회로; 감지 전압을 디지털 값으로 변환하는 아날로그 디지털 변환기; 및 발광 소자를 구동하는 구동 회로를 포함하되, 아날로그 디지털 변환기는 발광 소자가 구동되지 않는 상태에서 시간에 따라 변하는 경사 신호와 감지 전압을 비교하는 1차 동작과, 발광 소자가 구동되는 상태에서 경사 신호와 감지 전압을 비교하는 2차 동작을 수행하여 물체와의 근접도에 대응하는 디지털 값을 생성한다.
본 기술에 의한 반도체 장치는 노이즈의 영향을 최소화하면서 물체와의 근접도를 판단할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 2는 본 발명의 일 실시예에 의한 신호 변환 회로를 나타내는 회로도.
도 3은 본 발명의 일 실시예에 의한 아날로그 디지털 변환기를 나타내는 블록도.
도 4 및 5는 본 발명의 일 실시예에 의한 경사 신호 생성 장치를 나타내는 회로도.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타내는 타이밍도.
도 7은 본 발명의 일 실시예에 의한 바이어스 생성 회로를 나타내는 회로도.
도 8은 본 발명의 일 실시예에 의한 바이어스 샘플링 동작을 설명하는 파형도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도이다.
반도체 장치는 신호 변환 회로(100), 아날로그 디지털 변환기(ADC, 200), 제어 회로(300) 및 구동 회로(400)를 포함한다.
반도체 장치는 감지 소자(1)와 발광 소자(2)에 연결될 수 있다.
감지 소자(1)는 예를 들어 실리콘 나노 와이어 소재로서 발광 소자(2)에서 방출된 빛이 물체에서 반사되면 반사된 빛을 감지하여 감지 전류로 변환한다.
감지 소자(1)의 일단에는 바이어스 전압(VBP)이 제공되고, 타단은 신호 변환 회로(100)에 연결된다.
발광 소자(2)는 예를 들어 VCSEL(Vertical-Cavity Surface Emitting Laser)로서 구동 회로(400)의 제어에 따라 빛을 방출한다.
신호 변환 회로(100)는 감지 소자(1)에서 출력된 감지 전류를 전압으로 변환하여 감지 전압(VS)을 출력한다.
ADC(200)는 감지 전압(VS)을 디지털 값으로 변환한다.
본 실시예에서 ADC(200)는 단일 슬로프 방식으로서, 노이즈 저감을 위하여 CDS(Correlated Double Sampling) 기법을 사용하여 디지털 값을 생성한다.
즉 발광 소자(2)에서 빛을 방출하지 않는 상태에서 1차 디지털 값을 생성하고, 발광 소자(2)에서 빛을 방출하는 상태에서 2차 디지털 값을 생성하며, 최종적으로 2차 디지털 값과 1차 디지털 값의 차이를 이용하여 최종 디지털 값을 결정한다.
ADC(200)의 구성에 대해서는 아래에서 다시 구체적으로 개시한다.
제어 회로(300)는 광 감지를 위하여 ADC(300)와 구동 회로(400)를 제어한다. 제어 회로(300)는 ADC(200)에서 출력된 디지털 값을 이용하여 추가적인 디지털 신호 처리를 수행할 수 있다.
도 2는 본 발명의 일 실시예에 의한 신호 변환 회로(100)를 나타내는 회로도이다.
본 실시예에서 신호 변환 회로(100)는 트랜스 임피던스 증폭기의 형태를 가지나 이에 한정된 것은 아니다.
신호 변환 회로(100)는 연산 증폭기(110)를 포함한다.
연산 증폭기(110)의 양의 입력단은 바이어스 회로(120)에 의해 0.5 VBP로 바이어스된다.
바이어스 회로(120)는 바이어스 전압(VBP)과 접지 전압 사이에 직렬 연결된 바이어스 저항(R)을 포함한다.
연산 증폭기(110)의 음의 입력단에는 감지 소자(1)와 연결되어 감지 전류가 인가된다.
연산 증폭기(110)의 음의 입력단과 출력단 사이에는 피드백 저항(Rf)과 피드백 커패시터(Cf)가 병렬 연결된다.
발광 소자(2)에서 빛을 방출하지 않는 경우에도 감지 소자(1)에는 감지 전류가 생성되는데 이를 암전류(Id)라 지칭한다.
이때 감지 전압(VS)을 수학식으로 나타내면 수학식 1과 같다.
Figure 112021042381038-pat00001
발광 소자(2)에서 빛을 방출하면 감지 소자(1)에는 암전류와 함께 신호 전류(Iprox)가 생성된다. 이때 감지 전압(VS)을 수학식으로 나타내면 수학식 2와 같다.
Figure 112021042381038-pat00002
암전류와 신호 전류의 총 합을 감지 전류로 지칭할 수 있으며 감지 전압은 감지 전류에 대응한다.
신호의 최대 스윙을 확보하기 위하여 신호 전류가 0일 때 감지 전압(VS)이 0.5 VBP에 근접하고, 신호 전류가 최대일 때 감지 전압(VS)이 0V에 근접하도록 피드백 저항(Rf)의 값을 설정할 수 있다.
도 3은 본 발명의 일 실시예에 의한 ADC(200)를 나타내는 블록도이다.
본 실시예에서 ADC(200)는 단일 경사 방식을 사용하며 CDS 기법으로 최종적인 디지털 값을 생성한다.
ADC(200)는 경사 신호 생성 장치(500), 비교기(210), 카운터(220), 선택 회로(230), 제 1 래치(241), 제 2 래치(242), 신호 처리 회로(250)를 포함한다.
경사 신호 생성 장치(500)는 시간에 따라 단조 감소 또는 단조 증가하는 경사 신호(VOP)을 생성한다.
비교기(210)는 경사 신호(VOP)와 감지 전압(VS)을 비교하여 비교 신호(COMP)를 출력한다.
본 실시예에서 경사 신호(VOP)는 초기의 고전압에서 단조 감소하는 형태의 신호로서, 비교기(210)는 감지 전압(VS)이 경사 신호(VOP)보다 커지는 시점에서 로우 레벨의 신호를 출력한다.
본 실시예에서 ADC(200)는 비교기(210)의 출력을 반전하여 비교 신호(COMP)를 출력하는 인버터(211)를 더 포함한다.
카운터(220)는 CDS 동작을 위해 클록 신호(CLK)에 따라 2번의 동작을 수행한다.
선택 회로(230)는 1차 동작시 카운터(220)의 출력을 제 1 래치(241)에 제공하고 제 1 래치(241)는 비교 신호(COMP)가 활성화되는 시점의 카운터(220)의 출력값을 제 1 디지털 값(D1)으로 저장한다.
선택 회로(230)는 2차 동작시 카운터(220)의 출력을 제 2 래치(242)에 제공하고 제 2 래치(242)는 비교 신호(COMP)가 활성화되는 시점의 카운터(220)의 출력값을 제 2 디지털 값(D2)으로 저장한다.
도 3에서 제 1 카운터 제어 신호(EN1C)는 1차 동작을 제어하고, 제 2 카운터 제어 신호(EN2C)는 2차 동작을 제어한다.
ADC(200)는 감지 전압(VS)을 비교기(210)의 양의 입력단에 제공하는 커플링 커패시터(201)와 경사 신호(VOP)를 비교기(220)의 음의 입력단에 제공하는 커플링 커패시터(202)를 더 포함할 수 있다.
비교기(210)의 양의 입력단에 제공되는 전압을 제 1 입력 전압(VINP), 비교기(210)의 음의 입력단에 제공되는 전압을 제 2 입력 전압(VINN)으로 표시한다.
비교기(210)는 차동 증폭기 형태로서 게이트가 제 1 노드(N1)에 공통 연결된 피모스 트랜지스터(MP1, MP2)를 포함한다.
피모스 트랜지스터(MP1)의 소스와 드레인은 전원 전압(VDD)과 제 2 노드(N2) 사이에 연결되고, 피모스 트랜지스터(MP2)의 소스와 드레인은 전원 전압(VDD)과 제 3 노드(N3) 사이에 연결된다.
제 1 노드(N1)와 제 2 노드(N2)는 공통 연결되고, 제 3 노드(N3)는 비교기(210)의 출력단에 연결된다.
비교기(210)는 게이트가 양의 입력단에 연결된 엔모스 트랜지스터(MN1), 게이트가 음의 입력단에 연결된 엔모스 트랜지스터(MN2)를 포함한다.
엔모스 트랜지스터(MN1)의 드레인과 소스는 제 2 노드(N2)와 제 4 노드(N4) 사이에 연결되고, 엔모스 트랜지스터(MN2)의 드레인과 소스는 제 3 노드(N3)와 제 4 노드(N4) 사이에 연결된다.
비교기(210)는 제 4 노드(N4)와 접지 전원 사이에 연결된 전류원(211)을 포함한다.
비교기(210)는 오토 제로 신호(AZ)에 따라 음의 입력단과 출력단(N3) 사이를 연결하는 스위치(212)와 오토 제로 신호(AZ)에 따라 제 2 노드(N2)와 양의 입력단 사이를 연결하는 스위치(213)를 포함한다.
오토 제로 신호(AZ)가 활성화되는 경우 양의 입력단에 인가되는 제 1 입력 전압(VINP), 음의 입력단에 인가되는 제 2 입력 전압(VINN)은 공통 전압(VCOMP)으로 설정된다.
이에 따라 비교기(210)의 저주파 노이즈와 직류 옵셋을 제거할 수 있다.
도 4는 본 발명의 일 실시예에 의한 경사 신호 생성 장치(500)를 나타내는 회로도이다.
경사 신호 생성 장치(500)는 초기 전류 회로(510), 제 1 전류 조절 회로(520), 제 2 전류 조절 회로(530), 바이어스 생성 회로(600) 및 경사 신호 제어 회로(700)를 포함한다.
초기 전류 회로(510)는 제 1 전원(VDD)과 제 5 노드(N5) 사이에 연결된 제 1 전류원(511), 제 5 노드(N5)와 제 1 출력 노드(NO1) 사이에 연결된 피모스 트랜지스터(MP3), 제 5 노드(N5)와 제 2 출력 노드(NO2) 사이에 연결된 피모스 트랜지스터(MP4)를 포함한다.
본 실시예에서 제 1 전류원(511)에서 제공하는 바이어스 전류의 크기는 32 X IB이다.
피모스 트랜지스터(MP3)의 게이트는 셋 신호(SET)에 의해 제어되는 스위치(512)를 통해 접지 전압에 연결된다.
피모스 트랜지스터(MP4)의 게이트는 리셋 신호(RST)에 의해 제어되는 스위치(513)를 통해 접지 전압에 연결된다.
초기 전류 회로(510)는 피모스 트랜지스터(MP3)의 게이트와 피모스 트랜지스터(MP4)의 게이트 사이에 연결되는 래치(514)를 더 포함하여 두 개의 피모스 트랜지스터(MP3, MP4) 중 하나는 턴오프되고 나머지 하나는 턴온 상태가 되도록 한다.
제 1 출력 노드(NO1)와 접지 사이에 제 1 출력 저항(ROP)이 연결되고 제 1 출력 노드(NO1)에서는 경사 신호(VOP)가 출력된다.
제 1 출력 저항(ROP)을 출력 저항으로 지칭하고 제 1 출력 저항(ROP)에 흐르는 전류를 출력 전류로 지칭할 수 있다.
제 2 출력 노드(NO1)와 접지 사이에 제 2 출력 저항(RON)이 연결되고 제 2 출력 노드(NO2)에서 출력되는 전압을 VON으로 표시한다.
리셋 신호(RST)는 아날로그 디지털 변환 동작 전에 1회 활성화되어 초기 리셋 동작을 수행한다.
셋 신호(SET)는 제 1 리셋 신호(RST1R)와 제 2 리셋 신호(RST2R)를 오어 연산한 신호이다.
제 1 리셋 신호(RST1R)는 1차 동작 전에 활성화되는 신호이고, 제 2 리셋 신호(RST2R)는 2차 동작 전에 활성화되는 신호이다.
이에 따라 리셋 동작 후 제 1 전류원(511)에서 제공된 전류는 모두 제 2 출력 노드를 통해 흐르다가, 제 1 리셋 신호가 활성화된 시점 이후에는 해당 전류가 모두 제 1 출력 노드(NO1)를 통해 흐른다.
제 1 전류 조절 회로(520)는 다수의 제 1 단위 전류 조절 회로(540)를 포함한다.
본 실시예에서 제 1 단위 전류 조절 회로(540)의 개수는 44개이다.
다수의 제 1 단위 전류 조절 회로(540)는 각각 멀티 비트의 제 1 전류 활성화 신호(ENC) 중 대응하는 비트에 따라 제어된다.
다수의 제 1 단위 전류 조절 회로(540)는 모두 실질적으로 동일한 구성을 가진다.
제 1 단위 전류 조절 회로(540)는 제 1 전원(VDD)과 제 6 노드(N6) 사이에 연결된 제 2 전류원(541), 제 6 노드(N6)와 제 1 출력 노드(NO1) 사이에 연결된 피모스 트랜지스터(MP5), 제 6 노드(N6)와 제 2 출력 노드(NO2) 사이에 연결된 피모스 트랜지스터(MP6)를 포함한다.
본 실시예에서 제 2 전류원(541)에서 제공하는 바이어스 전류의 크기는 32 X IB이다.
피모스 트랜지스터(MP5)의 게이트는 스위치(542)를 통해 접지 전압에 연결된다.
스위치(542)는 셋 신호(SET) 또는 리셋 신호(RST)가 활성화되는 경우 턴온된다.
피모스 트랜지스터(MP6)의 게이트는 직렬 연결된 스위치(543, 544)를 통해 접지 전압에 연결된다.
스위치(543)는 제 3 리셋 신호(RSTF)에 따라 턴온되고, 스위치(544)는 제 1 전류 제어 신호(ENC)의 대응하는 비트에 따라 제어된다.
제 1 단위 전류 조절 회로(540)는 피모스 트랜지스터(MP5)의 게이트와 피모스 트랜지스터(MP6)의 게이트 사이에 연결되는 래치(545)를 더 포함하여 두 개의 피모스 트랜지스터(MP5, MP6) 중 하나는 턴오프되고 나머지 하나는 턴온 상태가 되도록 한다.
스위치(542)는 셋 신호(SET) 또는 리셋 신호(RST)가 활성화되면 활성화된다. 즉, 초기 리셋 동작 시, 1차 동작 전, 또는 2차 동작 전에 스위치(542)가 활성화되어 제 2 전류원(541)에서 제공되는 전류가 모두 제 1 출력 노드(NO1)를 통해 제공된다.
스위치(543)는 제 3 리셋 신호(RSTF)가 활성화될 때 턴온 상태가 되고, 스위치(544)는 제 1 전류 제어 신호(ENC)의 대응하는 비트가 활성화되면 활성화된다.
제 3 리셋 신호(RSTF)는 제 2 전류 제어 신호(ENF)가 최대가 되면 활성화된다.
제 2 전류 조절 회로(530)는 다수의 제 2 단위 전류 조절 회로(550)를 포함한다.
본 실시예에서 제 2 단위 전류 조절 회로(550)의 개수는 31개이다.
다수의 제 2 단위 전류 조절 회로(550)는 각각 멀티 비트의 제 2 전류 제어 신호(ENF) 중 대응하는 비트에 따라 제어된다.
다수의 제 2 단위 전류 조절 회로(550)는 모두 실질적으로 동일한 구성을 가진다.
제 2 단위 전류 조절 회로(550)는 제 1 전원(VDD)과 제 7 노드(N7) 사이에 연결된 제 3 전류원(551), 제 7 노드(N7)와 제 1 출력 노드(NO1) 사이에 연결된 피모스 트랜지스터(MP7), 제 7 노드(N7)와 제 2 출력 노드(NO2) 사이에 연결된 피모스 트랜지스터(MP8)를 포함한다.
본 실시예에서 제 3 전류원(551)에서 제공하는 바이어스 전류의 크기는 IB이다.
피모스 트랜지스터(MP7)의 게이트는 스위치(552)를 통해 접지 전압에 연결된다. 스위치(552)는 셋 신호(SET) 또는 리셋 신호(RST) 또는 제 3 리셋 신호(RSTF)가 활성화되는 경우 턴온된다.
피모스 트랜지스터(MP8)의 게이트는 스위치(553)를 통해 접지 전압에 연결된다.
스위치(553)는 제 2 전류 제어 신호(ENF)의 대응하는 비트에 따라 제어된다.
제 2 단위 전류 조절 회로(550)는 피모스 트랜지스터(MP7)의 게이트와 피모스 트랜지스터(MP8)의 게이트 사이에 연결되는 래치(555)를 더 포함하여 두 개의 피모스 트랜지스터(MP7, MP8) 중 하나는 턴오프되고 나머지 하나는 턴온 상태가 되도록 한다.
스위치(552)는 셋 신호(SET) 또는 리셋 신호(RST) 또는 제 3 리셋 신호(RSTF)가 활성화되는 활성화된다. 즉, 초기 리셋 동작 시, 1차 동작 전 , 2차 동작 전, 또는 제 3 리셋 동작 시에 스위치(542)가 활성화되어 제 3 전류원(551)에서 제공되는 전류가 모두 제 1 출력 노드(NO1)를 통해 제공된다.
경사 신호를 생성하기 위하여 1차 동작 초기 및 2차 동작 초기에 초기 전류 회로(510), 제 1 전류 조절 회로(520), 제 3 전류 조절 회로(530)가 모두 최대 전류를 제 1 출력 노드(NO1)에 제공한다.
이후 제 2 전류 제어 신호(ENF)에 따라 제 2 단위 전류 조절 회로(530)의 스위치(553)가 순차적으로 턴온되면서 제 2 전류 조절 회로(530)에서 제 1 출력 노드(NO1)에 제공하는 전류가 순차적으로 감소한다.
제 2 전류 제어 신호(ENF)가 최대가 되면 제 3 리셋 신호(RSTF)가 활성화된다.
이후 제 1 전류 제어 신호(ENC)가 한 단계 증가하여 이에 따라 제 1 전류 조절 회로(520)에서 제 1 출력 노드(NO1)에 제공하는 전류의 크기가 한 단계 감소한다.
이후 제 2 전류 제어 신호(ENF)가 초기화되고 동일한 동작이 반복된다.
제 1 단위 전류 조절 회로(540)는 32xIB 단위로 전류를 조절하고 제 2 단위 전류 조절 회로(550)는 IB 단위로 전류를 조절하므로 제 1 단위 전류 조절 회로를 조립 유닛(Coarse unit), 제 2 단위 전류 조절 회로를 미세 유닛(Fine unit)으로 지칭할 수 있다.
이에 따라 경사 신호(VOP)의 크기는 1차 동작 및 2차 동작 각각에서 점차 감소하는 크기를 가진다.
제 3 리셋 신호(RSTF)가 턴온되는 시점에서 제 1 전류 조절 회로(520)와 제 2 전류 조절 회로(530)에서 스위칭이 발생하는데 이때 경사 신호(VOP)에 글리치가 발생할 수 있다.
글리치를 줄이기 위하여 제 1 출력 저항(ROP)에 병렬 연결된 노이즈 방지 커패시터(CA)를 추가로 연결할 수 있다.
제 1 출력 노드(NO1)와 제 2 출력 노드(NO2) 사이에 단위 이득 증폭기(570)를 더 추가함으로써 글리치를 실질적으로 제거할 수 있다.
바이어스 생성 회로(600)는 제 1 전류원(511), 제 2 전류원(541), 제 3 전류원(551)에서 제공하는 전류의 크기를 결정하며 전류 미러를 이용하여 구현할 수 있다. 이에 대해서는 아래의 도 6을 참조하여 다시 구체적으로 개시한다.
경사 신호 제어 회로(700)는 셋 신호(SET), 리셋 신호(RST), 제 1 리셋 신호(RST1R), 제 2 리셋 신호(RST2R), 제 3 리셋 신호(RSTF), 제 1 전류 제어 신호(ENC), 제 2 전류 제어 신호(ENF)를 이용하여 1차 동작, 2차 동작 시 경사 신호(VOP)를 생성한다.
도 4에서는 경사 신호 제어 회로(700)가 경사 신호 생성 장치(500)의 일부로 도시되어 있으나 경사 신호 제어 회로(700)는 제어 회로(300)의 일부로 포함될 수 도 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타내는 타이밍도이다.
T0 이전에 리셋 신호(RST)가 활성화되고, 이에 따라 경사 신호 생성 장치(500)에서 제 1 전류 조절 회로(520)와 제 2 전류 조절 회로(530)가 최대 전류를 제공하며 T0에서 이에 대응하는 전압으로 제 1 입력 전압(VINP)이 수렴한다.
이후 Taz에서 T1 사이에서 오토 제로 신호(AZ)가 활성화되어 오토 제로 동작이 수행된다.
오토 제로 동작에 따라 비교기(210)에 입력되는 제 1 입력 전압(VINP)과 제 2 입력 전압(VINN)이 공통 전압(VCOMP)으로 설정된다.
도 6에는 공통 전압(VCOMP) 리셋 동작 직후의 제 1 입력 전압(VINP)과 동일한 것으로 도시되어 있으나, 두 전압이 반드시 동일한 것은 아니다.
T2에서 제 1 리셋 신호(RST1R)가 활성화되고 이에 따라 셋 신호(SET)가 활성화되어 초기 전류 회로(510)에서 제 1 전류원(511)에서 제공하는 전류가 제 1 출력 노드(NO1)로 추가 공급된다.
이에 따라 제 1 입력 전압(VINP)은 초기화 전압(VI)만큼 상승한다.
제 1 리셋 신호(RST1R) 신호가 비활성화된 후 T3에서 제 1 카운터 제어 신호(EN1C)가 활성화된다.
이에 따라 카운터(220)는 클록 신호(CLK)에 따라 1차 카운트 동작을 개시한다.
전술한 바와 같이 1차 카운트 동작 시에는 발광 소자(2)가 비활성화된 상태로 유지된다.
T3 이후 경사 신호 생성 장치(500)는 점차 감소하는 경사 신호(VOP)를 생성하고 이에 따라 제 1 입력 전압(VINP) 역시 점차 감소하는 전압이 인가된다.
TO1 동안의 시간이 경과하면 제 2 입력 전압(VINN)이 제 1 입력 전압(VINP)보다 커지고 이에 의해 비교 신호(COMP)가 활성화된다.
이에 따라 제 1 래치(241)는 T3에서 TO1이 경과하였을 때의 카운터 값인 제 1 디지털 값(D1)을 저장한다.
클록 신호(CLK)의 주파수를 Fosc라고 하면 제 1 디지털 값(D1)은 수학식 3과 같다.
Figure 112021042381038-pat00003
이후 T4에서 제 1 카운터 제어 신호(EN1C)가 비활성화된다.
이후 T5에서 제 2 리셋 신호(RST2R)가 활성화되고 이에 따라 셋 신호(SET)가 활성화된다.
이에 따라 초기 전류 회로(510)에서 제 1 전류원(511)에서 제공하는 전류가 제 1 출력 노드(NO1)로 추가 공급되고, 제 1 전류 조절 회로(520) 및 제 2 전류 조절 회로 (530)에서 공급하는 전류가 최대가 된다.
이때 제 1 입력 전압(VINP)은 T2에서의 전압과 동일한 레벨로 상승한다.
제 2 리셋 신호(RST2R)가 활성화되면서 발광 제어 신호(ENV)를 활성화하여 구동 회로(400)를 통해 발광 소자(2)를 구동한다.
제 2 리셋 신호(RST2R) 신호가 비활성화된 후 T6에서 제 2 카운터 제어 신호(EN2C)가 활성화된다.
이때 신호 변환 회로(100)에서 출력된 감지 전압(VS)은 물체와의 근접도에 대응하는 신호 전압(VSIG)으로 수렴한 상태여야 한다.
카운터(220)는 클록 신호(CLK)에 따라 2차 카운트 동작을 개시한다.
T6 이후 경사 신호 생성 장치(500)는 점차 감소하는 경사 신호(VOP)를 생성하고 이에 따라 제 1 입력 전압(VINP) 역시 점차 감소하는 전압이 인가된다.
TO2 동안의 시간이 경과하면 제 2 입력 전압(VINN)이 제 1 입력 전압(VINP)보다 커지고 이에 의해 비교 신호(COMP)가 활성화된다.
이에 따라 제 2 래치(242)는 T6에서 TO2의 시간이 경과하였을 때의 카운터 값인 제 2 디지털 값(D2)을 저장한다.
클록 신호(CLK)의 주파수를 Fosc라고 하면 제 2 디지털 값(D2)은 수학식 4와 같다.
Figure 112021042381038-pat00004
이후 T7에서 제 2 카운터 제어 신호(EN2C), 발광 제어 신호(ENV)가 비활성화된다.
도 3의 신호 처리 회로(250)는 제 1 디지털 값(D1)과 제 2 디지털 값(D2)의 차이를 이용하여 감지 전압(VS)에 대응하는 최종 디지털 값(DO)을 출력할 수 있다.
디지털 값(DO)은 수학식 5와 같이 표현될 수 있다.
Figure 112021042381038-pat00005
수학식 5에서 α는 경사 신호의 하락률을 나타낸다. 이에 대해서는 아래의 도 8을 참조하여 다시 구체적으로 개시한다.
도 7은 본 발명의 일 실시예에 의한 바이어스 생성 회로(600)를 나타내는 회로도이다.
바이어스 생성 회로(600)는 전류 미러링을 통해 초기 전류 회로(510)의 제 1 전류원(511), 제 1 단위 전류 조절 회로(540)의 제 2 전류원(541), 제 2 단위 전류 조절 회로(550)의 제 3 전류원(551)에서 제공하는 전류를 결정한다.
도 7에서는 제 1 전류원(511), 제 2 전류원(541), 제 3 전류원(551)을 각각 피모스 트랜지스터로 표시하였다.
바이어스 생성 회로(600)는 제 1 바이어스 생성 회로(610), 제 2 바이어스 생성 회로(620), 제 3 바이어스 생성 회로(630)를 포함한다.
제 1 바이어스 생성 회로(610)는 전원 전압(VDD)과 제 1 바이어스 전류원(611) 사이에 소스와 드레인이 연결된 피모스 트랜지스터(612), 피모스 트랜지스터(612)의 게이트에 일단이 연결된 스위치(613) 및 스위치(613)의 타단과 전원 전압(VDD) 사이에 연결된 바이어스 샘플링 커패시터(614)를 포함한다.
피모스 트랜지스터(612)의 게이트는 제 1 전류원(511)을 구성하는 피모스 트랜지스터의 게이트에 연결된다.
리셋 신호(RST)가 활성화되는 경우 스위치(613)가 턴온되어 피모스 트랜지스터(612)의 게이트 전압에 따라 바이어스 샘플링 커패시터(614)를 충전한다.
피모스 트랜지스터(612)의 게이트 전압은 시간에 따라 변하는 노이즈가 부가될 수 있으며 이에 따라 제 1 전류원(511)에서 제공하는 전류 역시 시간에 따라 변하는 노이즈가 부가된다.
본 발명에서는 리셋 동작 시 피모스 트랜지스터(612)의 게이트 전압을 샘플링하여 제 1 전류원(511)의 게이트에 제공함으로써 리셋 동작시의 노이즈로 고정할 수 있다.
제 2 바이어스 생성 회로(620)는 전원 전압(VDD)과 제 2 바이어스 전류원(621) 사이에 소스와 드레인이 연결된 피모스 트랜지스터(622), 피모스 트랜지스터(622)의 게이트에 일단이 연결된 스위치(623) 및 스위치(623)의 타단과 전원 전압(VDD) 사이에 연결된 바이어스 샘플링 커패시터(624)를 포함한다.
피모스 트랜지스터(622)의 게이트는 제 2 전류원(541)을 구성하는 피모스 트랜지스터의 게이트에 연결된다.
제 3 바이어스 생성 회로(630)는 전원 전압(VDD)과 제 3 바이어스 전류원(631) 사이에 소스와 드레인이 연결된 피모스 트랜지스터(632), 피모스 트랜지스터(632)의 게이트에 일단이 연결된 스위치(633) 및 스위치(633)의 타단과 전원 전압(VDD) 사이에 연결된 바이어스 샘플링 커패시터(634)를 포함한다.
피모스 트랜지스터(632)의 게이트는 제 3 전류원(551)을 구성하는 피모스 트랜지스터의 게이트에 연결된다.
제 2 바이어스 생성 회로(620), 제 3 바이어스 생성 회로(630)의 구성 및 동작은 제 1 바이어스 생성 회로(610)와 실질적으로 동일하므로 반복 설명을 생략한다.
도 8은 본 발명의 일 실시예에 의한 바이어스 샘플링 동작을 설명하는 파형도이다.
케이스 A는 노이즈가 없는 상태를 나타내고, 케이스 B는 노이즈가 있는 상태를 나타낸다.
전류원에 노이즈가 발생하면 전술한 바와 같이 초기 전압(VI)에 노이즈가 부가되며, 경사 신호(VINP)의 하락율(α)에도 노이즈가 부가된다.
노이즈가 시간에 따라 변하는 경우 초기 전압(VI)이 1차 카운트 동작 및 2차 카운트 동작에서 달라지므로 정확한 값을 측정하기 어려워진다.
또한, 하락률이 변경되면 경사 신호(VINP)가 비선형적으로 변하여 마찬가지로 정확한 값을 측정하기 어려워진다.
본 발명에서는 리셋 신호가 활성화되었다가 비활성화되는 시점(T0)에서 바이어스 샘플링 커패시터(614)에 충전되는 전압이 결정된다.
이에 따라 노이즈가 시간에 따라 변하지 않고, 해당 시점의 노이즈로 고정되어 1차 카운트 동작과 2차 카운트 동작을 통해 정확한 값을 측정할 수 있다.
도 8에서는 이렇게 고정된 노이즈를 기준으로 한 초기 전압을 VI,N으로 표시하고, 경사 신호(VINP)의 하락율을 αN으로 표시하였다.
이에 따라 수학식 5는 수학식 6과 같이 변경될 수 있다.
Figure 112021042381038-pat00006
수학식 6의 디지털 값(DO)을 두 개의 문턱값과 비교하여 물체와의 거리가 일정한 범위에 위치하는지를 판정할 수 있다.
본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.
1: 감지 소자
2: 발광 소자
100: 신호 변환 회로
200: 아날로그 디지털 변환기, ADC
200: 제어 회로
400: 구동 회로
210: 비교기
220: 카운터
230: 선택 회로
241: 제 1 래치
242: 제 2 래치
250: 신호 처리 회로
500: 경사 신호 생성 장치
510: 초기 전류 회로
520: 제 1 전류 조절 회로
530: 제 2 전류 조절 회로
540: 제 1 단위 전류 조절 회로
550: 제 2 단위 전류 조절 회로
600: 바이어스 생성 회로
700: 경사 신호 제어 회로

Claims (17)

  1. 삭제
  2. 삭제
  3. 감지 소자에서 제공되는 감지 전류를 감지 전압으로 변환하는 신호 변환 회로;
    상기 감지 전압을 디지털 값으로 변환하는 아날로그 디지털 변환기; 및
    발광 소자를 구동하는 구동 회로
    를 포함하되,
    상기 아날로그 디지털 변환기는 상기 발광 소자가 구동되지 않는 상태에서 시간에 따라 변하는 경사 신호와 상기 감지 전압을 비교하는 1차 동작과, 상기 발광 소자가 구동되는 상태에서 상기 경사 신호와 상기 감지 전압을 비교하는 2차 동작을 수행하여 물체와의 근접도에 대응하는 디지털 값을 생성하고,
    상기 아날로그 디지털 변환기는
    상기 경사 신호를 생성하는 경사 신호 생성 장치;
    상기 경사 신호와 상기 감지 전압을 비교하는 비교기;
    상기 1차 동작 및 상기 2차 동작 시 클록 신호를 카운팅하는 카운터;
    상기 비교 결과에 따라 상기 1차 동작 시 상기 카운터의 값을 저장하는 제 1 래치와 상기 2차 동작 시 상기 카운터 값을 저장하는 제 2 래치; 및
    상기 제 1 래치와 상기 제 2 래치의 출력으로부터 상기 디지털 값을 생성하는 신호 처리 회로를 포함하고,
    상기 경사 신호 생성 장치는
    바이어스 생성 회로;
    상기 바이어스 생성 회로에 따라 전류의 크기가 설정되는 전류원을 포함하되, 시간에 따라 일정하게 증가 또는 감소하는 출력 전류를 생성하는 전류 조절 회로; 및
    출력 노드에서 상기 출력 전류에 대응하는 경사 신호를 생성하는 출력 저항을 포함하고,
    상기 전류 조절 회로는 상기 출력 전류와 시간에 따라 반대 방향으로 변화하는 제 2 출력 전류를 더 생성하고,
    상기 경사 신호 생성 회로는 제 2 출력 노드에서 상기 제 2 출력 전류에 대응하는 제 2 출력 전압을 생성하는 제 2 출력 저항을 더 포함하고,
    상기 경사 신호 생성 회로는 상기 출력 노드와 상기 제 2 출력 노드 사이에 연결되는 단위 이득 증폭기를 더 포함하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 신호 변환 회로는
    연산 증폭기;
    상기 연산 증폭기의 양의 입력단에 바이어스 전압을 제공하는 바이어스 회로; 및
    상기 감지 전류가 인가되는 상기 연산 증폭기의 음의 입력단과 상기 연산 증폭기의 출력단 사이에 연결되는 피드백 저항
    을 포함하는 반도체 장치.
  5. 삭제
  6. 삭제
  7. 청구항 3에 있어서, 상기 전류 조절 회로는 다수의 제 1 단위 전류 조절 회로를 포함하는 제 1 전류 조절 회로를 포함하되, 상기 제 1 단위 전류 조절 회로는 제 1 단위의 전류를 상기 출력 전류로 제공하고, 상기 제 1 전류 조절 회로는 상기 제 1 단위로 상기 출력 전류를 조절하는 반도체 장치.
  8. 청구항 7에 있어서, 상기 전류 조절 회로는 다수의 제 2 단위 전류 조절 회로를 포함하는 제 2 전류 조절 회로를 포함하되, 상기 제 2 단위 전류 조절 회로는 상기 제 1 단위보다 작은 제 2 단위의 전류를 상기 출력 전류로 제공하고, 상기 제 2 전류 조절 회로는 상기 제 2 단위로 상기 출력 전류를 조절하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 1차 동작 및 상기 2차 동작 초기에 상기 제 1 전류 조절 회로 및 상기 제 2 전류 조절 회로는 최대의 전류를 상기 출력 전류로 제공하는 반도체 장치.
  10. 청구항 9에 있어서, 상기 전류 조절 회로는 상기 1차 동작 및 상기 2차 동작 초기에 초기 전류를 상기 출력 전류로 추가로 제공하는 초기 전류 회로를 더 포함하는 반도체 장치.
  11. 삭제
  12. 청구항 3에 있어서, 상기 경사 신호 생성 회로는 상기 출력 저항에 병렬 연결되는 커패시터를 더 포함하는 반도체 장치.
  13. 삭제
  14. 청구항 7에 있어서, 상기 제 1 단위 전류 조절 회로는 바이어스 전압에 따라 제어되는 전류원을 포함하되,
    상기 바이어스 생성 회로는 상기 1차 동작 및 상기 2차 동작 이전에 수행되는 리셋 동작 시 상기 바이어스 전압을 일정한 전압으로 고정하여 제공하는 반도체 장치.
  15. 청구항 14에 있어서, 상기 바이어스 생성 회로는 상기 리셋 동작 시 상기 바이어스 전압을 저장하는 바이어스 샘플링 커패시터를 포함하는 반도체 장치.
  16. 청구항 3에 있어서, 상기 아날로그 디지털 변환기는 상기 경사 신호와 상기 감지 전압을 상기 비교기에 제공하는 커플링 커패시터를 더 포함하는 반도체 장치.
  17. 청구항 16에 있어서, 상기 비교기는 양의 입력단과 음의 입력단을 포함하는 차동 증폭기로서 상기 1차 동작 및 상기 2차 동작 이전에 상기 양의 입력단과 상기 음의 입력단의 전압을 공통 모드 전압으로 초기화하는 오토 제로 동작을 수행하는 반도체 장치.



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