KR20210135117A - 이미지 센싱 장치 - Google Patents

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Abstract

본 발명의 일실시예는 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기; 제1 비교 전제조건 하에서 상기 제1 전치 비교신호와 제1 기준신호를 비교하고 그 비교결과에 대응하는 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기; 제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및 상기 제1 비교 전제조건과 다른 제2 비교 전제조건 하에서 상기 제2 전치 비교신호와 제2 기준신호를 비교하고 그 비교결과에 대응하는 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기를 포함하는 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 드롭(drop)된 소오스 전원으로 인한 영향을 최소화한 이미지 센싱 장치를 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기; 제1 비교 전제조건 하에서 상기 제1 전치 비교신호와 제1 기준신호를 비교하고 그 비교결과에 대응하는 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기; 제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및 상기 제1 비교 전제조건과 다른 제2 비교 전제조건 하에서 상기 제2 전치 비교신호와 제2 기준신호를 비교하고 그 비교결과에 대응하는 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기를 포함할 수 있다.
상기 제1 비교 전제조건은 상기 제1 전치 비교신호가 입력되는 입력단을 제1 전압 레벨로 초기화하는 조건을 포함할 수 있고, 상기 제2 비교 전제조건은 상기 제2 전치 비교신호가 입력되는 입력단을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 초기화하는 조건을 포함할 수 있다.
상기 제1 비교 전제조건은 상기 제1 기준신호의 전압 레벨을 제1 전압 레벨로 조절하는 조건을 포함할 수 있고, 상기 제2 비교 전제조건은 상기 제2 기준신호의 전압 레벨을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 조절하는 조건을 포함할 수 있다.
상기 제1 전치 비교기와 상기 제2 전치 비교기는 동일한 비교 전제조건 하에서 동작할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 센싱 장치는, 초기화 시간 동안 초기화되고, 로우(row) 시간 동안 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기; 상기 초기화 시간 동안 제1 정 입력단을 제1 전압 레벨로 초기화하고 제1 부 입력단을 디폴트 전압 레벨로 초기화하고, 상기 로우 시간 동안 상기 제1 정 입력단을 통해 입력된 상기 제1 전치 비교신호와 상기 제1 부 입력단을 통해 입력된 제1 기준신호에 기초하여 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기; 상기 초기화 시간 동안 초기화되고, 상기 로우 시간 동안 제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및 상기 초기화 시간 동안 제2 정 입력단을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 초기화하고 제1 부 입력단을 상기 디폴트 전압 레벨로 초기화하고, 상기 로우 시간 동안 상기 제2 정 입력단을 통해 입력된 상기 제2 전치 비교신호와 상기 제2 부 입력단을 통해 입력된 제2 기준신호에 기초하여 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기를 포함할 수 있다.
상기 이미지 센싱 장치는, 상기 제1 후치 비교기에 접속되고, 상기 제1 기준신호를 샘플링하기 위한 제1 샘플링회로; 및 상기 제2 후치 비교기에 접속되고, 상기 제2 기준신호를 샘플링하기 위한 제2 샘플링회로를 더 포함할 수 있다.
상기 제1 후치 비교기는 제1 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제1 기준신호를 생성 및 조절할 수 있고, 상기 제2 후치 비교기는 제2 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제2 기준신호를 생성 및 조절할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 센싱 장치는, 초기화 시간 동안 초기화되고, 로우(row) 시간 동안 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기; 상기 초기화 시간 동안 제1 기준신호의 전압 레벨을 제1 전압 레벨로 조절하고, 상기 로우 시간 동안 상기 제1 전치 비교신호와 상기 제1 기준신호에 기초하여 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기; 상기 초기화 시간 동안 초기화되고, 상기 로우 시간 동안 제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및 상기 초기화 시간 동안 제2 기준신호의 전압 레벨을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 조절하고, 상기 로우 시간 동안 상기 제2 전치 비교신호와 상기 제2 기준신호에 기초하여 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기를 포함할 수 있다.
상기 이미지 센싱 장치는, 상기 제1 후치 비교기에 접속되고, 상기 제1 기준신호를 샘플링하기 위한 제1 샘플링회로; 및 상기 제2 후치 비교기에 접속되고, 상기 제2 기준신호를 샘플링하기 위한 제2 샘플링회로를 더 포함할 수 있다.
상기 제1 후치 비교기는 제1 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제1 기준신호를 생성 및 조절할 수 있고, 상기 제2 후치 비교기는 제2 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제2 기준신호를 생성 및 조절할 수 있다.
본 발명의 실시예는 드롭(drop)된 전원으로 인한 영향을 최소화함으로써 이미지 센싱 장치의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 센싱 장치의 블록 구성도이다.
도 2는 도 1에 도시된 신호 변환기의 블록 구성도이다.
도 3은 도 2에 도시된 제1 신호 변환기에 포함된 제1 비교회로의 블록 구성도이다.
도 4는 도 3에 도시된 제1 후치 비교기의 회로도이다.
도 5는 도 2에 도시된 제2 신호 변환기에 포함된 제1 비교회로의 블록 구성도이다.
도 6은 도 5에 도시된 제1 후치 비교기의 회로도이다.
도 7은 도 2에 도시된 제3 신호 변환기에 포함된 제1 비교회로의 블록 구성도이다.
도 8은 도 7에 도시된 제1 후치 비교기의 회로도이다.
도 9는 도 1에 도시된 메모리의 블록 구성도이다.
도 10은 도 9에 도시된 제1 그룹의 제1 제어회로의 회로도이다.
도 11은 도 9에 도시된 제2 그룹의 제1 제어회로의 회로도이다.
도 12는 도 9에 도시된 제 그룹의 제1 제어회로의 회로도이다.
도 13은 도 1에 도시된 이미지 센싱 장치의 동작을 설명하기 위한 타이밍도이다.
도 14 및 도 15는 도 13을 부연 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 이미지 센싱 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 센싱 장치(100)는 로우(row) 컨트롤러(110), 픽셀 어레이(120), 램프신호 생성기(130), 신호 변환기(140), 글로벌 카운터(150), 및 메모리(160)를 포함할 수 있다.
로우 컨트롤러(110)는 픽셀 어레이(120)를 로우 별로 제어하기 위한 복수의 로우 제어신호(CTRLs)를 생성할 수 있다. 예컨대, 로우 컨트롤러(110)는 제1 로우 시간 동안 픽셀 어레이(120)의 제1 로우에 배열된 픽셀들을 제어하기 위한 제1 로우 제어신호들을 생성할 수 있고, 제2 로우 시간 동안 픽셀 어레이(120)의 제2 로우에 배열된 픽셀들을 제어하기 위한 제2 로우 제어신호들을 생성할 수 있다.
픽셀 어레이(210)는 로우(row)와 컬럼(column)에 맞춰 배열된 복수의 픽셀(PX)을 포함할 수 있다. 픽셀 어레이(210)는 로우 컨트롤러(110)의 제어에 따라 로우 별로 복수의 픽셀신호(VPs)를 신호 변환기(140)에게 출력할 수 있다. 예컨대, 픽셀 어레이(210)는 상기 제1 로우 시간 동안 제1 로우에 배열된 픽셀들로부터 복수의 픽셀신호(VPs)를 생성할 수 있고, 상기 제2 로우 시간 동안 제2 로우에 배열된 픽셀들로부터 복수의 픽셀신호(VPs)를 생성할 수 있다. 이하에서는 복수의 픽셀신호(VPs)를 복수의 제1 픽셀신호(VP1s), 복수의 제2 픽셀신호(VP2s), 및 복수의 제3 픽셀신호(VP3s)라 칭하여 설명한다. 본 발명의 실시예에서는 설명의 편의상 복수의 픽셀신호(VPs)를 3개의 그룹으로 나누어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 설계에 따라 다른 개수의 그룹으로 나눌 수 있다.
램프신호 생성기(130)는 램프 제어신호(RP)에 기초하여 로우 시간마다 예정된 패턴을 가지는 램프신호(VR)를 생성할 수 있다.
신호 변환기(140)는 복수의 제1 픽셀신호(VP1s)와 복수의 제2 픽셀신호(VP2s)와 복수의 제3 픽셀신호(VP3s)와 램프신호(VR)와 제1 내지 제3 제어코드신호(CC1s, CC2s, CC3s)에 기초하여 복수의 후치 비교신호(VXs)를 생성할 수 있다. 이하에서는 복수의 비교신호(VXs)를 복수의 제1 비교신호(VX1s), 복수의 제2 비교신호(VX2s), 및 복수의 제3 비교신호(VX3s)라 칭하여 설명한다. 예컨대, 신호 변환기(140)는 제1 신호 변환기(A1), 제2 신호 변환기(A2), 및 제3 신호 변환기(A3)를 포함할 수 있다. 제1 신호 변환기(A1)는 복수의 제1 픽셀신호(VP1s)와 램프신호(VR)와 제1 제어코드신호(CC1s)에 기초하여 복수의 제1 비교신호(VX1s)를 생성할 수 있다. 제2 신호 변환기(A2)는 복수의 제2 픽셀신호(VP2s)와 램프신호(VR)와 제2 제어코드신호(CC2s)에 기초하여 복수의 제2 비교신호(VX2s)를 생성할 수 있다. 제3 신호 변환기(A3)는 복수의 제3 픽셀신호(VP3s)와 램프신호(VR)와 제3 제어코드신호(CC3s)에 기초하여 복수의 제3 비교신호(VX3s)를 생성할 수 있다.
글로벌 카운터(150)는 상기 로우 시간마다 카운트신호(CNTs)를 생성할 수 있다.
메모리(160)는 상기 로우 시간마다 복수의 제1 비교신호(VX1s)와 복수의 제2 비교신호(VX2s)와 복수의 제3 비교신호(VX3s)에 기초하여 카운트신호(CNTs)를 컬럼별로 저장할 수 있고, 상기 로우 시간마다 복수의 디지털신호(DOUTs)를 생성할 수 있다. 이하에서는 복수의 디지털신호(DOUTs)를 복수의 제1 디지털신호(DOUT1s), 복수의 제2 디지털신호(DOUT2s), 및 복수의 제3 디지털신호(DOUT3s)라 칭하여 설명한다. 예컨대, 메모리(160)는 제1 메모리(B1), 제2 메모리(B2), 및 제3 메모리(B3)를 포함할 수 있다. 제1 메모리(B1)는 복수의 제1 비교신호(VX1s)에 기초하여 각각의 카운트신호(CNTs)를 저장하고 그 저장된 각각의 카운트신호를 복수의 제1 디지털신호(DOUT1s)로서 출력할 수 있다. 제2 메모리(B2)는 복수의 제2 비교신호(VX2s)에 기초하여 각각의 카운트신호(CNTs)를 저장하고 그 저장된 각각의 카운트신호를 복수의 제2 디지털신호(DOUT2s)로서 출력할 수 있다. 제3 메모리(B3)는 복수의 제3 비교신호(VX3s)에 기초하여 각각의 카운트신호(CNTs)를 저장하고 그 저장된 각각의 카운트신호를 복수의 제3 디지털신호(DOUT3s)로서 출력할 수 있다.
도 2에는 도 1에 도시된 신호 변환기(140)의 블록 구성도가 도시되어 있다.
도 2를 참조하면, 신호 변환기(140)는 제1 신호 변환기(A1), 제2 신호 변환기(A2), 및 제3 신호 변환기(A3)를 포함할 수 있다.
제1 신호 변환기(A1)는 복수의 제1 픽셀신호(VP1s)와 램프신호(VR)와 제1 제어코드신호(CC1s)에 기초하여 복수의 제1 비교신호(VX1s)를 생성할 수 있다. 예컨대, 제1 신호 변환기(A1)는 복수의 비교회로(A11 ~ A1n)를 포함할 수 있다. 복수의 비교회로(A11 ~ A1n)는 램프신호(VR)와 제1 제어코드신호(CC1s)를 공통으로 입력받고, 복수의 제1 픽셀신호(VP1s) 중 대응하는 픽셀신호를 각각 입력받으며, 복수의 제1 비교신호(VX1s)를 각각 생성할 수 있다. 예컨대, 복수의 비교회로(A11 ~ A1n) 중 제1 비교회로(A11)는 복수의 제1 픽셀신호(VP1s) 중 제1 픽셀신호(VP11)와 제1 제어코드신호(CC1s)와 램프신호(VR)에 기초하여 복수의 제1 비교신호(VX1s) 중 제1 후치 비교신호(VOUT11)를 생성할 수 있고, 복수의 비교회로(A11 ~ A1n) 중 제n 비교회로(A1n)는 복수의 제1 픽셀신호(VP1s) 중 제n 픽셀신호(VP1n)와 제1 제어코드신호(CC1s)와 램프신호(VR)에 기초하여 복수의 제1 비교신호(VX1s) 중 제n 후치 비교신호(VOUT1n)를 생성할 수 있다.
제2 신호 변환기(A2)는 복수의 제2 픽셀신호(VP2s)와 램프신호(VR)와 제2 제어코드신호(CC2s)에 기초하여 복수의 제2 비교신호(VX2s)를 생성할 수 있다. 예컨대, 제2 신호 변환기(A2)는 복수의 비교회로(A21 ~ A2n)를 포함할 수 있다. 복수의 비교회로(A21 ~ A2n)는 램프신호(VR)와 제2 제어코드신호(CC2s)를 공통으로 입력받고, 복수의 제2 픽셀신호(VP2s) 중 대응하는 픽셀신호를 각각 입력받으며, 복수의 제2 비교신호(VX2s)를 각각 생성할 수 있다. 예컨대, 복수의 비교회로(A21 ~ A2n) 중 제1 비교회로(A21)는 복수의 제2 픽셀신호(VP2s) 중 제1 픽셀신호(VP21)와 제2 제어코드신호(CC2s)와 램프신호(VR)에 기초하여 복수의 제2 비교신호(VX2s) 중 제1 후치 비교신호(VOUT21)를 생성할 수 있고, 복수의 비교회로(A21 ~ A2n) 중 제n 비교회로(A2n)는 복수의 제2 픽셀신호(VP2s) 중 제n 픽셀신호(VP2n)와 제2 제어코드신호(CC2s)와 램프신호(VR)에 기초하여 복수의 제2 비교신호(VX2s) 중 제n 후치 비교신호(VOUT2n)를 생성할 수 있다.
제3 신호 변환기(A3)는 복수의 제3 픽셀신호(VP3s)와 램프신호(VR)와 제3 제어코드신호(CC3s)에 기초하여 복수의 제3 비교신호(VX3s)를 생성할 수 있다. 예컨대, 제3 신호 변환기(A3)는 복수의 비교회로(A31 ~ A3n)를 포함할 수 있다. 복수의 비교회로(A31 ~ A3n)는 램프신호(VR)와 제3 제어코드신호(CC3s)를 공통으로 입력받고, 복수의 제3 픽셀신호(VP3s) 중 대응하는 픽셀신호를 각각 입력받으며, 복수의 제3 비교신호(VX3s)를 각각 생성할 수 있다. 예컨대, 복수의 비교회로(A31 ~ A3n) 중 제1 비교회로(A31)는 복수의 제3 픽셀신호(VP3s) 중 제1 픽셀신호(VP31)와 제3 제어코드신호(CC3s)와 램프신호(VR)에 기초하여 복수의 제3 비교신호(VX3s) 중 제1 후치 비교신호(VOUT31)를 생성할 수 있고, 복수의 비교회로(A31 ~ A3n) 중 제n 비교회로(A3n)는 복수의 제3 픽셀신호(VP3s) 중 제n 픽셀신호(VP3n)와 제3 제어코드신호(CC3s)와 램프신호(VR)에 기초하여 복수의 제3 비교신호(VX3s) 중 제n 후치 비교신호(VOUT3n)를 생성할 수 있다.
이하에서는, 제1 신호 변환기(A1)에 포함된 복수의 비교회로(A11 ~ A1n) 중 제1 비교회로(A11)를 대표적으로 설명하고 제2 신호 변환기(A2)에 포함된 복수의 비교회로(A21 ~ A2n) 중 제1 비교회로(A21)를 대표적으로 설명하고 제3 신호 변환기(A3)에 포함된 복수의 비교회로(A31 ~ A3n) 중 제1 비교회로(A31)를 대표적으로 설명한다.
도 3에는 도 2에 도시된 제1 신호 변환기(A1)에 포함된 제1 비교회로(A11)의 블록 구성도가 도시되어 있다.
도 3을 참조하면, 제1 비교회로(A11)는 제1 샘플링회로(CA11), 제2 샘플링회로(CA12), 제1 전치 비교기(AA11), 제1 스위치(SWA11), 제2 스위치(SWA12), 제3 샘플링회로(CA13), 제4 샘플링회로(CA14), 제1 후치 비교기(AA12), 제3 스위치(SWA13), 제4 스위치(SWA14)를 포함할 수 있다.
제1 샘플링회로(CA11)는 상기 로우 시간 동안 제1 픽셀신호(VP11)를 샘플링하고 샘플링된 제1 픽셀신호를 제1 전치 비교기(AA11)의 제1 입력단으로 출력할 수 있다. 상기 제1 입력단은 반전(-) 입력단일 수 있다.
제2 샘플링회로(CA12)는 상기 로우 시간 동안 램프신호(VR)를 샘플링하고 샘플링된 램프신호를 제1 전치 비교기(AA11)의 제2 입력단으로 출력할 수 있다. 상기 제2 입력단은 비반전(+) 입력단일 수 있다.
제1 전치 비교기(AA11)는 상기 샘플링된 제1 픽셀신호와 상기 샘플링된 램프신호에 기초하여 제1 전치 비교신호(VAOUT1)를 생성할 수 있다. 예컨대, 제1 전치 비교기(AA11)는 상기 로우 시간 동안 상기 샘플링된 제1 픽셀신호와 상기 샘플링된 램프신호를 비교하고 그 비교결과 상기 샘플링된 제1 픽셀신호의 전압 레벨이 상기 샘플링된 램프신호의 전압 레벨보다 작아질 때 제1 전치 비교신호(VAOUT1)를 천이(transition)할 수 있다. 제1 전치 비교기(AA11)는 상기 로우 시간 이전의 초기화 시간 동안 제1 및 제2 스위치(SWA11, SWA12)에 의해 초기화될 수 있다.
제1 스위치(SWA11)는 제1 전치 비교기(AA11)의 상기 제1 입력단 및 제1 출력단 사이에 접속될 수 있다. 상기 제1 출력단은 비반전(+) 출력단일 수 있고, 제1 전치 비교신호(VAOUT1)가 출력되는 출력단일 수 있다. 제1 스위치(SWA11)는 제1 스위치 제어신호(S1)에 기초하여 상기 제1 입력단과 상기 제1 출력단을 선택적으로 접속할 수 있다. 예컨대, 제1 스위치(SWA11)는 상기 초기화 시간 동안 상기 제1 입력단과 상기 제1 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 상기 제1 입력단과 상기 제1 출력단을 전기적으로 분리할 수 있다.
제2 스위치(SWA12)는 제1 전치 비교기(AA11)의 상기 제2 입력단 및 제2 출력단 사이에 접속될 수 있다. 상기 제2 출력단은 반전(-) 출력단일 수 있다. 제2 스위치(SWA12)는 제1 스위치 제어신호(S1)에 기초하여 상기 제2 입력단과 상기 제2 출력단을 선택적으로 접속할 수 있다. 예컨대, 제2 스위치(SWA12)는 상기 초기화 시간 동안 상기 제2 입력단과 상기 제2 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 상기 제2 입력단과 상기 제2 출력단을 전기적으로 분리할 수 있다.
제3 샘플링회로(CA13)는 상기 로우 시간 동안 제1 전치 비교신호(VAOUT1)를 샘플링하고 샘플링된 제1 전치 비교신호를 제1 후치 비교기(AA12)의 제1 입력단(N11)으로 출력할 수 있다. 제1 입력단(N11)은 반전(-) 입력단일 수 있다. 제3 샘플링회로(CA13)는 상기 초기화 시간 동안 제1 후치 비교기(AA12)의 제1 입력단(N11)의 전압 레벨을 샘플링할 수 있다.
제4 샘플링회로(CA14)는 상기 초기화 시간 동안 제1 후치 비교기(AA12)의 제2 입력단(N12)에 입력된(즉, 생성된) 제1 기준신호(VREF1)를 샘플링할 수 있다. 제2 입력단(N12)은 비반전(+) 입력단일 수 있다. 제4 샘플링회로(CA14)는 제1 후치 비교기(AA12)의 제2 입력단(N12)과 저전압단(예: 접지전압단) 사이에 접속될 수 있다.
제1 후치 비교기(AA12)는 상기 로우 시간 동안 상기 샘플링된 제1 전치 비교신호와 제1 기준신호(VREF1)에 기초하여 제1 후치 비교신호(VOUT11)를 생성할 수 있다. 예컨대, 제1 후치 비교기(AA12)는 제1 비교 전제조건 하에서 상기 샘플링된 제1 전치 비교신호와 제1 기준신호(VREF1)를 비교하고 그 비교결과 상기 샘플링된 제1 전치 비교신호의 전압 레벨이 제1 기준신호(VREF1)의 전압 레벨보다 작아질 때 제1 후치 비교신호(VOUT11)를 천이할 수 있다. 예컨대, 상기 제1 비교 전제조건은 상기 초기화 시간 동안 제1 후치 비교기(AA12)의 제1 입력단(N11)이 제1 전압 레벨로 초기화되는 조건을 포함할 수 있다. 또는, 상기 제1 비교 전제조건은 상기 초기화 시간 동안 제1 기준신호(VREF1)의 전압 레벨이 상기 제1 전압 레벨로 조절되는 조건을 포함할 수 있다.
제1 후치 비교기(AA12)는 상기 초기화 시간 동안 초기화될 수 있고, 초기화될 때 제1 제어코드신호(CC1s)에 기초하여 자체 생성(self-generation)을 통해 제1 입력단(N11)을 상기 제1 전압 레벨로 초기화하거나 또는 제1 기준신호(VREF1)의 전압 레벨을 상기 제1 전압 레벨로 조절할 수 있다. 상기 자체 생성은 제1 후치 비교기(AA12)의 내부에서 생성된 전류와 관련이 있다. 상기 자체 생성은 아래에서 더욱 자세하게 설명한다(도 4 참조).
제3 스위치(SWA13)는 제1 후치 비교기(AA12)의 제1 입력단(N11) 및 제1 출력단 사이에 접속될 수 있다. 상기 제1 출력단은 비반전(+) 출력단일 수 있고, 제1 후치 비교신호(VOUT11)가 출력되는 출력단일 수 있다. 제3 스위치(SWA13)는 제2 스위치 제어신호(S2)에 기초하여 제1 입력단(N11)과 상기 제1 출력단을 선택적으로 접속할 수 있다. 예컨대, 제3 스위치(SWA13)는 상기 초기화 시간 동안 제1 입력단(N11)과 상기 제1 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 제1 입력단(N11)과 상기 제1 출력단을 전기적으로 분리할 수 있다.
제4 스위치(SWA14)는 제1 후치 비교기(AA12)의 제2 입력단(N12) 및 제2 출력단 사이에 접속될 수 있다. 상기 제2 출력단은 반전(-) 출력단일 수 있다. 제4 스위치(SWA14)는 제2 스위치 제어신호(S2)에 기초하여 제2 입력단(N12)과 상기 제2 출력단을 선택적으로 접속할 수 있다. 예컨대, 제4 스위치(SWA14)는 상기 초기화 시간 동안 제2 입력단(N12)과 상기 제2 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 제2 입력단(N12)과 상기 제2 출력단을 전기적으로 분리할 수 있다.
도 4에는 도 3에 도시된 제1 후치 비교기(AA12)의 회로도가 제3 및 제4 스위치(SWA13, SWA14)와 함께 도시되어 있다.
도 4를 참조하면, 제1 후치 비교기(AA12)는 입력회로(AN11, AN12), 로딩회로(AP11, AP12), 제1 전류원(AS11), 및 제2 전류원(AS12)을 포함할 수 있다.
입력회로(AN11, AN12)는 로딩회로(AP11, AP12)와 상기 전류원들(AS11, AS12) 사이에 접속될 수 있다. 입력회로(AN11, AN12)는 상기 샘플링된 제1 전치 비교신호와 제1 기준신호(VREF1)를 입력받을 수 있다. 예컨대, 입력회로(AN11, AN12)는 제1 NMOS 트랜지스터(AN11), 및 제2 NMOS 트랜지스터(AN12)를 포함할 수 있다. 제1 NMOS 트랜지스터(AN11)는 제2 입력단(N12)에 게이트단이 접속되고 상기 제2 출력단과 제1 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 제2 NMOS 트랜지스터(AN12)는 제1 입력단(N11)에 게이트단이 접속되고 상기 제1 출력단과 상기 제1 노드 사이에 소오스단과 드레인단이 접속될 수 있다.
로딩회로(AP11, AP12)는 입력회로(AN11, AN12)와 고전압단(예: 전원전압단) 사이에 접속될 수 있다. 예컨대, 로딩회로(AP11, AP12)는 제1 PMOS 트랜지스터(AP11), 및 제2 PMOS 트랜지스터(AP12)를 포함할 수 있다. 제1 PMOS 트랜지스터(AP11)는 제1 공통 접속 노드에 게이트단이 접속되고 상기 고전압단과 상기 제2 출력단 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제1 공통 접속 노드와 상기 제2 출력단은 전기적으로 접속될 수 있다. 제2 PMOS 트랜지스터(AP12)는 상기 제1 공통 접속 노드에 게이트단이 접속되고 상기 고전압단과 상기 제1 출력단 사이에 소오스단과 드레인단이 접속될 수 있다.
제1 전류원(AS11)과 제2 전류원(AS12)은 상기 제1 노드와 상기 저전압단 사이에 병렬로 접속될 수 있다. 제1 전류원(AS11)은 제1 기준신호(VREF1)의 디폴트 전압 레벨에 대응하는 제1 전류를 생성할 수 있다. 제2 전류원(AS12)은 제1 제어코드신호(CC1s)에 기초하여 제1 기준신호(VREF1)의 전압 레벨을 조절하기 위한 제1 조절전류를 생성할 수 있다.
상기와 같이 구성되는 제1 후치 비교기(AA12)는 상기 초기화 시간 동안 상기 제1 전류를 기본적으로 이용하고 상기 초기화 시간 동안 제1 제어코드신호(CC1s)에 기초하여 상기 제1 조절전류를 선택적으로 이용할 수 있다. 이에 따라, 상기 제1 전류로부터 파생되는 제1 기준전류는 제3 스위치(SWA13)을 통해 제1 입력단(N11)에 제공되고 제4 스위치(SWA14)를 통해 제2 입력단(N12)에 제공될 수 있다. 또는, 상기 제1 전류와 상기 제1 조절전류의 합산 전류(이하 "제1 합산 전류"라 칭함)로부터 파생되는 제1 기준전류는 제3 스위치(SWA13)을 통해 제1 입력단(N11)에 제공되고 제4 스위치(SWA14)를 통해 제2 입력단(N12)에 제공될 수 있다. 일예로, 상기 초기화 시간 중 초기 구간 동안 상기 제1 합산 전류가 생성되고 상기 초기화 시간 중 후기 구간 동안 상기 제1 전류가 생성될 경우, 제1 입력단(N11)은 상기 제1 합산 전류로부터 파생된 상기 제1 기준전류에 기초하여 상기 초기 구간 동안 상기 제1 전압 레벨로 초기화되고 제1 기준신호(VREF1)는 상기 제1 전류로부터 파생된 상기 제1 기준전류에 기초하여 상기 후기 구간 동안 상기 디폴트 전압 레벨을 가질 수 있다. 즉, 제3 샘플링회로(CA13)는 상기 초기 구간 동안 제1 입력단(N11)의 상기 제1 전압 레벨을 샘플링할 수 있고 제4 샘플링회로(CA14)는 상기 후기 구간 동안 제1 기준신호(VREF1)의 상기 디폴트 전압 레벨을 샘플링할 수 있다. 다른 예로, 상기 초기화 시간 중 상기 초기 구간 동안 상기 제1 전류가 생성되고 상기 초기화 시간 중 상기 후기 구간 동안 상기 제1 합산 전류가 생성될 경우, 제1 입력단(N11)은 상기 제1 전류로부터 파생된 상기 제1 기준전류에 기초하여 상기 초기 구간 동안 상기 디폴트 전압 레벨로 초기화되고 제1 기준신호(VREF1)는 상기 제1 합산 전류로부터 파생된 상기 제1 기준전류에 기초하여 상기 후기 구간 동안 상기 제1 전압 레벨을 가질 수 있다. 즉, 제3 샘플링회로(CA13)는 상기 초기 구간 동안 제1 입력단(N11)의 상기 디폴트 전압 레벨을 샘플링할 수 있고 제4 샘플링회로(CA14)는 상기 후기 구간 동안 제1 기준신호(VREF1)의 상기 제1 전압 레벨을 샘플링할 수 있다. 이와 같이, 상기 제1 기준신호(VREF1)는 외부의 장치(또는 회로)로부터 제공되는 것이 아니라 제1 후치 비교기(AA12)의 내부에 생성된 전류에 기초하여 생성(즉, 상기 자체 생성)될 수 있다.
도 5에는 도 2에 도시된 제2 신호 변환기(A2)에 포함된 제1 비교회로(A21)의 블록 구성도가 도시되어 있다.
도 5를 참조하면, 제1 비교회로(A21)는 제1 샘플링회로(CB11), 제2 샘플링회로(CB12), 제1 전치 비교기(AB11), 제1 스위치(SWB11), 제2 스위치(SWB12), 제3 샘플링회로(CB13), 제4 샘플링회로(CB14), 제1 후치 비교기(AB12), 제3 스위치(SWB13), 제4 스위치(SWB14)를 포함할 수 있다.
제1 샘플링회로(CB11)는 상기 로우 시간 동안 제1 픽셀신호(VP21)를 샘플링하고 샘플링된 제1 픽셀신호를 제1 전치 비교기(AB11)의 제1 입력단으로 출력할 수 있다. 상기 제1 입력단은 반전(-) 입력단일 수 있다.
제2 샘플링회로(CB12)는 상기 로우 시간 동안 램프신호(VR)를 샘플링하고 샘플링된 램프신호를 제1 전치 비교기(AB11)의 제2 입력단으로 출력할 수 있다. 상기 제2 입력단은 비반전(+) 입력단일 수 있다.
제1 전치 비교기(AB11)는 상기 샘플링된 제1 픽셀신호와 상기 샘플링된 램프신호에 기초하여 제1 전치 비교신호(VBOUT1)를 생성할 수 있다. 예컨대, 제1 전치 비교기(AB11)는 상기 로우 시간 동안 상기 샘플링된 제1 픽셀신호와 상기 샘플링된 램프신호를 비교하고 그 비교결과 상기 샘플링된 제1 픽셀신호의 전압 레벨이 상기 샘플링된 램프신호의 전압 레벨보다 작아질 때 제1 전치 비교신호(VBOUT1)를 천이(transition)할 수 있다. 제1 전치 비교기(AB11)는 상기 로우 시간 이전의 초기화 시간 동안 제1 및 제2 스위치(SWB11, SWB12)에 의해 초기화될 수 있다. 제1 전치 비교기(AB11)는 제1 신호 변환기(A1)에 포함된 제1 전치 비교기(AA11)와 동일한 비교 전제조건에 따라 초기화될 수 있다. 즉, 제1 전치 비교기들(AA11, AB11)의 입/출력단은 각각 동일한 레벨로 초기화될 수 있다.
제1 스위치(SWB11)는 제1 전치 비교기(AB11)의 상기 제1 입력단 및 제1 출력단 사이에 접속될 수 있다. 상기 제1 출력단은 비반전(+) 출력단일 수 있고, 제1 전치 비교신호(VBOUT1)가 출력되는 출력단일 수 있다. 제1 스위치(SWB11)는 제1 스위치 제어신호(S1)에 기초하여 상기 제1 입력단과 상기 제1 출력단을 선택적으로 접속할 수 있다. 예컨대, 제1 스위치(SWB11)는 상기 초기화 시간 동안 상기 제1 입력단과 상기 제1 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 상기 제1 입력단과 상기 제1 출력단을 전기적으로 분리할 수 있다.
제2 스위치(SWB12)는 제1 전치 비교기(AB11)의 상기 제2 입력단 및 제2 출력단 사이에 접속될 수 있다. 상기 제2 출력단은 반전(-) 출력단일 수 있다. 제2 스위치(SWB12)는 제1 스위치 제어신호(S1)에 기초하여 상기 제2 입력단과 상기 제2 출력단을 선택적으로 접속할 수 있다. 예컨대, 제2 스위치(SWB12)는 상기 초기화 시간 동안 상기 제2 입력단과 상기 제2 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 상기 제2 입력단과 상기 제2 출력단을 전기적으로 분리할 수 있다.
제3 샘플링회로(CB13)는 상기 로우 시간 동안 제1 전치 비교신호(VBOUT1)를 샘플링하고 샘플링된 제1 전치 비교신호를 제1 후치 비교기(AB12)의 제1 입력단(N21)으로 출력할 수 있다. 제1 입력단(N21)은 반전(-) 입력단일 수 있다. 제3 샘플링회로(CB13)는 상기 초기화 시간 동안 제1 후치 비교기(AB12)의 제1 입력단(N21)의 전압 레벨을 샘플링할 수 있다.
제4 샘플링회로(CB14)는 상기 초기화 시간 동안 제1 후치 비교기(AB12)의 제2 입력단(N22)에 입력된(즉, 생성된) 제2 기준신호(VREF2)를 샘플링할 수 있다. 제2 입력단(N22)은 비반전(+) 입력단일 수 있다. 제4 샘플링회로(CB14)는 제1 후치 비교기(AB12)의 제2 입력단(N22)과 상기 저전압단 사이에 접속될 수 있다.
제1 후치 비교기(AB12)는 상기 로우 시간 동안 상기 샘플링된 제1 전치 비교신호와 제2 기준신호(VREF2)에 기초하여 제1 후치 비교신호(VOUT21)를 생성할 수 있다. 예컨대, 제1 후치 비교기(AB12)는 상기 제1 비교 전제조건과 다른 제2 비교 전제조건 하에서 상기 샘플링된 제1 전치 비교신호와 제2 기준신호(VREF2)를 비교하고 그 비교결과 상기 샘플링된 제1 전치 비교신호의 전압 레벨이 제2 기준신호(VREF2)의 전압 레벨보다 작아질 때 제1 후치 비교신호(VOUT21)를 천이할 수 있다. 예컨대, 상기 제2 비교 전제조건은 상기 초기화 시간 동안 제1 후치 비교기(AB12)의 제1 입력단(N21)이 상기 제1 전압 레벨과 다른 제2 전압 레벨로 초기화되는 조건을 포함할 수 있다. 또는, 상기 제2 비교 전제조건은 상기 초기화 시간 동안 제2 기준신호(VREF2)의 전압 레벨이 상기 제2 전압 레벨로 조절되는 조건을 포함할 수 있다.
제1 후치 비교기(AB12)는 상기 초기화 시간 동안 초기화될 수 있고, 초기화될 때 제2 제어코드신호(CC2s)에 기초하여 자체 생성(self-generation)을 통해 제1 입력단(N21)을 상기 제2 전압 레벨로 초기화하거나 또는 제2 기준신호(VREF2)의 전압 레벨을 상기 제2 전압 레벨로 조절할 수 있다. 상기 자체 생성은 제1 후치 비교기(AB12)의 내부에서 생성된 전류와 관련이 있다. 상기 자체 생성은 아래에서 더욱 자세하게 설명한다(도 6 참조).
제3 스위치(SWB13)는 제1 후치 비교기(AB12)의 제1 입력단(N21) 및 제1 출력단 사이에 접속될 수 있다. 상기 제1 출력단은 비반전(+) 출력단일 수 있고, 제1 후치 비교신호(VOUT21)가 출력되는 출력단일 수 있다. 제3 스위치(SWB13)는 제2 스위치 제어신호(S2)에 기초하여 제1 입력단(N21)과 상기 제1 출력단을 선택적으로 접속할 수 있다. 예컨대, 제3 스위치(SWB13)는 상기 초기화 시간 동안 제1 입력단(N21)과 상기 제1 출력단을 전기으로 접속할 수 있고, 상기 로우 시간 동안 제1 입력단(N21)과 상기 제1 출력단을 전기적으로 분리할 수 있다.
제4 스위치(SWB14)는 제1 후치 비교기(AB12)의 제2 입력단(N22) 및 제2 출력단 사이에 접속될 수 있다. 상기 제2 출력단은 반전(-) 출력단일 수 있다. 제4 스위치(SWB14)는 제2 스위치 제어신호(S2)에 기초하여 제2 입력단(N22)과 상기 제2 출력단을 선택적으로 접속할 수 있다. 예컨대, 제4 스위치(SWB14)는 상기 초기화 시간 동안 제2 입력단(N22)과 상기 제2 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 제2 입력단(N22)과 상기 제2 출력단을 전기적으로 분리할 수 있다.
도 6에는 도 5에 도시된 제1 후치 비교기(AB12)의 회로도가 제3 및 제4 스위치(SWB13, SWB14)와 함께 도시되어 있다.
도 6을 참조하면, 제1 후치 비교기(AB12)는 입력회로(BN11, BN12), 로딩회로(BP11, BP12), 제1 전류원(BS11), 및 제2 전류원(BS12)을 포함할 수 있다.
입력회로(BN11, BN12)는 로딩회로(BP11, BP12)와 상기 전류원들(BS11, BS12) 사이에 접속될 수 있다. 입력회로(BN11, BN12)는 상기 샘플링된 제1 전치 비교신호와 제2 기준신호(VREF2)를 입력받을 수 있다. 예컨대, 입력회로(BN11, BN12)는 제1 NMOS 트랜지스터(BN11), 및 제2 NMOS 트랜지스터(BN12)를 포함할 수 있다. 제1 NMOS 트랜지스터(BN11)는 제2 입력단(N22)에 게이트단이 접속되고 상기 제2 출력단과 제2 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 제2 NMOS 트랜지스터(BN12)는 제1 입력단(N21)에 게이트단이 접속되고 상기 제1 출력단과 상기 제2 노드 사이에 소오스단과 드레인단이 접속될 수 있다.
로딩회로(BP11, BP12)는 입력회로(BN11, BN12)와 상기 고전압단 사이에 접속될 수 있다. 예컨대, 로딩회로(BP11, BP12)는 제1 PMOS 트랜지스터(BP11), 및 제2 PMOS 트랜지스터(BP12)를 포함할 수 있다. 제1 PMOS 트랜지스터(BP11)는 제2 공통 접속 노드에 게이트단이 접속되고 상기 고전압단과 상기 제2 출력단 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제2 공통 접속 노드와 상기 제2 출력단은 전기적으로 접속될 수 있다. 제2 PMOS 트랜지스터(BP12)는 상기 제2 공통 접속 노드에 게이트단이 접속되고 상기 고전압단과 상기 제1 출력단 사이에 소오스단과 드레인단이 접속될 수 있다.
제1 전류원(BS11)과 제2 전류원(BS12)은 상기 제2 노드와 상기 저전압단 사이에 병렬로 접속될 수 있다. 제1 전류원(BS11)은 제2 기준신호(VREF2)의 디폴트 전압 레벨에 대응하는 제2 전류를 생성할 수 있다. 제2 전류원(BS12)은 제2 제어코드신호(CC2s)에 기초하여 제2 기준신호(VREF2)의 전압 레벨을 조절하기 위한 제2 조절전류를 생성할 수 있다.
상기와 같이 구성되는 제1 후치 비교기(AB12)는 상기 초기화 시간 동안 상기 제2 전류를 기본적으로 이용하고 상기 초기화 시간 동안 제2 제어코드신호(CC2s)에 기초하여 상기 제2 조절전류를 선택적으로 이용할 수 있다. 이에 따라, 상기 제2 전류로부터 파생되는 제2 기준전류는 제3 스위치(SWB13)을 통해 제1 입력단(N21)에 제공되고 제4 스위치(SWB14)를 통해 제2 입력단(N22)에 제공될 수 있다. 또는, 상기 제2 전류와 상기 제2 조절전류의 합산 전류(이하 "제2 합산 전류"라 칭함)로부터 파생되는 제2 기준전류는 제3 스위치(SWB13)을 통해 제1 입력단(N21)에 제공되고 제4 스위치(SWB14)를 통해 제2 입력단(N22)에 제공될 수 있다. 일예로, 상기 초기화 시간 중 상기 초기 구간 동안 상기 제2 합산 전류가 생성되고 상기 초기화 시간 중 상기 후기 구간 동안 상기 제2 전류가 생성될 경우, 제1 입력단(N21)은 상기 제2 합산 전류로부터 파생된 상기 제2 기준전류에 기초하여 상기 초기 구간 동안 상기 제2 전압 레벨로 초기화되고 제2 기준신호(VREF2)는 상기 제2 전류로부터 파생된 상기 제2 기준전류에 기초하여 상기 후기 구간 동안 상기 디폴트 전압 레벨을 가질 수 있다. 즉, 제3 샘플링회로(CB13)는 상기 초기 구간 동안 제1 입력단(N21)의 상기 제2 전압 레벨을 샘플링할 수 있고 제4 샘플링회로(CB14)는 상기 후기 구간 동안 제2 기준신호(VREF2)의 상기 디폴트 전압 레벨을 샘플링할 수 있다. 다른 예로, 상기 초기화 시간 중 상기 초기 구간 동안 상기 제2 전류가 생성되고 상기 초기화 시간 중 상기 후기 구간 동안 상기 제2 합산 전류가 생성될 경우, 제1 입력단(N21)은 상기 제2 전류로부터 파생된 상기 제2 기준전류에 기초하여 상기 초기 구간 동안 상기 디폴트 전압 레벨로 초기화되고 제2 기준신호(VREF2)는 상기 제2 합산 전류로부터 파생된 상기 제2 기준전류에 기초하여 상기 후기 구간 동안 상기 제2 전압 레벨을 가질 수 있다. 즉, 제3 샘플링회로(CB13)는 상기 초기 구간 동안 제1 입력단(N21)의 상기 디폴트 전압 레벨을 샘플링할 수 있고 제4 샘플링회로(CB14)는 상기 후기 구간 동안 제2 기준신호(VREF2)의 상기 제2 전압 레벨을 샘플링할 수 있다. 이와 같이, 상기 제2 기준신호(VREF2)는 외부의 장치(또는 회로)로부터 제공되는 것이 아니라 제1 후치 비교기(AB12)의 내부에 생성된 전류에 기초하여 생성(즉, 상기 자체 생성)될 수 있다.
도 7에는 도 2에 도시된 제3 신호 변환기(A3)에 포함된 제1 비교회로(A31)의 블록 구성도가 도시되어 있다.
도 7을 참조하면, 제1 비교회로(A31)는 제1 샘플링회로(CC11), 제2 샘플링회로(CC12), 제1 전치 비교기(AC11), 제1 스위치(SWC11), 제2 스위치(SWC12), 제3 샘플링회로(CC13), 제4 샘플링회로(CC14), 제1 후치 비교기(AC12), 제3 스위치(SWC13), 제4 스위치(SWC14)를 포함할 수 있다.
제1 샘플링회로(CC11)는 상기 로우 시간 동안 제1 픽셀신호(VP31)를 샘플링하고 샘플링된 제1 픽셀신호를 제1 전치 비교기(AC11)의 제1 입력단으로 출력할 수 있다. 상기 제1 입력단은 반전(-) 입력단일 수 있다.
제2 샘플링회로(CC12)는 상기 로우 시간 동안 램프신호(VR)를 샘플링하고 샘플링된 램프신호를 제1 전치 비교기(AC11)의 제2 입력단으로 출력할 수 있다. 상기 제2 입력단은 비반전(+) 입력단일 수 있다.
제1 전치 비교기(AC11)는 상기 샘플링된 제1 픽셀신호와 상기 샘플링된 램프신호에 기초하여 제1 전치 비교신호(VCOUT1)를 생성할 수 있다. 예컨대, 제1 전치 비교기(AC11)는 상기 로우 시간 동안 상기 샘플링된 제1 픽셀신호와 상기 샘플링된 램프신호를 비교하고 그 비교결과 상기 샘플링된 제1 픽셀신호의 전압 레벨이 상기 샘플링된 램프신호의 전압 레벨보다 작아질 때 제1 전치 비교신호(VCOUT1)를 천이(transition)할 수 있다. 제1 전치 비교기(AC11)는 상기 로우 시간 이전의 초기화 시간 동안 제1 및 제2 스위치(SWC11, SWC12)에 의해 초기화될 수 있다. 제1 전치 비교기(AC11)는 제1 신호 변환기(A1)에 포함된 제1 전치 비교기(AA11)와 동일한 비교 전제조건에 따라 초기화될 수 있다. 즉, 제1 전치 비교기들(AA11, AB11, AC11)의 입/출력단은 각각 동일한 레벨로 초기화될 수 있다.
제1 스위치(SWC11)는 제1 전치 비교기(AC11)의 상기 제1 입력단 및 제1 출력단 사이에 접속될 수 있다. 상기 제1 출력단은 비반전(+) 출력단일 수 있고, 제1 전치 비교신호(VCOUT1)가 출력되는 출력단일 수 있다. 제1 스위치(SWC11)는 제1 스위치 제어신호(S1)에 기초하여 상기 제1 입력단과 상기 제1 출력단을 선택적으로 접속할 수 있다. 예컨대, 제1 스위치(SWC11)는 상기 초기화 시간 동안 상기 제1 입력단과 상기 제1 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 상기 제1 입력단과 상기 제1 출력단을 전기적으로 분리할 수 있다.
제2 스위치(SWC12)는 제1 전치 비교기(AC11)의 상기 제2 입력단 및 제2 출력단 사이에 접속될 수 있다. 상기 제2 출력단은 반전(-) 출력단일 수 있다. 제2 스위치(SWC12)는 제1 스위치 제어신호(S1)에 기초하여 상기 제2 입력단과 상기 제2 출력단을 선택적으로 접속할 수 있다. 예컨대, 제2 스위치(SWC12)는 상기 초기화 시간 동안 상기 제2 입력단과 상기 제2 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 상기 제2 입력단과 상기 제2 출력단을 전기적으로 분리할 수 있다.
제3 샘플링회로(CC13)는 상기 로우 시간 동안 제1 전치 비교신호(VCOUT1)를 샘플링하고 샘플링된 제1 전치 비교신호를 제1 후치 비교기(AC12)의 제1 입력단(N31)으로 출력할 수 있다. 제1 입력단(N31)은 반전(-) 입력단일 수 있다. 제3 샘플링회로(CC13)는 상기 초기화 시간 동안 제1 후치 비교기(AC12)의 제1 입력단(N31)의 전압 레벨을 샘플링할 수 있다.
제4 샘플링회로(CC14)는 상기 초기화 시간 동안 제1 후치 비교기(AC12)의 제2 입력단(N32)에 입력된(즉, 생성된) 제3 기준신호(VREF3)를 샘플링할 수 있다. 제2 입력단(N32)은 비반전(+) 입력단일 수 있다. 제4 샘플링회로(CC14)는 제1 후치 비교기(AC12)의 제2 입력단(N32)과 상기 저전압단 사이에 접속될 수 있다.
제1 후치 비교기(AC12)는 상기 로우 시간 동안 상기 샘플링된 제1 전치 비교신호와 제3 기준신호(VREF3)에 기초하여 제1 후치 비교신호(VOUT31)를 생성할 수 있다. 예컨대, 제1 후치 비교기(AC12)는 상기 제1 및 제2 비교 전제조건과 다른 제3 비교 전제조건 하에서 상기 샘플링된 제1 전치 비교신호와 제3 기준신호(VREF3)를 비교하고 그 비교결과 상기 샘플링된 제1 전치 비교신호의 전압 레벨이 제3 기준신호(VREF3)의 전압 레벨보다 작아질 때 제1 후치 비교신호(VOUT31)를 천이할 수 있다. 예컨대, 상기 제3 비교 전제조건은 상기 초기화 시간 동안 제1 후치 비교기(AC12)의 제1 입력단(N31)이 상기 제1 및 제2 전압 레벨과 다른 제3 전압 레벨로 초기화되는 조건을 포함할 수 있다. 또는, 상기 제3 비교 전제조건은 상기 초기화 시간 동안 제3 기준신호(VREF3)의 전압 레벨이 상기 제3 전압 레벨로 조절되는 조건을 포함할 수 있다.
제1 후치 비교기(AC12)는 상기 초기화 시간 동안 초기화될 수 있고, 초기화될 때 제3 제어코드신호(CC3s)에 기초하여 자체 생성(self-generation)을 통해 제1 입력단(N31)을 상기 제3 전압 레벨로 초기화하거나 또는 제3 기준신호(VREF3)의 전압 레벨을 상기 제3 전압 레벨로 조절할 수 있다. 상기 자체 생성은 제1 후치 비교기(AC12)의 내부에서 생성된 전류와 관련이 있다. 상기 자체 생성은 아래에서 더욱 자세하게 설명한다(도 8 참조).
제3 스위치(SWC13)는 제1 후치 비교기(AC12)의 제1 입력단(N31) 및 제1 출력단 사이에 접속될 수 있다. 상기 제1 출력단은 비반전(+) 출력단일 수 있고, 제1 후치 비교신호(VOUT31)가 출력되는 출력단일 수 있다. 제3 스위치(SWC13)는 제2 스위치 제어신호(S2)에 기초하여 제1 입력단(N31)과 상기 제1 출력단을 선택적으로 접속할 수 있다. 예컨대, 제3 스위치(SWC13)는 상기 초기화 시간 동안 제1 입력단(N31)과 상기 제1 출력단을 전기으로 접속할 수 있고, 상기 로우 시간 동안 제1 입력단(N31)과 상기 제1 출력단을 전기적으로 분리할 수 있다.
제4 스위치(SWC14)는 제1 후치 비교기(AC12)의 제2 입력단(N32) 및 제2 출력단 사이에 접속될 수 있다. 상기 제2 출력단은 반전(-) 출력단일 수 있다. 제4 스위치(SWC14)는 제2 스위치 제어신호(S2)에 기초하여 제2 입력단(N32)과 상기 제2 출력단을 선택적으로 접속할 수 있다. 예컨대, 제4 스위치(SWC14)는 상기 초기화 시간 동안 제2 입력단(N32)과 상기 제2 출력단을 전기적으로 접속할 수 있고, 상기 로우 시간 동안 제2 입력단(N32)과 상기 제2 출력단을 전기적으로 분리할 수 있다.
도 8에는 도 7에 도시된 제1 후치 비교기(AC12)의 회로도가 제3 및 제4 스위치(SWC13, SWC14)와 함께 도시되어 있다.
도 8을 참조하면, 제1 후치 비교기(AC12)는 입력회로(CN11, CN12), 로딩회로(CP11, CP12), 제1 전류원(CS11), 및 제2 전류원(CS12)을 포함할 수 있다.
입력회로(CN11, CN12)는 로딩회로(CP11, CP12)와 상기 전류원들(CS11, CS12) 사이에 접속될 수 있다. 입력회로(CN11, CN12)는 상기 샘플링된 제1 전치 비교신호와 제3 기준신호(VREF3)를 입력받을 수 있다. 예컨대, 입력회로(CN11, CN12)는 제1 NMOS 트랜지스터(CN11), 및 제2 NMOS 트랜지스터(CN12)를 포함할 수 있다. 제1 NMOS 트랜지스터(CN11)는 제2 입력단(N32)에 게이트단이 접속되고 상기 제2 출력단과 제3 노드 사이에 소오스단과 드레인단이 접속될 수 있다. 제2 NMOS 트랜지스터(CN12)는 제1 입력단(N31)에 게이트단이 접속되고 상기 제1 출력단과 상기 제3 노드 사이에 소오스단과 드레인단이 접속될 수 있다.
로딩회로(CP11, CP12)는 입력회로(CN11, CN12)와 상기 고전압단 사이에 접속될 수 있다. 예컨대, 로딩회로(CP11, CP12)는 제1 PMOS 트랜지스터(CP11), 및 제2 PMOS 트랜지스터(CP12)를 포함할 수 있다. 제1 PMOS 트랜지스터(CP11)는 제3 공통 접속 노드에 게이트단이 접속되고 상기 고전압단과 상기 제2 출력단 사이에 소오스단과 드레인단이 접속될 수 있다. 상기 제3 공통 접속 노드와 상기 제2 출력단은 전기적으로 접속될 수 있다. 제2 PMOS 트랜지스터(CP12)는 상기 제3 공통 접속 노드에 게이트단이 접속되고 상기 고전압단과 상기 제1 출력단 사이에 소오스단과 드레인단이 접속될 수 있다.
제1 전류원(CS11)과 제2 전류원(CS12)은 상기 제3 노드와 상기 저전압단 사이에 병렬로 접속될 수 있다. 제1 전류원(CS11)은 제3 기준신호(VREF3)의 디폴트 전압 레벨에 대응하는 제3 전류를 생성할 수 있다. 제2 전류원(CS12)은 제3 제어코드신호(CC3s)에 기초하여 제3 기준신호(VREF3)의 전압 레벨을 조절하기 위한 제3 조절전류를 생성할 수 있다.
상기와 같이 구성되는 제1 후치 비교기(AC12)는 상기 초기화 시간 동안 상기 제3 전류를 기본적으로 이용하고 상기 초기화 시간 동안 제3 제어코드신호(CC3s)에 기초하여 상기 제3 조절전류를 선택적으로 이용할 수 있다. 이에 따라, 상기 제3 전류로부터 파생되는 제3 기준전류는 제3 스위치(SWC13)을 통해 제1 입력단(N31)에 제공되고 제4 스위치(SWC14)를 통해 제2 입력단(N32)에 제공될 수 있다. 또는, 상기 제3 전류와 상기 제3 조절전류의 합산 전류(이하 "제3 합산 전류"라 칭함)로부터 파생되는 제3 기준전류는 제3 스위치(SWC13)을 통해 제1 입력단(N31)에 제공되고 제4 스위치(SWC14)를 통해 제2 입력단(N32)에 제공될 수 있다. 일예로, 상기 초기화 시간 중 상기 초기 구간 동안 상기 제3 합산 전류가 생성되고 상기 초기화 시간 중 상기 후기 구간 동안 상기 제3 전류가 생성될 경우, 제1 입력단(N31)은 상기 제3 합산 전류로부터 파생된 상기 제3 기준전류에 기초하여 상기 초기 구간 동안 상기 제3 전압 레벨로 초기화되고 제3 기준신호(VREF3)는 상기 제3 전류로부터 파생된 상기 제3 기준전류에 기초하여 상기 후기 구간 동안 상기 디폴트 전압 레벨을 가질 수 있다. 즉, 제3 샘플링회로(CC13)는 상기 초기 구간 동안 제1 입력단(N31)의 상기 제3 전압 레벨을 샘플링할 수 있고 제4 샘플링회로(CC14)는 상기 후기 구간 동안 제3 기준신호(VREF3)의 상기 디폴트 전압 레벨을 샘플링할 수 있다. 다른 예로, 상기 초기화 시간 중 상기 초기 구간 동안 상기 제3 전류가 생성되고 상기 초기화 시간 중 상기 후기 구간 동안 상기 제3 합산 전류가 생성될 경우, 제1 입력단(N31)은 상기 제3 전류로부터 파생된 상기 제3 기준전류에 기초하여 상기 초기 구간 동안 상기 디폴트 전압 레벨로 초기화되고 제3 기준신호(VREF3)는 상기 제3 합산 전류로부터 파생된 상기 제3 기준전류에 기초하여 상기 후기 구간 동안 상기 제3 전압 레벨을 가질 수 있다. 즉, 제3 샘플링회로(CC13)는 상기 초기 구간 동안 제1 입력단(N31)의 상기 디폴트 전압 레벨을 샘플링할 수 있고 제4 샘플링회로(CC14)는 상기 후기 구간 동안 제3 기준신호(VREF3)의 상기 제3 전압 레벨을 샘플링할 수 있다. 이와 같이, 상기 제3 기준신호(VREF3)는 외부의 장치(또는 회로)로부터 제공되는 것이 아니라 제1 후치 비교기(AC12)의 내부에 생성된 전류에 기초하여 생성(즉, 상기 자체 생성)될 수 있다.
도 9에는 도 1에 도시된 메모리(160)가 블록 구성도로 도시되어 있다.
도 9를 참조하면, 메모리(160)는 제1 메모리(B1), 제2 메모리(B2), 및 제3 메모리(B3)를 포함할 수 있다.
제1 메모리(B1)는, 앞서 설명한 바와 같이, 복수의 제1 비교신호(VX1s)에 기초하여 각각의 카운트신호(CNTs)를 저장하고 그 저장된 각각의 카운트신호를 복수의 제1 디지털신호(DOUT1s)로서 출력할 수 있다. 예컨대, 제1 메모리(B1)는 복수의 제1 제어회로(BA11 ~ BA1n)와 복수의 제1 저장회로(BA21 ~ BA2n)를 포함할 수 있다.
복수의 제1 제어회로(BA11 ~ BA1n)는 복수의 제1 비교신호(VX1s)와 입력 제어신호(S3)에 기초하여 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn)를 생성할 수 있다. 예컨대, 복수의 제1 제어회로(BA11 ~ BA1n) 중 제1 제어회로(BA11)는 복수의 제1 비교신호(VX1s) 중 제1 후치 비교신호(VOUT11)와 입력 제어신호(S3)에 기초하여 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn) 중 제1 저장 제어신호(ASHOT1)를 생성할 수 있고, 복수의 제1 제어회로(BA11 ~ BA1n) 중 제n 제어회로(BA1n)는 복수의 제1 비교신호(VX1s) 중 제n 후치 비교신호(VOUT1n)와 입력 제어신호(S3)에 기초하여 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn) 중 제n 저장 제어신호(ASHOTn)를 생성할 수 있다.
복수의 제1 저장회로(BA21 ~ BA2n)는 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn)와 카운트신호(CNTs)에 기초하여 복수의 제1 디지털신호(DOUT1s)를 저장할 수 있다. 예컨대, 복수의 제1 저장회로(BA21 ~ BA2n) 중 제1 저장회로(BA21)는 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn) 중 제1 저장 제어신호(ASHOT1)가 활성화될 때 카운트신호(CNTs)를 복수의 제1 디지털신호(DOUT1s) 중 제1 디지털신호(D11s)로서 저장할 수 있고, 복수의 제1 저장회로(BA21 ~ BA2n) 중 제n 저장회로(BA2n)는 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn) 중 제n 저장 제어신호(ASHOTn)가 활성화될 때 카운트신호(CNTs)를 복수의 제1 디지털신호(DOUT1s) 중 제n 디지털신호(D1ns)로서 저장할 수 있다.
제2 메모리(B2)는, 앞서 설명한 바와 같이, 복수의 제2 비교신호(VX2s)에 기초하여 각각의 카운트신호(CNTs)를 저장하고 그 저장된 각각의 카운트신호를 복수의 제2 디지털신호(DOUT2s)로서 출력할 수 있다. 예컨대, 제2 메모리(B2)는 복수의 제2 제어회로(BB11 ~ BB1n)와 복수의 제2 저장회로(BB21 ~ BB2n)를 포함할 수 있다.
복수의 제2 제어회로(BB11 ~ BB1n)는 복수의 제2 비교신호(VX2s)와 입력 제어신호(S3)에 기초하여 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn)를 생성할 수 있다. 예컨대, 복수의 제2 제어회로(BB11 ~ BB1n) 중 제1 제어회로(BB11)는 복수의 제2 비교신호(VX2s) 중 제1 후치 비교신호(VOUT21)와 입력 제어신호(S3)에 기초하여 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn) 중 제1 저장 제어신호(BSHOT1)를 생성할 수 있고, 복수의 제2 제어회로(BB11 ~ BB1n) 중 제n 제어회로(BB1n)는 복수의 제2 비교신호(VX2s) 중 제n 후치 비교신호(VOUT2n)와 입력 제어신호(S3)에 기초하여 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn) 중 제n 저장 제어신호(BSHOTn)를 생성할 수 있다.
복수의 제2 저장회로(BB21 ~ BB2n)는 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn)와 카운트신호(CNTs)에 기초하여 복수의 제2 디지털신호(DOUT2s)를 저장할 수 있다. 예컨대, 복수의 제2 저장회로(BB21 ~ BB2n) 중 제1 저장회로(BB21)는 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn) 중 제1 저장 제어신호(BSHOT1)가 활성화될 때 카운트신호(CNTs)를 복수의 제2 디지털신호(DOUT2s) 중 제1 디지털신호(D21s)로서 저장할 수 있고, 복수의 제2 저장회로(BB21 ~ BB2n) 중 제n 저장회로(BB2n)는 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn) 중 제n 저장 제어신호(BSHOTn)가 활성화될 때 카운트신호(CNTs)를 복수의 제2 디지털신호(DOUT2s) 중 제n 디지털신호(D2ns)로서 저장할 수 있다.
제3 메모리(B3)는, 앞서 설명한 바와 같이, 복수의 제3 비교신호(VX3s)에 기초하여 각각의 카운트신호(CNTs)를 저장하고 그 저장된 각각의 카운트신호를 복수의 제3 디지털신호(DOUT3s)로서 출력할 수 있다. 예컨대, 제3 메모리(B3)는 복수의 제3 제어회로(BC11 ~ BC1n)와 복수의 제3 저장회로(BC21 ~ BC2n)를 포함할 수 있다.
복수의 제3 제어회로(BC11 ~ BC1n)는 복수의 제3 비교신호(VX3s)와 입력 제어신호(S3)에 기초하여 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn)를 생성할 수 있다. 예컨대, 복수의 제3 제어회로(BC11 ~ BC1n) 중 제1 제어회로(BC11)는 복수의 제3 비교신호(VX3s) 중 제1 후치 비교신호(VOUT31)와 입력 제어신호(S3)에 기초하여 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn) 중 제1 저장 제어신호(CSHOT1)를 생성할 수 있고, 복수의 제3 제어회로(BC11 ~ BC1n) 중 제n 제어회로(BC1n)는 복수의 제3 비교신호(VX3s) 중 제n 후치 비교신호(VOUT3n)와 입력 제어신호(S3)에 기초하여 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn) 중 제n 저장 제어신호(CSHOTn)를 생성할 수 있다.
복수의 제3 저장회로(BC21 ~ BC2n)는 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn)와 카운트신호(CNTs)에 기초하여 복수의 제3 디지털신호(DOUT3s)를 저장할 수 있다. 예컨대, 복수의 제3 저장회로(BC21 ~ BC2n) 중 제1 저장회로(BC21)는 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn) 중 제1 저장 제어신호(CSHOT1)가 활성화될 때 카운트신호(CNTs)를 복수의 제3 디지털신호(DOUT3s) 중 제1 디지털신호(D31s)로서 저장할 수 있고, 복수의 제3 저장회로(BC21 ~ BC2n) 중 제n 저장회로(BC2n)는 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn) 중 제n 저장 제어신호(CSHOTn)가 활성화될 때 카운트신호(CNTs)를 복수의 제3 디지털신호(DOUT3s) 중 제n 디지털신호(D3ns)로서 저장할 수 있다.
한편, 복수의 제1 제어회로(BA11 ~ BA1n), 복수의 제2 제어회로(BB11 ~ BB1n), 복수의 제3 제어회로(BC11 ~ BC1n), 복수의 제1 저장회로(BA21 ~ BA2n), 복수의 제2 저장회로(BB21 ~ BB2n), 및 복수의 제3 저장회로(BC21 ~ BC2n)는 동일한 전압(예: 전원전압(VDD))을 소오스 전원으로서 이용할 수 있다.
한편, 복수의 제1 저장회로(BA21 ~ BA2n), 복수의 제2 저장회로(BB21 ~ BB2n), 및 복수의 제3 저장회로(BC21 ~ BC2n)는 통상적으로 라인 메모리(line memory)라고도 한다.
도 10에는 도 9에 도시된 복수의 제1 제어회로(BA11 ~ BA1n) 중 제1 제어회로(BA11)가 회로도로 도시되어 있다. 복수의 제1 제어회로(BA11 ~ BA1n)는 모두 동일하게 설계될 수 있는바 이하에서는 제1 제어회로(BA11)를 대표적으로 설명한다.
도 10을 참조하면, 제1 제어회로(BA11)는 입력회로(IN11), 지연회로(DLY11), 및 출력회로(OUT11)를 포함할 수 있다.
입력회로(IN11)는 복수의 제1 비교신호(VX1s) 중 제1 후치 비교신호(VOUT11)와 입력 제어신호(S3)를 입력받을 수 있다. 예컨대, 입력회로(IN11)는 부정 논리 곱 게이트(NAND gate), 및 부정 게이트(NOT gate)를 포함할 수 있다. 상기 부정 논리 곱 게이트는 제1 후치 비교신호(VOUT11)와 입력 제어신호(S3)를 부정 논리 곱 연산할 수 있고, 상기 부정 게이트는 상기 부정 논리 곱 게이트의 출력신호를 반전할 수 있다.
지연회로(DLY11)는 입력회로(IN11)의 출력신호를 예정된 지연시간만큼 지연할 수 있다. 예컨대, 지연회로(DLY11)는 복수의 부정 게이트가 직렬로 접속된 인버터 체인을 포함할 수 있다.
출력회로(OUT11)는 입력회로(IN11)의 상기 출력신호와 지연회로(DLY11)의 출력신호를 입력받고 복수의 제1 저장 제어신호(ASHOT1 ~ ASHOTn) 중 제1 저장 제어신호(ASHOT1)를 생성할 수 있다. 예컨대, 출력회로(OUT11)는 논리 합 게이트(OR gate)를 포함할 수 있다. 상기 논리 합 게이트는 입력회로(IN11)의 상기 출력신호와 지연회로(DLY11)의 상기 출력신호를 논리 합 연산함으로써 아주 짧게 펄싱하는 제1 저장 제어신호(ASHOT1)를 생성할 수 있다. 제1 저장 제어신호(ASHOT1)의 펄스 폭(즉, 활성화 폭)은 상기 지연시간에 대응할 수 있다.
도 11에는 도 9에 도시된 복수의 제2 제어회로(BB11 ~ BB1n) 중 제1 제어회로(BB11)가 회로도로 도시되어 있다. 복수의 제2 제어회로(BB11 ~ BB1n)는 모두 동일하게 설계될 수 있는바 이하에서는 제1 제어회로(BB11)를 대표적으로 설명한다.
도 11을 참조하면, 제1 제어회로(BB11)는 입력회로(IN21), 지연회로(DLY21), 및 출력회로(OUT21)를 포함할 수 있다.
입력회로(IN21)는 복수의 제2 비교신호(VX2s) 중 제1 후치 비교신호(VOUT21)와 입력 제어신호(S3)를 입력받을 수 있다. 예컨대, 입력회로(IN21)는 부정 논리 곱 게이트(NAND gate), 및 부정 게이트(NOT gate)를 포함할 수 있다. 상기 부정 논리 곱 게이트는 제1 후치 비교신호(VOUT21)와 입력 제어신호(S3)를 부정 논리 곱 연산할 수 있고, 상기 부정 게이트는 상기 부정 논리 곱 게이트의 출력신호를 반전할 수 있다.
지연회로(DLY21)는 입력회로(IN21)의 출력신호를 상기 지연시간만큼 지연할 수 있다. 예컨대, 지연회로(DLY21)는 복수의 부정 게이트가 직렬로 접속된 인버터 체인을 포함할 수 있다.
출력회로(OUT21)는 입력회로(IN21)의 상기 출력신호와 지연회로(DLY21)의 출력신호를 입력받고 복수의 제2 저장 제어신호(BSHOT1 ~ BSHOTn) 중 제1 저장 제어신호(BSHOT1)를 생성할 수 있다. 예컨대, 출력회로(OUT21)는 논리 합 게이트(OR gate)를 포함할 수 있다. 상기 논리 합 게이트는 입력회로(IN21)의 상기 출력신호와 지연회로(DLY21)의 상기 출력신호를 논리 합 연산함으로써 아주 짧게 펄싱하는 제1 저장 제어신호(BSHOT1)를 생성할 수 있다. 제1 저장 제어신호(BSHOT1)의 펄스 폭(즉, 활성화 폭)은 상기 지연시간에 대응할 수 있다.
도 12에는 도 9에 도시된 복수의 제3 제어회로(BC11 ~ BC1n) 중 제1 제어회로(BC11)가 회로도로 도시되어 있다. 복수의 제3 제어회로(BC11 ~ BC1n)는 모두 동일하게 설계될 수 있는바 이하에서는 제1 제어회로(BC11)를 대표적으로 설명한다.
도 12을 참조하면, 제1 제어회로(BC11)는 입력회로(IN31), 지연회로(DLY31), 및 출력회로(OUT31)를 포함할 수 있다.
입력회로(IN31)는 복수의 제3 비교신호(VX3s) 중 제1 후치 비교신호(VOUT31)와 입력 제어신호(S3)를 입력받을 수 있다. 예컨대, 입력회로(IN31)는 부정 논리 곱 게이트(NAND gate), 및 부정 게이트(NOT gate)를 포함할 수 있다. 상기 부정 논리 곱 게이트는 제1 후치 비교신호(VOUT31)와 입력 제어신호(S3)를 부정 논리 곱 연산할 수 있고, 상기 부정 게이트는 상기 부정 논리 곱 게이트의 출력신호를 반전할 수 있다.
지연회로(DLY31)는 입력회로(IN31)의 출력신호를 상기 지연시간만큼 지연할 수 있다. 예컨대, 지연회로(DLY31)는 복수의 부정 게이트가 직렬로 접속된 인버터 체인을 포함할 수 있다.
출력회로(OUT31)는 입력회로(IN31)의 상기 출력신호와 지연회로(DLY31)의 출력신호를 입력받고 복수의 제3 저장 제어신호(CSHOT1 ~ CSHOTn) 중 제1 저장 제어신호(CSHOT1)를 생성할 수 있다. 예컨대, 출력회로(OUT31)는 논리 합 게이트(OR gate)를 포함할 수 있다. 상기 논리 합 게이트는 입력회로(IN31)의 상기 출력신호와 지연회로(DLY31)의 상기 출력신호를 논리 합 연산함으로써 아주 짧게 펄싱하는 제1 저장 제어신호(CSHOT1)를 생성할 수 있다. 제1 저장 제어신호(CSHOT1)의 펄스 폭(즉, 활성화 폭)은 상기 지연시간에 대응할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 이미지 센싱 장치(100)의 동작을 도 13 내지 도 15를 참조하여 설명한다.
도 13에는 이미지 센싱 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 도 13에는 설명의 편의를 위해 어느 하나의 픽셀신호(즉, 제1 픽셀신호(VP11))와 관련된 동작만이 도시되어 있음에 유의한다.
도 13을 참조하면, 이미지 센싱 장치(100)는 초기화 시간(RST) 동안 초기화될 수 있다. 특히, 제1 신호 변환기(A1)에 포함된 복수의 후치 비교기는 상기 제1 비교 전제조건에 따라 초기화될 수 있고, 제2 신호 변환기(A2)에 포함된 복수의 후치 비교기는 상기 제2 비교 전제조건에 따라 초기화될 수 있고, 제3 신호 변환기(A3)에 포함된 복수의 후치 비교기는 상기 제3 비교 전제조건에 따라 초기화될 수 있다(도 14 및 도 15 참조).
이미지 센싱 장치(100)는 로우 시간(SRT) 동안 제1 픽셀신호(VP11)를 생성 및 저장할 수 있다. 이를 더욱 자세하게 설명하면 다음과 같다.
픽셀 어레이(120)는 로우 시간(SRT) 동안 제1 픽셀신호(VP11)를 생성할 수 있다. 예컨대, 픽셀 어레이(120)는 로우 시간(SRT) 중 리셋 시간(RT) 동안 제1 픽셀신호(VP11)에 포함된 노이즈 성분에 대응하는 리셋신호(VR11)를 제1 픽셀신호(VP11)로서 생성한 다음, 로우 시간(SRT) 중 데이터 시간(DT) 동안 입사광에 대응하는 데이터신호(VD11)를 제1 픽셀신호(VP11)로서 생성할 수 있다.
램프신호 생성기(130)는 램프 제어신호(RP)에 기초하여 로우 시간(SRT) 동안 예정된 패턴을 가지는 램프신호(VR)를 생성할 수 있다. 예컨대, 램프신호 생성기(130)는 리셋 시간(RT) 동안 리셋 전압 범위에서 램핑하고 데이터 시간(DT) 동안 데이터 전압 범위에서 램핑하는 램프신호(VR)를 생성할 수 있다.
제1 전치 비교기(AA11)는 제1 픽셀신호(VP11)와 램프신호(VR)를 비교하고 그 비교결과에 대응하는 제1 전치 비교신호(VAOUT1)를 생성할 수 있다. 예컨대, 제1 전치 비교기(AA11)는, 리셋 시간(RT)과 데이터 시간(DT) 동안, 램프신호(VR)의 전압 레벨이 제1 픽셀신호(VP11)의 전압 레벨보다 높을 때 논리 하이 레벨의 제1 전치 비교신호(VAOUT1)를 생성할 수 있고 램프신호(VR)의 전압 레벨이 제1 픽셀신호(VP11)의 전압 레벨보다 낮을 때 논리 로우 레벨의 제1 전치 비교신호(VAOUT1)를 생성할 수 있다. 제1 전치 비교신호(VAOUT1)는 제3 샘플링회로(CA13)에 의해 샘플링될 수 있다.
제1 후치 비교기(AA12)는 상기 제1 비교 전제조건 하에서 상기 샘플링된 제1 전치 비교신호와 제1 기준신호(VREF1)를 비교하고 그 비교결과에 대응하는 제1 후치 비교신호(VOUT11)를 생성할 수 있다. 예컨대, 제1 후치 비교기(AA12)는, 리셋 시간(RT)과 데이터 시간(DT) 동안, 상기 샘플링된 전치 비교신호의 전압 레벨이 제1 기준신호(VREF1)의 전압 레벨보다 높을 때 논리 로우 레벨의 제1 후치 비교신호(VOUT11)를 생성할 수 있고 상기 샘플링된 전치 비교신호의 전압 레벨이 제1 기준신호(VREF1)의 전압 레벨보다 낮을 때 논리 하이 레벨의 제1 후치 비교신호(VOUT11)를 생성할 수 있다. 이때, 제1 후치 비교신호(VOUT11)는 상기 제1 비교 전제조건 하에서 생성되기 때문에, 제1 후치 비교신호(VOUT11)의 천이 시점과 제1 전치 비교신호(VAOUT1)의 천이 시점이 다를 수 있다. 예컨대, 제1 후치 비교신호(VOUT11)의 천이 시점은 제1 전치 비교신호(VAOUT1)의 천이 시점보다 예정된 시간만큼 느릴 수 있다. 상기 예정된 시간은 후술하는 전압차(ΔV)에 따라 결정될 수 있다(도 14 및 도 15 참조).
글로벌 카운터(150)는 로우 시간(SRT) 동안 예정된 방식으로 카운팅되는 카운트신호(CNTs)를 생성할 수 있다. 예컨대, 글로벌 카운터(150)는 리셋 시간(RT) 동안 업카운트되고 데이터 시간(DT) 동안 업카운트되는 카운트신호(CNTs)를 생성할 수 있다.
제1 제어회로(BA11)는 제1 후치 비교신호(COUT11)와 제어신호(S3)에 기초하여 제1 저장 제어신호(ASHOT1)를 생성할 수 있다. 예컨대, 제1 제어회로(BA11)는 리셋 시간(RT)과 데이터 시간(DT) 동안 제1 후치 비교신호(VOUT1)의 천이 시점에 따라 제1 저장 제어신호(ASHOT1)를 아주 짧게 펄싱(즉, 활성화)할 수 있다.
제1 저장회로(BA21)는 제1 저장 제어신호(ASHOT1)에 기초하여 카운트신호(CNTs)를 저장할 수 있다. 예컨대, 제1 저장회로(BA21)는 리셋 시간(RT) 제1 저장 제어신호(ASHOT1)가 펄싱할 때 카운트신호(CNTs)를 래치하고 그 래치된 카운트신호(이하 "리셋 카운트신호"라 칭함)를 제1 디지털신호(D11s)로서 출력할 수 있고, 데이터 시간(DT) 동안 제1 저장 제어신호(ASHOT1)가 펄싱할 때 카운트신호(CNTs)를 래치하고 그 래치된 카운트신호(이하 "데이터 카운트신호"라 칭함)를 제1 디지털신호(D11s)로서 출력할 수 있다.
여기서, 상기 리셋 카운트신호는 상기 예정된 시간에 대응하는 카운트 코드(α)를 더 포함할 수 있고, 상기 데이터 카운트신호 또한 상기 예정된 시간에 대응하는 카운트 코드(α)를 더 포함할 수 있다. 다시 말해, 상기 리셋 카운트신호와 상기 데이터 카운트신호에는 불필요한 카운트 코드(α)가 반영될 수 있다. 그러나, 카운트 코드(α)는 도면에 도시되지 않았지만 후속 동작에 의해 상쇄될 수 있다. 예컨대, 상기 후속 동작은 DDS(digital double sampling) 동작을 포함할 수 있다.
한편, 도면에는 도시되지 않았지만, 픽셀 어레이(120)는 로우 시간(SRT) 동안 제1 픽셀신호(VP11)를 포함하는 복수의 픽셀신호(VPs)를 동시에 생성할 수 있다. 이때, 복수의 픽셀신호(VPs) 중 제1 픽셀신호(VP11)의 전압 레벨과 동일한 전압 레벨을 가지는 픽셀신호들(이하 "동일 픽셀신호들"이라 칭함)이 존재할 수 있다. 이러한 경우, 제1 픽셀신호(VP11)에 대응하는 제1 후치 비교신호(VOUT11)의 천이 시점과 상기 동일 픽셀신호들에 대응하는 후치 비교신호들의 천이 시점은 동일할 수 있다. 이와 관련된 설명은 도 14 및 도 15을 참조하여 더욱 자세하세 설명한다. 이하에서는 설명의 편의를 위해 복수의 제2 픽셀신호(VP2s) 중 제1 픽셀신호(VP21)와 복수의 제3 픽셀신호(VP3s) 중 제1 픽셀신호(VP31)를 상기 동일 픽셀신호들로서 예로 들어 설명한다.
먼저, 도 14에는 제1 픽셀신호들(VP11, VP21, VP31)과 관련된 동작을 일예에 따라 설명하기 위한 타이밍도가 도시되어 있다.
도 14를 참조하면, 초기화 시간(RST) 동안, 제1 입력단들(N11, N21, N31)은 각각 상기 제1 내지 제3 전압 레벨로 초기화될 수 있다. 예컨대, 제1 후치 비교기(AA12)는 초기화 시간(RST) 중 상기 초기 시간 - 제1 스위치 제어신호(S1)가 활성화된 구간에 대응함 - 동안 제1 제어코드신호(CC1s)에 기초하여 제1 입력단(N11)을 상기 제1 합산 전류에 대응하는 상기 제1 전압 레벨로 초기화할 수 있다. 상기 제1 전압 레벨은 상기 디폴트 전압 레벨보다 전압차(ΔV)만큼 높을 수 있다. 제1 후치 비교기(AB12)는 초기화 시간(RST) 중 상기 초기 시간 동안 제2 제어코드신호(CC2s)에 기초하여 제1 입력단(N21)을 상기 제2 합산 전류에 대응하는 상기 제2 전압 레벨로 초기화할 수 있다. 상기 제2 전압 레벨은 상기 디폴트 전압 레벨과 같을 수 있다. 제1 후치 비교기(AC12)는 초기화 시간(RST) 중 상기 초기 시간 동안 제3 제어코드신호(CC3s)에 기초하여 제1 입력단(N31)을 상기 제3 합산 전류에 대응하는 상기 제3 전압 레벨로 초기화할 수 있다. 상기 제3 전압 레벨은 상기 디폴트 전압 레벨보다 전압차(ΔV)만큼 낮을 수 있다.
한편, 초기화 시간(RST) 동안, 제2 입력단들(N12, N22, N32)에는 동일하게 상기 디폴트 전압 레벨을 가지는 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)가 생성될 수 있다. 참고로, 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)는 초기화 시간(RST) 중 상기 후기 시간 - 제1 스위치 제어신호(S1)가 비활성화되고 제2 스위치 제어신호(S2)가 활성화된 구간에 대응함 - 동안 조절된 상기 디폴트 전압 레벨을 최종적으로 가질 수 있다.
이러한 상태에서, 로우 시간(SRT) 동안, 제1 픽셀신호(VP11)에 대응하는 상기 샘플링된 제1 전치 비교신호가 제1 입력단(N11)을 통해 입력될 수 있고 제1 픽셀신호(VP21)에 대응하는 상기 샘플링된 제1 전치 비교신호가 제1 입력단(N21)을 통해 입력될 수 있고 제1 픽셀신호(VP31)에 대응하는 상기 샘플링된 제1 전치 비교신호가 제1 입력단(N31)을 통해 입력될 수 있다. 이때, 제1 입력단들(N11, N21, N31)을 통해 입력된 상기 샘플링된 제1 전치 비교신호들 사이에는 전압차(ΔV)가 유지될 수 있다.
이에 따라, 로우 시간(SRT) 동안, 제1 후치 비교신호들(VOUT11, VOUT21, VOUT31) 사이에는 전압차(ΔV)에 대응하는 지연차가 발생할 수 있다. 예컨대, 로우 시간(SRT) 중 리셋 시간(RT) 동안, 상기 샘플링된 제1 전치 비교신호들과 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)들 사이의 크로스 시점이 조금씩 틀어짐에 따라 제1 후치 비교신호들(VOUT11, VOUT21, VOUT31)은 순차적으로 천이될 수 있다. 또한, 로우 시간(SRT) 중 데이터 시간(DT) 동안, 상기 샘플링된 제1 전치 비교신호들과 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)들 사이의 크로스 시점이 조금씩 틀어짐에 따라 제1 후치 비교신호들(VOUT11, VOUT21, VOUT31)은 순차적으로 천이될 수 있다.
제1 후치 비교신호들(VOUT11, VOUT21, VOUT31) 사이에 발생된 지연차에 따라, 로우 시간(SRT) 동안, 제1 제어회로들(BA11, BB21, BC21)은 제1 저장 제어신호들(ASHOT1, BSHOT1, CSHOT1)을 순차적으로 활성화할 수 있고, 제1 저장회로들(BA21, BB21, BC21)은 제1 저장 제어신호들(ASHOT1, BSHOT1, CSHOT1)에 기초하여 순차적으로 카운트신호(CNTs)를 저장할 수 있다. 따라서, 제1 제어회로들(BA11, BB21, BC21)과 제1 저장회로들(BA21, BB21, BC21)이 상기 소오스 전원(예: 전원전압(VDD))을 이용하는 시점은 분산될 수 있고, 이로써 상기 소오스 전원의 드롭량은 분산될 수 있다.
다음, 도 15에는 제1 픽셀신호들(VP11, VP21, VP31)과 관련된 동작을 다른 예에 따라 설명하기 위한 타이밍도가 도시되어 있다.
도 15를 참조하면, 초기화 시간(RST) 동안, 제1 입력단들(N11, N21, N31)은 각각 상기 디폴트 전압 레벨로 초기화될 수 있다. 예컨대, 제1 후치 비교기(A11)는 초기화 시간(RST) 중 상기 초기 시간 - 제1 스위치 제어신호(S1)가 활성화된 구간에 대응함 - 동안 제1 입력단(N11)을 상기 제1 전류에 대응하는 상기 디폴트 전압 레벨로 초기화할 수 있고, 제1 후치 비교기(A21)는 초기화 시간(RST) 중 상기 초기 시간 동안 제1 입력단(N21)을 상기 제2 전류에 대응하는 상기 디폴트 전압 레벨로 초기화할 수 있고, 제1 후치 비교기(A31)는 초기화 시간(RST) 중 상기 초기 시간 동안 제1 입력단(N31)을 상기 제3 전류에 대응하는 상기 디폴트 전압 레벨로 초기화할 수 있다.
한편, 초기화 시간(RST) 동안, 제2 입력단들(N12, N22, N32)에는 상기 제1 내지 제3 전압 레벨을 가지는 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)가 생성될 수 있다. 예컨대, 제1 후치 비교기(AA12)는 초기화 시간(RST) 중 상기 후기 시간 - 제1 스위치 제어신호(S1)가 비활성화되고 제2 스위치 제어신호(S2)가 활성화된 구간에 대응함 - 동안 제1 제어코드신호(CC1s)에 기초하여 제1 기준신호(VREF1)의 전압 레벨을 상기 제1 합산 전류에 대응하는 상기 제1 전압 레벨로 조절할 수 있다. 상기 제1 전압 레벨은 상기 디폴트 전압 레벨보다 전압차(ΔV)만큼 높을 수 있다. 제1 후치 비교기(AB12)는 초기화 시간(RST) 중 상기 후기 시간 동안 제2 제어코드신호(CC2s)에 기초하여 제2 기준신호(VREF2)의 전압 레벨을 상기 제2 합산 전류에 대응하는 상기 제2 전압 레벨로 조절할 수 있다. 상기 제2 전압 레벨은 상기 디폴트 전압 레벨과 같을 수 있다. 제1 후치 비교기(AC12)는 초기화 시간(RST) 중 상기 후기 시간 동안 제3 제어코드신호(CC3s)에 기초하여 제3 기준신호(VREF3)의 전압 레벨을 상기 제3 합산 전류에 대응하는 상기 제3 전압 레벨로 초기화할 수 있다. 상기 제3 전압 레벨은 상기 디폴트 전압 레벨보다 전압차(ΔV)만큼 낮을 수 있다.
이러한 상태에서, 로우 시간(SRT) 동안, 제1 픽셀신호(VP11)에 대응하는 상기 샘플링된 제1 전치 비교신호가 제1 입력단(N11)을 통해 입력될 수 있고 제1 픽셀신호(VP21)에 대응하는 상기 샘플링된 제1 전치 비교신호가 제1 입력단(N21)을 통해 입력될 수 있고 제1 픽셀신호(VP31)에 대응하는 상기 샘플링된 제1 전치 비교신호가 제1 입력단(N31)을 통해 입력될 수 있다. 이때, 제1 입력단들(N11, N21, N31)을 통해 입력된 상기 샘플링된 제1 전치 비교신호들은 동일한 전압 레벨을 가질 수 있다.
이에 따라, 로우 시간(SRT) 동안, 제1 후치 비교신호들(VOUT11, VOUT21, VOUT31) 사이에는 전압차(ΔV)에 대응하는 지연차가 발생할 수 있다. 예컨대, 로우 시간(SRT) 중 리셋 시간(RT) 동안, 상기 샘플링된 제1 전치 비교신호들과 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)들 사이의 크로스 시점이 조금씩 틀어짐에 따라 제1 후치 비교신호들(VOUT11, VOUT21, VOUT31)은 순차적으로 천이될 수 있다. 또한, 로우 시간(SRT) 중 데이터 시간(DT) 동안, 상기 샘플링된 제1 전치 비교신호들과 제1 내지 제3 기준신호(VREF1, VREF2, VREF3)들 사이의 크로스 시점이 조금씩 틀어짐에 따라 제1 후치 비교신호들(VOUT11, VOUT21, VOUT31)은 순차적으로 천이될 수 있다.
제1 후치 비교신호들(VOUT11, VOUT21, VOUT31) 사이에 발생된 지연차에 따라, 로우 시간(SRT) 동안, 제1 제어회로들(BA11, BB21, BC21)은 제1 저장 제어신호들(ASHOT1, BSHOT1, CSHOT1)을 순차적으로 활성화할 수 있고, 제1 저장회로들(BA21, BB21, BC21)은 제1 저장 제어신호들(ASHOT1, BSHOT1, CSHOT1)에 기초하여 순차적으로 카운트신호(CNTs)를 저장할 수 있다. 따라서, 제1 제어회로들(BA11, BB21, BC21)과 제1 저장회로들(BA21, BB21, BC21)이 상기 소오스 전원(예: 전원전압(VDD))을 이용하는 시점은 분산될 수 있고, 이로써 상기 소오스 전원의 드롭량은 분산될 수 있다.
이와 같은 본 발명의 실시예에 따르면, 로우별로 생성되는 픽셀신호들에 대해 그룹별로 비교 전제조건을 서로 달리 적용함으로써 소오스 전원의 드롭량을 분산시킬 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 이미지 센싱 장치 110 : 로우 컨트롤러
120 : 픽셀 어레이 130 : 램프신호 생성기
140 : 신호 변환기 150 : 글로벌 카운터
160 : 메모리

Claims (20)

  1. 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기;
    제1 비교 전제조건 하에서 상기 제1 전치 비교신호와 제1 기준신호를 비교하고 그 비교결과에 대응하는 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기;
    제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및
    상기 제1 비교 전제조건과 다른 제2 비교 전제조건 하에서 상기 제2 전치 비교신호와 제2 기준신호를 비교하고 그 비교결과에 대응하는 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기
    를 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 제1 비교 전제조건은 상기 제1 전치 비교신호가 입력되는 입력단을 제1 전압 레벨로 초기화하는 조건을 포함하고,
    상기 제2 비교 전제조건은 상기 제2 전치 비교신호가 입력되는 입력단을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 초기화하는 조건을 포함하는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 제1 전압 레벨은 초기화 시간 동안 조절된 상기 제1 기준신호의 전압 레벨에 대응하고,
    상기 제2 전압 레벨은 초기화 시간 동안 조절된 상기 제2 기준신호의 전압 레벨에 대응하는 이미지 센싱 장치.
  4. 제1항에 있어서,
    상기 제1 비교 전제조건은 상기 제1 기준신호의 전압 레벨을 제1 전압 레벨로 조절하는 조건을 포함하고,
    상기 제2 비교 전제조건은 상기 제2 기준신호의 전압 레벨을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 조절하는 조건을 포함하는 이미지 센싱 장치.
  5. 제1항에 있어서,
    상기 제1 전치 비교기와 상기 제2 전치 비교기는 동일한 비교 전제조건 하에서 동작하는 이미지 센싱 장치.
  6. 제1항에 있어서,
    상기 제1 후치 비교기에 접속되고, 상기 제1 기준신호를 샘플링하기 위한 제1 샘플링회로; 및
    상기 제2 후치 비교기에 접속되고, 상기 제2 기준신호를 샘플링하기 위한 제2 샘플링회로를 더 포함하는 이미지 센싱 장치.
  7. 제1항에 있어서,
    상기 제1 후치 비교기는 제1 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제1 기준신호를 생성 및 조절하는 이미지 센싱 장치.
  8. 제1항에 있어서,
    상기 제1 후치 비교기는,
    상기 제1 픽셀신호와 상기 제1 기준신호를 입력받기 위한 입력회로;
    상기 입력회로와 제1 전압단 로우 시간사이에 접속된 로딩회로;
    상기 입력회로와 제2 전압단 사이에 접속되고, 상기 제1 기준신호의 전압 레벨에 대응하는 제1 전류를 생성하기 위한 제1 전류원; 및
    상기 입력회로와 상기 제2 전압단 사이에 접속되고, 제1 제어코드신호에 기초하여 상기 제1 기준신호의 전압 레벨을 조절하기 위한 제1 조절전류를 생성하기 위한 제2 전류원을 포함하는 이미지 센싱 장치.
  9. 제1항에 있어서,
    상기 제2 후치 비교기는 제2 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제2 기준신호를 생성 및 조절하는 이미지 센싱 장치.
  10. 제1항에 있어서,
    상기 제2 후치 비교기는,
    상기 제2 픽셀신호와 상기 제2 기준신호를 입력받기 위한 입력회로;
    상기 입력회로와 제1 전압단 사이에 접속된 로딩회로;
    상기 입력회로와 제2 전압단 사이에 접속되고, 상기 제2 기준신호의 전압 레벨에 대응하는 제2 전류를 생성하기 위한 제1 전류원; 및
    상기 입력회로와 상기 제2 전압단 사이에 접속되고, 제2 제어코드신호에 기초하여 상기 제2 기준신호의 전압 레벨을 조절하기 위한 제2 조절전류를 생성하기 위한 제2 전류원을 포함하는 이미지 센싱 장치.
  11. 초기화 시간 동안 초기화되고, 로우(row) 시간 동안 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기;
    상기 초기화 시간 동안 제1 정 입력단을 제1 전압 레벨로 초기화하고 제1 부 입력단을 디폴트 전압 레벨로 초기화하고, 상기 로우 시간 동안 상기 제1 정 입력단을 통해 입력된 상기 제1 전치 비교신호와 상기 제1 부 입력단을 통해 입력된 제1 기준신호에 기초하여 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기;
    상기 초기화 시간 동안 초기화되고, 상기 로우 시간 동안 제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및
    상기 초기화 시간 동안 제2 정 입력단을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 초기화하고 제1 부 입력단을 상기 디폴트 전압 레벨로 초기화하고, 상기 로우 시간 동안 상기 제2 정 입력단을 통해 입력된 상기 제2 전치 비교신호와 상기 제2 부 입력단을 통해 입력된 제2 기준신호에 기초하여 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기
    를 포함하는 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 제1 후치 비교기에 접속되고, 상기 제1 기준신호를 샘플링하기 위한 제1 샘플링회로; 및
    상기 제2 후치 비교기에 접속되고, 상기 제2 기준신호를 샘플링하기 위한 제2 샘플링회로를 더 포함하는 이미지 센싱 장치.
  13. 제11항에 있어서,
    상기 제1 후치 비교기는 제1 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제1 기준신호를 생성 및 조절하고,
    상기 제2 후치 비교기는 제2 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제2 기준신호를 생성 및 조절하는 이미지 센싱 장치.
  14. 제11항에 있어서,
    상기 제1 후치 비교기는,
    상기 제1 픽셀신호와 상기 제1 기준신호를 입력받기 위한 입력회로;
    상기 입력회로와 제1 전압단 사이에 접속된 로딩회로;
    상기 입력회로와 제2 전압단 사이에 접속되고, 상기 제1 기준신호의 전압 레벨에 대응하는 제1 전류를 생성하기 위한 제1 전류원; 및
    상기 입력회로와 상기 제2 전압단 사이에 접속되고, 제1 제어코드신호에 기초하여 상기 제1 기준신호의 전압 레벨을 조절하기 위한 제1 조절전류를 생성하기 위한 제2 전류원을 포함하는 이미지 센싱 장치.
  15. 제11항에 있어서,
    상기 제2 후치 비교기는,
    상기 제2 픽셀신호와 상기 제2 기준신호를 입력받기 위한 입력회로;
    상기 입력회로와 제1 전압단 사이에 접속된 로딩회로;
    상기 입력회로와 제2 전압단 사이에 접속되고, 상기 제2 기준신호의 전압 레벨에 대응하는 제2 전류를 생성하기 위한 제1 전류원; 및
    상기 입력회로와 상기 제2 전압단 사이에 접속되고, 제2 제어코드신호에 기초하여 상기 제2 기준신호의 전압 레벨을 조절하기 위한 제2 조절전류를 생성하기 위한 제2 전류원을 포함하는 이미지 센싱 장치.
  16. 초기화 시간 동안 초기화되고, 로우(row) 시간 동안 제1 픽셀신호와 램프신호에 기초하여 제1 전치 비교신호를 생성하기 위한 제1 전치 비교기;
    상기 초기화 시간 동안 제1 기준신호의 전압 레벨을 제1 전압 레벨로 조절하고, 상기 로우 시간 동안 상기 제1 전치 비교신호와 상기 제1 기준신호에 기초하여 제1 후치 비교신호를 생성하기 위한 제1 후치 비교기;
    상기 초기화 시간 동안 초기화되고, 상기 로우 시간 동안 제2 픽셀신호와 상기 램프신호에 기초하여 제2 전치 비교신호를 생성하기 위한 제2 전치 비교기; 및
    상기 초기화 시간 동안 제2 기준신호의 전압 레벨을 상기 제1 전압 레벨과 다른 제2 전압 레벨로 조절하고, 상기 로우 시간 동안 상기 제2 전치 비교신호와 상기 제2 기준신호에 기초하여 제2 후치 비교신호를 생성하기 위한 제2 후치 비교기
    를 포함하는 이미지 센싱 장치.
  17. 제16항에 있어서,
    상기 제1 후치 비교기에 접속되고, 상기 제1 기준신호를 샘플링하기 위한 제1 샘플링회로; 및
    상기 제2 후치 비교기에 접속되고, 상기 제2 기준신호를 샘플링하기 위한 제2 샘플링회로를 더 포함하는 이미지 센싱 장치.
  18. 제16항에 있어서,
    상기 제1 후치 비교기는 제1 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제1 기준신호를 생성 및 조절하고,
    상기 제2 후치 비교기는 제2 제어코드신호에 기초하여 자체 생성(self-generation)을 통해 상기 제2 기준신호를 생성 및 조절하는 이미지 센싱 장치.
  19. 제16항에 있어서,
    상기 제1 후치 비교기는,
    상기 제1 픽셀신호와 상기 제1 기준신호를 입력받기 위한 입력회로;
    상기 입력회로와 제1 전압단 사이에 접속된 로딩회로;
    상기 입력회로와 제2 전압단 사이에 접속되고, 상기 제1 기준신호의 전압 레벨에 대응하는 제1 전류를 생성하기 위한 제1 전류원; 및
    상기 입력회로와 상기 제2 전압단 사이에 접속되고, 제1 제어코드신호에 기초하여 상기 제1 기준신호의 전압 레벨을 조절하기 위한 제1 조절전류를 생성하기 위한 제2 전류원을 포함하는 이미지 센싱 장치.
  20. 제16항에 있어서,
    상기 제2 후치 비교기는,
    상기 제2 픽셀신호와 상기 제2 기준신호를 입력받기 위한 입력회로;
    상기 입력회로와 제1 전압단 사이에 접속된 로딩회로;
    상기 입력회로와 제2 전압단 사이에 접속되고, 상기 제2 기준신호의 전압 레벨에 대응하는 제2 전류를 생성하기 위한 제1 전류원; 및
    상기 입력회로와 상기 제2 전압단 사이에 접속되고, 제2 제어코드신호에 기초하여 상기 제2 기준신호의 전압 레벨을 조절하기 위한 제2 조절전류를 생성하기 위한 제2 전류원을 포함하는 이미지 센싱 장치.
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