WO2017169885A1 - 撮像装置、駆動方法、および、電子機器 - Google Patents

撮像装置、駆動方法、および、電子機器 Download PDF

Info

Publication number
WO2017169885A1
WO2017169885A1 PCT/JP2017/010866 JP2017010866W WO2017169885A1 WO 2017169885 A1 WO2017169885 A1 WO 2017169885A1 JP 2017010866 W JP2017010866 W JP 2017010866W WO 2017169885 A1 WO2017169885 A1 WO 2017169885A1
Authority
WO
WIPO (PCT)
Prior art keywords
unit
charge
transfer
signal
turned
Prior art date
Application number
PCT/JP2017/010866
Other languages
English (en)
French (fr)
Inventor
貴志 町田
鈴木　亮司
博士 田舎中
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to US16/088,142 priority Critical patent/US11128823B2/en
Priority to CN201780019372.0A priority patent/CN108886049B/zh
Publication of WO2017169885A1 publication Critical patent/WO2017169885A1/ja
Priority to US17/446,636 priority patent/US11818487B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14654—Blooming suppression
    • H01L27/14656—Overflow drain structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields
    • H04N25/589—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields with different integration times, e.g. short and long exposures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present technology relates to an imaging device, a driving method, and an electronic device, and more particularly, to an imaging device, a driving method, and an electronic device that can expand a dynamic range.
  • a space division method in which a light receiving element having different sensitivity is provided and a dynamic range is expanded by combining a plurality of images captured by light receiving elements having different sensitivities (see, for example, Patent Document 2). .
  • an in-pixel memory system in which a memory that accumulates charges overflowing from a photodiode is provided in each pixel and the dynamic range is expanded by increasing the amount of charge that can be accumulated in one exposure period (for example, see Patent Document 3).
  • JP 2001-346096 A Japanese Patent No. 3071891 Japanese Patent No. 4317115
  • the dynamic range can be expanded by increasing the number of divisions.
  • image quality may be deteriorated due to artifacts or resolution reduction. was there.
  • the present technology has been made in view of such a situation, and makes it possible to expand the dynamic range of the imaging apparatus without degrading the image quality.
  • An imaging device includes a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixel.
  • the unit pixel includes a photoelectric conversion unit and a charge.
  • a charge holding unit that holds the charge
  • a charge-voltage conversion unit that converts the charge into a voltage
  • a first transfer unit that transfers charge from the photoelectric conversion unit to the charge holding unit
  • the charge-voltage conversion from the photoelectric conversion unit A second transfer unit that transfers charge to the unit, and a third transfer unit that transfers charge from the charge holding unit to the charge-voltage conversion unit.
  • a driving method includes a pixel array unit in which a plurality of unit pixels are arranged, and a driving unit that controls the operation of the unit pixel.
  • the unit pixel includes a photoelectric conversion unit, and a charge.
  • a charge holding unit that holds the charge
  • a charge-voltage conversion unit that converts the charge into a voltage
  • a first transfer unit that transfers charge from the photoelectric conversion unit to the charge holding unit
  • An imaging apparatus comprising: a second transfer unit that transfers charges to a unit; and a third transfer unit that transfers charges from the charge holding unit to the charge-voltage conversion unit.
  • An electronic apparatus includes a pixel array unit in which a plurality of unit pixels are arranged, and a drive unit that controls the operation of the unit pixel.
  • the unit pixel includes a photoelectric conversion unit and a charge.
  • a charge holding unit that holds the charge
  • a charge-voltage conversion unit that converts the charge into a voltage
  • a first transfer unit that transfers charge from the photoelectric conversion unit to the charge holding unit
  • An image pickup apparatus including a second transfer unit that transfers charges to the unit and a third transfer unit that transfers charges from the charge holding unit to the charge-voltage conversion unit.
  • the unit pixel of the pixel array unit in which a plurality of unit pixels are arranged includes a photoelectric conversion unit, a charge holding unit that holds charge, and a charge voltage that converts charge into voltage.
  • a third transfer unit that transfers charges to the unit.
  • the charge transfer from the photoelectric conversion unit to the charge holding unit is performed by alternately turning on the first transfer unit and the second transfer unit during the exposure period of the imaging device.
  • the charge transfer from the photoelectric conversion unit to the charge voltage conversion unit is performed alternately.
  • An electronic apparatus includes the imaging device.
  • the dynamic range of the imaging device can be expanded without degrading the image quality.
  • FIG. 1 is a system configuration diagram illustrating an outline of a configuration of a CMOS image sensor to which the present technology is applied. It is a system configuration
  • FIG. 3 is a plan layout diagram of a unit pixel in the first embodiment. It is sectional drawing of the unit pixel in 1st Embodiment. It is a figure for demonstrating operation
  • FIG. 5 is a characteristic diagram (part 1) of an incident light amount—output for explaining a processing signal process
  • FIG. 6 is a characteristic diagram (part 2) of incident light quantity—output for explaining signal processing
  • Imaging device to which the present technology is applied 1.
  • FIG. 1 is a system configuration diagram showing an outline of the configuration of an imaging apparatus to which the present technology is applied, for example, a CMOS image sensor which is a kind of XY address type imaging apparatus.
  • the CMOS image sensor is an image sensor created by applying or partially using a CMOS process.
  • a CMOS image sensor 10 includes a pixel array unit 11 formed on a semiconductor substrate (chip) (not shown), and a peripheral circuit unit integrated on the same semiconductor substrate as the pixel array unit 11. It has a configuration.
  • the peripheral circuit unit includes, for example, a vertical drive unit 12, a column processing unit 13, a horizontal drive unit 14, and a system control unit 15.
  • the CMOS image sensor 10 further includes a signal processing unit 18 and a data storage unit 19.
  • the signal processing unit 18 and the data storage unit 19 may be mounted on the same substrate as the CMOS image sensor 10 or may be disposed on a different substrate from the CMOS image sensor 10.
  • Each processing of the signal processing unit 18 and the data storage unit 19 may be processing by an external signal processing unit provided on a substrate different from the CMOS image sensor 10, for example, a DSP (Digital Signal Processor) circuit or software. .
  • DSP Digital Signal Processor
  • the pixel array unit 11 includes unit pixels (hereinafter also simply referred to as “pixels”) having a photoelectric conversion unit that generates and accumulates charges according to the received light amount in the row direction and the column direction, that is, The configuration is two-dimensionally arranged in a matrix.
  • the row direction refers to the pixel arrangement direction (that is, the horizontal direction) of the pixel row
  • the column direction refers to the pixel arrangement direction (that is, the vertical direction) of the pixel column. Details of the specific circuit configuration and pixel structure of the unit pixel will be described later.
  • a pixel drive line 16 is wired along the row direction for each pixel row and a vertical signal line 17 is wired along the column direction for each pixel column with respect to the matrix pixel array. .
  • the pixel drive line 16 transmits a drive signal for driving when reading a signal from the pixel.
  • the pixel drive line 16 is shown as one wiring, but is not limited to one.
  • One end of the pixel drive line 16 is connected to an output end corresponding to each row of the vertical drive unit 12.
  • the vertical drive unit 12 is configured by a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 11 at the same time or in units of rows. That is, the vertical drive unit 12 constitutes a drive unit that controls the operation of each pixel of the pixel array unit 11 together with the system control unit 15 that controls the vertical drive unit 12.
  • the vertical drive unit 12 is not shown in the figure for its specific configuration, but generally has a configuration having two scanning systems, a readout scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the unit pixels of the pixel array unit 11 in units of rows in order to read out signals from the unit pixels.
  • the signal read from the unit pixel is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning prior to the readout scanning by the exposure time with respect to the readout row on which readout scanning is performed by the readout scanning system.
  • This sweep-out scanning by the sweep-out scanning system resets the photoelectric conversion unit by sweeping unnecessary charges from the photoelectric conversion unit of the unit pixel in the readout row.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by the sweep-out scanning system.
  • the electronic shutter operation refers to an operation in which the electric charge of the photoelectric conversion unit is discarded and exposure is newly started (charge accumulation is started).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or electronic shutter operation.
  • the period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the charge exposure period in the unit pixel.
  • a signal output from each unit pixel of the pixel row selectively scanned by the vertical driving unit 12 is input to the column processing unit 13 through each of the vertical signal lines 17 for each pixel column.
  • the column processing unit 13 performs predetermined signal processing on signals output from the pixels in the selected row through the vertical signal line 17 for each pixel column of the pixel array unit 11, and temporarily outputs the pixel signals after the signal processing. Hold on.
  • the column processing unit 13 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing or DDS (Double Data Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • DDS Double Data Sampling
  • the CDS process removes pixel-specific fixed pattern noise such as reset noise and threshold variation of amplification transistors in the pixel.
  • the column processing unit 13 may have, for example, an AD (analog-digital) conversion function to convert an analog pixel signal into a digital signal and output the digital signal.
  • AD analog-digital
  • the horizontal drive unit 14 includes a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 13. By the selective scanning by the horizontal drive unit 14, pixel signals subjected to signal processing for each unit circuit in the column processing unit 13 are sequentially output.
  • the system control unit 15 includes a timing generator that generates various timing signals, and the vertical driving unit 12, the column processing unit 13, and the horizontal driving unit 14 based on the various timings generated by the timing generator. Drive control is performed.
  • the signal processing unit 18 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signal output from the column processing unit 13. Further, the signal processing unit 18 includes an amplifier for performing gain multiplication processing of the present technology to be described later.
  • the data storage unit 19 temporarily stores data necessary for the signal processing in the signal processing unit 18.
  • CMOS image sensor 10 to which the present technology is applied is not limited to the system configuration described above. Examples of other system configurations include the following system configurations.
  • the data storage unit 19 is arranged at the subsequent stage of the column processing unit 13, and the pixel signal output from the column processing unit 13 is supplied to the signal processing unit 18 via the data storage unit 19.
  • a CMOS image sensor 10A having a system configuration.
  • the column processing unit 13 is provided with an AD conversion function for performing AD conversion for each column or a plurality of columns of the pixel array unit 11, and the data storage unit 19 and a CMOS image sensor 10B having a system configuration in which the signal processing unit 18 is provided in parallel.
  • FIG. 4 is a circuit diagram illustrating a configuration example of the unit pixel 100A arranged in the pixel array unit 11 of FIGS. 1 to 3
  • FIG. 5 is a plan layout diagram illustrating a configuration example of the unit pixel 100A.
  • FIG. 5 shows a structure in which the unit pixel 100 ⁇ / b> A is a so-called back-illuminated imaging device as an example.
  • the unit pixel 100A includes a PD (photodiode) 101, a first transfer transistor 102, a second transfer transistor 103, a third transfer transistor 104, a memory unit 105, a reset transistor 106, an FD unit 107, an amplification transistor 108, and a selection transistor 109. It is configured with.
  • PD photodiode
  • the PD 101 is a photoelectric conversion unit that converts incident light into electric charge by photoelectric conversion and accumulates it.
  • the anode terminal is grounded, and the cathode terminal is connected to the first transfer transistor 102 and the second transfer transistor 103, respectively. ing.
  • the first transfer transistor 102 is driven according to the transfer signal TG1 supplied from the vertical drive unit 12 (FIG. 1). When the first transfer transistor 102 is turned on, the charge accumulated in the PD 101 is transferred to the memory unit 105.
  • the memory unit 105 functions as a charge holding unit that temporarily holds charges.
  • the second transfer transistor 103 is driven according to the transfer signal TG2 supplied from the vertical drive unit 12 (FIG. 1). When the second transfer transistor 103 is turned on, the charge accumulated in the PD 101 is transferred to the FD unit 107.
  • the third transfer transistor 104 is driven in accordance with the transfer signal TG3 supplied from the vertical drive unit 12 (FIG. 1). When the third transfer transistor 104 is turned on, the charge accumulated in the memory unit 105 is transferred to the FD unit 107. Transferred.
  • the FD unit 107 is a floating diffusion region having a predetermined storage capacity connected to the gate electrode of the amplification transistor 108, and accumulates charges transferred directly and indirectly (through the memory unit 105) from the PD 101.
  • the amplification transistor 108 outputs a pixel signal of a level corresponding to the charge accumulated in the FD unit 107 (that is, the voltage of the FD unit 107) to the vertical signal line 17 via the selection transistor 109. That is, by the configuration in which the FD unit 107 is connected to the gate electrode of the amplification transistor 108, the FD unit 107 and the amplification transistor 108 convert the charge generated in the PD 101 into a pixel signal having a level corresponding to the charge ( Functions as a charge-voltage converter.
  • the selection transistor 109 is driven according to the selection signal SEL supplied from the vertical drive unit 12 (FIG. 1). When the selection transistor 109 is turned on, the pixel signal output from the amplification transistor 108 can be output to the vertical signal line 17. It becomes a state.
  • the vertical signal line 17 is connected to a constant current source 110 constituting a source follower circuit.
  • the reset transistor 106 is driven in accordance with the reset signal RST supplied from the vertical drive unit 12.
  • the reset transistor 106 is turned on, the charge accumulated in the FD unit 107 is discharged to the power supply wiring Vdd, and the FD unit 107 is Reset.
  • each drive signal is in an active state, each drive signal is turned on, and each drive signal is in an inactive state, each drive signal is also turned off.
  • each gate portion or each transistor is turned on, each gate portion or each transistor is also turned on, and each gate portion or each transistor is turned off, each gate portion or each transistor is turned on. It is also said that the transistor is turned off.
  • the silicon substrate on which the PD 101 is formed includes a first surface that is a light incident surface to the photodiode and a second surface that faces the first surface.
  • FIG. 5 is a plan layout view of the second surface of the silicon substrate related to the unit pixel 100A, and includes an active region, a photoelectric conversion unit, a pixel transistor, a charge storage unit, and a connection between them. It is a plane layout figure of wiring to do.
  • the amplification transistor 108, the selection transistor 109, the connection portion to the power supply VDD and the connection portion to the vertical signal line 17 are formed on the continuous second active region.
  • the FD portion 107 and the gate electrode of the amplification transistor 108 are connected by a wiring arranged in an upper layer than the gate electrode.
  • the first transfer transistor 102 has an impurity concentration in the channel region so that an overflow path is formed in the channel region below the gate electrode when, for example, a first voltage (for example, a negative voltage) is applied to the gate portion. It is also possible to configure so that is set.
  • a first voltage for example, a negative voltage
  • FIG. 6 shows a cross-sectional view of the unit pixel 100A.
  • 6 is a plan view of the unit pixel 100A shown in FIG. 5, and a lower part of FIG. 6 is a cross-sectional view of the unit pixel 100A for reference.
  • the cross-sectional view of the straight line A to B shown in the plan view shown in the upper part of FIG. 6 is drawn in the lower figure corresponding to the plane of the upper figure in FIG. is there.
  • the second transfer transistor 103 is formed between the FD portion 107 and the PD 101.
  • a first transfer transistor 102 is formed between the PD 101 and the memory unit 105.
  • a third transfer transistor 104 is formed between the memory unit 105 and the FD unit 107.
  • the FD portion 107 is connected to the amplification transistor 108 by wiring.
  • the unit pixel 100A to which the present technology is applied temporarily stores the charge accumulated in the PD 101 in the memory unit 105 and then transfers the first transfer transistor 102 and the third transfer transistor 104 for transferring to the FD unit 107.
  • the unit pixel 100 ⁇ / b> A includes a second transfer transistor 103 for transferring the charge accumulated in the PD 101 to the FD unit 107.
  • the unit pixel 100A includes the three transfer transistors and the memory, and indirectly transfers the transfer transistor that directly transfers the charge from the PD 101 to the FD unit 107 via the memory. And a transfer transistor for transferring charges.
  • FIG. 7 illustrates a selection signal SEL for driving the selection transistor 109 provided in the unit pixel 100A in the first embodiment, a reset signal RST for driving the reset transistor 106, a transfer signal TG3 for driving the third transfer transistor 104, and a second signal.
  • 4 shows a timing chart of a transfer signal TG2 for driving the transfer transistor 103 and a transfer signal TG1 for driving the first transfer transistor 102.
  • the gate portion of the reset transistor 106 is turned on, and the gate portions of the second transfer transistor 103 and the third transfer transistor 104 are also turned on during the period.
  • the reset transistor 106 is turned on.
  • the transfer signal TG2 and the transfer signal TG3 are turned on, so that the second transfer transistor 103 and the third transfer transistor 104 are turned on.
  • the PD 101, the memory unit 105, and the FD unit 107 included in the unit pixel 100A are reset.
  • the gates of the second transfer transistor 103, the third transfer transistor 104, and the reset transistor 106 are turned off.
  • the transfer signal TG2 and the transfer signal TG3 are turned off, so that the second transfer transistor 103 and the third transfer transistor 104 are turned off.
  • the reset signal RST is turned off, so that the reset transistor 106 is turned off.
  • an accumulation period in which charges generated as a result of photoelectric conversion in the PD 101 are accumulated is started. During this accumulation period, the second transfer transistor 103 and the first transfer transistor 102 are alternately turned on and off.
  • the transfer signal TG1 is turned on to turn on the first transfer transistor 102, and at time t5, the transfer signal TG1 is turned off to turn off the first transfer transistor 102. Is done.
  • the transfer signal TG2 is turned on to turn on the second transfer transistor 103.
  • the transfer signal TG2 is turned off to turn off the second transfer transistor 103.
  • the signal charge accumulated in the PD 101 is transferred to the memory unit 105. Further, when the second transfer transistor 103 is turned on, the signal charges accumulated in the PD 101 are transferred to the FD unit 107.
  • the first transfer transistor 102 and the second transfer transistor 103 are alternately turned on, whereby the signal accumulated in the PD 101 The charge is transferred to the memory unit 105 and the FD unit 107 alternately.
  • the first transfer transistor 102 transfers the signal charge from the PD 101 to the memory unit 105 by repeating ON and OFF from time t4 to time t7.
  • the second transfer transistor 103 transfers the signal charge from the PD 101 to the FD unit 107 by repeating ON and OFF from time t5 to time t8.
  • FIG. 8A shows a cross-sectional structure of the unit pixel 100A
  • FIG. 6 shows for reference.
  • 8B, FIG. 8C, and FIG. 8D show potential diagrams of the unit pixel 100A at times t4 to t6.
  • a black square indicates that the drive signal is turned on
  • a white square indicates that the drive signal is turned off.
  • FIG. 8B shows, for example, a potential state at time t4, which is a state before charge is accumulated in the PD 101, and shows a state where the memory unit 105 and the FD unit 107 are reset.
  • the first transfer transistor 102 is provided between the PD 101 and the memory unit 105, and the potential of the memory unit 105 is deeper than the potential of the PD 101.
  • the potential of the memory unit 105 is deeper than the potential of the PD 101, signal charges can be transferred from the PD 101 to the memory unit 105 by driving the first transfer transistor 102.
  • the potential of the memory unit 105 is greater than the potential of the memory unit 105 illustrated in FIG. Will also become shallower.
  • the potential of the memory unit 105 becomes shallow, and the memory unit 105 can accumulate charges until the potential of the memory unit 105 becomes equal to the potential of the PD 101 shown in FIG.
  • Such an operation is alternately repeated during the exposure period, so that the signal charge photoelectrically converted by the PD 101 during the exposure period is within the period during which the first transfer transistor 102 is turned on (referred to as the first period).
  • the generated signal charges are transferred to the memory unit 105 and stored / held.
  • signal charges generated during the period when the second transfer transistor 103 is turned on are transferred to the FD unit 107, Accumulated / held.
  • the first period is longer than the second period.
  • the period during which signal charges are transferred from the PD 101 to the memory unit 105 is longer than the period during which signal charges are transferred to the FD unit 107. Since the first period and the second period correspond to the length of the exposure time, the signal charge accumulated in the first period corresponds to the signal charge accumulated in the long exposure time, and within the second period. The accumulated signal charge corresponds to the signal charge accumulated in a short exposure time.
  • the unit pixel 100A accumulates the charge generated by the light incident on the PD 101 as a signal charge. More specifically, the unit pixel 100A has the charge generated by the light incident on the PD 101 by alternately turning on or off the first transfer transistor 102 and the second transfer transistor 103 from time t4 to time t8. Are stored as signal charges in either the memory unit 105 or the FD unit 107.
  • accumulation / retention in the memory unit 105 is performed between time t4 and time t8.
  • the amount of signal charge to be performed is larger than the amount of signal charge stored / held in the FD unit 107.
  • a signal obtained from the memory unit 105 that is held can be called a signal that is highly sensitive to light incident on the PD 101.
  • a signal obtained from the FD unit 107 that accumulates / holds charges generated by light incident on the PD 101 can be referred to as a signal having low sensitivity to light incident on the PD 101.
  • the first transfer transistor 102 is turned on, and the signal charge stored / held in the memory unit 105 (signal charge stored / held in the first period) is used as a high sensitivity data signal (hereinafter referred to as high sensitivity data).
  • signal SH high sensitivity data signal
  • the second transfer transistor 103 is turned on, and the signal charge stored / held in the FD unit 107 (signal charge stored / held in the second period) is used as a low-sensitivity data signal (hereinafter referred to as low-sensitivity data).
  • signal SL low-sensitivity data
  • the high sensitivity data signal SH and the low sensitivity data signal SL can be obtained, and the dynamic registration is performed by the process described later using the high sensitivity data signal SH and the low sensitivity data signal SL. It is possible to capture an image in which is enlarged.
  • the process proceeds to the readout period.
  • the processing as described above that is, the processing from reset to transfer to the memory unit 105 or the FD unit 107 is performed simultaneously for all the pixels in the pixel array unit 11, so that the accumulation time is the same for all the pixels.
  • Global shutter can be realized.
  • the selection signal SEL is turned on, so that the selection transistor 109 is turned on.
  • a pixel signal of a level corresponding to the charge accumulated in the FD unit 107 (that is, the voltage of the FD unit 107) is output to the vertical signal line 17 via the amplification transistor 108. Is done.
  • the pixel signal read from the FD unit 107 immediately after the accumulation period is a signal corresponding to the signal charge transferred from the PD 101 to the FD unit 107 by the second transfer transistor 103, in other words, the signal charge accumulated in the second period. Is a signal corresponding to. That is, the low sensitivity data signal SL.
  • the high sensitivity data signal SH is read.
  • the reset signal RST is turned on, so that the reset transistor 106 is turned on.
  • the reset signal RST is turned off, so that the reset transistor 106 is turned off.
  • the reset signal (FD level) of the FD unit 107 is output to the vertical signal line 17 via the selection transistor 109.
  • This signal is described as a low sensitivity reset signal NL.
  • This low-sensitivity reset signal NL corresponds to the P phase (denoted as high-sensitivity reset signal NH) for the signal stored in the memory unit 105 to be read next.
  • the transfer signal TG3 is turned on, so that the third transfer transistor 104 is turned on.
  • the signal charge accumulated in the memory unit 105 is transferred to the FD unit 107.
  • the transfer signal TG3 is turned off, so that the third transfer transistor 104 is turned off.
  • a pixel signal having a level corresponding to the charge accumulated in the FD portion 107 (that is, the voltage of the FD portion 107) is transmitted through the amplification transistor 108. It is output to the vertical signal line 17.
  • the pixel signal read from the FD unit 107 is temporarily transferred from the PD 101 to the memory unit 105 by the first transfer transistor 102, and corresponds to the signal charge transferred from the memory unit 105 to the FD unit 107 by the third transfer transistor 104.
  • the signal corresponds to the signal charge accumulated in the first period. That is, the high sensitivity data signal SH.
  • the high sensitivity data signal SH is read out after the low sensitivity data signal SL is read out.
  • the low-sensitivity data signal SL is a signal charge generated within the second period in which the second transfer transistor 103 was turned on.
  • This second period is a period that depends on the time during which the second transfer transistor 103 is turned on once (time T2) and the number of times the second transfer transistor 103 is turned on within the accumulation period. .
  • the high-sensitivity data signal SH is a signal charge generated during the first period in which the first transfer transistor 102 is turned on.
  • This first period is a period that depends on the time during which the first transfer transistor 102 is turned on once (time T1) and the number of times the first transfer transistor 102 is turned on in the accumulation period. .
  • FIG. 9 shows a state in which the first transfer transistor 102 and the second transfer transistor 103 are alternately driven with the on-time of time T1 and time T2, respectively.
  • the time T1 in FIG. 9 corresponds to the time from the time t4 to the time t5 in FIG. 7, and the time T2 corresponds to the time from the time t5 to the time t6.
  • Total exposure time x time T1 / (time T1 + time T2) Only the signal charge photoelectrically converted in step S ⁇ b> 1 can be transferred to the memory unit 105 via the first transfer transistor 102.
  • Total exposure time x time T2 / (time T1 + time T2) Only the signal charge photoelectrically converted in step S ⁇ b> 1 can be transferred to the FD unit 107 via the second transfer transistor 103.
  • the signal data obtained by converting the sensitivity by the ratio of T1: T2 is effectively held in the memory unit 105 and the FD unit 107, respectively.
  • the sensitivity can be reduced by the shutter time even with one short shutter, but if the timing of the blinking of the LED blinking overlaps as described above, there is a possibility that the image cannot be captured. .
  • the present technology since shooting is performed using different times of the time T1 and the time T2, one of the time T1 and the time T2 is overlapped with the timing of turning off and blinking the LED. However, shooting can be performed at the other time.
  • FIG. 9 shows an example in which the first transfer transistor 102 and the second transfer transistor 103 are operated exclusively, but the operation as shown in FIG. 10 is possible if a pulse width capable of complete transfer is obtained.
  • the time T1 and the time T2 may be from when one pulse falls to when the other pulse falls.
  • the transfer signal TG2 is turned off at time t21
  • the transfer signal TG1 is turned on at time t22
  • the transfer signal TG1 is turned off at time t23.
  • the period from time t21 to time t23 is time T1.
  • the charge accumulated in the PD 101 from the time t21 to the time t23 that is, the time T1
  • the time T1 is turned on from the time t22 to the time t23, and transferred from the PD 101 to the memory unit 105. .
  • the transfer signal TG2 is turned on, and the transfer signal TG2 is turned off at time t25.
  • the period from time t23 to time t25 is time T2.
  • the charge accumulated in the PD 101 from the time t23 to the time t25, that is, the time T2 is turned on from the time t24 to the time t25, and is transferred from the PD 101 to the FD unit 107. .
  • the low-sensitivity data signal SL and the high-sensitivity data signal SH can be acquired as in the case described with reference to FIG.
  • the low-sensitivity data signal SL and the high-sensitivity data signal SH read out in this manner can be used to perform shooting with an expanded dynamic range.
  • FIG. 11 shows the input / output characteristics of the high sensitivity data signal SH and the low sensitivity data signal SL. That is, the horizontal axis represents the amount of light incident on the PD 101 during the signal charge accumulation period from time t4 to time t8, while the output obtained as a result of photoelectric conversion at the PD 101 (the amount of charge accumulated as a result of photoelectric conversion). ) On the vertical axis.
  • the high-sensitivity data signal SH held in the memory unit 105 is represented by the solid line labeled “MEM holding”.
  • the low sensitivity data signal SL held by the FD unit 107 is represented by a solid line labeled “FD holding”.
  • the characteristics of the high-sensitivity data signal SH held in the memory unit 105 are a straight line that passes through the origin of the graph in a region where the amount of incident light is small, and the output increases with a constant slope as the amount of light increases. Become.
  • the inclination of this straight line is named k1.
  • the output of the high-sensitivity data signal SH becomes constant even if the amount of light further increases. . That is, it is saturated.
  • the amount of light when the accumulated charge reaches the saturation charge amount of the memory unit 105 is referred to as L1.
  • the saturation charge amount of the memory unit 105 is named C1.
  • the characteristics of the low-sensitivity data signal SL held by the FD unit 107 are a straight line that passes through the origin of the graph in a region where the amount of incident light is small, and the output increases with a constant slope as the amount of light increases. Become.
  • the inclination of this straight line is named k2.
  • the characteristics of the high-sensitivity data signal SH and the low-sensitivity data signal SL described in FIG. 11 are similar to those in FIG. 7 in the first period T1 in which charges are accumulated in the memory unit 105, and in the FD unit 107. Based on the assumption that it is longer than the accumulated second period T2, and based on the assumption that the amount of charge that FD section 107 saturates is greater than the amount of charge that saturates memory section 105. It is a thing.
  • the characteristics of the high-sensitivity data signal SH and the low-sensitivity data signal SL shown in FIG. 11 are such that the slope k1 of the high-sensitivity data signal SH held in the memory unit 105 is low-sensitivity data held in the FD unit 107.
  • the slope of the signal SL is greater than k2.
  • the output level (charge amount) at which the low sensitivity data signal SL is saturated is higher than the output level (charge amount) at which the high sensitivity data signal SH is saturated.
  • the low-sensitivity data signal SL is based on the assumption that the charge amount C2 at which the FD unit 107 is saturated is larger than the charge amount C1 at which the memory unit 105 is saturated.
  • the light amount L2 at the time when is saturated is larger than the light amount L1 at the time when the high-sensitivity data signal SH is saturated.
  • the output of the high sensitivity data signal SH is saturated at a lower light intensity than the low sensitivity data signal SL.
  • the low sensitivity data signal SL outputs a signal corresponding to the amount of light incident on the PD 101 even when the output of the high sensitivity data signal SH is saturated. That is, in the input / output characteristics shown in FIG. 11, the low-sensitivity data signal SL has a wider input range (the range of the amount of light that can be output according to the amount of light incident on the PD 101) than the high-sensitivity data signal SH.
  • the output range (the range in which an output corresponding to the amount of light incident on the PD 101 can be obtained) is also wide. In other words, the characteristics of the low sensitivity data signal SL have a wider dynamic range than the characteristics of the high sensitivity data signal SH.
  • the unit pixel 100A performs a process of multiplying the low-sensitivity data signal SL by using an amplifier provided in the signal processing unit 18 for performing the gain multiplication process. More specifically, in FIG. 11, the slope k1 of the high-sensitivity data signal SH before saturation is the same as the slope after gain increase obtained by multiplying the low-sensitivity data signal SL before saturation by a gain. The gain is multiplied to the low sensitivity data signal SL.
  • the broken line in FIG. 11 represents the signal after the gain increase.
  • the unit pixel 100A extends from a light amount range in which the high sensitivity data signal SH outputs charges according to the incident light amount to a light amount range in which the low sensitivity data signal SL outputs charges according to the incident light amount.
  • a linear output (amount of charge accumulated as a result of photoelectric conversion) with respect to the input (the amount of light incident on the PD 101) is obtained over a wide range, and it has characteristics with a wide dynamic range.
  • a mode in which the operation of alternately accumulating charges in the memory unit 105 and the FD unit 107 is not performed in the unit pixel 100A illustrated in FIG. 4 is assumed as a comparative example. That is, the unit pixel of the comparative example has the same configuration on the equivalent circuit as the unit pixel 100A illustrated in FIG. 4, and performs an operation of alternately accumulating charges in the memory unit 105 and the FD unit 107 in the unit pixel 100A. First, all the charges generated by the light incident on the PD 101 during the signal charge accumulation period are transferred to the memory unit 105 and accumulated.
  • the input / output characteristics of the comparative example (the amount of charge accumulated as a result of photoelectric conversion with respect to the amount of incident light) are considered (not shown).
  • the characteristic of the comparative example passes through the origin of the graph of FIG. 11 as in the high-sensitivity data signal SH of the first embodiment of the present technology described by the solid line in FIG.
  • the output becomes a straight line increasing at a constant slope.
  • the slope of this straight line is named k0.
  • the characteristic of the comparative example is that the accumulated charge increases as the amount of light increases, and when the accumulated charge reaches the saturation charge amount of the memory unit 105, the output becomes constant even if the amount of light further increases.
  • the amount of light when the accumulated charge reaches the saturation charge amount of the memory unit 105 is referred to as L0.
  • the FD unit 107 transfers to and accumulate.
  • the characteristic is represented as a characteristic of the low-sensitivity data signal SL by a solid line labeled “FD retention” in FIG.
  • the slope k2 of the linear portion of the characteristic of the low sensitivity data signal SL is suppressed to T2 / (T1 + T2) times k0.
  • the light amount L2 at the time when the characteristics of the low sensitivity data signal SL are saturated increases to (C2 / C1) ⁇ (T1 + T2) / T2 times L0.
  • the low-sensitivity data signal SL is set so that the slope k1 of the high-sensitivity data signal SH before saturation and the so-called slope after gain increase obtained by multiplying the low-sensitivity data signal SL before saturation by the gain are the same.
  • the characteristic (dashed line in FIG. 11) of the first embodiment of the present technology in which the process of multiplying the gain is performed on the input range (the light amount range in which an output corresponding to the light amount incident on the PD 101 can be obtained). It is enlarged to (C2 / C1) ⁇ (T1 + T2) / T2 times of the comparative example.
  • the output range (the range in which an output corresponding to the amount of light incident on the PD 101 can be obtained) is the ratio of the input range to the comparative example (C2 / C1) ⁇ (T1 + T2) / T2, and the inclination k0 of the comparative example and high sensitivity. (C2 / C1) ⁇ (T1 / T2) times, which is the result of multiplying the ratio T1 / (T1 + T2) of the slope k1 of the data signal SH.
  • the unit pixel 100A has an input range of (C2 / C1) ⁇ (T1 + T2) / T2 times and an output range of (C2 / C1) ⁇ ( The dynamic range is widened by (T1 / T2) times.
  • the characteristics of the first embodiment of the present technology illustrated in FIG. 11 are based on the premise that T1> T2 and C2> C1, but even if the condition of C2 ⁇ C1 is satisfied, (C2 / C1) If T1 and T2 are set so that x (T1 / T2)> 1, the unit pixel 100A according to the first embodiment of the present technology has characteristics with a wider dynamic range than the comparative example. Similarly, if C1 and C2 are set so that (C2 / C1) ⁇ (T1 / T2)> 1 even under the condition of T1 ⁇ T2, the first embodiment of the present technology will be described. The unit pixel 100A has characteristics with a wider dynamic range than the comparative example.
  • the output of the pixel 100A according to the first embodiment of the present technology is a gain obtained by multiplying the low-sensitivity data signal SL by a gain when the amount of light incident on the PD 101 during the signal charge accumulation period is L1 or less. It is more preferable to output the high sensitivity data signal SH than to output the low sensitivity data signal SL after the increase. If the noise level of the high-sensitivity data signal SH held in the memory unit 105 and the low-sensitivity data signal SL held in the FD unit 107 are equal, the low-sensitivity data signal SL obtained by multiplying the noise level by the gain. This is because the high-sensitivity data signal SH to which no gain is applied has less noise and the S / N ratio (Signal Noise ratio) is better than the noise level.
  • the embedded MOS capacitor described in FIG. 4A of Japanese Patent Application Laid-Open No. 2011-199816 is used as the structure of the memory unit 105, and a degenerate semiconductor region in which a large number of free electrons exist is formed as the structure of the FD unit 107.
  • a part of the PN junction capacitance is used, there is a high possibility that the noise level of the high sensitivity data signal SH is lower than the noise level of the low sensitivity data signal SL before the gain is applied.
  • the advantage of outputting the high-sensitivity data signal SH when the amount of light incident on the PD 101 during the signal charge accumulation period is L1 or less is further increased.
  • FIG. 12 is a diagram showing a planar layout of a unit pixel 100 (hereinafter referred to as a unit pixel 100B in the second embodiment) in the second embodiment, and FIG. 13 shows a cross-sectional structure.
  • FIG. 12 is a diagram showing a planar layout of a unit pixel 100 (hereinafter referred to as a unit pixel 100B in the second embodiment) in the second embodiment, and FIG. 13 shows a cross-sectional structure.
  • FIG. 12 is a diagram showing a planar layout of a unit pixel 100 (hereinafter referred to as a unit pixel 100B in the second embodiment) in the second embodiment
  • FIG. 13 shows a cross-sectional structure.
  • the cross-sectional structure of the unit pixel 100B in the second embodiment shown in FIG. 13 is compared with the cross-sectional structure of the unit pixel 100B in the second embodiment shown in FIG. 13 and the cross-sectional structure of the unit pixel 100A in the first embodiment shown in FIG. This is different from the unit pixel 100 ⁇ / b> A in the first embodiment in that the first transfer transistor 102 is formed not only between the memory unit 105 but also on the memory unit 105.
  • the second transfer transistor 103 is formed between the FD unit 107 and the PD 101. This is the same as the unit pixel 100A in the first embodiment.
  • the first transfer transistor 102 ⁇ / b> B is formed between the PD 101 and the memory unit 105 and up to the top of the memory unit 105. This point is different from the unit pixel 100A in the first embodiment.
  • a third transfer transistor 104 is formed between the memory unit 105 and the FD unit 107, and the FD unit 107 is connected to the amplification transistor 108 by wiring. This is the same as the unit pixel 100A in the first embodiment.
  • the unit pixel 100B to which the present technology is applied temporarily stores the charge accumulated in the PD 101 in the memory unit 105 and then transfers the first transfer transistor 102B and the third transfer transistor 104 for transferring to the FD unit 107. Is provided. Further, the unit pixel 100B includes a second transfer transistor 103 for transferring the charge accumulated in the PD 101 to the FD unit 107.
  • the first transfer transistor 102 ⁇ / b> B is provided on the memory unit 105 in an enlarged manner.
  • the first transfer transistor 102B is provided up to the upper portion of the memory unit 105, when the first transfer transistor 102B is turned on, the potential of the memory unit 105 becomes deeper together, and the memory unit The potential of 105 can be deepened. This will be described with reference to FIG.
  • the circuit diagram of the unit pixel 100B is the same as the circuit diagram of the unit pixel 100A in the first embodiment as shown in FIG. .
  • the basic operation is also the same as that described with reference to the timing chart shown in FIG.
  • FIG. 14 is a diagram for explaining the details of the operation of the unit pixel 100B at times t4 to t6 in the timing chart of FIG. 7, as in FIG. 14A shows a cross-sectional structure of the unit pixel 100B, and the cross-sectional structure shown in FIG. 13 is shown for reference.
  • FIG. 14B, FIG. 14C, and FIG. 14D show potential diagrams of the unit pixel 100B at times t4 to t6, respectively.
  • a black square indicates that the drive signal is turned on, and a white square indicates that the drive signal is turned off.
  • FIG. 14B shows, for example, a potential state at time t4, which is a state before charge is accumulated in the PD 101, and shows a state where the memory unit 105 and the FD unit 107 are reset.
  • the first transfer transistor 102B is provided between the PD 101 and the memory unit 105 and on the memory unit 105.
  • the potential of the memory unit 105 is almost equal to the potential of the PD 101. It is about the same.
  • the potential barrier between the PD 101 and the memory unit 105 and the potential of the memory unit 105 are both deepened.
  • the potential can be formed to be approximately the same as the potential of PD101.
  • the potential of the memory unit 105 needs to be deeper than the potential of the PD 101, but in the second embodiment, The potential of the memory unit 105 can be made substantially the same as the potential of the PD 101.
  • the potential of the memory unit 105 may of course be made deeper than the potential of the PD 101.
  • the first transfer transistor 102B When the first transfer transistor 102B is turned off, a potential barrier is formed between the PD 101 and the memory unit 105, and transfer of signal charges from the PD 101 to the memory unit 105 is stopped. At time t5, when the first transfer transistor 102B is turned off and the second transfer transistor 103 is turned on, the signal charge is transferred from the PD 101 to the FD unit 107.
  • the signal charge photoelectrically converted by the PD 101 during the exposure period is within the period during which the first transfer transistor 102B is turned on (referred to as the first period).
  • the generated signal charges are transferred to the memory unit 105 and stored / held.
  • signal charges generated during the period when the second transfer transistor 103 is turned on are transferred to the FD unit 107, Accumulated / held.
  • Such an operation is the same as that of the first embodiment. That is, also in the second embodiment, as in the first embodiment, the low sensitivity data signal SL and the high sensitivity data signal SH can be acquired, and imaging with an expanded dynamic range can be performed.
  • FIG. 15 is a diagram showing a planar layout of a unit pixel 100 (hereinafter referred to as a unit pixel 100C in the third embodiment) in the third embodiment, and FIG. 16 shows a cross-sectional structure.
  • FIG. 15 is a diagram showing a planar layout of a unit pixel 100 (hereinafter referred to as a unit pixel 100C in the third embodiment) in the third embodiment, and FIG. 16 shows a cross-sectional structure.
  • FIG. 15 is a diagram showing a planar layout of a unit pixel 100 (hereinafter referred to as a unit pixel 100C in the third embodiment) in the third embodiment
  • FIG. 16 shows a cross-sectional structure.
  • the unit pixel 100C in the third embodiment shown in FIG. 15 has the same basic configuration as the unit pixel 100A (100B) in the first embodiment or the second embodiment. Parts are denoted by the same reference numerals, and description thereof is omitted as appropriate.
  • the unit pixel 100C is different from the unit pixel 100A in the first embodiment in that the first transfer transistor 102 is formed on the memory portion 105. This is the same as the unit pixel 100B in the second embodiment.
  • the unit pixel 100C in the third embodiment is different from the unit pixel 100B in the second embodiment in that the first transfer transistor 102 is divided into two. That is, the first transfer transistor 102C of the unit pixel 100C includes the first transfer transistor 102C-1 and the first transfer transistor 102C-2.
  • the unit pixel 100C is different from the unit pixel 100A in the first embodiment in that the first transfer transistor 102 is also formed on the memory unit 105. This is the same as the unit pixel 100B in the second embodiment.
  • the unit pixel 100C in the third embodiment is different from the unit pixel 100B in the second embodiment in that the first transfer transistor 102 is divided into two. That is, the first transfer transistor 102C of the unit pixel 100C includes the first transfer transistor 102C-1 and the first transfer transistor 102C-2. The first transfer transistor 102C-1 is provided between the PD 101 and the memory unit 105, and the first transfer transistor 102C-2 is provided on the memory unit 105.
  • the first transfer transistor 102C-1 is formed between the PD 101 and the memory unit 105, and the first transfer transistor 102C-2 is formed on the memory unit 105.
  • the first transfer transistor 102C-1 and the first transfer transistor 102C-2 are the same as the signal from the PD 101, like the first transfer transistor 102 in the first embodiment or the first transfer transistor 102B in the second embodiment. It is provided as a transfer transistor that transfers charges to the memory unit 105.
  • the second transfer transistor 103 is formed between the FD portion 107 and the PD 101
  • the third transfer transistor 104 is formed between the memory portion 105 and the FD portion 107
  • the FD portion 107 includes the amplification transistor 108.
  • the first transfer transistor 102C and the third transfer transistor 104 for temporarily storing the charges accumulated in the PD 101 in the memory unit 105 and then transferring them to the FD unit 107.
  • the unit pixel 100 ⁇ / b> C includes a third transfer transistor 104 for transferring the charge accumulated in the PD 101 to the FD unit 107.
  • the first transfer transistor 102C is divided, the first transfer transistor 102C-1 is formed between the PD 101 and the memory unit 105, and the first transfer transistor 102C-2 is formed on the memory unit 105. .
  • the first transfer transistor 102C-2 constituting the first transfer transistor 102C is provided on the upper portion of the memory unit 105, the first transfer transistor 102C-2 is provided as in the second embodiment.
  • the potential of the memory unit 105 is deepened together, and the potential of the memory unit 105 can be deepened. This will be described later with reference to FIG.
  • the circuit diagram of the unit pixel 100C is the same as the circuit diagram of the unit pixel 100A in the first embodiment as shown in FIG.
  • the first transfer transistor 102 shown in FIG. 4 is different from the first transfer transistor 102C-1 and the first transfer transistor 102C-2.
  • FIG. 17 illustrates a selection signal SEL for driving the selection transistor 109 included in the unit pixel 100C according to the third embodiment, a reset signal RST for driving the reset transistor 106, a transfer signal TG3 for driving the third transfer transistor 104, and a second signal.
  • a timing chart of a transfer signal TG2 for driving the transfer transistor 103, a transfer signal TG1b for driving the first transfer transistor 102C-2, and a transfer signal TG1a for driving the first transfer transistor 102C-1 is shown.
  • the gate portion of the reset transistor 106 is turned on, and the gate portions of the second transfer transistor 103 and the third transfer transistor 104 are also turned on during the period.
  • the reset transistor 106 is turned on.
  • the transfer signal TG2 and the transfer signal TG3 are turned on, so that the second transfer transistor 103 and the third transfer transistor 104 are turned on.
  • the PD 101, the memory unit 105, and the FD unit 107 included in the unit pixel 100C are reset.
  • the gates of the second transfer transistor 103, the third transfer transistor 104, and the reset transistor 106 are turned off.
  • the transfer signal TG2 and the transfer signal TG3 are turned off, so that the second transfer transistor 103 and the third transfer transistor 104 are turned off.
  • the reset signal RST is turned off, so that the reset transistor 106 is turned off.
  • an accumulation period in which charges generated as a result of photoelectric conversion in the PD 101 are accumulated is started. During this accumulation period, the second transfer transistor 103 and the first transfer transistor 102C are alternately turned on and off.
  • the transfer signal TG1a and the transfer signal TG1b are turned on at time t44, thereby turning on the first transfer transistor 102C-1 and the first transfer transistor 102C-2.
  • the transfer signal TG1a is turned on.
  • the first transfer transistor 102C-1 is turned off.
  • the transfer signal TG2 is turned on to turn on the second transfer transistor 103.
  • the transfer signal TG2 is turned off to turn off the second transfer transistor 103.
  • the first transfer transistor 102C-1 and the first transfer transistor 102C-2 are simultaneously turned on, but the first transfer transistor 102C-1 is earlier than the first transfer transistor 102C-2. Turned off. Further, when the first transfer transistor 102C-1 is turned off, the second transfer transistor 103 is turned on.
  • both the first transfer transistor 102C-1 and the first transfer transistor 102C-2 are turned on, the signal charge stored in the PD 101 is transferred to the memory unit 105. Thereafter, when the first transfer transistor 102C-1 is turned off, the transfer from the PD 101 to the memory unit 105 is stopped. Further, when the second transfer transistor 103 is turned on, the signal charges accumulated in the PD 101 are transferred to the FD unit 107.
  • the first transfer transistor 102C and the second transfer transistor 103 are alternately turned on, whereby the signal accumulated in the PD 101 is stored.
  • the charge is transferred to the memory unit 105 and the FD unit 107 alternately.
  • the first transfer transistor 102C transfers the signal charge from the PD 101 to the memory unit 105 by repeating on and off from time t44 to time t49. Further, the second transfer transistor 103 transfers the signal charge from the PD 101 to the FD unit 107 by repeating ON and OFF from time t45 to time t50.
  • FIG. 18A shows a cross-sectional structure of the unit pixel 100C, and the cross-sectional structure shown in FIG. 16 is shown for reference.
  • FIG. 18B, FIG. 18C, FIG. 18D, and FIG. 18E show potential diagrams of the unit pixel 100C at times t44 to t47, respectively.
  • a black square indicates that the drive signal is turned on, and a white square indicates that the drive signal is turned off.
  • FIG. 18B shows, for example, a potential state at time t44, which is a state before charges are accumulated in the PD 101, and shows a state where the memory unit 105 and the FD unit 107 are reset.
  • the first transfer transistor 102C-1 is formed between the PD 101 and the memory unit 105, and the first transfer transistor 102C-2 is provided on the memory unit 105.
  • the potential of the memory unit 105 can be set substantially equal to the potential of the PD 101.
  • the potential of the memory unit 105 may of course be made deeper than the potential of the PD 101.
  • the potential barrier between the PD 101 and the memory unit 105 is deepened.
  • the first transfer transistor 102C-2 is turned on, the potential of the memory unit 105 is deepened. Become. Thus, when the potential of the memory unit 105 becomes deeper than the potential of the PD 101, signal charges are transferred from the PD 101 to the memory unit 105.
  • Such an operation is alternately repeated during the exposure period, so that the signal charge photoelectrically converted by the PD 101 during the exposure period is within a period (referred to as the first period) in which the first transfer transistor 102C is turned on.
  • the generated signal charges are transferred to the memory unit 105 and stored / held.
  • signal charges generated during the period when the second transfer transistor 103 is turned on are transferred to the FD unit 107, Accumulated / held.
  • Such an operation is the same as that of the first embodiment. That is, also in the third embodiment, as in the first embodiment, the low sensitivity data signal SL and the high sensitivity data signal SH can be acquired, and imaging with an expanded dynamic range can be performed.
  • the first transfer transistor 102C is divided into a first transfer transistor 102-1 and a first transfer transistor 102C-2, and the first transfer transistor 102C-1 and the first transfer transistor 102C are divided. -2 are turned on to transfer the charge from the PD 101 to the memory unit 105, and then the first transfer transistor 102C-1 is turned off before the first transfer transistor 102C-2. A potential barrier is formed between the portion 105 and the portion 105.
  • the first transfer transistor 102C-2 Since the first transfer transistor 102C-2 is turned off after the potential barrier is formed, even if the first transfer transistor 102C-2 is lowered, the charge from the memory unit 105 to the PD 101 (especially when saturated) ) Is also less likely to flow backward according to the third embodiment.
  • the process proceeds to the readout period.
  • the processing as described above that is, the processing from reset to transfer to the memory unit 105 or the FD unit 107 is performed simultaneously for all the pixels in the pixel array unit 11, so that the accumulation time is the same for all the pixels.
  • Global shutter can be realized.
  • the low-sensitivity data signal SL and the high-sensitivity data signal SH can be acquired as in the first and second embodiments, and imaging with an expanded dynamic range can be performed. It can be carried out.
  • FIG. 19 is a circuit diagram of a unit pixel 100 (hereinafter referred to as a unit pixel 100D in the fourth embodiment) in the fourth embodiment.
  • the unit pixel 100D in the fourth embodiment shown in FIG. 19 has a configuration in which the discharge transistor 201 is added to the unit pixel 100A in the first embodiment, and the other parts are the same. Parts are denoted by the same reference numerals, and description thereof is omitted as appropriate.
  • FIG. 19 is compared with the circuit diagram of the unit pixel 100D in the fourth embodiment shown in FIG. 19 and the circuit diagram of the unit pixel 100A in the first embodiment shown in FIG.
  • the discharge transistor 201 is added to 100A, and the discharge transistor 201 is different in that the discharge transistor 201 is connected to the cathode terminal of the PD 101.
  • the memory unit 105 and the FD unit 107 hold charges and read out for each row. During that time, if incident light is not blocked by a mechanical shutter or the like, signal charges are generated in the PD 101. End up. When this signal charge flows into the memory unit 105 and the FD unit 107 before reading, the data is destroyed. In order to prevent this, after the accumulation is completed, the discharge transistor 201 is turned on, and the signal charge generated in the PD 101 is discharged to the drain (VDD).
  • FIG. 20 is a diagram illustrating a planar layout of the unit pixel 100D according to the fourth embodiment.
  • the planar layout of the unit pixel 100D shown in FIG. 20 is basically the same as the planar layout of the unit pixel 100B in the second embodiment shown in FIG. 12, except that the discharge transistor 201 is added. Is different.
  • the PD 101, the first transfer transistor 102, the second transfer transistor 103, the third transfer transistor 104, the memory unit 105, the reset transistor 106, the FD unit 107, the connection part to the power supply VDD, and the discharge transistor 201 are continuously connected. It is formed on one active region. Further, a discharge transistor 201 is formed between the connection portion to the power supply VDD and the PD 101.
  • the discharge transistor 201 is added to the unit pixel 100B (FIG. 12) in the second embodiment, but the discharge transistor 201 is added to the unit pixel 100A (FIG. 5) in the first embodiment.
  • a configuration in which 201 is added is also possible. That is, in the unit pixel 100D according to the fourth embodiment, the first transfer transistor 102 may be provided between the PD 101 and the memory unit 105 as shown in FIG. As shown, it may be provided to extend between the PD 101 and the memory unit 105 and to the upper part of the memory unit 105.
  • the discharge transistor 201 is added to the unit pixel 100C (FIG. 15) in the third embodiment. That is, in the unit pixel 100D in the fourth embodiment, the first transfer transistor 102 is provided with the first transfer transistor 102C-1 between the PD 101 and the memory unit 105, as shown in FIG. A first transfer transistor 102C-2 may be provided above the memory unit 105.
  • FIG. 21 shows a selection signal SEL for driving the selection transistor 109 included in the unit pixel 100D in the fourth embodiment, a reset signal RST for driving the reset transistor 106, a transfer signal TG3 for driving the third transfer transistor 104, and a second signal.
  • a timing chart of a transfer signal TG2 for driving the transfer transistor 103, a transfer signal TG1 for driving the first transfer transistor 102B, and a discharge signal OFG for driving the discharge transistor 201 is shown.
  • the operation of the unit pixel 100D in the fourth embodiment is basically the same as that of the unit pixel 100B in the second embodiment, and the operation of the discharge transistor 201 is added to the operation of the unit pixel 100B. Operation.
  • the operation of the discharge transistor 201 which is an added operation, will be described, and description of other similar operations will be omitted as appropriate.
  • Time t74 to time t79 is a charge accumulation period, in which the charge accumulated by the PD 101 is alternately transferred to the memory unit 105 and the FD unit 107 and held.
  • the reset is performed before the accumulation period. In this reset period, the discharge signal OFG is turned on and the discharge transistor 201 is turned on.
  • the discharge transistor 201 performs an operation for discharging the signal charge generated in the PD 101 to the drain (VDD). During the accumulation period, the discharge signal OFG is turned off and the discharge transistor 201 is turned off.
  • the process proceeds to a read period.
  • the discharge signal OFG is turned on and the discharge transistor 201 is turned on.
  • the discharge transistor 201 is in a state of performing an operation for discharging the signal charge generated in the PD 101 to the drain (VDD).
  • the first transfer transistor 102B and the second transfer transistor 103 are alternately turned on in the accumulation period in which charges generated as a result of photoelectric conversion are accumulated in the PD 101, whereby the PD 101 The accumulated signal charges are transferred to the memory unit 105 and the FD unit 107 alternately.
  • the signal charge photoelectrically converted by the PD 101 during the exposure period is within the period during which the first transfer transistor 102B is turned on (referred to as the first period).
  • the generated signal charges are transferred to the memory unit 105 and stored / held.
  • signal charges generated during the period when the second transfer transistor 103 is turned on are transferred to the FD unit 107, Accumulated / held.
  • the low sensitivity data signal SL and the high sensitivity data signal SH can be acquired, and imaging with an expanded dynamic range is performed. Can do.
  • the discharge transistor 201 is provided, and an operation for discharging the charge generated in the PD 101 to the drain (VDD) during the reset period and the read period (a period other than the accumulation period) is performed.
  • VDD drain
  • the read period a period other than the accumulation period
  • a fifth embodiment will be described. Since the unit pixel 100 in the fifth embodiment has the same configuration as the unit pixel 100D in the fourth embodiment, the description thereof is omitted. With reference to FIGS. 22 and 23, the operation of the unit pixel 100D in the fifth embodiment will be described.
  • FIG. 22 illustrates a selection signal SEL for driving the selection transistor 109 provided in the unit pixel 100D according to the fifth embodiment, a reset signal RST for driving the reset transistor 106, a transfer signal TG3 for driving the third transfer transistor 104, and a second signal.
  • a timing chart of a transfer signal TG2 for driving the transfer transistor 103, a transfer signal TG1 for driving the first transfer transistor 102B, and a discharge signal OFG for driving the discharge transistor 201 is shown.
  • FIG. 23 shows the output obtained as a result of photoelectric conversion with respect to the amount of received light on the horizontal axis during the accumulation operation period in which the pixel of the fifth embodiment accumulates the charge generated as a result of photoelectric conversion.
  • the amount of accumulated charge is represented on the vertical axis.
  • the solid line represents the amount of charge accumulated in the PD 101 with respect to the amount of light received during the accumulation operation.
  • an alternate long and short dash line represents the amount of charge accumulated in the memory unit 105 with respect to the amount of light received during the accumulation operation.
  • the reset signal RST and the discharge signal OFG are turned on, so that the gate portions of the reset transistor 106 and the discharge transistor 201 are turned on.
  • the transfer signal TG1, the transfer signal TG2, and the transfer signal TG3 are turned on during the period when the reset transistor 106 and the discharge transistor 201 are turned on (time t102), whereby the first transfer transistor 102B, The gate portions of the second transfer transistor 103 and the third transfer transistor 104 are turned on. With these operations, the PD 101, the memory unit 105, and the FD unit 107 included in the unit pixel 100D are reset.
  • the gate units of the second transfer transistor 103, the third transfer transistor 104, and the reset transistor 106 are turned off. Further, the gate portions of the first transfer transistor 102B and the discharge transistor 201 are also closed.
  • the fifth embodiment for example, when a first voltage (eg, negative voltage) is applied to the gate portion of the first transfer transistor 102B, an overflow path is formed in the channel region below the gate electrode.
  • a first voltage eg, negative voltage
  • the impurity concentration of the channel region is set.
  • the discharge transistor 201 also has an overflow path in the channel region below the gate electrode, like the first transfer transistor 102B. Further, the discharge transistor 201 is ternary driven as shown in FIG.
  • the overflow path potential of the discharge transistor 201 becomes shallower than the overflow path potential of the first transfer transistor 102B.
  • the second voltage for example, ground voltage
  • the impurity concentration of the channel region is set so that the overflow path potential of the discharge transistor 201 is deeper than the overflow path potential of the first transfer transistor 102B.
  • a third voltage for example, VDD power supply voltage
  • the discharge transistor 201 When the gates of the first transfer transistor 102B and the discharge transistor 201 are closed after the reset operation is performed, the discharge transistor 201 has a channel potential below the gate electrode rather than the first transfer transistor 102B. Closed to be deep. For this purpose, a second voltage (for example, ground voltage) is applied to the gate portion of the discharge transistor 201.
  • a second voltage for example, ground voltage
  • the first transfer transistor 102B and the discharge transistor 201 are closed so as to have an overflow path in the channel region, the second transfer transistor 103, the third transfer transistor 104, and the reset transistor 106 are also closed, and The one transfer transistor 102B and the discharge transistor 201 are closed so that the channel potential is deeper than that of the second transfer transistor 103.
  • time t104 an accumulation period in which charges generated as a result of photoelectric conversion in the PD 101 are accumulated in the PD 101 is started.
  • the timing at which the charge generated as a result of the photoelectric conversion is started is time t104, and is also referred to as Tstart as appropriate.
  • the timing of Tstart in FIG. 23 corresponds to the origin of the graph.
  • the discharge transistor 201 is A first period T11 (for example, a period from time t104 to time t105 in FIG. 22) in which the channel potential of the discharge transistor 201 is deeper than the channel potential of the first transfer transistor 102B; A second period T12 (for example, a period from time t105 to time t106 in FIG. 22) in which the channel potential of the discharge transistor 201 is shallower than the channel potential of the first transfer transistor 102B.
  • a drive signal is applied to the gate electrode so that the two periods are alternately repeated.
  • the timing at which the amount of charge generated as a result of photoelectric conversion during the accumulation period reaches the saturation accumulation amount of the PD 101 is denoted as Tsat.
  • the amount of charge generated as a result of photoelectric conversion during the accumulation period reaches the saturation accumulation amount of the PD 101 is denoted as Lsat.
  • the PD 101 receives the light amount Lsat until the time Tsat, and the charge accumulated in the PD 101 due to the charge generated as a result of the photoelectric conversion reaches the saturation charge amount of the PD 101. Until the amount of light received by the PD 101 reaches the amount of light Lsat, charges generated in proportion to the amount of received light are accumulated in the PD 101. During this time, charges are not accumulated in the memory unit 105.
  • the overflow drain (for example, power supply VDD)
  • the potential is accumulated in the memory unit 105 via the overflow path provided in the first transfer transistor 102B.
  • the slope of the graph of FIG. 23 representing the amount of charge accumulated with respect to the received light amount is larger than the slope of the graph during which charge is accumulated in the PD 101 before the received light amount reaches the light amount Lsat. While the charge is accumulated in the memory unit 105 after the amount of received light reaches the light amount Lsat, the slope of the graph is smaller, and the slope of the latter graph is T12 / (T11 + T12) times the slope of the former graph. It is suppressed.
  • the level of the discharge transistor 201 is fixed to the second voltage.
  • the gate portion of the reset transistor 106 is turned on, and the FD portion 107 is reset again.
  • the gate section of the reset transistor 106 is turned off at time t109. After the gate portion of the reset transistor 106 is turned off, the voltage of the FD portion 107 at this time is passed through the amplification transistor 108 and the selection transistor 109 as a high-sensitivity reset signal NH immediately before the charge accumulated in the PD 101 is read. , Read to the vertical signal line 17.
  • the gate portion of the second transfer transistor 103 is turned on at time t110. Thereby, the accumulation period for accumulating the charges generated in the PD 101 is ended, and the charges accumulated in the PD 101 so far are transferred to the FD unit 107.
  • the timing for ending the charge accumulation is time t110, and is described as time Tend as appropriate.
  • the voltage in the state where the voltage change caused by the charge transferred from the PD 101 to the FD unit 107 is added to the reset level of the FD unit 107 is amplified as the high-sensitivity data signal SH.
  • Data is read out to the vertical signal line 17 through the transistor 108 and the selection transistor 109.
  • the gate portion of the reset transistor 106 is turned on, and the FD portion 107 is reset again.
  • the gate section of the reset transistor 106 is turned off at time t113. After the gate portion of the reset transistor 106 is turned off, the voltage of the FD portion 107 at this time is the low-sensitivity reset signal NL immediately before the charge accumulated in the memory portion 105 is read, and the amplification transistor 108 and the selection transistor 109 To the vertical signal line 17.
  • the gate portion of the third transfer transistor 104 is turned on at time t114. As a result, the charge accumulated in the memory unit 105 is transferred to the FD unit 107.
  • the voltage in a state where the voltage change generated by the charge transferred from the memory unit 105 to the FD unit 107 is added to the reset level of the FD unit 107 is the low-sensitivity data signal SL. Then, it is read out to the vertical signal line 17 through the amplification transistor 108 and the selection transistor 109.
  • the signal amount SH-NH due to the charge accumulated in the PD 101 during the accumulation period is obtained. Further, by calculating the difference between the low sensitivity data signal SL and the low sensitivity reset signal NL, the signal amount SL-NL based on the amount of charge accumulated in the memory unit 105 during the accumulation period is obtained.
  • the ratio of the second period to the accumulation period relative to the signal amount SL-NL due to the amount of charge accumulated in the memory unit 105 during the accumulation period in other words, the ratio of the sensitivity during the accumulation period T12 / (T11 + T12),
  • the signal amount corresponding to the amount of charge generated as a result of photoelectric conversion during the accumulation period (FIG. 23) is multiplied by a gain that is the reciprocal of and added to the signal amount SH-NH due to the charge accumulated in the PD 101 during the accumulation period. A thick broken line) is obtained.
  • the electric charge accumulated in the period (B) is multiplied by a gain that is the reciprocal of the sensitivity ratio between the period (A) and the period (B).
  • an image obtained by adding the pixel data photographed in the period (A) is an image obtained from a conventional imaging device that does not include the memory unit 105 and a mechanism for intermittently transferring charges to the memory unit 105.
  • the image has a wide dynamic range.
  • the image pickup apparatus according to the fifth embodiment brings about an operational effect that enables shooting of an image with a wide dynamic range.
  • FIG. 24 is a circuit diagram of the unit pixel 100 in the sixth embodiment (hereinafter referred to as a unit pixel 100E in the sixth embodiment). Compared with the unit pixel 100E in the sixth embodiment shown in FIG. 24 and the unit pixel 100D in the fourth embodiment shown in FIG. 19, the unit pixel 100E performs the fourth transfer to the unit pixel 100D. The difference is that a transistor 301 and a memory portion 302 are added, and the other portions are the same.
  • the charge from the PD 101 is once held in the memory unit 105 via the first transfer transistor 102 and then to the FD unit 107 via the third transfer transistor 104. It is configured to be transferred.
  • the charge from the PD 101 is once held in the memory unit 302 via the second transfer transistor 103, and then the FD unit via the fourth transfer transistor 301. It is configured to be transferred to 107.
  • FIG. 24 the configuration including the discharge transistor 201 is shown.
  • the fourth transfer transistor 301 and the unit pixel 100A according to the first embodiment illustrated in FIG. A configuration in which the memory unit 302 is added may be used.
  • the first transfer transistor 102 may be provided up to the top of the memory unit 105.
  • the second transfer transistor 103 may be provided up to the top of the memory portion 302.
  • the first transfer transistor 102 may be divided into two and one may be provided above the memory unit 105. good.
  • the second transfer transistor 103 may be divided into two, and one of them may be provided in the upper part of the memory unit 302.
  • the operation of the unit pixel 100E will be described with reference to FIG.
  • the basic operation is the same as that of the unit pixel 100D of the fourth embodiment described with reference to FIG. 21, and the operation of the fourth transfer transistor 301 is added to the operation.
  • the operation of the fourth transfer transistor 301 will be described, and the description of the operation similar to that of the unit pixel 100D of the fourth embodiment described with reference to FIG. 21 will be omitted as appropriate.
  • FIG. 25 shows a selection signal SEL for driving the selection transistor 109 provided in the unit pixel 100E in the sixth embodiment, a reset signal RST for driving the reset transistor 106, a transfer signal TG4 for driving the fourth transfer transistor 301, and a third signal.
  • a timing chart of a transfer signal TG3 for driving the transfer transistor 104, a transfer signal TG2 for driving the second transfer transistor 103, a transfer signal TG1 for driving the first transfer transistor 102, and a discharge signal OFG for driving the discharge transistor 201 is shown.
  • the reset signal RST is turned on and the reset transistor 106 is turned on, so that the reset operation is performed.
  • the transfer signal TG4 and the transfer signal TG3 are turned on, so that the fourth transfer transistor 301 and the third transfer transistor 104 are both turned on. Further, the discharge transistor 201 is also turned on.
  • the PD 101, the memory unit 105, the memory unit 302, and the FD unit 107 are reset.
  • the storage period starts.
  • the first transfer transistor 102 and the second transfer transistor 103 are alternately turned on, so that the signal charge accumulated in the PD 101 is changed between the memory unit 105 and the memory unit. 302 is alternately transferred.
  • the period in which the first transfer transistor 102 is turned on is referred to as a first period
  • the period in which the second transfer transistor 103 is turned on is referred to as a second period. it can.
  • signal charges photoelectrically converted by the PD 101 during the exposure period occurred within a period (first period) in which the first transfer transistor 102 was turned on.
  • the signal charge is transferred to the memory unit 105 and stored / held.
  • signal charges generated during the period (second period) in which the second transfer transistor 103 is turned on are transferred to the memory unit 302 and accumulated / Retained.
  • the first period is longer than the second period.
  • the period for transferring the signal charge from the PD 101 to the memory unit 105 is longer than the period for transferring the signal charge to the memory unit 302.
  • the signal charges accumulated / held in the memory unit 105 within the first period can be handled as the high-sensitivity data signal SH, and the memory within the second period.
  • the signal charges accumulated / held in the unit 302 can be handled as the low sensitivity data signal SL.
  • the reading period is followed.
  • the high sensitivity data signal SH is held in the memory unit 105
  • the low sensitivity data signal SL is held in the memory unit 302.
  • the high sensitivity data signal SH held in the memory unit 105 may be read first, or the low sensitivity data signal SL held in the memory unit 302 may be read first, but here the memory unit 302 The description will be continued on the assumption that the low-sensitivity data signal SL held in is read first.
  • the selection signal SEL is turned on, so that the selection transistor 109 is turned on.
  • the reset signal RST is turned on, so that the reset transistor 106 is turned on and the FD unit 107 is reset.
  • the voltage of the FD unit 107 at this time is a low-sensitivity reset signal NL immediately before the charge accumulated in the memory unit 302 is read through the amplification transistor 108 and the selection transistor 109. Read out to the vertical signal line 17.
  • the gate part of the fourth transfer transistor 301 is turned on (time t162).
  • the gate portion of the fourth transfer transistor 301 is turned on, the charge accumulated in the memory portion 302 is transferred to the FD portion 107.
  • the voltage in a state where the voltage change generated by the charge transferred from the memory unit 302 to the FD unit 107 is added to the reset level of the FD unit 107 is used as the low sensitivity data signal SL.
  • the data is read out to the vertical signal line 17 via 108 and the selection transistor 109.
  • the voltage of the FD unit 107 at this time is a vertical line through the amplification transistor 108 and the selection transistor 109 as a high-sensitivity reset signal NH immediately before reading out the charge accumulated in the memory unit 105. Read out to the signal line 17.
  • the gate of the third transfer transistor 104 is turned on by turning on the transfer signal TG3 at time t166.
  • the charges stored in the memory unit 105 due to the gate unit of the third transfer transistor 104 being turned on are transferred to the FD unit 107.
  • the voltage in the state where the voltage change generated by the charge transferred from the memory unit 105 to the FD unit 107 is added to the reset level of the FD unit 107 is used as the high sensitivity data signal SH.
  • the data is read out to the vertical signal line 17 via 108 and the selection transistor 109.
  • the signal amount SH-NH due to the charge accumulated in the PD 101 during the accumulation period is obtained. Further, by calculating the difference between the low sensitivity data signal SL and the low sensitivity reset signal NL, the signal amount SL-NL based on the amount of charge accumulated in the memory unit 105 during the accumulation period is obtained.
  • the ratio of the second period to the accumulation period in other words, the ratio T1 / (T1 + T1) of the sensitivity during the accumulation period with respect to the signal amount SL-NL due to the amount of charge accumulated in the memory unit 105 during the accumulation period.
  • a signal amount corresponding to the charge amount generated as a result of photoelectric conversion during the accumulation period is obtained by multiplying the gain to be corrected and adding the signal amount SH-NH due to the charge accumulated in the PD 101 during the accumulation period.
  • T1 and T2 are the time T1 and the time T2 described with reference to FIG.
  • the low sensitivity data signal SL and the high sensitivity data signal SH can be acquired, and imaging with an expanded dynamic range can be performed. It can be carried out.
  • the signal charges are held in the memory unit 105 and the memory unit 302, respectively, and the FD unit 107 does not hold the signal charges. Comparing the case where the signal is held in the FD unit 107 and the case where the signal is held in the memory unit 302, the noise component tends to increase when the signal is held in the FD unit 107.
  • a configuration in which a signal is held in the memory unit 302 instead of the FD unit 107 can reduce noise.
  • FIG. 26 shows an example of 2-pixel sharing.
  • the unit pixel 100E-1 and the unit pixel 100E-2 share the FD unit 107, the reset transistor 106, the amplification transistor 108, and the selection transistor 109.
  • FIG. 26 a case where two pixels are shared is taken as an example, but a configuration in which the FD unit 107 and the like are shared by two or more pixels is also possible.
  • the low-sensitivity data signal SL, the low-sensitivity reset signal NL, the high-sensitivity reset signal NH, and the high-sensitivity data signal SH are output to the vertical signal line 17.
  • the subsequent signal processing unit for example, the column processing unit 13 or the signal processing unit 18 shown in FIGS. 1 to 3, the low sensitivity data signal SL, the low sensitivity reset signal NL, the high sensitivity reset signal NH, and the high sensitivity.
  • Predetermined noise removal processing and signal processing are performed on the data signal SH.
  • an example of noise removal processing in the column processing unit 13 at the subsequent stage and arithmetic processing in the signal processing unit 18 will be described.
  • DDS processing that does not remove reset noise but removes fixed pattern noise peculiar to the pixel such as threshold variation of amplification transistors in the pixel. Done.
  • CDS processing is performed in which pixel-specific fixed pattern noise such as reset noise and variation in threshold values of amplification transistors in the pixel is removed.
  • the processing example 1 is an arithmetic processing that does not require the use of a frame memory, there are advantages that the circuit configuration can be simplified and the cost can be reduced.
  • a storage means for example, a frame memory is required. Accordingly, the arithmetic processing of the processing example 2 is performed, for example, by using the data storage unit 19 as a storage unit in the signal processing unit 18 or using a frame memory in an external DSP circuit.
  • the CDS process for removing the fixed pattern noise unique to the pixel such as the reset noise and the threshold variation of the amplification transistor in the pixel is performed for the low-sensitivity signals SL and NL.
  • the signal processing unit 18 sets the ratio of the low-sensitivity difference signal SNL and the high-sensitivity difference signal SNH for each pixel, for each pixel, for each color, and for each shared pixel.
  • a gain table is generated by calculating as a gain for every specific pixel in the unit or for all pixels uniformly. Then, the signal processing unit 18 calculates the product of the low sensitivity difference signal SNL and the gain table as a correction value for the low sensitivity difference signal SNL.
  • the gain is G and the correction value of the low sensitivity difference signal SNL (hereinafter referred to as a corrected low sensitivity difference signal) is SNL ′
  • the gain G and the corrected low sensitivity difference signal SNL ′ are expressed by the following equations (1) to (1) to It can be determined based on (4).
  • T1 and T2 are the time T1 and the time T2 described with reference to FIG. 9, and correspond to the time when the first transfer transistor 102 or the second transfer transistor 103 is turned on.
  • the gain G is equalized with the sensitivity ratio.
  • FIG. 27 shows the relationship between the low sensitivity difference signal SNL, the high sensitivity difference signal SNH, and the corrected low sensitivity difference signal SNL ′ with respect to the amount of incident light.
  • the signal processing unit 18 uses a predetermined threshold value Vt set in advance.
  • the threshold value Vt is set in advance in an area where the high sensitivity difference signal SNH is saturated and the optical response characteristic is linear in the optical response characteristic.
  • the signal processing unit 18 presets the corrected low sensitivity difference signal SNL ′ and the high sensitivity difference signal SNH within a predetermined range of the high sensitivity difference signal SNH.
  • the signals are combined at the ratio and output as a pixel signal SN.
  • the signal processing unit 18 changes the synthesis ratio of the corrected low-sensitivity difference signal SNL ′ and the high-sensitivity difference signal SNH step by step in the range before and after the predetermined threshold value Vt as a reference, as described below.
  • the predetermined threshold value Vt is a value set in advance in a region where the high sensitivity difference signal SNH is saturated and the light response characteristic is linear in the light response characteristic.
  • the level at which the low sensitivity data signal SL is saturated can be raised.
  • the maximum value of the dynamic range can be increased while the minimum value of the dynamic range is maintained, and the dynamic range can be expanded.
  • LED flicker in which a blinking subject such as an LED light source cannot be imaged at the blinking timing.
  • This LED flicker occurs, for example, because the dynamic range of a conventional image sensor is low and it is necessary to adjust the exposure time for each subject.
  • the exposure time is long for low-illuminance subjects and the exposure time is short for high-illuminance subjects. Thereby, it is possible to deal with subjects with various illuminances even in a low dynamic range.
  • the readout speed is constant regardless of the exposure time, when the exposure time is set in a unit shorter than the readout time, light incident on the photoelectric conversion unit other than the exposure time is photoelectrically converted into electric charges. , Discarded without being read.
  • the dynamic range can be expanded as described above, and the exposure time can be set long, so that the occurrence of LED flicker can be suppressed.
  • CMOS image sensors 10, 10A, and 10B as described above, it is possible to prevent the occurrence of artifacts and the reduction in resolution that occur when the number of divisions is increased by the time division method or the space division method.
  • the present invention is applied to a CMOS image sensor in which unit pixels are arranged in a matrix.
  • the present technology is not limited to application to a CMOS image sensor.
  • the present technology can be applied to all XY addressing imaging devices in which unit pixels are two-dimensionally arranged in a matrix.
  • the present technology is not limited to application to an imaging apparatus that detects the distribution of the amount of incident light of visible light and captures it as an image, but also an imaging apparatus that captures the distribution of the incident amount of infrared rays, X-rays, particles, or the like as an image. Applicable to all.
  • the imaging device may be formed as a single chip, or may be in a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. .
  • FIG. 29 is a diagram illustrating a usage example of the above-described imaging device.
  • the imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports, such as action cameras and wearable cameras for sports applications, etc.
  • Equipment used for agriculture such as cameras for monitoring the condition of fields and crops
  • FIG. 30 is a block diagram illustrating a configuration example of an imaging apparatus (camera apparatus) 1000 that is an example of an electronic apparatus to which the present technology is applied.
  • the imaging apparatus 1000 includes an optical system including a lens group 1001 and the like, an imaging element 1002, a DSP circuit 1003 that is a camera signal processing unit, a frame memory 1004, a display device 1005, a recording device 1006, and an operation system 1007. And a power supply system 1008 and the like.
  • a DSP circuit 1003, a frame memory 1004, a display device 1005, a recording device 1006, an operation system 1007, and a power supply system 1008 are connected to each other via a bus line 1009.
  • the lens group 1001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 1002.
  • the imaging element 1002 converts the amount of incident light imaged on the imaging surface by the lens group 1001 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the display device 1005 includes a panel display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 1002.
  • the recording device 1006 records a moving image or a still image captured by the image sensor 1002 on a recording medium such as a memory card, a video tape, or a DVD (Digital Versatile Disk).
  • the operation system 1007 issues operation commands for various functions of the imaging apparatus 1000 under the operation of the user.
  • the power source system 1008 appropriately supplies various power sources serving as operation power sources for the DSP circuit 1003, the frame memory 1004, the display device 1005, the recording device 1006, and the operation system 1007 to these supply targets.
  • Such an imaging apparatus 1000 is applied to a camera module for a mobile device such as a video camera, a digital still camera, and a smartphone or a mobile phone.
  • the imaging apparatus according to each of the above-described embodiments can be used as the imaging element 1002. Thereby, the image quality of the imaging apparatus 1000 can be improved.
  • system represents the entire apparatus composed of a plurality of apparatuses.
  • a pixel array unit in which a plurality of unit pixels are arranged; A drive unit for controlling the operation of the unit pixel, The unit pixel is A photoelectric conversion unit; A charge holding unit for holding charge; A charge-voltage converter for converting the charge into a voltage; A first transfer unit that transfers charges from the photoelectric conversion unit to the charge holding unit; A second transfer unit that transfers charges from the photoelectric conversion unit to the charge-voltage conversion unit; An imaging apparatus comprising: a third transfer unit that transfers charges from the charge holding unit to the charge-voltage conversion unit.
  • the imaging device wherein the first transfer unit is formed at a position where the potential of the charge holding unit becomes deep when the first transfer unit is turned on.
  • the first transfer unit includes a first division transfer unit and a second division transfer unit, The first division transfer unit is formed between the photoelectric conversion unit and the charge holding unit, The imaging device according to any one of (1) to (3), wherein the second division transfer unit is formed on the charge holding unit.
  • the imaging apparatus according to any one of (1) to (4), further including a charge discharging unit connected to the photoelectric conversion unit.
  • a second charge holding unit; A fourth transfer unit, and The second transfer unit transfers charges from the photoelectric conversion unit to the second charge holding unit,
  • the imaging device according to any one of (1) to (5), wherein the fourth transfer unit transfers charges from the second charge holding unit to the charge-voltage conversion unit.
  • the transfer of charge from the photoelectric conversion unit to the charge holding unit and the transfer of charge from the photoelectric conversion unit to the charge voltage conversion unit are alternately performed. Any one of (1) to (6) Imaging device.
  • the imaging apparatus wherein a first period in which the first transfer unit is turned on is longer than a second period in which the second transfer unit is turned on.
  • the first transfer unit is defined as a first period from the time when the second transfer unit changes from the on state to the off state until the time when the first transfer unit changes from the on state to the off state.
  • the second period is from the time when the second transfer unit is turned off to the time when the second transfer unit is turned off from the on state to the off state
  • the first period is The imaging device according to (8), which is longer than the second period.
  • the charge discharging unit is ternary driven, When a first voltage is applied, the potential of the second overflow path becomes shallower than the potential of the first overflow path; When a second voltage is applied, the potential of the second overflow path becomes deeper than the potential of the first overflow path; When the third voltage is applied, the charge discharging unit is turned on.
  • the fourth transfer unit is turned on, Charge is transferred from the second charge holding unit to the charge-voltage conversion unit, A signal corresponding to the charge transferred to the charge-voltage converter is read out, The third transfer unit is turned on; Charge is transferred from the charge holding unit to the charge-voltage conversion unit, The imaging device according to (6), wherein a signal corresponding to the charge transferred to the charge-voltage conversion unit is read out.
  • a driving method including a step of performing transfer alternately.
  • a pixel array unit in which a plurality of unit pixels are arranged;
  • the unit pixel is A photoelectric conversion unit;
  • a charge holding unit for holding charge;
  • a charge-voltage converter for converting the charge into a voltage;
  • a first transfer unit that transfers charges from the photoelectric conversion unit to the charge holding unit;
  • a second transfer unit that transfers charges from the photoelectric conversion unit to the charge-voltage conversion unit;
  • An electronic apparatus comprising: an imaging device comprising: a third transfer unit that transfers charges from the charge holding unit to the charge-voltage conversion unit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

本技術は、画質を劣化させずに、撮像装置のダイナミックレンジを拡大することができるようにする撮像装置、駆動方法、および、電子機器に関する。 複数の単位画素が配置されている画素アレイ部と、単位画素の動作を制御する駆動部とを備え、単位画素は、光電変換部と、電荷を保持する電荷保持部と、電荷を電圧に変換する電荷電圧変換部と、光電変換部から電荷保持部へと電荷を転送する第１転送部と、光電変換部から電荷電圧変換部へと電荷を転送する第２転送部と、電荷保持部から電荷電圧変換部へと電荷を転送する第３転送部とを備える。本技術は、例えば、撮像装置に適用できる。

Description

撮像装置、駆動方法、および、電子機器
　本技術は、撮像装置、駆動方法、および、電子機器に関し、特に、ダイナミックレンジを拡大できるようにした撮像装置、駆動方法、および、電子機器に関する。
　従来、様々な方式の撮像装置のダイナミックレンジ拡大技術が存在する。
　例えば、異なる感度で時分割に撮影し、時分割に撮影した複数の画像を合成する時分割方式が知られている。（例えば、特許文献１参照）
　また、例えば、感度が異なる受光素子を設け、感度が異なる受光素子でそれぞれ撮影した複数の画像を合成することによりダイナミックレンジを拡大する空間分割方式が知られている（例えば、特許文献２参照）。
　さらに、例えば、各画素内にフォトダイオードから溢れた電荷を蓄積するメモリを設け、１回の露光期間に蓄積できる電荷量を増やすことによりダイナミックレンジを拡大する画素内メモリ方式が知られている（例えば、特許文献３参照）。
特開２００１－３４６０９６号公報 特許第３０７１８９１号公報 特許第４３１７１１５号公報
　しかしながら、時分割方式や空間分割方式では、分割数を増やすことによりダイナミックレンジを拡大することができる一方、分割数が増えると、アーチファクトの発生や解像度の低下等による画質の劣化が発生する可能性があった。
　また、画素内メモリ方式では、メモリの容量が限られるため、拡大できるダイナミックレンジに限界があった。
　本技術は、このような状況に鑑みてなされたものであり、画質を劣化させずに、撮像装置のダイナミックレンジを拡大することができるようにするものである。
　本技術の一側面の撮像装置は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、光電変換部と、電荷を保持する電荷保持部と、前記電荷を電圧に変換する電荷電圧変換部と、前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部とを備える。
　本技術の一側面の駆動方法は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、光電変換部と、電荷を保持する電荷保持部と、前記電荷を電圧に変換する電荷電圧変換部と、前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部とを備える撮像装置が、露光期間において、前記第１転送部と前記第２転送部を、交互にオンすることで、前記光電変換部から前記電荷保持部への電荷の転送と、前記光電変換部から前記電荷電圧変換部への電荷の転送を交互に行うステップを含む。
　本技術の一側面の電子機器は、複数の単位画素が配置されている画素アレイ部と、前記単位画素の動作を制御する駆動部とを備え、前記単位画素は、光電変換部と、電荷を保持する電荷保持部と、前記電荷を電圧に変換する電荷電圧変換部と、前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部とを備える撮像装置を備える。
　本技術の一側面の撮像装置においては、複数の単位画素が配置されている画素アレイ部の単位画素が、光電変換部と、電荷を保持する電荷保持部と、電荷を電圧に変換する電荷電圧変換部と、光電変換部から電荷保持部へと電荷を転送する第１転送部と、光電変換部から電荷電圧変換部へと電荷を転送する第２転送部と、電荷保持部から電荷電圧変換部へと電荷を転送する第３転送部とを備える構成とされている。
　本技術の一側面の駆動方法においては、前記撮像装置の露光期間において、第１転送部と第２転送部を、交互にオンすることで、光電変換部から電荷保持部への電荷の転送と、光電変換部から電荷電圧変換部への電荷の転送が交互行われる。
　本技術の一側面の電子機器は、前記撮像装置を備える構成とされている。
　本技術の一側面によれば、画質を劣化させずに、撮像装置のダイナミックレンジを拡大することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その１）である。 本技術が適用されるＣＭＯＳイメージセンサの他のシステム構成を示すシステム構成図（その２）である。 本技術の第１の実施の形態における単位画素の構成例を示す回路図である。 第１の実施の形態における単位画素の平面レイアウト図である。 第１の実施の形態における単位画素の断面図である。 第１の実施の形態における単位画素の動作を説明するための図である。 第１の実施の形態における単位画素のポテンシャルの変化について説明するための図である。 転送トランジスタをオンにする時間について説明するための図である。 転送トランジスタをオンにする時間について説明するための図である。 読み出された信号の扱いについて説明するための図である。 第２の実施の形態における単位画素の平面レイアウト図である。 第２の実施の形態における単位画素の断面図である。 第２の実施の形態における単位画素のポテンシャルの変化について説明するための図である。 第３の実施の形態における単位画素の平面レイアウト図である。 第３の実施の形態における単位画素の断面図である。 第３の実施の形態における単位画素の動作を説明するための図である。 第３の実施の形態における単位画素のポテンシャルの変化について説明するための図である。 第４の実施の形態における単位画素の構成例を示す回路図である。 第４の実施の形態における単位画素の平面レイアウト図である。 第４の実施の形態における単位画素の動作を説明するための図である。 第５の実施の形態における単位画素の動作を説明するための図である。 第５の実施の形態における単位画素により得られる効果について説明するための図である。 第６の実施の形態における単位画素の構成例を示す回路図である。 第６の実施の形態における単位画素の動作を説明するための図である。 共有画素の構成について説明するための図である。 処信号処理の説明に供する入射光量－出力の特性図（その１）である。 信号処理の説明に供する入射光量－出力の特性図（その２）である。 撮像装置の使用例を示す図である。 電子機器の構成例を示すブロック図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
なお、説明は、以下の順序で行う。
　１．本技術が適用される撮像装置
　２．第１の実施の形態
　３．第２の実施の形態
　４．第３の実施の形態
　５．第４の実施の形態
　６．第５の実施の形態
　７．第６の実施の形態
　８．ノイズ除去処理および演算処理に関する説明
　９．変形例
　１０．撮像装置の使用例
＜本技術が適用される撮像装置＞
｛基本的なシステム構成｝
　図１は、本技術が適用される撮像装置、例えばＸ－Ｙアドレス方式撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
　本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５から構成されている。
　ＣＭＯＳイメージセンサ１０はさらに、信号処理部１８およびデータ格納部１９を備えている。信号処理部１８およびデータ格納部１９については、ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８およびデータ格納部１９の各処理については、ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
　画素アレイ部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向および列方向に、すなわち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）をいい、列方向とは画素列の画素の配列方向（すなわち、垂直方向）をいう。単位画素の具体的な回路構成や画素構造の詳細については後述する。
　画素アレイ部１１において、行列状の画素配列に対して、画素行毎に画素駆動線１６が行方向に沿って配線され、画素列毎に垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃き出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃き出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃き出し走査を行う。
　この掃き出し走査系による掃き出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃き出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃き出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列毎に垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列毎に、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うと共に、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
　水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路毎に信号処理された画素信号が順番に出力される。
　システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、および、水平駆動部１４などの駆動制御を行う。
　信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。また、信号処理部１８は、後述する本技術のゲイン乗算処理を行うためのアンプを備える。
　データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
｛他のシステム構成｝
　本技術が適用されるＣＭＯＳイメージセンサ１０としては、上述したシステム構成のものに限られるものではない。他のシステム構成として、以下のようなシステム構成のものを挙げることができる。
　例えば、図２に示すように、データ格納部１９をカラム処理部１３の後段に配置し、カラム処理部１３から出力される画素信号を、データ格納部１９を経由して信号処理部１８に供給するシステム構成のＣＭＯＳイメージセンサ１０Ａを挙げることができる。
　さらには、図３に示すように、画素アレイ部１１の列毎あるいは複数の列毎にＡＤ変換するＡＤ変換機能をカラム処理部１３に持たせると共に、当該カラム処理部１３に対してデータ格納部１９および信号処理部１８を並列的に設けるシステム構成のＣＭＯＳイメージセンサ１０Ｂを挙げることができる。
　＜第１の実施の形態＞
　次に、図４乃至図１０を参照して、本技術の第１の実施の形態について説明する。
　｛単位画素１００Ａの回路構成｝
　図４は、図１乃至図３の画素アレイ部１１に配置される単位画素１００Ａの構成例を示す回路図あり、図５は、単位画素１００Ａの構成例を示す平面レイアウト図である。また、図５では、一例として、単位画素１００Ａが、いわゆる裏面照射型の撮像装置である場合の構造を示している。
　単位画素１００Ａは、ＰＤ（フォトダイオード）１０１、第１転送トランジスタ１０２、第２転送トランジスタ１０３、第３転送トランジスタ１０４、メモリ部１０５、リセットトランジスタ１０６、ＦＤ部１０７、増幅トランジスタ１０８、および選択トランジスタ１０９を備えて構成される。
　ＰＤ１０１は、入射した光を光電変換により電荷に変換して蓄積する光電変換部であり、アノード端子が接地されていると共に、カソード端子が第１転送トランジスタ１０２と第２転送トランジスタ１０３にそれぞれ接続されている。
　第１転送トランジスタ１０２は、垂直駆動部１２（図１）から供給される転送信号ＴＧ１に従って駆動し、第１転送トランジスタ１０２がオンになると、ＰＤ１０１に蓄積されている電荷がメモリ部１０５に転送される。メモリ部１０５は、電荷を一時的に保持する電荷保持部として機能する。
　第２転送トランジスタ１０３は、垂直駆動部１２（図１）から供給される転送信号ＴＧ２に従って駆動し、第２転送トランジスタ１０３がオンになると、ＰＤ１０１に蓄積されている電荷がＦＤ部１０７に転送される。
　第３転送トランジスタ１０４は、垂直駆動部１２（図１）から供給される転送信号ＴＧ３に従って駆動し、第３転送トランジスタ１０４がオンになると、メモリ部１０５に蓄積されている電荷がＦＤ部１０７に転送される。
　ＦＤ部１０７は、増幅トランジスタ１０８のゲート電極に接続された所定の蓄積容量を有する浮遊拡散領域であり、ＰＤ１０１から直接的および間接的（メモリ部１０５を介して）転送される電荷を蓄積する。
　増幅トランジスタ１０８は、ＦＤ部１０７に蓄積されている電荷に応じたレベル（即ち、ＦＤ部１０７の電圧）の画素信号を、選択トランジスタ１０９を介して垂直信号線１７に出力する。すなわち、ＦＤ部１０７が増幅トランジスタ１０８のゲート電極に接続される構成により、ＦＤ部１０７および増幅トランジスタ１０８は、ＰＤ１０１において発生した電荷を、その電荷に応じたレベルの画素信号に変換する変換部（電荷電圧変換部）として機能する。
　選択トランジスタ１０９は、垂直駆動部１２（図１）から供給される選択信号ＳＥＬに従って駆動し、選択トランジスタ１０９がオンになると、増幅トランジスタ１０８から出力される画素信号が垂直信号線１７に出力可能な状態となる。垂直信号線１７には、ソースフォロワ回路を構成する定電流源１１０が接続されている。
　リセットトランジスタ１０６は、垂直駆動部１２から供給されるリセット信号ＲＳＴに従って駆動し、リセットトランジスタ１０６がオンになると、ＦＤ部１０７に蓄積されている電荷が電源配線Ｖｄｄに排出されて、ＦＤ部１０７がリセットされる。
　なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部または各トランジスタが導通状態になることを、各ゲート部または各トランジスタがオンするともいい、各ゲート部または各トランジスタが非導通状態になることを、各ゲート部または各トランジスタがオフするともいう。
　裏面照射型の撮像装置において、ＰＤ１０１が形成されたシリコン基板は、フォトダイオードへの光の入射面となる第１の面と、第１の面に対向する第２の面と、を備える。図５は、単位画素１００Ａに関わる、シリコン基板の第２の面における平面レイアウト図であって、単位画素１００Ａに備わる活性領域、光電変換部、画素トランジスタ、電荷蓄積部、およびこれらの間を接続する配線の、平面レイアウト図である。
　図５において、ＰＤ１０１、第１転送トランジスタ１０２、第２転送トランジスタ１０３、第３転送トランジスタ１０４、メモリ部１０５、リセットトランジスタ１０６、ＦＤ部１０７、および電源ＶＤＤへの接続部が、連続した第１の活性領域上に形成されている。
　第１の活性領域とは別に、増幅トランジスタ１０８、および選択トランジスタ１０９、電源ＶＤＤへの接続部および垂直信号線１７への接続部が、連続した第２の活性領域上に形成されている。
　図５において、ＦＤ部１０７と、増幅トランジスタ１０８のゲート電極との間は、ゲート電極よりも上層に配置された配線によって接続されている。
　なお、第１転送トランジスタ１０２は、例えばゲート部に第１の電圧（例えば負電圧）を印加した際には、ゲート電極下方のチャネル領域に、オーバーフローパスが形成されるようにチャネル領域の不純物濃度が設定されているように構成することも可能である。
　このように構成されている場合、ＰＤ１０１に強い光が入射して、これによって発生した電荷がＰＤ１０１の飽和蓄積量を超えた場合には、ＰＤ１０１から溢れた電荷が、このオーバーフローパスを経由してメモリ部１０５へと転送される構成とすることができる。
　図６に単位画素１００Ａの断面図を示す。図６の上部には、参考のため、図５に示した単位画素１００Ａの平面図を示し、下部に単位画素１００Ａの断面図を示す。図６の上部に示した平面図に示した直線Ａ～Ｂの断面図が、図６の上図の平面に対応して、下図に描かれており、同じ部位には同じ番号が付してある。
　図６に示すように、ＦＤ部１０７とＰＤ１０１との間に、第２転送トランジスタ１０３が形成されている。また、ＰＤ１０１とメモリ部１０５との間に、第１転送トランジスタ１０２が形成されている。また、メモリ部１０５とＦＤ部１０７との間に、第３転送トランジスタ１０４が形成されている。そして、ＦＤ部１０７は、増幅トランジスタ１０８に配線により接続されている。
　このように、本技術を適用した単位画素１００Ａは、ＰＤ１０１で蓄積された電荷をメモリ部１０５に一旦蓄積してから、ＦＤ部１０７に転送するための第１転送トランジスタ１０２と第３転送トランジスタ１０４を備える。また、単位画素１００Ａは、ＰＤ１０１で蓄積された電荷をＦＤ部１０７に転送するための第２転送トランジスタ１０３を備える。
　このように、第１の実施の形態における単位画素１００Ａは、３個の転送トランジスタとメモリを備え、ＰＤ１０１からＦＤ部１０７に直接的に電荷を転送する転送トランジスタと、メモリを介して間接的に電荷を転送する転送トランジスタとが備えられている。
　｛単位画素の動作｝
　図７を参照して、このような構成を有する単位画素１００Ａの動作について説明する。
　図７は、第１の実施の形態における単位画素１００Ａに備わる選択トランジスタ１０９を駆動する選択信号ＳＥＬ、リセットトランジスタ１０６を駆動するリセット信号ＲＳＴ、第３転送トランジスタ１０４を駆動する転送信号ＴＧ３、第２転送トランジスタ１０３を駆動する転送信号ＴＧ２、および第１転送トランジスタ１０２を駆動する転送信号ＴＧ１のタイミングチャートを示す。
　まず、リセットトランジスタ１０６のゲート部がオンにされ、その期間中に第２転送トランジスタ１０３、第３転送トランジスタ１０４のそれぞれのゲート部もオンにされる。
　図７に示したタイミングチャートを参照するに、時刻ｔ１にリセット信号ＲＳＴがオンにされることで、リセットトランジスタ１０６が、オンにされる。時刻ｔ１後の時刻ｔ２において、転送信号ＴＧ２と転送信号ＴＧ３が、それぞれオンにされることで、第２転送トランジスタ１０３、第３転送トランジスタ１０４が、それぞれオンにされる。これらの動作により、単位画素１００Ａに備わるＰＤ１０１、メモリ部１０５、およびＦＤ部１０７がそれぞれリセットされる。
　ＰＤ１０１、メモリ部１０５、およびＦＤ部１０７がそれぞれリセットされた後、第２転送トランジスタ１０３、第３転送トランジスタ１０４、およびリセットトランジスタ１０６のそれぞれのゲート部がオフにされる。
　図７に示したタイミングチャートを参照するに、時刻ｔ３に、転送信号ＴＧ２と転送信号ＴＧ３が、それぞれオフにされることで、第２転送トランジスタ１０３、第３転送トランジスタ１０４が、それぞれオフにされる。時刻ｔ３後の時刻ｔ４において、リセット信号ＲＳＴがオフにされることで、リセットトランジスタ１０６が、オフにされる。
　リセット動作が行われた後、ＰＤ１０１において光電変換の結果発生した電荷が蓄積される蓄積期間が開始される。この蓄積期間においては、第２転送トランジスタ１０３と第１転送トランジスタ１０２が、交互にオン、オフされる。
　すなわち、時刻ｔ４において、転送信号ＴＧ１がオンにされることで、第１転送トランジスタ１０２がオンにされ、時刻ｔ５において、転送信号ＴＧ１がオフにされることで、第１転送トランジスタ１０２がオフにされる。
　また時刻ｔ５において、転送信号ＴＧ２がオンにされることで、第２転送トランジスタ１０３がオンにされ、時刻ｔ６において、転送信号ＴＧ２がオフにされることで、第２転送トランジスタ１０３がオフにされる。
　第１転送トランジスタ１０２がオンにされることで、ＰＤ１０１に蓄積されている信号電荷が、メモリ部１０５に転送される。また、第２転送トランジスタ１０３がオンにされることで、ＰＤ１０１に蓄積されている信号電荷が、ＦＤ部１０７に転送される。
　このように、ＰＤ１０１において光電変換の結果発生した電荷が蓄積される蓄積期間において、第１転送トランジスタ１０２と第２転送トランジスタ１０３が、交互にオンにされることで、ＰＤ１０１で蓄積されている信号電荷が、メモリ部１０５とＦＤ部１０７に交互に転送される。
　第１転送トランジスタ１０２は、時刻ｔ４から時刻ｔ７の間、オン、オフを繰り返すことで、ＰＤ１０１からメモリ部１０５に信号電荷を転送する。また、第２転送トランジスタ１０３は、時刻ｔ５から時刻ｔ８の間、オン、オフを繰り返すことで、ＰＤ１０１からＦＤ部１０７に信号電荷を転送する。
　ここで、図８を参照して、図７のタイミングチャートの時刻ｔ４乃至ｔ６における単位画素１００Ａの動作の詳細について説明する。図８のＡは、単位画素１００Ａの断面構造を示し、図６に示した断面構造を参考のために図示した。図８のＢ，図８のＣ，図８のＤは、時刻ｔ４乃至ｔ６それぞれにおける単位画素１００Ａのポテンシャル図を示している。また図中黒塗りの四角は、その駆動信号がオンされていることを示し、白抜きの四角は、その駆動信号がオフされていることを示している。
　図８のＢは、例えば、時刻ｔ４におけるポテンシャルの状態を表し、ＰＤ１０１に電荷が蓄積される前の状態であり、メモリ部１０５およびＦＤ部１０７がリセットされた状態を示している。図８のＢに示すように、第１転送トランジスタ１０２は、ＰＤ１０１とメモリ部１０５との間に設けられ、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルよりも深くされている。
　メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルよりも深くされていることで、第１転送トランジスタ１０２の駆動により、ＰＤ１０１からメモリ部１０５に信号電荷を転送できる。ＰＤ１０１からメモリ部１０１へ電荷を転送し、転送した電荷をメモリ部１０５に蓄積すると、蓄積した電荷の量に応じてメモリ部１０５のポテンシャルが、図８のＢに示したメモリ部１０５のポテンシャルよりも浅くなる。電荷を蓄積することでメモリ部１０５のポテンシャルが浅くなり、メモリ部１０５のポテンシャルが図８のＢに示したＰＤ１０１のポテンシャルと等しくなるまで、メモリ部１０５は電荷を蓄積できる。
　図８のＢに示したような状態のとき、ＰＤ１０１において電荷の蓄積が開始され、第１転送トランジスタ１０２がオンにされると、図８のＣに示すように、ＰＤ１０１の信号電荷は、メモリ部１０５に転送される。その後、第１転送トランジスタ１０２がオフにされると、ＰＤ１０１とメモリ部１０５の間にポテンシャル障壁が形成され、ＰＤ１０１からメモリ部１０５への信号電荷の転送が停止される。
　時刻ｔ５において、第１転送トランジスタ１０２がオフにされる一方で、第２転送トランジスタ１０３がオンにされると、ＰＤ１０１からＦＤ部１０７に信号電荷が転送される。
　このように、メモリ部１０５への電荷の転送と、ＦＤ部１０７への電荷の転送が行われる。
　このような動作が露光期間に交互に繰り返されることで、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第１転送トランジスタ１０２がオンにされていた期間（第１期間とする）内に発生した信号電荷は、メモリ部１０５に転送され、蓄積／保持される。また、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第２転送トランジスタ１０３がオンにされていた期間（第２期間とする）内に発生した信号電荷は、ＦＤ部１０７に転送され、蓄積／保持される。
　ここで、第１期間の方が、第２期間よりも長い期間であるとする。換言すれば、ＰＤ１０１から信号電荷をメモリ部１０５に転送する期間の方が、ＦＤ部１０７に転送する期間よりも長い期間であるとする。この第１期間、第２期間は、露光時間に長さに相当するため、第１期間内に蓄積された信号電荷は、長い露光時間で蓄積された信号電荷に相当し、第２期間内に蓄積された信号電荷は、短い露光時間で蓄積された信号電荷に相当する。
　図７において時刻ｔ４から時刻ｔ８までの間、単位画素１００Ａは、ＰＤ１０１へ入射した光によって発生した電荷を、信号電荷として蓄積している。より具体的には、単位画素１００Ａは、時刻ｔ４から時刻ｔ８までの間、第１転送トランジスタ１０２と第２転送トランジスタ１０３を交互にオンまたはオフすることにより、ＰＤ１０１へ入射した光によって発生した電荷を、メモリ部１０５またはＦＤ部１０７のどちらかに、信号電荷として蓄積している。
　メモリ部１０５に電荷が蓄積される第１期間を、ＦＤ部１０７に電荷が蓄積される第２期間よりも長いと仮定すると、時刻ｔ４から時刻ｔ８までの間に、メモリ部１０５に蓄積／保持される信号電荷の量は、ＦＤ部１０７に蓄積／保持される信号電荷の量よりも多い。
　このため、メモリ部１０５に電荷が蓄積される第１期間を、ＦＤ部１０７に電荷が蓄積される第２期間よりも長いと仮定すると、ＰＤ１０１へ入射した光によって発生した電荷を、より多く蓄積／保持しているメモリ部１０５から得られる信号は、ＰＤ１０１へ入射した光に対する感度が高い信号と呼ぶことができる。
　一方、ＰＤ１０１へ入射した光によって発生した電荷を、これよりも少なく蓄積／保持しているＦＤ部１０７から得られる信号は、ＰＤ１０１へ入射した光に対する感度が低い信号と呼ぶことができる。
　以後、第１転送トランジスタ１０２がオンにされ、メモリ部１０５に蓄積／保持される信号電荷（第１期間で蓄積／保持される信号電荷）の方を、高感度データ信号（以下、高感度データ信号ＳＨと記述する）と呼ぶ。また、第２転送トランジスタ１０３がオンにされ、ＦＤ部１０７に蓄積／保持される信号電荷（第２期間で蓄積／保持される信号電荷）の方を、低感度データ信号（以下、低感度データ信号ＳＬと記述する）と呼ぶ。
　このように、本技術によれば、高感度データ信号ＳＨと低感度データ信号ＳＬを得ることができ、高感度データ信号ＳＨと低感度データ信号ＳＬを用いた後述するような処理により、ダイナミックレジが拡大された画像を撮像することが可能となる。
　上記したような蓄積期間が終了後、読み出し期間へと移行する。蓄積期間内では、上記したような処理、すなわち、リセットからメモリ部１０５またはＦＤ部１０７への転送までの処理を、画素アレイ部１１内の全画素同時に行うことで、全画素で蓄積時間が同一のグローバルシャッターを実現することができる。
　次に読み出し期間内の動作について説明する。時刻ｔ９において、選択信号ＳＥＬがオンにされることで、選択トランジスタ１０９がオンの状態にされる。選択トランジスタ１０９がオンにされることで、増幅トランジスタ１０８を介して、ＦＤ部１０７に蓄積されている電荷に応じたレベル（即ち、ＦＤ部１０７の電圧）の画素信号が垂直信号線１７に出力される。
　蓄積期間直後にＦＤ部１０７から読み出される画素信号は、ＰＤ１０１から第２転送トランジスタ１０３によりＦＤ部１０７に転送された信号電荷に対応する信号、換言すれば、第２期間内に蓄積された信号電荷に対応する信号である。すなわち、低感度データ信号ＳＬである。
　低感度データ信号ＳＬの読み出し後、高感度データ信号ＳＨの読み出しが行われる。まず時刻ｔ１０において、リセット信号ＲＳＴがオンにされることで、リセットトランジスタ１０６がオンの状態にされる。その後、時刻ｔ１１において、リセット信号ＲＳＴがオフにされることで、リセットトランジスタ１０６がオフの状態にされる。リセットトランジスタ１０６がオンおよびオフにされることで、ＦＤ部１０７がリセットされる。
　時刻ｔ１１後、ＦＤ部１０７のリセット後の信号（ＦＤレベル）が、選択トランジスタ１０９を介して垂直信号線１７に出力される。この信号を、低感度リセット信号ＮＬと記述する。この低感度リセット信号ＮＬは、次に読み出されるメモリ部１０５に蓄積されていた信号に対するＰ相（高感度リセット信号ＮＨと記述する）に該当する。
　時刻ｔ１２において、転送信号ＴＧ３がオンにされることで、第３転送トランジスタ１０４がオンの状態とされる。第３転送トランジスタ１０４がオンの状態となることで、メモリ部１０５に蓄積されていた信号電荷が、ＦＤ部１０７に転送される。時刻ｔ１３において、転送信号ＴＧ３がオフにされることで、第３転送トランジスタ１０４がオフの状態とされる。
　このとき、選択トランジスタ１０９は、オンの状態とされているため、増幅トランジスタ１０８を介して、ＦＤ部１０７に蓄積されている電荷に応じたレベル（即ち、ＦＤ部１０７の電圧）の画素信号が垂直信号線１７に出力される。
　このときＦＤ部１０７から読み出される画素信号は、ＰＤ１０１から第１転送トランジスタ１０２によりメモリ部１０５に一旦転送され、第３転送トランジスタ１０４によりメモリ部１０５からＦＤ部１０７に転送された信号電荷に対応する信号、換言すれば、第１期間内に蓄積された信号電荷に対応する信号である。すなわち、高感度データ信号ＳＨである。
　このように、低感度データ信号ＳＬの読み出し後に引き続き、高感度データ信号ＳＨの読み出しが行われる。
　低感度データ信号ＳＬは、上記したように、第２転送トランジスタ１０３がオンにされていた第２期間内に発生した信号電荷である。この第２期間は、第２転送トランジスタ１０３が１回にオンされている時間（時間Ｔ２とする）と、蓄積期間内での第２転送トランジスタ１０３がオンにされる回数に依存する期間である。
　また、高感度データ信号ＳＨは、上記したように、第１転送トランジスタ１０２がオンにされていた第１期間内に発生した信号電荷である。この第１期間は、第１転送トランジスタ１０２が１回にオンされている時間（時間Ｔ１とする）と、蓄積期間内での第１転送トランジスタ１０２がオンにされる回数に依存する期間である。
　図９、図１０を参照し、時間Ｔ１と時間Ｔ２について説明を加える。図９は、第１転送トランジスタ１０２と第２転送トランジスタ１０３を、それぞれ時間Ｔ１、時間Ｔ２のオン時間で交互に駆動している状態を表している。図９における時間Ｔ１は、図７における時刻ｔ４から時刻ｔ５までの時間に相当し、時間Ｔ２は、時刻ｔ５から時刻ｔ６の時間に相当する。
　このような動作により、
　全露光時間×時間Ｔ１／（時間Ｔ１＋時間Ｔ２）
　で光電変換された信号電荷のみを、第１転送トランジスタ１０２を介して、メモリ部１０５に転送することができる。また
　　全露光時間×時間Ｔ２／（時間Ｔ１＋時間Ｔ２）
　で光電変換された信号電荷のみを、第２転送トランジスタ１０３を介して、ＦＤ部１０７に転送することができる。
　すなわち、実効的に、感度を、Ｔ１：Ｔ２の比で変換した信号データを、それぞれメモリ部１０５とＦＤ部１０７に保持させることになる。
　このことは、時間Ｔ１と時間Ｔ２を変えることで、任意の感度調整を行うことができることも意味する。すなわち、時間Ｔ１と時間Ｔ２を変えることで、換言すれば、転送信号ＴＧ１のオン、オフの時間と、転送信号ＴＧ２のオン、オフの時間を調整することで、感度を調整することができる。
　また、時間Ｔ１と時間Ｔ２（第１期間と第２期間）を設けて撮影を行うため、例えばＬＥＤ（Light Emitting Diode）フリッカなどにより影響を受けづらい撮影を行うことができる。ＬＥＤ照明は、常時点灯ではなく、所定の周期で点滅している。このため、短シャッタで撮影を行うとき、露光タイミングとＬＥＤの点滅の消灯のタイミングが重なると、ＬＥＤが消えた画が撮影されてしまう。
　例えば、１回の短シャッタでもシャッタ時間で感度の低下を実現できるが、１回の短シャッタが、上記したように、ＬＥＤの点滅の消灯のタイミングが重なると、画が撮像できない可能性がある。しかしながら、本技術によれば、時間Ｔ１と時間Ｔ２という異なる時間を用いて撮影を行うため、仮に、時間Ｔ１と時間Ｔ２のうちの一方の時間が、ＬＥＤの点滅の消灯のタイミングと重なってしまっても、他方の時間で撮影を行うことができる。
　よって、ＬＥＤフリッカなどにより、画が撮像できないようなことを防ぐことが可能となる。
　図９では、第１転送トランジスタ１０２と第２転送トランジスタ１０３は、排他的に動作させる例を示したが、完全転送ができるパルス幅が取れれば、図１０のような動作も可能となる。図１０に示したように、一方のパルスを立ち下げてから他方のパルスを立ち下げるまでが、時間Ｔ１、時間Ｔ２となればよい。
　例えば、時刻ｔ２１において、転送信号ＴＧ２がオフにされた後、時刻ｔ２２において、転送信号ＴＧ１がオンにされ、その転送信号ＴＧ１が、時刻ｔ２３でオフにされる。この時刻ｔ２１から時刻ｔ２３までが時間Ｔ１とされる。この場合、時刻ｔ２１から時刻ｔ２３、すなわち時間Ｔ１の間、ＰＤ１０１で蓄積された電荷が、時刻ｔ２２から時刻ｔ２３の間に、第１転送トランジスタ１０２がオンされ、ＰＤ１０１からメモリ部１０５に転送される。
　時刻ｔ２３の後の時刻ｔ２４において、転送信号ＴＧ２がオンにされ、その転送信号ＴＧ２が、時刻ｔ２５でオフにされる。この時刻ｔ２３から時刻ｔ２５までが時間Ｔ２とされる。この場合、時刻ｔ２３から時刻ｔ２５、すなわち時間Ｔ２の間、ＰＤ１０１で蓄積された電荷が、時刻ｔ２４から時刻ｔ２５の間に、第２転送トランジスタ１０３がオンされ、ＰＤ１０１からＦＤ部１０７に転送される。
　このような動作でも、上記した場合、例えば、図９を参照して説明した場合と同様に、低感度データ信号ＳＬと高感度データ信号ＳＨを取得することができる。
　このようにして読み出された、低感度データ信号ＳＬと高感度データ信号ＳＨを用いることで、ダイナミックレンジを拡大した撮影を行えることについて、図１１を参照して説明を加える。
　図１１は、高感度データ信号ＳＨと低感度データ信号ＳＬの入出力特性を表している。すなわち、時刻ｔ４から時刻ｔ８までの信号電荷蓄積期間にＰＤ１０１へ入射される光量を横軸にとり、これに対して、ＰＤ１０１での光電変換の結果得られる出力（光電変換の結果蓄積した電荷の量）を縦軸に表している。図１１において、ＰＤ１０１での光電変換の結果得られる出力のうち、メモリ部１０５で保持される高感度データ信号ＳＨは、「ＭＥＭ保持」と付記した実線でその特性を表した。また、ＦＤ部１０７で保持される低感度データ信号ＳＬは、「ＦＤ保持」と付記した実線でその特性を表した。
　図１１において、メモリ部１０５で保持される高感度データ信号ＳＨの特性は、入射光量が少ない領域においては、グラフの原点を通り、かつ、光量の増加に従って出力が一定の傾きで増加する直線となる。ここで、この直線の傾きを、ｋ１と名付ける。光量の増加に従って蓄積する電荷が増加して、蓄積する電荷がメモリ部１０５の飽和電荷量に達すると、高感度データ信号ＳＨの特性は、それ以上は光量が増加しても出力が一定となる。すなわち飽和する。ここで、蓄積する電荷がメモリ部１０５の飽和電荷量に達した時点の光量を、Ｌ１と名付ける。また、メモリ部１０５の飽和電荷量をＣ１と名付ける。
　図１１において、ＦＤ部１０７で保持される低感度データ信号ＳＬの特性は、入射光量が少ない領域においては、グラフの原点を通り、かつ、光量の増加に従って出力が一定の傾きで増加する直線となる。ここで、この直線の傾きを、ｋ２と名付ける。光量の増加に従って蓄積する電荷が増加し、蓄積する電荷がＦＤ部１０７の飽和電荷量に達すると、低感度データ信号ＳＬの特性は、それ以上は光量が増加しても出力が一定となる。すなわち飽和する。ここで、蓄積する電荷がＦＤ部１０７の飽和電荷量に達した時点の光量を、Ｌ２と名付ける。また、ＦＤ部１０７の飽和電荷量をＣ２と名付ける。
　ここで、図１１に記載の高感度データ信号ＳＨと低感度データ信号ＳＬの特性は、図７と同様に、メモリ部１０５に電荷が蓄積される第１期間Ｔ１が、ＦＤ部１０７に電荷が蓄積される第２期間Ｔ２よりも長い、との仮定に基づいたものであり、かつ、ＦＤ部１０７が飽和する電荷量が、メモリ部１０５が飽和する電荷量よりも大きい、との仮定に基づいたものである。
　このため、図１１に記載の高感度データ信号ＳＨと低感度データ信号ＳＬの特性は、メモリ部１０５で保持される高感度データ信号ＳＨの傾きｋ１が、ＦＤ部１０７で保持される低感度データ信号ＳＬの傾きｋ２よりも大きくなっている。また、低感度データ信号ＳＬが飽和する出力レベル（電荷量）が、高感度データ信号ＳＨが飽和する出力レベル（電荷量）よりも大きくなっている。
　さらに、図１１に記載の高感度データ信号ＳＨと低感度データ信号ＳＬの特性は、ＦＤ部１０７で保持される低感度データ信号ＳＬの傾きｋ２が、メモリ部１０５で保持される高感度データ信号ＳＨの傾きｋ１よりも小さく、かつ、ＦＤ部１０７が飽和する電荷量Ｃ２が、メモリ部１０５が飽和する電荷量Ｃ１よりも大きい、との仮定に基づいたものであるため、低感度データ信号ＳＬが飽和した時点の光量Ｌ２は、高感度データ信号ＳＨが飽和した時点の光量Ｌ１よりも大きくなっている。
　高感度データ信号ＳＨは低感度データ信号ＳＬよりも低い光量において、出力が飽和する。低感度データ信号ＳＬは高感度データ信号ＳＨの出力が飽和している光量においても、ＰＤ１０１へ入射した光量に応じた信号を出力する。つまり図１１に示す入出力特性において、低感度データ信号ＳＬは高感度データ信号ＳＨよりも入力レンジ（ＰＤ１０１へ入射した光量に応じた出力を得ることができる光量の範囲）が広く、これに応じて出力レンジ（ＰＤ１０１へ入射した光量に応じた出力を得られる範囲）も広い。言い換えれば、低感度データ信号ＳＬの特性は高感度データ信号ＳＨの特性よりも、ダイナミックレンジが広い。
　そこで、単位画素１００Ａは、信号処理部１８に備わるゲイン乗算処理を行うためのアンプを用いて、低感度データ信号ＳＬへゲインを掛ける処理を行う。より具体的には、図１１において、飽和前の高感度データ信号ＳＨの傾きｋ１と、飽和前の低感度データ信号ＳＬに対してゲインを掛けた所謂ゲインアップ後の傾きが同じになるように、低感度データ信号ＳＬに対してゲインを掛ける。
　図１１における破線が、このゲインアップ後の信号を表している。これにより単位画素１００Ａは、高感度データ信号ＳＨが入射光量に応じた電荷を出力している光量の範囲から、低感度データ信号ＳＬが入射光量に応じた電荷を出力している光量の範囲までとなる、広い範囲に渡って、入力（ＰＤ１０１へ入射した光量）に対して線形な出力（光電変換の結果蓄積した電荷の量）を得ており、ダイナミックレンジの広い特性を備えている。
　ここで、図４に記載の単位画素１００Ａにおいてメモリ部１０５とＦＤ部１０７へ交互に電荷を蓄積する動作を行わない形態を、比較例として想定する。すなわち、比較例の単位画素は、図４に記載の単位画素１００Ａと等価回路上は同じ構成を備え、かつ、単位画素１００Ａにおけるメモリ部１０５とＦＤ部１０７へ交互に電荷を蓄積する動作を行わず、信号電荷蓄積期間にＰＤ１０１へ入射した光によって発生した電荷は、全てメモリ部１０５へ転送して蓄積する動作を行うものとする。
　図１１において、比較例の入出力特性（入射光量に対して、光電変換の結果蓄積した電荷の量）を考える（不図示）。比較例の特性は、入射光量が少ない領域においては、図１１に実線で記載した本技術の第１の実施の形態の高感度データ信号ＳＨと同様に、図１１のグラフの原点を通り、かつ、光量の増加に従って出力が一定の傾きで増加する直線となる。ここで、この直線の傾きを、ｋ０と名付ける。
　さらに比較例の特性は、光量の増加に従って蓄積する電荷が増加し、蓄積する電荷がメモリ部１０５の飽和電荷量に達すると、それ以上は光量が増加しても出力が一定となる。ここで、蓄積する電荷がメモリ部１０５の飽和電荷量に達した時点の光量を、Ｌ０と名付ける。
　上に述べた比較例の特性と、図１１に記載の本技術の第１の実施の形態の特性を比較する。
　比較例は、信号電荷蓄積期間にＰＤ１０１で発生した電荷を、全てメモリ部１０５へ転送して蓄積する。
　一方、図１１に記載の本技術の第１の実施の形態は、信号電荷蓄積期間にＰＤ１０１で発生した電荷の総量のうち、Ｔ１／（Ｔ１＋Ｔ２）の割合に相当する量だけを、メモリ部１０５へ転送して蓄積する。その特性は、高感度データ信号ＳＨの特性として、図１１において「ＭＥＭ保持」と付記した実線で表されている。高感度データ信号ＳＨの特性の直線部分の傾きｋ１は、ｋ０のＴ１／（Ｔ１＋Ｔ２）倍に抑えられている。また、高感度データ信号ＳＨの特性が飽和する時点での光量Ｌ１は、Ｌ０の（Ｔ１＋Ｔ２）／Ｔ１倍に増加する。
　さらに、図１１に記載の本技術の第１の実施の形態は、信号電荷蓄積期間にＰＤ１０１で発生した電荷の総量のうち、Ｔ２／（Ｔ１＋Ｔ２）の割合に相当する量だけを、ＦＤ部１０７へ転送して蓄積する。その特性は、低感度データ信号ＳＬの特性として、図１１において「ＦＤ保持」と付記した実線で表されている。低感度データ信号ＳＬの特性の直線部分の傾きｋ２は、ｋ０のＴ２／（Ｔ１＋Ｔ２）倍に抑えられている。また、低感度データ信号ＳＬの特性が飽和する時点での光量Ｌ２は、Ｌ０の（Ｃ２／Ｃ１）×（Ｔ１＋Ｔ２）／Ｔ２倍に増加する。
　このため、飽和前の高感度データ信号ＳＨの傾きｋ１と、飽和前の低感度データ信号ＳＬに対してゲインを掛けた所謂ゲインアップ後の傾きが同じになるように、低感度データ信号ＳＬに対してゲインを掛ける処理を行った本技術の第１の実施の形態の特性（図１１の破線）は、入力レンジ（ＰＤ１０１へ入射した光量に応じた出力を得ることができる光量の範囲）が比較例の（Ｃ２／Ｃ１）×（Ｔ１＋Ｔ２）／Ｔ２倍に拡大している。また、出力レンジ（ＰＤ１０１へ入射した光量に応じた出力を得られる範囲）は、比較例との入力レンジの比（Ｃ２／Ｃ１）×（Ｔ１＋Ｔ２）／Ｔ２に、比較例の傾きｋ０と高感度データ信号ＳＨの傾きｋ１の比Ｔ１／（Ｔ１＋Ｔ２）を乗じた結果である、（Ｃ２／Ｃ１）×（Ｔ１／Ｔ２）倍となる。
　なお、図１１に記載の本技術の第１の実施の形態の特性は、Ｔ１＞Ｔ２かつＣ２＞Ｃ１を前提としている。
　結果として、本技術の第１の実施の形態の単位画素１００Ａは、比較例に対して、入力レンジが（Ｃ２／Ｃ１）×（Ｔ１＋Ｔ２）／Ｔ２倍、出力レンジが（Ｃ２／Ｃ１）×（Ｔ１／Ｔ２）倍に拡大した、ダイナミックレンジの広いものとなっている。
　図１１に記載の本技術の第１の実施の形態の特性は、Ｔ１＞Ｔ２かつＣ２＞Ｃ１を前提としたが、仮に、Ｃ２≦Ｃ１となる条件下であっても、（Ｃ２／Ｃ１）×（Ｔ１／Ｔ２）＞１となるように、Ｔ１とＴ２を設定すれば、本技術の第１の実施の形態の単位画素１００Ａは、比較例よりもダイナミックレンジの広い特性を備える。同様に、Ｔ１≦Ｔ２となる条件下であっても、（Ｃ２／Ｃ１）×（Ｔ１／Ｔ２）＞１となるように、Ｃ１とＣ２を設定すれば、本技術の第１の実施の形態の単位画素１００Ａは、比較例よりもダイナミックレンジの広い特性を備える。
　なお、本技術の第１の実施の形態の画素１００Ａは、その出力として、信号電荷の蓄積期間中にＰＤ１０１へ入射した光量がＬ１以下の場合は、低感度データ信号ＳＬへゲインを掛けたゲインアップ後の低感度データ信号ＳＬを出力するよりも、高感度データ信号ＳＨを出力するほうが好ましい。これは、メモリ部１０５で保持される高感度データ信号ＳＨと、ＦＤ部１０７で保持される低感度データ信号ＳＬのノイズレベルが同等であるならば、これにゲインを掛けた低感度データ信号ＳＬのノイズレベルよりも、ゲインを掛けない高感度データ信号ＳＨのほうが、ノイズが少なく、Ｓ／Ｎ比（Signal Noise比）が良好なためである。
　さらに、例えば、メモリ部１０５の構造として、特開２０１１―１９９８１６の図４（Ａ）に記載の埋め込み型ＭＯＳキャパシタを用い、ＦＤ部１０７の構造として、自由電子が多数存在する縮退した半導体領域を一部に含むＰＮ接合容量を用いる場合には、高感度データ信号ＳＨのノイズレベルが、ゲインを掛ける前の低感度データ信号ＳＬのノイズレベルよりも小さくなる可能性が高い。このような場合には、信号電荷の蓄積期間中にＰＤ１０１へ入射した光量がＬ１以下の場合に高感度データ信号ＳＨを出力する利点が、さらに大きくなる。
　＜第２の実施の形態＞
　次に本技術を適用した第２の実施の形態について説明する。図１２は、第２の実施の形態における単位画素１００（以下、第２の実施の形態においては、単位画素１００Ｂと記述する）の平面レイアウトを示す図であり、図１３は、断面構造を示す図である。
　図１２に示した第２の実施の形態における単位画素１００Ｂは、第１の実施の形態における単位画素１００Ａと基本的な構成は同一であるため、同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１２に示した第２の実施の形態における単位画素１００Ｂの平面レイアウトと、図３に示した第１の実施の形態における単位画素１００Ａの平面レイアウトとを比較するに、単位画素１００Ｂは、第１転送トランジスタ１０２がメモリ部１０５上にまで形成されている点が、第１の実施の形態における単位画素１００Ａと異なる。
　図１３に示した第２の実施の形態における単位画素１００Ｂの断面構造と、図６に示した第１の実施の形態における単位画素１００Ａの断面構造とを比較するに、単位画素１００Ｂは、ＰＤ１０１とメモリ部１０５との間だけでなく、第１転送トランジスタ１０２がメモリ部１０５上にまで延ばされて形成されている点が、第１の実施の形態における単位画素１００Ａと異なる。
　図１２、図１３を参照するに、ＦＤ部１０７とＰＤ１０１との間に、第２転送トランジスタ１０３が形成されている。この点は、第１の実施の形態における単位画素１００Ａと同じである。ＰＤ１０１とメモリ部１０５との間とメモリ部１０５の上部にまで第１転送トランジスタ１０２Ｂが形成されている。この点は、第１の実施の形態における単位画素１００Ａと異なる。
　また、メモリ部１０５とＦＤ部１０７との間に、第３転送トランジスタ１０４が形成され、ＦＤ部１０７は、増幅トランジスタ１０８に配線により接続されている。この点は、第１の実施の形態における単位画素１００Ａと同じである。
　このように、本技術を適用した単位画素１００Ｂは、ＰＤ１０１で蓄積された電荷をメモリ部１０５に一旦蓄積してから、ＦＤ部１０７に転送するための第１転送トランジスタ１０２Ｂと第３転送トランジスタ１０４を備える。また、単位画素１００Ｂは、ＰＤ１０１で蓄積された電荷をＦＤ部１０７に転送するための第２転送トランジスタ１０３を備える。また、第１転送トランジスタ１０２Ｂは、メモリ部１０５上にまで、拡大されて設けられている。
　このように、第１転送トランジスタ１０２Ｂが、メモリ部１０５の上部にまで設けられていることで、第１転送トランジスタ１０２Ｂがオンにされると、メモリ部１０５のポテンシャルが一緒に深くなり、メモリ部１０５のポテンシャルを深くすることが可能となる。このことについて、図１４を参照して説明する。
　なお、第２の実施の形態においても、単位画素１００Ｂの回路図は、第１の実施の形態における単位画素１００Ａの回路図と同じく、図４に示したようになるため、その説明は省略する。また、基本的な動作も、図７に示したタイミングチャートを参照して説明した場合と同様であるため、その説明は省略する。
　図１４は、図８と同じく、図７のタイミングチャートの時刻ｔ４乃至ｔ６における単位画素１００Ｂの動作の詳細について説明するための図である。図１４のＡは、単位画素１００Ｂの断面構造を示し、図１３に示した断面構造を参考のために図示した。
　図１４のＢ，図１４のＣ，図１４のＤは、時刻ｔ４乃至ｔ６のそれぞれにおける単位画素１００Ｂのポテンシャル図を示している。また図中黒塗りの四角は、その駆動信号がオンされていることを示し、白抜きの四角は、その駆動信号がオフされていることを示している。
　図１４のＢは、例えば、時刻ｔ４におけるポテンシャルの状態を表し、ＰＤ１０１に電荷が蓄積される前の状態であり、メモリ部１０５およびＦＤ部１０７がリセットされた状態を示している。図１４のＢに示すように、第１転送トランジスタ１０２Ｂは、ＰＤ１０１とメモリ部１０５との間と、メモリ部１０５上にまで拡大して設けられ、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルとほぼ同程度にされている。
　図１４のＢに示したような状態のとき、ＰＤ１０１において電荷の蓄積が開始され、第１転送トランジスタ１０２Ｂがオンにされると、図１４のＣに示すように、ＰＤ１０１の信号電荷は、メモリ部１０５に転送される。第１転送トランジスタ１０２Ｂがオンにされると、ＰＤ１０１とメモリ部１０５との間のポテンシャル障壁と、メモリ部１０５のポテンシャルが、共に深くなり、ＰＤ１０１からメモリ部１０５へと、信号電荷を転送できる状態となる。
　このように、第１転送トランジスタ１０２Ｂがオンにされると、ＰＤ１０１とメモリ部１０５との間のポテンシャル障壁と、メモリ部１０５のポテンシャルが、共に深くなるため、上記したように、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルとほぼ同程度に形成することができる。
　第１の実施の形態においては、図８を参照して説明したように、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルよりも深くされている必要があったが、第２の実施の形態においては、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルとほぼ同程度にすることができる。
　なお、第２の実施の形態においても、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルよりも深くされているようにしても勿論良い。
　第１転送トランジスタ１０２Ｂがオフにされると、ＰＤ１０１とメモリ部１０５の間にポテンシャル障壁が形成され、ＰＤ１０１からメモリ部１０５への信号電荷の転送が停止される。そして時刻ｔ５において、第１転送トランジスタ１０２Ｂがオフにされる一方で、第２転送トランジスタ１０３がオンにされると、ＰＤ１０１からＦＤ部１０７に信号電荷が転送される。
　このように、メモリ部１０５への電荷の転送と、ＦＤ部１０７への電荷の転送が行われる。
　このような動作が露光期間に交互に繰り返されることで、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第１転送トランジスタ１０２Ｂがオンにされていた期間（第１期間とする）内に発生した信号電荷は、メモリ部１０５に転送され、蓄積／保持される。また、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第２転送トランジスタ１０３がオンにされていた期間（第２期間とする）内に発生した信号電荷は、ＦＤ部１０７に転送され、蓄積／保持される。
　このような動作は、第１の実施の形態と同様である。すなわち、第２の実施の形態においても、第１の実施の形態と同じく、低感度データ信号ＳＬと高感度データ信号ＳＨを取得することができ、ダイナミックレンジを拡大した撮像を行うことができる。
　＜第３の実施の形態＞
　次に本技術を適用した第３の実施の形態について説明する。図１５は、第３の実施の形態における単位画素１００（以下、第３の実施の形態においては、単位画素１００Ｃと記述する）の平面レイアウトを示す図であり、図１６は、断面構造を示す図である。
　図１５に示した第３の実施の形態における単位画素１００Ｃは、第１の実施の形態または第２の実施の形態における単位画素１００Ａ（１００Ｂ）と基本的な構成は同一であるため、同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１５に示した第３の実施の形態における単位画素１００Ｃの平面レイアウトと、図３に示した第１の実施の形態における単位画素１００Ａの平面レイアウト、または図１２に示した第２の実施の形態における単位画素１００Ｂの平面レイアウトとを比較するに、単位画素１００Ｃは、第１転送トランジスタ１０２がメモリ部１０５上にまで形成されている点が、第１の実施の形態における単位画素１００Ａと異なり、第２の実施の形態における単位画素１００Ｂと同一である。
　第３の実施の形態における単位画素１００Ｃは、第１転送トランジスタ１０２が、２つに分割されている点が、第２の実施の形態における単位画素１００Ｂと異なる。すなわち、単位画素１００Ｃの第１転送トランジスタ１０２Ｃは、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２とから構成されている。
　図１６に示した第３の実施の形態における単位画素１００Ｃの断面構造と、図６に示した第１の実施の形態における単位画素１００Ａの断面構造、または図１３に示した第２の実施の形態における単位画素１００Ｂの断面構造とを比較するに、単位画素１００Ｃは、第１転送トランジスタ１０２がメモリ部１０５上にも形成されている点が、第１の実施の形態における単位画素１００Ａと異なり、第２の実施の形態における単位画素１００Ｂと同一である。
　第３の実施の形態における単位画素１００Ｃは、第１転送トランジスタ１０２が、２つに分割されている点が、第２の実施の形態における単位画素１００Ｂと異なる。すなわち、単位画素１００Ｃの第１転送トランジスタ１０２Ｃは、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２とから構成されている。そして、第１転送トランジスタ１０２Ｃ－１は、ＰＤ１０１とメモリ部１０５との間に設けられ、第１転送トランジスタ１０２Ｃ－２は、メモリ部１０５上に設けられている。
　このように、ＰＤ１０１とメモリ部１０５との間に、第１転送トランジスタ１０２Ｃ－１が形成され、メモリ部１０５上に、第１転送トランジスタ１０２Ｃ－２が形成されている。この第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２は、第１の実施の形態における第１転送トランジスタ１０２または第２の実施の形態における第１転送トランジスタ１０２Ｂと同じく、ＰＤ１０１からの信号電荷を、メモリ部１０５へと転送する転送トランジスタとして設けられている。
　また、ＦＤ部１０７とＰＤ１０１との間に、第２転送トランジスタ１０３が形成され、メモリ部１０５とＦＤ部１０７との間に、第３転送トランジスタ１０４が形成され、ＦＤ部１０７は、増幅トランジスタ１０８に配線により接続されている。この点は、第１の実施の形態における単位画素１００Ａ（第２の実施の形態における単位画素１００Ｂ）と同じである。
　このように、本技術を適用した単位画素１００Ｃは、ＰＤ１０１で蓄積された電荷をメモリ部１０５に一旦蓄積してから、ＦＤ部１０７に転送するための第１転送トランジスタ１０２Ｃと第３転送トランジスタ１０４を備える。また、単位画素１００Ｃは、ＰＤ１０１で蓄積された電荷をＦＤ部１０７に転送するための第３転送トランジスタ１０４を備える。また、第１転送トランジスタ１０２Ｃは分割され、ＰＤ１０１とメモリ部１０５との間に、第１転送トランジスタ１０２Ｃ－１が形成され、メモリ部１０５上に、第１転送トランジスタ１０２Ｃ－２が形成されている。
　このように、第１転送トランジスタ１０２Ｃを構成する第１転送トランジスタ１０２Ｃ－２が、メモリ部１０５の上部に設けられていることで、第２の実施の形態と同じく、第１転送トランジスタ１０２Ｃ－２がオンにされると、メモリ部１０５のポテンシャルが一緒に深くなり、メモリ部１０５のポテンシャルを深くすることが可能となる。このことについては、図１８を参照して後述する。
　第３の実施の形態においても、単位画素１００Ｃの回路図は、第１の実施の形態における単位画素１００Ａの回路図と同じく、図４に示したようになるため、その説明は省略する。ただし、図４に示した第１転送トランジスタ１０２は、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２から構成されている点が異なる。
　第３の実施の形態における単位画素１００Ｃの動作について、図１７に示したタイミングチャートを参照して説明する。
　図１７は、第３の実施の形態における単位画素１００Ｃに備わる選択トランジスタ１０９を駆動する選択信号ＳＥＬ、リセットトランジスタ１０６を駆動するリセット信号ＲＳＴ、第３転送トランジスタ１０４を駆動する転送信号ＴＧ３、第２転送トランジスタ１０３を駆動する転送信号ＴＧ２、第１転送トランジスタ１０２Ｃ－２を駆動する転送信号ＴＧ１ｂ、および第１転送トランジスタ１０２Ｃ－１を駆動する転送信号ＴＧ１ａのタイミングチャートを示す。
　まず、リセットトランジスタ１０６のゲート部がオンにされ、その期間中に第２転送トランジスタ１０３、第３転送トランジスタ１０４のそれぞれのゲート部もオンにされる。
　図１７に示したタイミングチャートを参照するに、時刻ｔ４１にリセット信号ＲＳＴがオンにされることで、リセットトランジスタ１０６が、オンにされる。時刻ｔ４１後の時刻ｔ４２において、転送信号ＴＧ２と転送信号ＴＧ３が、それぞれオンにされることで、第２転送トランジスタ１０３、第３転送トランジスタ１０４が、それぞれオンにされる。これらの動作により、単位画素１００Ｃに備わるＰＤ１０１、メモリ部１０５、およびＦＤ部１０７がそれぞれリセットされる。
　ＰＤ１０１、メモリ部１０５、およびＦＤ部１０７がそれぞれリセットされた後、第２転送トランジスタ１０３、第３転送トランジスタ１０４、およびリセットトランジスタ１０６のそれぞれのゲート部がオフにされる。
　図１７に示したタイミングチャートを参照するに、時刻ｔ４３に、転送信号ＴＧ２と転送信号ＴＧ３が、それぞれオフにされることで、第２転送トランジスタ１０３、第３転送トランジスタ１０４が、それぞれオフにされる。時刻ｔ４３後の時刻ｔ４４において、リセット信号ＲＳＴがオフにされることで、リセットトランジスタ１０６が、オフにされる。
　リセット動作が行われた後、ＰＤ１０１において光電変換の結果発生した電荷が蓄積される蓄積期間が開始される。この蓄積期間においては、第２転送トランジスタ１０３と第１転送トランジスタ１０２Ｃが、交互にオン、オフされる。
　すなわち、時刻ｔ４４において、転送信号ＴＧ１ａと転送信号ＴＧ１ｂがオンにされることで、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２がそれぞれオンにされ、時刻ｔ４５において、転送信号ＴＧ１ａがオフにされることで、第１転送トランジスタ１０２Ｃ－１がオフにされる。
　また時刻ｔ４５において、転送信号ＴＧ２がオンにされることで、第２転送トランジスタ１０３がオンにされ、時刻ｔ４７において、転送信号ＴＧ２がオフにされることで、第２転送トランジスタ１０３がオフにされる。
　時刻ｔ４５の後の時刻であり、時刻ｔ４７より前の時刻である時刻ｔ４６に、転送信号ＴＧ１ｂがオフにされることで、第１転送トランジスタ１０２Ｃ－２がオフにされる。
　このように、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２は、同時にオンにされるが、第１転送トランジスタ１０２Ｃ－１の方が、第１転送トランジスタ１０２Ｃ－２よりも先にオフにされる。また、第１転送トランジスタ１０２Ｃ－１がオフにされたときに、第２転送トランジスタ１０３がオンにされる。
　第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２が共にオンにされることで、ＰＤ１０１に蓄積されている信号電荷が、メモリ部１０５に転送される。その後、第１転送トランジスタ１０２Ｃ－１がオフにされると、ＰＤ１０１からメモリ部１０５への転送は停止される。また、第２転送トランジスタ１０３がオンにされることで、ＰＤ１０１に蓄積されている信号電荷が、ＦＤ部１０７に転送される。
　このように、ＰＤ１０１において光電変換の結果発生した電荷が蓄積される蓄積期間において、第１転送トランジスタ１０２Ｃと第２転送トランジスタ１０３が、交互にオンにされることで、ＰＤ１０１で蓄積されている信号電荷が、メモリ部１０５とＦＤ部１０７に交互に転送される。
　第１転送トランジスタ１０２Ｃは、時刻ｔ４４から時刻ｔ４９の間、オン、オフを繰り返すことで、ＰＤ１０１からメモリ部１０５に信号電荷を転送する。また、第２転送トランジスタ１０３は、時刻ｔ４５から時刻ｔ５０の間、オン、オフを繰り返すことで、ＰＤ１０１からＦＤ部１０７に信号電荷を転送する。
　ここで、図１８を参照して、図１７のタイミングチャートの時刻ｔ４４乃至ｔ４７における単位画素１００Ｃの動作の詳細について説明する。図１８のＡは、単位画素１００Ｃの断面構造を示し、図１６に示した断面構造を参考のために図示した。
　図１８のＢ，図１８のＣ，図１８のＤ、図１８のＥは、時刻ｔ４４乃至ｔ４７のそれぞれにおける単位画素１００Ｃのポテンシャル図を示している。また図中黒塗りの四角は、その駆動信号がオンされていることを示し、白抜きの四角は、その駆動信号がオフされていることを示している。
　図１８のＢは、例えば、時刻ｔ４４におけるポテンシャルの状態を表し、ＰＤ１０１に電荷が蓄積される前の状態であり、メモリ部１０５およびＦＤ部１０７がリセットされた状態を示している。
　図１８のＢに示すように、第１転送トランジスタ１０２Ｃ－１は、ＰＤ１０１とメモリ部１０５との間に形成され、第１転送トランジスタ１０２Ｃ－２は、メモリ部１０５上に設けられているため、第２の実施の形態と同じく、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルとほぼ同程度にしておくことができる。
　なお、第３の実施の形態においても、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルよりも深くされているようにしても勿論良い。
　図１８のＢに示したような状態のとき、ＰＤ１０１において電荷の蓄積が開始され、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２が共にオンにされると、図１８のＣに示すように、ＰＤ１０１の信号電荷は、メモリ部１０５に転送される。
　第１転送トランジスタ１０２Ｃ－１がオンにされると、ＰＤ１０１とメモリ部１０５との間のポテンシャル障壁が深くなり、第１転送トランジスタ１０２Ｃ－２がオンにされると、メモリ部１０５のポテンシャルが深くなる。このように、メモリ部１０５のポテンシャルが、ＰＤ１０１のポテンシャルよりも深くなると、ＰＤ１０１からメモリ部１０５へと信号電荷が転送される。
　図１８のＤに示すように、第１転送トランジスタ１０２Ｃ－１がオフにされると、ＰＤ１０１とメモリ部１０５の間にポテンシャル障壁が形成され、ＰＤ１０１からメモリ部１０５への信号電荷の転送が停止される。このとき（時刻ｔ４５のとき）には、まだ第１転送トランジスタ１０２Ｃ－２は、オンにされているため、メモリ部１０５のポテンシャルは、ＰＤ１０１のポテンシャルよりも低い状態が維持されている。
　この後（時刻ｔ４６）で、第１転送トランジスタ１０２Ｃ－２がオフにされると、図１８のＥに示すように、メモリ部１０５のポテンシャルが元のポテンシャルに戻るが、ＰＤ１０１とメモリ部１０５との間には、第１転送トランジスタ１０２Ｃ－１がオフにされることでポテンシャル障壁が形成されているため、メモリ部１０５からＰＤ１０１に信号電荷が逆流するようなことを防ぐことができる。
　そして時刻ｔ４６において、第１転送トランジスタ１０２Ｃ－２がオフにされる一方で、第３転送トランジスタ１０４がオンにされると、ＰＤ１０１からＦＤ部１０７に信号電荷が転送される。
　このように、メモリ部１０５への電荷の転送と、ＦＤ部１０７への電荷の転送が行われる。
　このような動作が露光期間に交互に繰り返されることで、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第１転送トランジスタ１０２Ｃがオンにされていた期間（第１期間とする）内に発生した信号電荷は、メモリ部１０５に転送され、蓄積／保持される。また、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第２転送トランジスタ１０３がオンにされていた期間（第２期間とする）内に発生した信号電荷は、ＦＤ部１０７に転送され、蓄積／保持される。
　このような動作は、第１の実施の形態と同様である。すなわち、第３の実施の形態においても、第１の実施の形態と同じく、低感度データ信号ＳＬと高感度データ信号ＳＨを取得することができ、ダイナミックレンジを拡大した撮像を行うことができる。
　また、第３の実施の形態においては、第１転送トランジスタ１０２Ｃを、第１転送トランジスタ１０２－１と第１転送トランジスタ１０２Ｃ－２に分割し、第１転送トランジスタ１０２Ｃ－１と第１転送トランジスタ１０２Ｃ－２を共にオンにすることで、ＰＤ１０１からメモリ部１０５へと電荷を転送させた後、第１転送トランジスタ１０２Ｃ－１を、第１転送トランジスタ１０２Ｃ－２よりも先にオフにし、ＰＤ１０１からメモリ部１０５との間に、ポテンシャル障壁が形成されるようにした。
　そして、ポテンシャル障壁が形成された後、第１転送トランジスタ１０２Ｃ－２がオフにされるようにしたため、第１転送トランジスタ１０２Ｃ－２を立ち下げても、メモリ部１０５からＰＤ１０１に電荷（特に飽和時）が逆流しにくくなるという効果も、第３の実施の形態によれば得られる。
　上記したような蓄積期間が終了後、読み出し期間へと移行する。蓄積期間内では、上記したような処理、すなわち、リセットからメモリ部１０５またはＦＤ部１０７への転送までの処理を、画素アレイ部１１内の全画素同時に行うことで、全画素で蓄積時間が同一のグローバルシャッターを実現することができる。
　読み出し期間内の動作は、第１の実施の形態と同様に行われるため、その説明は省略する。
　第３の実施の形態においても、第１の実施の形態、第２の実施の形態と同じく、低感度データ信号ＳＬと高感度データ信号ＳＨを取得することができ、ダイナミックレンジを拡大した撮像を行うことができる。
　＜第４の実施の形態＞
　次に本技術を適用した第４の実施の形態について説明する。図１９は、第４の実施の形態における単位画素１００（以下、第４の実施の形態においては、単位画素１００Ｄと記述する）の回路図である。
　図１９に示した第４の実施の形態における単位画素１００Ｄは、第１の実施の形態における単位画素１００Ａに排出トランジスタ２０１が追加された構成とされ、その他の部分は同一であるため、同一の部分には同一の符号を付し、その説明は適宜省略する。
　図１９に示した第４の実施の形態における単位画素１００Ｄの回路図と、図４に示した第１の実施の形態における単位画素１００Ａの回路図を比較するに、単位画素１００Ｄは、単位画素１００Ａに排出トランジスタ２０１が追加された構成とされ、その排出トランジスタ２０１は、ＰＤ１０１のカソード端子に接続されている構成とされている点が異なる。
　グローバルシャッター動作をするとき、メモリ部１０５、ＦＤ部１０７で電荷を保持し、１行毎に読み出しが行われるが、その間、メカシャッタ等で入射光を遮らなければ、ＰＤ１０１において、信号電荷が発生してしまう。この信号電荷が、読み出し前のメモリ部１０５、ＦＤ部１０７に流入すると、データを壊すことになる。これを防ぐため、蓄積完了後は、排出トランジスタ２０１をオンにして、ＰＤ１０１で発生した信号電荷が、ドレイン(VDD)に排出される構成とする。
　図２０は、第４の実施の形態における単位画素１００Ｄの平面レイアウトを示す図である。図２０に示した単位画素１００Ｄの平面レイアウトは、図１２に示した第２の実施の形態における単位画素１００Ｂの平面レイアウトと基本的に同様であるが、排出トランジスタ２０１が、追加されている点が異なる。
　すなわち、ＰＤ１０１、第１転送トランジスタ１０２、第２転送トランジスタ１０３、第３転送トランジスタ１０４、メモリ部１０５、リセットトランジスタ１０６、ＦＤ部１０７、電源ＶＤＤへの接続部、および排出トランジスタ２０１が、連続した第１の活性領域上に形成されている。また、電源ＶＤＤへの接続部とＰＤ１０１との間に、排出トランジスタ２０１が形成されている。
　図２０では、第２の実施の形態における単位画素１００Ｂ（図１２）に、排出トランジスタ２０１を追加した構成を示したが、第１の実施の形態における単位画素１００Ａ（図５）に、排出トランジスタ２０１を追加した構成とすることも可能である。すなわち、第４の実施の形態における単位画素１００Ｄにおいては、第１転送トランジスタ１０２は、図５に示したように、ＰＤ１０１とメモリ部１０５との間に設けられていても良いし、図１２に示したように、ＰＤ１０１とメモリ部１０５との間と、メモリ部１０５の上部にまで延ばされて設けられていても良い。
　さらに、第３の実施の形態における単位画素１００Ｃ（図１５）に、排出トランジスタ２０１を追加した構成とすることも可能である。すなわち、第４の実施の形態における単位画素１００Ｄにおいては、第１転送トランジスタ１０２は、図１５に示したように、ＰＤ１０１とメモリ部１０５との間に第１転送トランジスタ１０２Ｃ－１が設けられ、メモリ部１０５の上部に第１転送トランジスタ１０２Ｃ―２が設けられていても良い。
　第４の実施の形態における単位画素１００Ｄの動作について、図２１に示したタイミングチャートを参照して説明する。
　図２１は、第４の実施の形態における単位画素１００Ｄに備わる選択トランジスタ１０９を駆動する選択信号ＳＥＬ、リセットトランジスタ１０６を駆動するリセット信号ＲＳＴ、第３転送トランジスタ１０４を駆動する転送信号ＴＧ３、第２転送トランジスタ１０３を駆動する転送信号ＴＧ２、第１転送トランジスタ１０２Ｂを駆動する転送信号ＴＧ１、および排出トランジスタ２０１を駆動する排出信号ＯＦＧのタイミングチャートを示す。
　第４の実施の形態における単位画素１００Ｄの動作は、基本的に、第２の実施の形態における単位画素１００Ｂと同様の動作であり、単位画素１００Ｂの動作に、排出トランジスタ２０１の動作が追加された動作である。ここでは、追加された動作である排出トランジスタ２０１の動作について説明を加え、他の同様の動作については適宜説明を省略する。
　時刻ｔ７４乃至時刻ｔ７９は、電荷の蓄積期間であり、ＰＤ１０１により蓄積された電荷が、メモリ部１０５とＦＤ部１０７に交互に転送され、保持される期間である。この蓄積期間前の時点で、リセットが行われるが、このリセット期間は、排出信号ＯＦＧはオンにされ、排出トランジスタ２０１がオンにされている状態とされる。
　すなわち、リセット期間に、排出トランジスタ２０１は、ＰＤ１０１で発生した信号電荷をドレイン(VDD)に排出するための動作を行う。そして蓄積期間の間は、排出信号ＯＦＧはオフにされ、排出トランジスタ２０１はオフにされている状態とされる。
　蓄積期間の後に、読み出し期間に移行するが、この読み出し期間中（時刻ｔ８０以降）は、排出信号ＯＦＧはオンにされ、排出トランジスタ２０１がオンにされている状態とされる。読み出し期間中は、ＰＤ１０１からメモリ部１０５やＦＤ部１０７への電荷の転送はないが、ＰＤ１０１は、受光し電荷を蓄積してしまう可能性がある。このような期間中は、排出トランジスタ２０１は、ＰＤ１０１で発生した信号電荷をドレイン(VDD)に排出するための動作を行う状態とされる。
　第４の実施の形態においても、ＰＤ１０１において光電変換の結果発生した電荷が蓄積される蓄積期間において、第１転送トランジスタ１０２Ｂと第２転送トランジスタ１０３が、交互にオンにされることで、ＰＤ１０１で蓄積されている信号電荷が、メモリ部１０５とＦＤ部１０７に交互に転送される。
　このような動作が露光期間に交互に繰り返されることで、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第１転送トランジスタ１０２Ｂがオンにされていた期間（第１期間とする）内に発生した信号電荷は、メモリ部１０５に転送され、蓄積／保持される。また、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第２転送トランジスタ１０３がオンにされていた期間（第２期間とする）内に発生した信号電荷は、ＦＤ部１０７に転送され、蓄積／保持される。
　このような動作は、第１の実施の形態と同様である。すなわち、第４の実施の形態においても、第１乃至第３の実施の形態と同じく、低感度データ信号ＳＬと高感度データ信号ＳＨを取得することができ、ダイナミックレンジを拡大した撮像を行うことができる。
　また、第４の実施の形態においては、排出トランジスタ２０１を設け、リセット期間や読み出し期間（蓄積期間以外の期間）にＰＤ１０１で発生する電荷をドレイン(VDD)に排出するための動作が行われるため、リセット期間や読み出し期間に、ＰＤ１０１で発生した電荷が、メモリ部１０５やＦＤ部１０７に流入するようなことを防ぎ、データが壊れるようなことを防ぐことが可能となる。
　＜第５の実施の形態＞
　次に第５の実施の形態について説明する。第５の実施の形態における単位画素１００は、第４の実施の形態における単位画素１００Ｄと同様の構成を有しているため、その説明は省略する。図２２と図２３を参照して、第５の実施の形態における単位画素１００Ｄの動作について説明する。
　図２２は、第５の実施の形態における単位画素１００Ｄに備わる選択トランジスタ１０９を駆動する選択信号ＳＥＬ、リセットトランジスタ１０６を駆動するリセット信号ＲＳＴ、第３転送トランジスタ１０４を駆動する転送信号ＴＧ３、第２転送トランジスタ１０３を駆動する転送信号ＴＧ２、第１転送トランジスタ１０２Ｂを駆動する転送信号ＴＧ１、および排出トランジスタ２０１を駆動する排出信号ＯＦＧのタイミングチャートを示す。
　図２３は、第５の実施の形態の画素が、光電変換の結果発生した電荷を蓄積する蓄積動作の期間に、受光した光量を横軸にとり、これに対して光電変換の結果得られる出力（例えば蓄積した電荷の量）を縦軸に表したものである。図２３において、実線は、蓄積動作の期間に受光した光量に対して、ＰＤ１０１に蓄積された電荷の量を表している。図２３において、一点鎖線は、蓄積動作の期間に受光した光量に対して、メモリ部１０５へ蓄積された電荷の量を表している。
　時刻ｔ１０１において、リセット信号ＲＳＴと排出信号ＯＦＧがそれぞれオンにされることで、リセットトランジスタ１０６と排出トランジスタ２０１のゲート部がオンにされる。
　そして、リセットトランジスタ１０６と排出トランジスタ２０１がオンにされている期間中（時刻ｔ１０２）に、転送信号ＴＧ１、転送信号ＴＧ２、および転送信号ＴＧ３がオンにされることで、第１転送トランジスタ１０２Ｂ、第２転送トランジスタ１０３、および第３転送トランジスタ１０４のそれぞれのゲート部がオンにされる。これらの動作により、単位画素１００Ｄに備わるＰＤ１０１、メモリ部１０５、およびＦＤ部１０７が、それぞれリセットされる。
　ＰＤ１０１、メモリ部１０５、およびＦＤ部１０７がリセットされた後、第２転送トランジスタ１０３、第３転送トランジスタ１０４、リセットトランジスタ１０６のそれぞれのゲート部がオフにされる。また、第１転送トランジスタ１０２Ｂと排出トランジスタ２０１のゲート部も閉じられる。
　第５の実施の形態において、第１転送トランジスタ１０２Ｂは、例えば、ゲート部に第１の電圧（例えば負電圧）を印加した際には、ゲート電極下方のチャネル領域に、オーバーフローパスが形成されるようにチャネル領域の不純物濃度が設定されている。ＰＤ１０１に強い光が入射して、これによって発生した電荷がＰＤ１０１の飽和蓄積量を超えた場合には、ＰＤ１０１から溢れた電荷がこのオーバーフローパスを経由してメモリ部１０５へと転送される。
　また、排出トランジスタ２０１も、第１転送トランジスタ１０２Ｂと同様に、ゲート電極下方のチャネル領域にオーバーフローパスを備える。さらに排出トランジスタ２０１は、図２２に示されているように３値駆動される。
　すなわち排出トランジスタ２０１のゲート部へ、第１の電圧（例えば負電圧）を与えた場合には、排出トランジスタ２０１に備わるオーバーフローパスのポテンシャルが、第１転送トランジスタ１０２Ｂのオーバーフローパスのポテンシャルよりも浅くなり、第２の電圧（例えば接地電圧）を与えた場合には、排出トランジスタ２０１に備わるオーバーフローパスのポテンシャルが、第１転送トランジスタ１０２Ｂのオーバーフローパスのポテンシャルより深くなるようにチャネル領域の不純物濃度が設定されている。さらに第３の電圧（例えばＶＤＤ電源電圧）を与えられた場合には、排出トランジスタ２０１はオンする。
　そして、リセット動作が行われた後、第１転送トランジスタ１０２Ｂと排出トランジスタ２０１のゲート部を閉じる際には、第１転送トランジスタ１０２Ｂよりも排出トランジスタ２０１の方が、ゲート電極下方のチャネルのポテンシャルが深くなるように閉じられる。このために、排出トランジスタ２０１のゲート部に第２の電圧（例えば接地電圧）が印加される。
　これらの動作により、第１転送トランジスタ１０２Ｂと排出トランジスタ２０１は、チャネル領域にオーバーフローパスを備えるように閉じられ、第２転送トランジスタ１０３、第３転送トランジスタ１０４、およびリセットトランジスタ１０６も閉じられ、かつ第１転送トランジスタ１０２Ｂと排出トランジスタ２０１は、第２転送トランジスタ１０３よりもチャネルのポテンシャルが深くなるように閉じられる。
　この時点（時刻ｔ１０４）から、ＰＤ１０１において光電変換の結果発生した電荷がＰＤ１０１内に蓄積される蓄積期間が開始される。図２２において、この光電変換の結果発生した電荷の蓄積が開始されるタイミングは、時刻ｔ１０４であり、適宜、Ｔstartとも記載する。蓄積動作を開始した時点では、蓄積動作の期間に受光した光量はまだ０であるため、図２３においてＴstartのタイミングはグラフの原点に相当する。
　光電変換の結果発生した電荷を蓄積する期間中、排出トランジスタ２０１は、
　排出トランジスタ２０１のチャネルのポテンシャルが第１転送トランジスタ１０２Ｂのチャネルのポテンシャルよりも深い状態となる第１の期間Ｔ１１（図２２中、例えば、時刻ｔ１０４から時刻ｔ１０５の期間）と、
　排出トランジスタ２０１のチャネルのポテンシャルが第１転送トランジスタ１０２Ｂのチャネルのポテンシャルよりも浅い状態となる第２の期間Ｔ１２（図２２中、例えば、時刻ｔ１０５から時刻ｔ１０６の期間）との、
２つ期間を交互に繰り返すように、ゲート電極に駆動信号が与えられる。
　蓄積期間中に光電変換の結果発生した電荷の量が、ＰＤ１０１の飽和蓄積量に至るまでの間は、発生した電荷は、ＰＤ１０１へ蓄積される。図２２において、蓄積期間中に光電変換の結果発生した電荷の量が、ＰＤ１０１の飽和蓄積量に至るタイミングを、Ｔsatと記載した。
　また図２３において、蓄積期間中に光電変換の結果発生した電荷の量が、ＰＤ１０１の飽和蓄積量に至る光量を、Ｌsatと記載した。
　ＰＤ１０１は、時刻Ｔsatまでの間に光量Ｌsatの光量を受光し、その光電変換の結果発生した電荷によりＰＤ１０１へ蓄積された電荷が、ＰＤ１０１の飽和電荷量に達する。ＰＤ１０１が受光した光量が光量Ｌsatに達するまでの間は、受光した光量に比例して発生した電荷が、ＰＤ１０１に蓄積される。この間、電荷は、メモリ部１０５に蓄積されない。
　蓄積期間中に光電変換の結果発生した電荷の量が、ＰＤ１０１の飽和蓄積量を超えると、飽和蓄積量を超えて発生した電荷は、
　排出トランジスタ２０１のチャネルのポテンシャルが、第１転送トランジスタ１０２Ｂのチャネルのポテンシャルよりも深くなる第１の期間には、排出トランジスタ２０１に備わるオーバーフローパスを経由して、排出トランジスタ２０１の先のオーバーフロードレイン（例えば電源ＶＤＤ）へと排出され、
　排出トランジスタ２０１のチャネルのポテンシャルが第１転送トランジスタ１０２Ｂのチャネルのポテンシャルよりも浅くなる第２の期間には、第１転送トランジスタ１０２Ｂに備わるオーバーフローパスを経由して、メモリ部１０５へ蓄積される。
　このような動作により、上記第１の期間Ｔ１１と第２の期間Ｔ１２との比となる一定の比率で、上記蓄積期間中にＰＤ１０１の飽和蓄積量を超えて発生した電荷は、その一部がメモリ部１０５へ蓄積される。
　図２３において、ＰＤ１０１において蓄積期間が時刻Ｔsatを超え蓄積期間中に受光した光量が光量Ｌsatを超えると、ＰＤ１０１は、飽和電荷量に達するため、それ以後、ＰＤ１０１に蓄積された電荷量は、飽和電荷量のまま一定となっている。
　一方、ＰＤ１０１において蓄積期間が時刻Ｔsatを超え蓄積期間中に受光した光量が光量Ｌsatを超えると、ＰＤ１０１の飽和蓄積量を超えて発生した電荷は、第１の期間Ｔ１１においてはオーバーフロードレインへ排出され、第２の期間Ｔ１２においてはメモリ部１０５へ蓄積される。この動作の結果、蓄積期間が時刻Ｔsatを超え蓄積期間中に受光した光量が光量Ｌsatを超える期間において、該期間に発生する電荷の総量のＴ１２／（Ｔ１１＋Ｔ１２）の割合に相当する量が、第１のメモリ部１０５へ蓄積される。
　このため受光した光量に対して蓄積する電荷の量を表した図２３のグラフの傾きは、受光量が光量Ｌsatに達する前に電荷をＰＤ１０１へ蓄積している間の、グラフの傾きよりも、受光量が光量Ｌsatに達した後に電荷をメモリ部１０５へ蓄積している間の、グラフの傾きの方が小さく、後者のグラフの傾きは、前者のグラフの傾きのＴ１２／（Ｔ１１＋Ｔ１２）倍と抑えられている。
　所望の蓄積期間が終了する前（時刻t１０８よりも前の時点）に、排出トランジスタ２０１のレベルが、第２の電圧に固定される。また、時刻ｔ１０８において、リセットトランジスタ１０６のゲート部がオンにされ、ＦＤ部１０７が改めてリセットされる。
　ＦＤ部１０７がリセットされた後、時刻ｔ１０９において、リセットトランジスタ１０６のゲート部がオフにされる。リセットトランジスタ１０６のゲート部がオフにされた後、この時点のＦＤ部１０７の電圧が、ＰＤ１０１に蓄積された電荷を読み出す直前の高感度リセット信号ＮＨとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　高感度リセット信号ＮＨが読み出された後、時刻ｔ１１０において、第２転送トランジスタ１０３のゲート部がオンにされる。これにより、ＰＤ１０１で発生した電荷を蓄積する蓄積期間を終了させ、これまでにＰＤ１０１に蓄積された電荷が、ＦＤ部１０７へと転送される。図２２において電荷の蓄積を終了させるタイミングを、時刻ｔ１１０とし、適宜、時刻Ｔｅｎｄと記述する。
　上記したように転送が行われた結果、ＰＤ１０１からＦＤ部１０７へ転送された電荷によって発生した電圧変化が、ＦＤ部１０７のリセットレベルに加わった状態の電圧が、高感度データ信号ＳＨとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　高感度データ信号ＳＨが読み出された後、時刻ｔ１１２において、リセットトランジスタ１０６のゲート部がオンにされ、ＦＤ部１０７が改めてリセットされる。
　ＦＤ部１０７がリセットされた後、時刻ｔ１１３において、リセットトランジスタ１０６のゲート部がオフにされる。リセットトランジスタ１０６のゲート部がオフにされた後、この時点でのＦＤ部１０７の電圧が、メモリ部１０５に蓄積された電荷を読み出す直前の低感度リセット信号ＮＬとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　低感度リセット信号ＮＬが読み出された後、時刻ｔ１１４において、第３転送トランジスタ１０４のゲート部がオンにされる。これにより、メモリ部１０５に蓄積された電荷が、ＦＤ部１０７へと転送される。
　上記したように転送が行われた結果、メモリ部１０５からＦＤ部１０７へ転送された電荷によって発生した電圧変化が、ＦＤ部１０７のリセットレベルに加わった状態の電圧が、低感度データ信号ＳＬとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　高感度データ信号ＳＨと高感度リセット信号ＮＨの差分が算出されることにより、蓄積期間中にＰＤ１０１へ蓄積された電荷による信号量ＳＨ－ＮＨが求められる。また、低感度データ信号ＳＬと低感度リセット信号ＮＬの差分が算出されることにより、蓄積期間中にメモリ部１０５へ蓄積された電荷量による信号量ＳＬ－ＮＬが求められる。
　蓄積期間中にメモリ部１０５へ蓄積された電荷量による信号量ＳＬ－ＮＬに対して、蓄積期間に対する第２の期間の比、換言すれば、蓄積期間中の感度の比Ｔ１２／（Ｔ１１＋Ｔ１２）、の逆数となるゲインを掛けて、蓄積期間中にＰＤ１０１へ蓄積された電荷による信号量ＳＨ－ＮＨへ加えることで、蓄積期間中に光電変換の結果発生した電荷量に相当する信号量（図２３中の太い破線）が得られる。
　図２３を参照して、第５の実施の形態によって得られる作用効果について説明する。
　（Ａ）受光量が光量Ｌsatに達する前に電荷をＰＤ１０１へ蓄積している間と、
　（Ｂ）受光量が光量Ｌsatに達した後に電荷をメモリ部１０５へ蓄積している間と、
を比較すると、ＰＤ１０１が単位光量を受光した際に蓄積される電荷量は、（Ａ）の期間よりも（Ｂ）の期間の方が小さく抑えられている。換言すれば、画素の感度は、（Ａ）の期間よりも（Ｂ）の期間の方が小さく抑えられている。
　これにより、（Ｂ）の期間中は、（Ａ）の期間中よりも、より少ない電荷蓄積部の容量で、より広い範囲の光量に対して、発生した電荷を、階調性を備えて蓄積することが可能となる。
　この結果、第５の実施の形態を適用した撮像装置において、（Ｂ）の期間に蓄積した電荷へ、（Ａ）の期間と（Ｂ）の期間との感度の比の逆数となるゲインを掛けた後、（Ａ）の期間に撮影した画素データと加算して得た画像は、メモリ部１０５と、メモリ部１０５に間欠的に電荷を転送する機構を備えない従来の撮像装置から得られる画像と比較して、ダイナミックレンジの広い画像となっている。これにより第５の実施の形態の撮像装置は、ダイナミックレンジの広い画像の撮影を可能にする作用効果をもたらす。
　＜第６の実施の形態＞
　次に第６の実施の形態について説明する。第１乃至第５の実施の形態においては、ＰＤ１０１からの電荷は、メモリ部１０５を介してＦＤ部１０７に転送される経路と、ＰＤ１０１からＦＤ部１０７に直接的に転送される経路とがある場合を例に挙げて説明した。このＰＤ１０１からＦＤ部１０７に直接的に転送される経路も、メモリ部を介してＦＤ部１０７に間接的に転送される経路とすることも可能である。
　図２４は、第６の実施の形態における単位画素１００（以下、第６の実施の形態においては、単位画素１００Ｅと記述する）の回路図である。図２４に示した第６の実施の形態における単位画素１００Ｅと、図１９に示した第４の実施の形態における単位画素１００Ｄと比較するに、単位画素１００Ｅは、単位画素１００Ｄに、第４転送トランジスタ３０１とメモリ部３０２を追加した構成とされている点が異なり、他の部分は同一である。
　第６の実施の形態における単位画素１００Ｅにおいては、ＰＤ１０１からの電荷は、第１転送トランジスタ１０２を介してメモリ部１０５に一旦保持された後、第３転送トランジスタ１０４を介して、ＦＤ部１０７に転送される構成とされている。また、第６の実施の形態における単位画素１００Ｅにおいては、ＰＤ１０１からの電荷は、第２転送トランジスタ１０３を介してメモリ部３０２に一旦保持された後、第４転送トランジスタ３０１を介して、ＦＤ部１０７に転送される構成とされている。
　図２４では、排出トランジスタ２０１を備える構成を示したが、排出トランジスタ２０１を備えない構成、例えば、図４に示した第１の実施の形態における単位画素１００Ａに対して、第４転送トランジスタ３０１とメモリ部３０２を追加した構成としても良い。
　また、第２の実施の形態のように、第６の実施の形態における単位画素１００Ｅにおいても、第１転送トランジスタ１０２は、メモリ部１０５の上部にまで設けられている構成としても良い。同じく、第２転送トランジスタ１０３は、メモリ部３０２の上部にまで設けられている構成としても良い。
　また、第３の実施の形態のように、第６の実施の形態における単位画素１００Ｅにおいても、第１転送トランジスタ１０２を２つに分割し、一方をメモリ部１０５の上部に設けた構成としても良い。同じく、第２転送トランジスタ１０３を２つに分割し、一方をメモリ部３０２の上部に設けた構成としても良い。
　図２５を参照し、単位画素１００Ｅの動作について説明する。基本的な動作は、図２１を参照して説明した第４の実施の形態の単位画素１００Ｄと同様であり、その動作に、第４転送トランジスタ３０１の動作が追加された動作となる。ここでは第４転送トランジスタ３０１の動作について説明を加え、図２１を参照して説明した第４の実施の形態の単位画素１００Ｄと同様の動作については適宜説明を省略する。
　図２５は、第６の実施の形態における単位画素１００Ｅに備わる選択トランジスタ１０９を駆動する選択信号ＳＥＬ、リセットトランジスタ１０６を駆動するリセット信号ＲＳＴ、第４転送トランジスタ３０１を駆動する転送信号ＴＧ４、第３転送トランジスタ１０４を駆動する転送信号ＴＧ３、第２転送トランジスタ１０３を駆動する転送信号ＴＧ２、第１転送トランジスタ１０２を駆動する転送信号ＴＧ１、および排出トランジスタ２０１を駆動する排出信号ＯＦＧのタイミングチャートを示す。
　時刻ｔ１５１から時刻ｔ１５４までリセット信号ＲＳＴがオンにされ、リセットトランジスタ１０６がオンの状態にされることで、リセット動作が行われる。この間の時刻ｔ１５２から時刻ｔ１５３において、転送信号ＴＧ４と転送信号ＴＧ３がオンにされることで、第４転送トランジスタ３０１と第３転送トランジスタ１０４が共にオンにされる。また、排出トランジスタ２０１もオンの状態とされている。
　リセット動作が行われることで、ＰＤ１０１、メモリ部１０５、メモリ部３０２、およびＦＤ部１０７がリセットされる。
　リセット動作後、蓄積期間に移行する。時刻ｔ１５４から時刻ｔ１５９までの蓄積期間においては、第１転送トランジスタ１０２と第２転送トランジスタ１０３が、交互にオンにされることで、ＰＤ１０１で蓄積されている信号電荷が、メモリ部１０５とメモリ部３０２に交互に転送される。
　なお、第１の実施の形態などと同じく、第１転送トランジスタ１０２がオンにされている期間を第１期間とし、第２転送トランジスタ１０３がオンにされている期間を第２期間とすることができる。
　このような動作が露光期間に交互に繰り返されることで、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第１転送トランジスタ１０２がオンにされていた期間（第１期間）内に発生した信号電荷は、メモリ部１０５に転送され、蓄積／保持される。また、露光期間にＰＤ１０１で光電変換された信号電荷のうち、第２転送トランジスタ１０３がオンにされていた期間（第２期間）内に発生した信号電荷は、メモリ部３０２に転送され、蓄積／保持される。
　ここで、第１の実施の形態などと同じく、第１期間の方が、第２期間よりも長い期間であるとする。換言すれば、ＰＤ１０１から信号電荷をメモリ部１０５に転送する期間の方が、メモリ部３０２に転送する期間よりも長い期間であるとする。このように第１期間、第２期間を設定した場合、第１期間内でメモリ部１０５に蓄積／保持される信号電荷は、高感度データ信号ＳＨとして扱うことができ、第２期間内でメモリ部３０２に蓄積／保持される信号電荷は、低感度データ信号ＳＬとして扱うことができる。
　時刻ｔ１５９において蓄積期間が終了されると、読み出し期間に以降される。時刻ｔ１５９においては、メモリ部１０５には高感度データ信号ＳＨが保持され、メモリ部３０２には低感度データ信号ＳＬが保持されている状態である。
　メモリ部１０５に保持されている高感度データ信号ＳＨから先に読み出しても良いし、メモリ部３０２に保持されている低感度データ信号ＳＬから先に読み出しても良いが、ここでは、メモリ部３０２に保持されている低感度データ信号ＳＬから先に読み出されるとして説明を続ける。
　時刻ｔ１５９において、選択信号ＳＥＬがオンにされることで、選択トランジスタ１０９がオンの状態にされる。時刻ｔ１６０から時刻ｔ１６１において、リセット信号ＲＳＴがオンにされることで、リセットトランジスタ１０６がオンにされ、ＦＤ部１０７がリセットされる。
　ＦＤ部１０７がリセットされた後、この時点でのＦＤ部１０７の電圧が、メモリ部３０２に蓄積された電荷を読み出す直前の低感度リセット信号ＮＬとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　低感度リセット信号ＮＬが読み出された後、第４転送トランジスタ３０１のゲート部がオンにされる（時刻ｔ１６２）。第４転送トランジスタ３０１のゲート部がオンにされることで、メモリ部３０２に蓄積された電荷が、ＦＤ部１０７へと転送される。
　この転送が行われた結果、メモリ部３０２からＦＤ部１０７へ転送された電荷によって発生した電圧変化が、ＦＤ部１０７のリセットレベルに加わった状態の電圧が、低感度データ信号ＳＬとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　この後、時刻ｔ１６４から時刻ｔ１６５において、リセット信号ＲＳＴがオンにされることで、リセットトランジスタ１０６がオンにされ、ＦＤ部１０７が再度リセットされる。
　ＦＤ部１０７がリセットされた後、この時点のＦＤ部１０７の電圧が、メモリ部１０５に蓄積された電荷を読み出す直前の高感度リセット信号ＮＨとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　高感度リセット信号ＮＨが読み出された後、時刻ｔ１６６において、転送信号ＴＧ３がオンにされることで、第３転送トランジスタ１０４のゲート部がオンにされる。第３転送トランジスタ１０４のゲート部がオンにされたことによりメモリ部１０５に蓄積された電荷が、ＦＤ部１０７へと転送される。
　この転送が行われた結果、メモリ部１０５からＦＤ部１０７へ転送された電荷によって発生した電圧変化が、ＦＤ部１０７のリセットレベルに加わった状態の電圧が、高感度データ信号ＳＨとして、増幅トランジスタ１０８と選択トランジスタ１０９を介して、垂直信号線１７へと読み出される。
　高感度データ信号ＳＨと高感度リセット信号ＮＨの差分が算出されることにより、蓄積期間中にＰＤ１０１へ蓄積された電荷による信号量ＳＨ－ＮＨが求められる。また、低感度データ信号ＳＬと低感度リセット信号ＮＬの差分が算出されることにより、蓄積期間中にメモリ部１０５へ蓄積された電荷量による信号量ＳＬ－ＮＬが求められる。
　蓄積期間中にメモリ部１０５へ蓄積された電荷量による信号量ＳＬ－ＮＬに対して、蓄積期間に対する第２の期間の比、換言すれば、蓄積期間中の感度の比Ｔ１／（Ｔ１＋Ｔ１）を補正するゲインを掛けて、蓄積期間中にＰＤ１０１へ蓄積された電荷による信号量ＳＨ－ＮＨへ加えることで、蓄積期間中に光電変換の結果発生した電荷量に相当する信号量が得られる。なお、Ｔ１、Ｔ２は、図９などを参照して説明した時間Ｔ１、時間Ｔ２である。
　このように、第６の実施の形態においても、第１乃至第５の実施の形態と同じく、低感度データ信号ＳＬと高感度データ信号ＳＨを取得することができ、ダイナミックレンジを拡大した撮像を行うことができる。
　また第６の実施の形態においては、メモリ部１０５とメモリ部３０２に、それぞれ信号電荷が保持され、ＦＤ部１０７で保持する構成ではないようにすることができる。ＦＤ部１０７に信号を保持する場合と、メモリ部３０２に信号を保持する場合とを比べると、ＦＤ部１０７に信号を保持する方が、ノイズ成分が大きくなる傾向にある。このようなことから、第６の実施の形態のように、ＦＤ部１０７ではなく、メモリ部３０２に信号が保持される構成とすることで、ノイズを低減できる構成とすることができる。
　また、ＦＤ部１０７で信号を保持しない構成とすることで、ＦＤ部１０７以降の構成を、他の画素と共有する構成とすることができる。図２６に、２画素共有の例を示す。図２６では、単位画素１００Ｅ－１と単位画素１００Ｅ－２が、ＦＤ部１０７、リセットトランジスタ１０６、増幅トランジスタ１０８、および選択トランジスタ１０９を共有した構成とされている。
　なお、図２６では、２画素共有の場合を例に挙げたが、２画素以上の画素で、ＦＤ部１０７などを共有する構成とすることも可能である。
　このように、ＦＤ部１０７などを複数の画素で共有する構成とすることで、レイアウト効率を向上させることができ、撮像装置をより小型化することが可能となる。
　＜ノイズ除去処理および演算処理に関する説明＞
　上述した単位画素１００Ａ乃至１００Ｅからは、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、および、高感度データ信号ＳＨが、垂直信号線１７に対して信号が出力される。そして、後段の信号処理部、例えば、図１乃至図３に示すカラム処理部１３や信号処理部１８において、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、および、高感度データ信号ＳＨに対して所定のノイズ除去処理および信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理および信号処理部１８における演算処理の例について説明する。
　｛ノイズ除去処理｝
　最初に、カラム処理部１３によるノイズ除去処理について説明する。
　（ノイズ除去処理の処理例１）
　まず、ノイズ除去処理の処理例１について説明する。
　まず、カラム処理部１３は、低感度データ信号ＳＬと低感度リセット信号ＮＬとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ－低感度リセット信号ＮＬとなる。
　次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ－高感度リセット信号ＮＨとなる。
　このように、処理例１では、低感度の信号ＳＬ、ＮＬに対しては、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＤＤＳ処理が行われる。高感度の信号ＳＨ、ＮＨについては、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。
　また、処理例１では、フレームメモリを用いる必要がない演算処理であることから、回路構成の簡略化、および、低コスト化が図れる利点がある。
　（ノイズ除去処理の処理例２）
　次に、ノイズ除去処理の処理例２について説明する。
　処理例２では、前のフレームの情報を用いるために、記憶手段、例えば、フレームメモリが必要になる。従って、処理例２の演算処理は、例えば、信号処理部１８において、データ格納部１９を記憶手段として用いたり、外部のＤＳＰ回路において、フレームメモリを用いたりして行うことになる。
　具体的には、まず、カラム処理部１３は、低感度データ信号ＳＬと、前フレームにおける低感度リセット信号ＮＬＡとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ－低感度リセット信号ＮＬＡとなる。
　次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ－高感度リセット信号ＮＨとなる。
　このように、処理例２では、低感度の信号ＳＬ、ＮＬについても、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。これにより、フレームメモリ等の記憶手段が必要になるものの、処理例１に比べてリセットノイズを大幅に抑制できる利点がある。
　｛画素信号の演算処理｝
　次に、上述した第１乃至第６の実施の形態における信号処理部１８（図１）の画素信号の演算処理について説明する。
　（画素信号の演算処理の処理例１）
　まず、画素信号の演算処理の処理例１について説明する。
　まず、信号処理部１８は、低感度差分信号ＳＮＬが所定の範囲内となったときに、低感度差分信号ＳＮＬと高感度差分信号ＳＮＨの比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、信号処理部１８は、低感度差分信号ＳＮＬと当該ゲインテーブルの積を低感度差分信号ＳＮＬの補正値として算出する。
　ここで、ゲインをＧ、低感度差分信号ＳＮＬの補正値（以下、補正低感度差分信号と称する）をＳＮＬ’とすると、ゲインＧおよび補正低感度差分信号ＳＮＬ’は、次式（１）乃至（４）に基づいて求めることができる。
　Ｇ＝ＳＮＨ／ＳＮＬ＝ＳＥＮＳ＿Ｈ／ＳＥＮＳ＿Ｌ　・・・（１）
　ＳＥＮＳ＿Ｈ＝Ｔ２／（Ｔ１＋Ｔ２）　・・・（２）
　ＳＥＮＳ＿Ｌ＝Ｔ１／（Ｔ１＋Ｔ２）　・・・（３）
　ＳＮＬ’＝Ｇ×ＳＮＬ　・・・（４）
　Ｔ１、Ｔ２は、図９を参照して説明した時間Ｔ１、時間Ｔ２であり、第１転送トランジスタ１０２または第２転送トランジスタ１０３がオンにされている時間に相当する。ゲインＧは、感度比と等化となる。
　図２７は、入射光量に対する低感度差分信号ＳＮＬ、高感度差分信号ＳＮＨ、および、補正低感度差分信号ＳＮＬ’の関係を示している。
　次に、信号処理部１８は、図２８のＡに示すように、予め設定された所定の閾値Ｖｔを用いる。閾値Ｖｔは、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される。
　そして、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超えない場合、当該高感度差分信号ＳＮＨを処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮＨ＜Ｖｔの場合、画素信号ＳＮ＝高感度差分信号ＳＮＨとなる。
　一方、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超える場合、低感度差分信号ＳＮＬの補正低感度差分信号ＳＮＬ’を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖｔ≦ＳＮＨの場合、画素信号ＳＮ＝補正低感度差分信号ＳＮＬ’となる。
　（画素信号の演算処理の処理例２）
　次に、画素信号の演算処理の処理例２について説明する。
　具体的には、信号処理部１８は、図２８のＢに示すように、高感度差分信号ＳＮＨが所定の範囲内において、補正低感度差分信号ＳＮＬ’、および、高感度差分信号ＳＮＨを予め設定された比率において合成し、画素信号ＳＮとして出力する。
　例えば、信号処理部１８は、所定の閾値Ｖｔを基準としてその前後の範囲において、下記のように、段階的に、補正低感度差分信号ＳＮＬ’、および、高感度差分信号ＳＮＨの合成比率を変化させる。所定の閾値Ｖｔは、先述したように、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される値である。
　　ＳＮＨ＜Ｖｔ×０．９０の場合に、ＳＮ=ＳＮＨ
　　Ｖｔ×０．９０≦ＳＮＨ＜Ｖｔ×０．９４の場合に、
　　　　　　　　　　　　ＳＮ＝０．９×ＳＮＨ＋０．１×ＳＮＬ’
　　Ｖｔ×０．９４≦ＳＮＨ＜Ｖｔ×０．９８の場合に、
　　　　　　　　　　　　ＳＮ＝０．７×ＳＮＨ＋０．３×ＳＮＬ’
　　Ｖｔ×０．９８≦ＳＮＨ＜Ｖｔ×１．０２の場合に、
　　　　　　　　　　　　ＳＮ＝０．５×ＳＮＨ＋０．５×ＳＮＬ’
　　Ｖｔ×１．０２≦ＳＮＨ＜Ｖｔ×１．０６の場合に、
　　　　　　　　　　　　ＳＮ＝０．３×ＳＮＨ＋０．７×ＳＮＬ’
　　Ｖｔ×１．０６≦ＳＮＨ＜Ｖｔ×１．１０の場合に、
　　　　　　　　　　　　ＳＮ＝０．１×ＳＮＨ＋０．９×ＳＮＬ’
　　Ｖｔ×１．１０≦ＳＮＨの場合に、ＳＮ＝ＳＮＬ’
　以上のような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることができる。
　また、ＣＭＯＳイメージセンサ１０、１０Ａおよび１０Ｂでは、低感度データ信号ＳＬが飽和するレベルを引き上げることができる。これにより、ダイナミックレンジの最小値を保持したまま、ダイナミックレンジの最大値を大きくすることができ、ダイナミックレンジを拡大することができる。
　例えば、車載向けのイメージセンサにおいて、ＬＥＤ光源のように点滅する被写体を、点滅するタイミングによって撮像できないＬＥＤフリッカという現象が発生する場合がある。このＬＥＤフリッカは、例えば、従来のイメージセンサのダイナミックレンジが低く、被写体毎に露光時間を調整する必要があるために生じる。
　すなわち、従来のイメージセンサは、様々な照度の被写体に対応するため、低照度の被写体に対しては露光時間を長く、高照度の被写体に対しては露光時間を短くしている。これにより、低いダイナミックレンジでも様々な照度の被写体に対応することが可能になる。一方、露光時間に関わらず読み出し速度は一定であるため、読み出し時間よりも短い単位で露光時間を設定する場合、露光時間以外に光電変換部に入射した光は、光電変換されて電荷になるものの、読み出されることなく破棄される。
　一方、ＣＭＯＳイメージセンサ１０、１０Ａおよび１０Ｂでは、上述したようにダイナミックレンジを拡大することができ、露光時間を長く設定することができるため、ＬＥＤフリッカの発生を抑制することができる。
　また、ＣＭＯＳイメージセンサ１０、１０Ａおよび１０Ｂでは、上述したように時分割方式や空間分割方式で分割数を増やした場合に発生するアーチファクトの発生や解像度の低下を防止することができる。
　＜変形例＞
　以上の説明では、１画素内に感度が異なる２つの光電変換部が設けられた構成と同等の構成である場合を例に挙げて説明したが、１画素内に３つ以上の光電変換部が設けられた構成と同等の構成とすることも可能である。
　また、上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ－Ｙアドレス方式の撮像装置全般に対して適用可能である。
　さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置全般に対して適用可能である。
　なお、撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　＜撮像装置の使用例＞
　図２９は、上述の撮像装置の使用例を示す図である。
　上述した撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　｛撮像装置｝
　図３０は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）１０００の構成例を示すブロック図である。
　図３０に示すように、撮像装置１０００は、レンズ群１００１などを含む光学系、撮像素子１００２、カメラ信号処理部であるＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、操作系１００７、および、電源系１００８等を有している。そして、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、操作系１００７、および、電源系１００８がバスライン１００９を介して相互に接続された構成となっている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示装置１００５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子１００２で撮像された動画または静止画を表示する。記録装置１００６は、撮像素子１００２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
　操作系１００７は、ユーザによる操作の下に、本撮像装置１０００が持つ様々な機能について操作指令を発する。電源系１００８は、ＤＳＰ回路１００３、フレームメモリ１００４、表示装置１００５、記録装置１００６、および、操作系１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置１０００は、ビデオカメラやデジタルスチルカメラ、さらには、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１０００において、撮像素子１００２として、上述した各実施形態に係る撮像装置を用いることができる。これにより、撮像装置１０００の画質を向上させることができる。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。例えば、上述した各実施の形態は、可能な範囲で組み合わせることができる。
　また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成もとることができる。
（１）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　光電変換部と、
　　電荷を保持する電荷保持部と、
　　前記電荷を電圧に変換する電荷電圧変換部と、
　　前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、
　　前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、
　　前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部と
　を備える撮像装置。
（２）
　前記第１転送部は、前記電荷保持部上にも形成されている
　前記（１）に記載の撮像装置。
（３）
　前記第１転送部がオンにされたとき、前記電荷保持部のポテンシャルが深くなる位置に、前記第１転送部は形成されている
　前記（１）に記載の撮像装置。
（４）
　前記第１転送部は、第１分割転送部と第２分割転送部とから構成され、
　前記第１分割転送部は、前記光電変換部と前記電荷保持部との間に形成され、
　前記第２分割転送部は、前記電荷保持部上に形成されている
　前記（１）乃至（３）のいずれかに記載の撮像装置。
（５）
　前記光電変換部に接続される電荷排出部をさらに備える
　前記（１）乃至（４）のいずれかに記載の撮像装置。
（６）
　第２電荷保持部と、
　第４転送部と
　をさらに備え、
　前記第２転送部は、前記光電変換部から前記第２電荷保持部に電荷を転送し、
　前記第４転送部は、前記第２電荷保持部から前記電荷電圧変換部に電荷を転送する
　前記（１）乃至（５）のいずれかに記載の撮像装置。
（７）
　露光期間において、
　前記光電変換部から前記電荷保持部への電荷の転送と、前記光電変換部から前記電荷電圧変換部への電荷の転送が、交互に行われる
　前記（１）乃至（６）のいずれかに記載の撮像装置。
（８）
　露光期間において、
　前記第１転送部と前記第２転送部は、交互にオンの状態とされる
　前記（１）乃至（７）のいずれかに記載の撮像装置。
（９）
　前記第１転送部がオンにされている第１の期間は、前記第２転送部がオンにされている第２の期間よりも長い
　前記（８）に記載の撮像装置。
（１０）
　前記第２転送部が、オンの状態からオフの状態になった時点から、前記第１転送部がオンの状態からオフの状態になった時点までを第１の期間とし、前記第１転送部が、オンの状態からオフの状態になった時点から、前記第２転送部がオンの状態からオフの状態になった時点までを第２の期間とした場合、前記第１の期間は、前記第２の期間よりも長い
　前記（８）に記載の撮像装置。
（１１）
　前記第２転送部がオンの状態のときに前記電荷電圧変換部に転送された電荷に対応する信号が読み出された後、前記第３転送部がオンにされ、
　前記電荷保持部から前記電荷電圧変換部に電荷が転送され、
　前記電荷電圧変換部に転送された電荷に対応する信号が読み出される
　前記（１）乃至（１０）のいずれかに記載の撮像装置。
（１２）
　前記第１分割転送部と前記第２分割転送部は、同時にオンにされ、
　前記第１分割転送部がオフにされた後、前記第２分割転送部がオフにされる
　前記（４）に記載の撮像装置。
（１３）
　前記第１分割転送部がオフにされた後、前記第２転送部がオンにされ、
　前記第２転送部がオンにされた後、前記第２分割転送部がオフにされ、
　前記第２分割転送部がオフにされた後、前記第２転送部がオフにされる
　前記（１２）に記載の撮像装置。
（１４）
　前記電荷排出部は、露光期間以外の期間ではオンにされている
　前記（５）に記載の撮像装置。
（１５）
　前記第１転送部のゲート電極の下部に形成され、前記光電変換部から漏れた電荷を前記電荷保持部に転送する第１のオーバーフローパスと、
　前記電荷排出部のゲート電極の下部に形成され、前記光電変換部から漏れた電荷を排出する第２のオーバーフローパスと
　をさらに備える
　前記（５）に記載の撮像装置。
（１６）
　前記電荷排出部は、３値駆動され、
　第１の電圧が与えられた場合、前記第２のオーバーフローパスのポテンシャルが、前記第１のオーバーフローパスのポテンシャルよりも浅くなり、
　第２の電圧が与えられた場合、前記第２のオーバーフローパスのポテンシャルが、前記第１のオーバーフローパスのポテンシャルより深くなり、
　第３の電圧が与えられた場合、前記電荷排出部はオンの状態となる
　前記（１５）に記載の撮像装置。
（１７）
　蓄積期間が終了後、前記第４転送部がオンにされ、
　前記第２電荷保持部から前記電荷電圧変換部に電荷が転送され、
　前記電荷電圧変換部に転送された電荷に対応する信号が読み出され、
　前記第３転送部がオンにされ、
　前記電荷保持部から前記電荷電圧変換部に電荷が転送され、
　前記電荷電圧変換部に転送された電荷に対応する信号が読み出される
　前記（６）に記載の撮像装置。
（１８）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　光電変換部と、
　　電荷を保持する電荷保持部と、
　　前記電荷を電圧に変換する電荷電圧変換部と、
　　前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、
　　前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、
　　前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部と
　を備える撮像装置が、
　露光期間において、
　前記第１転送部と前記第２転送部を、交互にオンすることで、前記光電変換部から前記電荷保持部への電荷の転送と、前記光電変換部から前記電荷電圧変換部への電荷の転送を交互に行う
　ステップを含む駆動方法。
（１９）
　複数の単位画素が配置されている画素アレイ部と、
　前記単位画素の動作を制御する駆動部と
　を備え、
　前記単位画素は、
　　光電変換部と、
　　電荷を保持する電荷保持部と、
　　前記電荷を電圧に変換する電荷電圧変換部と、
　　前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、
　　前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、
　　前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部と
　を備える撮像装置を
　備える電子機器。
　１０，１０Ａ，１０Ｂ　ＣＭＯＳイメージセンサ，　１１　画素アレイ部，　１２　垂直駆動部，　１３　カラム処理部，　１４　水平駆動部，　１５　システム制御部，　１６　画素駆動線，　１７　垂直信号線，　１８　信号処理部，　１９　データ格納部，　１００Ａ乃至１００Ｅ　単位画素，　１０１　ＰＤ，　１０２　第１転送トランジスタ，　１０３　第２転送トランジスタ，　１０４　第３転送トランジスタ，　１０５　メモリ部，　１０６　リセットトランジスタ，　１０７　ＦＤ部，　１０８　増幅トランジスタ，　１０９　選択トランジスタ，　２０１　排出トランジスタ，　３０１　第４転送トランジスタ，　３０２　メモリ部

Claims (19)

  1. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　光電変換部と、
    　　電荷を保持する電荷保持部と、
    　　前記電荷を電圧に変換する電荷電圧変換部と、
    　　前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、
    　　前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、
    　　前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部と
    　を備える撮像装置。
  2. 　前記第１転送部は、前記電荷保持部上にも形成されている
    　請求項１に記載の撮像装置。
  3. 　前記第１転送部がオンにされたとき、前記電荷保持部のポテンシャルが深くなる位置に、前記第１転送部は形成されている
    　請求項１に記載の撮像装置。
  4. 　前記第１転送部は、第１分割転送部と第２分割転送部とから構成され、
    　前記第１分割転送部は、前記光電変換部と前記電荷保持部との間に形成され、
    　前記第２分割転送部は、前記電荷保持部上に形成されている
    　請求項１に記載の撮像装置。
  5. 　前記光電変換部に接続される電荷排出部をさらに備える
    　請求項１に記載の撮像装置。
  6. 　第２電荷保持部と、
    　第４転送部と
    　をさらに備え、
    　前記第２転送部は、前記光電変換部から前記第２電荷保持部に電荷を転送し、
    　前記第４転送部は、前記第２電荷保持部から前記電荷電圧変換部に電荷を転送する
    　請求項１に記載の撮像装置。
  7. 　露光期間において、
    　前記光電変換部から前記電荷保持部への電荷の転送と、前記光電変換部から前記電荷電圧変換部への電荷の転送が、交互に行われる
    　請求項１に記載の撮像装置。
  8. 　露光期間において、
    　前記第１転送部と前記第２転送部は、交互にオンの状態とされる
    　請求項１に記載の撮像装置。
  9. 　前記第１転送部がオンにされている第１の期間は、前記第２転送部がオンにされている第２の期間よりも長い
    　請求項８に記載の撮像装置。
  10. 　前記第２転送部が、オンの状態からオフの状態になった時点から、前記第１転送部がオンの状態からオフの状態になった時点までを第１の期間とし、前記第１転送部が、オンの状態からオフの状態になった時点から、前記第２転送部がオンの状態からオフの状態になった時点までを第２の期間とした場合、前記第１の期間は、前記第２の期間よりも長い
    　請求項８に記載の撮像装置。
  11. 　前記第２転送部がオンの状態のときに前記電荷電圧変換部に転送された電荷に対応する信号が読み出された後、前記第３転送部がオンにされ、
    　前記電荷保持部から前記電荷電圧変換部に電荷が転送され、
    　前記電荷電圧変換部に転送された電荷に対応する信号が読み出される
    　請求項１に記載の撮像装置。
  12. 　前記第１分割転送部と前記第２分割転送部は、同時にオンにされ、
    　前記第１分割転送部がオフにされた後、前記第２分割転送部がオフにされる
    　請求項４に記載の撮像装置。
  13. 　前記第１分割転送部がオフにされた後、前記第２転送部がオンにされ、
    　前記第２転送部がオンにされた後、前記第２分割転送部がオフにされ、
    　前記第２分割転送部がオフにされた後、前記第２転送部がオフにされる
    　請求項１２に記載の撮像装置。
  14. 　前記電荷排出部は、露光期間以外の期間ではオンにされている
    　請求項５に記載の撮像装置。
  15. 　前記第１転送部のゲート電極の下部に形成され、前記光電変換部から漏れた電荷を前記電荷保持部に転送する第１のオーバーフローパスと、
    　前記電荷排出部のゲート電極の下部に形成され、前記光電変換部から漏れた電荷を排出する第２のオーバーフローパスと
    　をさらに備える
    　請求項５に記載の撮像装置。
  16. 　前記電荷排出部は、３値駆動され、
    　第１の電圧が与えられた場合、前記第２のオーバーフローパスのポテンシャルが、前記第１のオーバーフローパスのポテンシャルよりも浅くなり、
    　第２の電圧が与えられた場合、前記第２のオーバーフローパスのポテンシャルが、前記第１のオーバーフローパスのポテンシャルより深くなり、
    　第３の電圧が与えられた場合、前記電荷排出部はオンの状態となる
    　請求項１５に記載の撮像装置。
  17. 　蓄積期間が終了後、前記第４転送部がオンにされ、
    　前記第２電荷保持部から前記電荷電圧変換部に電荷が転送され、
    　前記電荷電圧変換部に転送された電荷に対応する信号が読み出され、
    　前記第３転送部がオンにされ、
    　前記電荷保持部から前記電荷電圧変換部に電荷が転送され、
    　前記電荷電圧変換部に転送された電荷に対応する信号が読み出される
    　請求項６に記載の撮像装置。
  18. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　光電変換部と、
    　　電荷を保持する電荷保持部と、
    　　前記電荷を電圧に変換する電荷電圧変換部と、
    　　前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、
    　　前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、
    　　前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部と
    　を備える撮像装置が、
    　露光期間において、
    　前記第１転送部と前記第２転送部を、交互にオンすることで、前記光電変換部から前記電荷保持部への電荷の転送と、前記光電変換部から前記電荷電圧変換部への電荷の転送を交互に行う
    　ステップを含む駆動方法。
  19. 　複数の単位画素が配置されている画素アレイ部と、
    　前記単位画素の動作を制御する駆動部と
    　を備え、
    　前記単位画素は、
    　　光電変換部と、
    　　電荷を保持する電荷保持部と、
    　　前記電荷を電圧に変換する電荷電圧変換部と、
    　　前記光電変換部から前記電荷保持部へと電荷を転送する第１転送部と、
    　　前記光電変換部から前記電荷電圧変換部へと電荷を転送する第２転送部と、
    　　前記電荷保持部から前記電荷電圧変換部へと電荷を転送する第３転送部と
    　を備える撮像装置を
    　備える電子機器。
PCT/JP2017/010866 2016-03-31 2017-03-17 撮像装置、駆動方法、および、電子機器 WO2017169885A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US16/088,142 US11128823B2 (en) 2016-03-31 2017-03-17 Imaging apparatus, driving method, and electronic device
CN201780019372.0A CN108886049B (zh) 2016-03-31 2017-03-17 成像装置、驱动方法和电子设备
US17/446,636 US11818487B2 (en) 2016-03-31 2021-09-01 Imaging apparatus, driving method, and electronic device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-070061 2016-03-31
JP2016070061A JP2017183563A (ja) 2016-03-31 2016-03-31 撮像装置、駆動方法、および、電子機器

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/088,142 A-371-Of-International US11128823B2 (en) 2016-03-31 2017-03-17 Imaging apparatus, driving method, and electronic device
US17/446,636 Continuation US11818487B2 (en) 2016-03-31 2021-09-01 Imaging apparatus, driving method, and electronic device

Publications (1)

Publication Number Publication Date
WO2017169885A1 true WO2017169885A1 (ja) 2017-10-05

Family

ID=59964272

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/010866 WO2017169885A1 (ja) 2016-03-31 2017-03-17 撮像装置、駆動方法、および、電子機器

Country Status (4)

Country Link
US (2) US11128823B2 (ja)
JP (1) JP2017183563A (ja)
CN (1) CN108886049B (ja)
WO (1) WO2017169885A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167608A1 (ja) * 2018-02-27 2019-09-06 ソニーセミコンダクタソリューションズ株式会社 センサ素子および電子機器
JP2020068484A (ja) * 2018-10-25 2020-04-30 ソニー株式会社 固体撮像装置及び撮像装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017183563A (ja) 2016-03-31 2017-10-05 ソニー株式会社 撮像装置、駆動方法、および、電子機器
EP3554065B1 (en) * 2016-12-08 2021-12-29 Nuvoton Technology Corporation Japan Solid-state imaging apparatus and imaging apparatus
JPWO2019065866A1 (ja) * 2017-09-29 2020-10-15 株式会社ニコン 撮像素子
US10939046B2 (en) * 2017-11-30 2021-03-02 BAE Systems Imaging Solutions Inc. LED flicker mitigation for motion pictures
JP7157529B2 (ja) * 2017-12-25 2022-10-20 キヤノン株式会社 撮像装置、撮像システム、および撮像装置の駆動方法
JP7356214B2 (ja) * 2018-09-04 2023-10-04 キヤノン株式会社 撮像装置、その製造方法及びカメラ
JP2020068289A (ja) 2018-10-24 2020-04-30 キヤノン株式会社 光電変換装置、撮像システム、移動体、および積層用の半導体チップ
JP7353783B2 (ja) * 2019-04-16 2023-10-02 キヤノン株式会社 撮像装置とその制御方法及び撮像素子とその制御方法
US11955503B2 (en) * 2019-11-21 2024-04-09 Huawei Technologies Co., Ltd. Imaging element, imaging sensor, camera system, and device comprising camera system with an overflow path and gate connected storage
CN111355901A (zh) * 2020-03-14 2020-06-30 北京大学深圳研究生院 光电传感器、像素电路、图像传感器及光电感测方法
WO2024116605A1 (ja) * 2022-11-29 2024-06-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006217410A (ja) * 2005-02-04 2006-08-17 Tohoku Univ 光センサおよび固体撮像装置
JP2008028678A (ja) * 2006-07-20 2008-02-07 Pentax Corp 撮像素子
JP2008035395A (ja) * 2006-07-31 2008-02-14 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2011199816A (ja) * 2010-02-26 2011-10-06 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US20130222681A1 (en) * 2012-02-28 2013-08-29 Aptina Imaging Corporation Method and apparatus for image background removal and replacement
JP2014060519A (ja) * 2012-09-14 2014-04-03 Sony Corp 固体撮像素子及びその制御方法、並びに電子機器
WO2014080625A1 (ja) * 2012-11-22 2014-05-30 株式会社ニコン 撮像素子および撮像ユニット

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3071891B2 (ja) 1991-08-30 2000-07-31 富士写真フイルム株式会社 固体電子撮像装置
JP4403635B2 (ja) 2000-05-31 2010-01-27 パナソニック株式会社 ダイナミックレンジ拡大カメラ
JP4403687B2 (ja) * 2002-09-18 2010-01-27 ソニー株式会社 固体撮像装置およびその駆動制御方法
US7332786B2 (en) * 2003-11-26 2008-02-19 Micron Technology, Inc. Anti-blooming storage pixel
US20050157194A1 (en) * 2004-01-06 2005-07-21 Altice Peter P.Jr. Imager device with dual storage nodes
JP4317115B2 (ja) 2004-04-12 2009-08-19 国立大学法人東北大学 固体撮像装置、光センサおよび固体撮像装置の動作方法
US7696545B2 (en) * 2006-08-29 2010-04-13 Micron Technology, Inc. Skimmed charge capture and charge packet removal for increased effective pixel photosensor full well capacity
JP4973115B2 (ja) * 2006-10-16 2012-07-11 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP5584982B2 (ja) * 2009-02-09 2014-09-10 ソニー株式会社 固体撮像素子およびカメラシステム
EP2051501A3 (en) * 2007-10-15 2012-01-11 CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement Photo sensor with a low-noise photo element, sub-linear response and global shutter
EP2109306B1 (en) * 2008-04-07 2015-03-11 CMOSIS nv Pixel array with global shutter
CN102017150B (zh) * 2008-05-02 2016-08-03 佳能株式会社 固态成像装置
TWI433307B (zh) * 2008-10-22 2014-04-01 Sony Corp 固態影像感測器、其驅動方法、成像裝置及電子器件
JP2010193421A (ja) * 2009-01-26 2010-09-02 Fujifilm Corp 固体撮像素子、内視鏡装置、及び固体撮像素子の駆動方法
JP5359315B2 (ja) * 2009-01-28 2013-12-04 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP2010194291A (ja) * 2009-01-30 2010-09-09 Fujifilm Corp 内視鏡装置及びその駆動方法
KR20120112778A (ko) * 2010-02-05 2012-10-11 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸 고체 촬상 장치, 화소 신호를 독출하는 방법, 화소
JP5516960B2 (ja) * 2010-04-02 2014-06-11 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、および、電子機器
JP2011222708A (ja) * 2010-04-08 2011-11-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP5821315B2 (ja) * 2011-06-21 2015-11-24 ソニー株式会社 電子機器、電子機器の駆動方法
US9118883B2 (en) * 2011-11-28 2015-08-25 Semiconductor Components Industries, Llc High dynamic range imaging with multi-storage pixels
JP2013225734A (ja) * 2012-04-20 2013-10-31 Sony Corp 固体撮像装置および電子機器
JP2014063889A (ja) * 2012-09-21 2014-04-10 Sony Corp 固体撮像素子および方法、並びに、電子機器
US9106851B2 (en) * 2013-03-12 2015-08-11 Tower Semiconductor Ltd. Single-exposure high dynamic range CMOS image sensor pixel with internal charge amplifier
US10134788B2 (en) * 2013-09-17 2018-11-20 Omnivision Technologies, Inc. Dual VPIN HDR image sensor pixel
JP6452381B2 (ja) * 2014-10-23 2019-01-16 キヤノン株式会社 撮像装置
JP6702704B2 (ja) * 2015-12-04 2020-06-03 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法
JP6727797B2 (ja) * 2015-12-04 2020-07-22 キヤノン株式会社 撮像装置の駆動方法
US9942503B2 (en) * 2016-02-23 2018-04-10 Semiconductor Components Industries, Llc Image sensors having high-efficiency charge storage capabilities
JP2017183563A (ja) * 2016-03-31 2017-10-05 ソニー株式会社 撮像装置、駆動方法、および、電子機器
US10063796B2 (en) * 2016-04-01 2018-08-28 Stmicroelectronics (Grenoble 2) Sas Sensing pixel having sampling circuitry to sample photodiode signal multiple times before reset of photodiode
JP6789678B2 (ja) * 2016-06-06 2020-11-25 キヤノン株式会社 撮像装置、撮像システム
US10072974B2 (en) * 2016-06-06 2018-09-11 Semiconductor Components Industries, Llc Image sensors with LED flicker mitigaton global shutter pixles
JP6776011B2 (ja) * 2016-06-10 2020-10-28 キヤノン株式会社 撮像装置及び撮像システム
US9942492B2 (en) * 2016-06-16 2018-04-10 Semiconductor Components Industries, Llc Image sensors having high dynamic range functionalities
JP6746421B2 (ja) * 2016-07-29 2020-08-26 キヤノン株式会社 撮像装置
US10397503B2 (en) * 2016-12-13 2019-08-27 Stmicroelectronics (Crolles 2) Sas Image sensor with high dynamic range
KR102678455B1 (ko) * 2016-12-30 2024-06-27 삼성전자주식회사 이미지 센서
US10469775B2 (en) * 2017-03-31 2019-11-05 Semiconductor Components Industries, Llc High dynamic range storage gate pixel circuitry
US20190026902A1 (en) * 2017-07-20 2019-01-24 Canon Kabushiki Kaisha Imaging apparatus and control method
JP2019041170A (ja) * 2017-08-23 2019-03-14 キヤノン株式会社 撮像装置およびその制御方法
JPWO2019065866A1 (ja) * 2017-09-29 2020-10-15 株式会社ニコン 撮像素子
US10986290B2 (en) * 2018-05-18 2021-04-20 Omnivision Technologies, Inc. Wide dynamic range image sensor with global shutter
US20200244900A1 (en) * 2019-01-28 2020-07-30 Semiconductor Components Industries, Llc Backside illuminated image sensors with pixels that have high dynamic range, dynamic charge overflow, and global shutter scanning
JP7237622B2 (ja) * 2019-02-05 2023-03-13 キヤノン株式会社 光電変換装置
JP2021010075A (ja) * 2019-06-28 2021-01-28 キヤノン株式会社 光電変換装置、光電変換システム、および移動体
US11218653B2 (en) * 2019-07-09 2022-01-04 Semiconductor Components Industries, Llc Methods and circuitry for improving global shutter efficiency in backside illuminated high dynamic range image sensor pixels
US20210112212A1 (en) * 2019-10-10 2021-04-15 Semiconductor Components Industries, Llc Imaging pixels having programmable dynamic range
US11496700B1 (en) * 2021-04-22 2022-11-08 Samsung Electronics Co., Ltd. HDR image sensor employing multi-tap pixel architecture and method for operating same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006217410A (ja) * 2005-02-04 2006-08-17 Tohoku Univ 光センサおよび固体撮像装置
JP2008028678A (ja) * 2006-07-20 2008-02-07 Pentax Corp 撮像素子
JP2008035395A (ja) * 2006-07-31 2008-02-14 Matsushita Electric Ind Co Ltd 固体撮像装置
JP2011199816A (ja) * 2010-02-26 2011-10-06 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US20130222681A1 (en) * 2012-02-28 2013-08-29 Aptina Imaging Corporation Method and apparatus for image background removal and replacement
JP2014060519A (ja) * 2012-09-14 2014-04-03 Sony Corp 固体撮像素子及びその制御方法、並びに電子機器
WO2014080625A1 (ja) * 2012-11-22 2014-05-30 株式会社ニコン 撮像素子および撮像ユニット

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167608A1 (ja) * 2018-02-27 2019-09-06 ソニーセミコンダクタソリューションズ株式会社 センサ素子および電子機器
CN111758251A (zh) * 2018-02-27 2020-10-09 索尼半导体解决方案公司 传感器元件和电子器件
CN111758251B (zh) * 2018-02-27 2023-08-15 索尼半导体解决方案公司 传感器元件和电子器件
JP2020068484A (ja) * 2018-10-25 2020-04-30 ソニー株式会社 固体撮像装置及び撮像装置
JP7277106B2 (ja) 2018-10-25 2023-05-18 ソニーグループ株式会社 固体撮像装置及び撮像装置

Also Published As

Publication number Publication date
JP2017183563A (ja) 2017-10-05
US11128823B2 (en) 2021-09-21
US11818487B2 (en) 2023-11-14
CN108886049A (zh) 2018-11-23
US20220060645A1 (en) 2022-02-24
CN108886049B (zh) 2022-11-18
US20210112214A1 (en) 2021-04-15

Similar Documents

Publication Publication Date Title
WO2017169885A1 (ja) 撮像装置、駆動方法、および、電子機器
JP6969539B2 (ja) 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器
US11050955B2 (en) Solid-state imaging device, method for driving solid-state imaging device, and electronic apparatus
US10771718B2 (en) Imaging device and imaging system
JP6754157B2 (ja) 撮像装置
JP6694605B2 (ja) 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US10362246B2 (en) Solid-state image pickup device, method of driving the same, and electronic apparatus
WO2017018188A1 (ja) イメージセンサ、及び、電子機器
JP6743011B2 (ja) 撮像装置、駆動方法、電子機器
WO2016114153A1 (ja) 固体撮像装置、駆動方法、及び、電子機器
WO2016158483A1 (ja) 固体撮像素子、駆動方法、および電子機器
JP2017175345A (ja) 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP6740230B2 (ja) 固体撮像装置および電子機器
JP2016208402A (ja) 固体撮像素子およびその駆動方法、並びに電子機器
JP2020141146A (ja) 撮像装置
WO2019107178A1 (ja) 固体撮像素子および電子機器
WO2016203966A1 (ja) 撮像装置、撮像方法、並びにプログラム
WO2023085138A1 (ja) 固体撮像装置およびその駆動方法、並びに電子機器
JP2016187072A (ja) イメージセンサ、処理方法、及び、電子機器

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17774426

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17774426

Country of ref document: EP

Kind code of ref document: A1