JP2021182657A - 固体撮像装置及び電子機器 - Google Patents

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Abstract

【課題】画質の低下を抑制する。【解決手段】実施形態に係る固体撮像装置は、第１及び第２の垂直信号線に接続されたカレントミラー回路と、前記第１又は第２の垂直信号線に接続された第１及び第２の単位画素と、前記第１及び第２の単位画素に接続された電流供給線と、前記電流供給線に接続された定電流回路とを備え、前記第１及び第２の単位画素それぞれは、入射した光を光電変換する光電変換素子と、前記光電変換素子に発生した電荷を転送する転送トランジスタと、前記転送トランジスタが転送した電荷を蓄積する第１及び第２の電荷蓄積部と、前記第２の電荷蓄積部による電荷の蓄積を制御する切替トランジスタと、前記第１の電荷蓄積部又は前記第１及び第２の電荷蓄積部に蓄積された電荷に応じた電圧を前記第１又は第２の垂直信号線に出現させる増幅トランジスタとを備える。【選択図】図８

Description

本開示は、固体撮像装置及び電子機器に関する。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像装置（以下、ＣＭＯＳイメージセンサ又は単にイメージセンサという）では、光電子変換部（受光部）で発生した信号電荷を浮遊拡散領域（フローティングディフュージョン：ＦＤ）で電圧に変換される。ＦＤで変換された電圧は、増幅トランジスタが構成するソースフォロア回路を介して出力電圧（画素信号ともいう）として読み出される。
画素の出力電圧Ｖは、信号検出容量をＣ、受光信号に応じた信号電荷量をＱとすると、Ｖ＝Ｑ／Ｃで与えられる。したがって、信号検出容量Ｃが小さければ、出力電圧Ｖを大きくする、即ち感度を高くすることができる。
このため、従来では、一端が接地された光電変換素子と、当該光電変換素子の他端にゲート電極が接続され、ソース電極が接地され、ドレイン電極が負荷回路に接続されたソース接地型の増幅トランジスタと、当該増幅トランジスタのドレイン電極とゲート電極の間に接続された容量素子と、当該容量素子に並列に接続されたリセットトランジスタとで画素を構成し、容量素子の容量を小さくすることで、高感度信号出力を実現していた。
特開２００８−２７１２８０号公報
しかしながら、近年の画素の更なる微細化に伴い、個々の画素から十分な電圧値の信号電圧を得ることが益々困難になってきている。出力電圧が小さいと、出力電圧におけるノイズ成分が占める割合が大きくなってしまい、その結果、出力画像がノイズの影響を受けて画質が低下してしまうという問題が発生する。
そこで本開示では、画質の低下を抑制することが可能な固体撮像装置及び電子機器を提案する。
上記の課題を解決するために、本開示に係る一形態の固体撮像装置は、第１の垂直信号線及び第２の垂直信号線と、前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、前記第１の垂直信号線に接続された第１の単位画素と、前記第２の垂直信号線に接続された第２の単位画素と、前記第１及び第２の単位画素に接続された電流供給線と、前記電流供給線に接続された定電流回路とを備え、前記第１及び第２の単位画素それぞれは、入射した光を光電変換する光電変換素子と、前記光電変換素子に発生した電荷を転送する転送トランジスタと、前記転送トランジスタが転送した電荷を蓄積する第１及び第２の電荷蓄積部と、前記第２の電荷蓄積部による電荷の蓄積を制御する切替トランジスタと、前記第１の電荷蓄積部又は前記第１及び第２の電荷蓄積部に蓄積された電荷に応じた電圧を前記第１又は第２の垂直信号線に出現させる増幅トランジスタとを備え、前記第１の単位画素における前記増幅トランジスタのドレインは、前記第１の垂直信号線に接続され、前記第２の単位画素における前記増幅トランジスタのドレインは、前記第２の垂直信号線に接続され、前記第１の単位画素における前記増幅トランジスタのソース及び第２の単位画素における前記増幅トランジスタのソースは、前記電流供給線に接続される。
（作用）本開示に係る一形態の固体撮像装置によれば、差動増幅回路を構成する単位画素からの読出しの際に、増幅トランジスタのゲートに接続された電荷蓄積部の総容量を切り替えて変換効率を変化させることが可能となる。それにより、差動型増幅読出しの低ノイズ特性を維持しつつ、読出し可能な最大電子数を変化させることができる。すなわち、ソースフォロワ読出しから差動型増幅読出しへ又はその逆へ切り替える際に、中間の変換効率の読出しを行なうことが可能となる。その結果、画質の低下を抑制しつつ、ソースフォロワ読出しと差動型増幅読出しとを切り替えることが可能となる。
ＣＭＯＳイメージセンサの概略構成例を示す回路図である。 ＣＭＯＳイメージセンサで発生するノイズを説明するための図である。 ＣＭＯＳイメージセンサにおける単位画素の配置例を示す図である。 ＣＭＯＳイメージセンサにおいて複数の単位画素間でトランジスタを共有した場合の構成例を示す図である。 ＣＭＯＳイメージセンサにおける増幅トランジスタに寄生する容量を説明するための図である。 一実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。 一実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。 一実施形態に係る差動型増幅読出し構成の概略構成例を示す回路図である。 一実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 一実施形態に係る差動型増幅読出し時の周辺回路のスイッチ状態の例を示す回路図である。 一実施形態に係るソースフォロワ読出し時の周辺回路のスイッチ状態の例を示す回路図である。 一実施形態に係る差動型増幅読出し構成の駆動例を示すタイミングチャ−トである。 一実施形態に係る差動型増幅読出し構成の他の駆動例を示すタイミングチャ−トである。 一実施形態に係る第１読出しモードでの差動型増幅読出し構成の接続状態を示す回路図である。 一実施形態に係る第２読出しモードでの差動型増幅読出し構成の接続状態を示す回路図である。 一実施形態に係る第３読出しモードでのソースフォロワ読出し構成の接続状態を示す回路図である。 一実施形態に係る第４読出しモードでのソースフォロワ読出し構成の接続状態を示す回路図である。 一実施形態に係る差動型増幅読出し構成を形成する単位画素の第１の組合せ例を説明するための模式図である。 本実施形態に係る差動型増幅読出し構成を形成する単位画素の第２の組合せ例を説明するための模式図である。 一実施形態の変形例に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。 一実施形態に係る単位画素の構成例を示す回路図である。 一実施形態に係る単位画素の第１の変形例を示す回路図である。 一実施形態に係る単位画素の第２の変形例を示す回路図である。 一実施形態に係る単位画素の第３の変形例を示す回路図である。 一実施形態に係る単位画素の第４の変形例を示す回路図である。 一実施形態に係る単位画素の第５の変形例を示す回路図である。 一実施形態に係る単位画素の第６の変形例を示す回路図である。 一実施形態の第１例に係る単位画素の断面構造例を示す断面図である。 一実施形態の第２例に係る単位画素の断面構造例を示す断面図である。 一実施形態の第１例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。 一実施形態の第２例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。
以下に、本開示の一実施形態について図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
また、以下に示す項目順序に従って本開示を説明する。
１．はじめに
２．一実施形態
２．１ ＣＭＯＳイメージセンサのシステム構成例
２．２ 単位画素の回路構成例
２．３ 単位画素の基本機能例
２．４ 差動型増幅読出し構成の例
２．５ 差動型増幅読出し構成の周辺回路の例
２．６ 切替え時の周辺回路のスイッチ状態
２．６．１ 差動型増幅読出し時の周辺回路のスイッチ状態
２．６．２ ソースフォロワ読出し時の周辺回路のスイッチ状態
２．７ 差動型増幅読出し構成の駆動例
２．７．１ 第１読出しモード（ＲＳＴ常時Ｈｉｇｈ）
２．７．２ 第２読出しモード（ＦＤＧ常時Ｈｉｇｈ）
２．８ 差動型増幅読出しの変換効率
２．９ ソースフォロワ読出し構成の駆動例
２．１０ ソースフォロワ読出しの変換効率
２．１１ 差動型増幅読出しの変換効率とソースフォロワ読出しの変換効率との関係
２．１２ 差動型増幅読出し構成を形成する単位画素の組合せ例
２．１２．１ 第１の組合せ例
２．１２．２ 第２の組合せ例
２．１２．２．１ 第２の組合せ例とした場合の差動型増幅読出し構成の周辺回路の変形例
２．１３ 単位画素の回路構成の変形例
２．１３．１ 第１の変形例
２．１３．２ 第２の変形例
２．１３．３ 第３の変形例
２．１３．４ 第４の変形例
２．１３．５ 第５の変形例
２．１３．６ 第６の変形例
２．１４ 単位画素の断面構造例
２．１４．１ 第１例
２．１４．２ 第２例
２．１５ ＣＭＯＳイメージセンサの構造例
２．１５．１ 第１例
２．１５．２ 第２例
２．１６ 作用・効果
１．はじめに
通常のＣＭＯＳイメ−ジセンサでは、図１に示すように、光電変換素子であるフォトダイオードＰＤと、フォトダイオードＰＤで発生した電子を電圧変換する浮遊拡散領域（フローティングディフュージョン）ＦＤと、フローティングディフュージョンＦＤの電圧をゲート入力とする増幅トランジスタＡＭＰとを用いて単位画素１１が構成される。なお、浮遊拡散領域（フローティングディフュージョン）ＦＤは、電荷蓄積部とも称される。
各単位画素１１からは、増幅トランジスタＡＭＰで構成されたソースフォロワ回路（以下、ソースフォロワ読出し構成という）を介してアナログの出力電圧（画素信号）が読み出されて、デジタルの電圧値に変換（ＡＤ（Analog to Digital）変換）される。
一方で、単位画素１１から画素信号を読み出す構成としては、ソースフォロワ読出しの他にも、２つの単位画素１１で差動型増幅回路（以下、単に差動増幅回路という）を構成し、この差動増幅回路を介して画素信号を読み出す構成（以下、差動型増幅読出し構成という）とが存在する。
フォトダイオードＰＤで発生した電子は、フローティングディフュージョンＦＤを構成するノードの寄生容量に応じた１電子当たりの電圧変換効率（μＶ／ｅ−）で電圧に変換される。この信号電子数に応じたフローティングディフュージョンＦＤの電圧振幅ΔＶｆｄが、増幅トランジスタＡＭＰを介して各単位画素１１から読み出される。このとき、読み出された画素信号には、ノイズが重畳される。
ノイズの主な発生源としては、単位画素１１内の増幅トランジスタＡＭＰが発生する画素ノイズＶｎ＿ｐｉｘ（μＶ（マイクロボルト）ｒｍｓ）、各単位画素１１から垂直信号線ＶＳＬ経由で読み出された電圧を増幅する回路等のアナログ回路（Analog Front End：ＡＦＥ）が発生するＡＦＥノイズＶｎ＿ａｆｅ（μＶｒｍｓ）、ＡＤ変換回路（ＡＤＣ）が発生するＡＤＣノイズＶｎ＿ａｄｃ（μＶｒｍｓ）などがある。
以下の説明では、図２に示すように、フローティングディフュージョンＦＤで発生する電圧ノイズに入力換算したものを画素ノイズＶｎ＿ｐｉｘと定義し、垂直信号線ＶＳＬで発生する電圧ノイズに換算したものをＡＦＥノイズＶｎ＿ａｆｅと定義し、ＡＤＣ２０の入力ノードで発生するノイズに換算したものをＡＤＣノイズＶｎ＿ａｄｃと定義する。
ソースフォロワ読出し構成では、フローティングディフュージョンＦＤの電圧振幅ΔＶｆｄに対する、垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌのゲインＡｓｆは、ΔＶｖｓｌ＝Ａｓｆ×ΔＶｆｄで求まり、その値は、約０．８〜１．０倍である。また、フローティングディフュージョンＦＤにおける電子電圧変換の変換効率（μＶ／ｅ−）をηｆｄとした場合、すなわち、垂直信号線ＶＳＬにおける電子電圧変換の変換効率（μＶ／ｅ−）をηｖｓｌとした場合、ηｖｓｌ＝Ａｓｆ×ηｆｄとなる。
ここで、フォトダイオードＰＤから読み出される信号の電子数（信号電子数ともいう）をＮｓｉｇ＿ｅとすると、ΔＶｖｓｌ＝ηｖｓｌ×Ｎｓｉｇ＿ｅ＝ηｆｄ×Ａｓｆ×Ｎｓｉｇ＿ｅと表すことができる。簡単のために、ＡＦＥでは電圧増幅をしない、すなわちゲインが１倍であるとして、ＡＤＣ２０の出力に重畳するノイズを垂直信号線ＶＳＬで発生する電圧ノイズに換算してＶｎ＿ｔｏｔａｌ（μＶｒｍｓ）とすると、総ノイズＶｎ＿ｔｏｔａｌは、ＡＤＣノイズＶｎ＿ａｄｃとＡＦＥノイズＶｎ＿ａｆｅとノイズＡｆｄ×Ｖｎ＿ｐｉｘとの和（二乗加算平均）となる。これは、信号電子数Ｎｓｉｇ＿ｅによる垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌに対して、総ノイズＶｎ＿ｔｏｔａｌが重畳していることを表している。なお、Ａｆｄは、フローティングディフュージョンＦＤのゲインである。
画質の観点では、ある信号電子数Ｎｓｉｇ＿ｅに対してノイズがどれだけ重畳しているかが重要となる。総ノイズＶｎ＿ｔｏｔａｌをＦＤ１１５における電子数に換算（単位ｅ−ｒｍｓ）すると、総ノイズＶｎ＿ｔｏｔａｌの電子数Ｖｎ＿ｔｏｔａｌ＿ｅは、以下の式（１）で表される。
Figure 2021182657
式（１）において、ηｖｓｌ＝Ａｓｆ×ηｆｄであるから、ゲインＡｓｆを大きくすればＡＤＣノイズＶｎ＿ａｄｃ及びＡＦＥノイズＶｎ＿ａｆｅの影響を小さくすることができ、変換効率ηｆｄを大きくすれば、ＡＤＣノイズＶｎ＿ａｄｃ、ＡＦＥノイズＶｎ＿ａｆｅ及び画素ノイズＶｎ＿ｐｉｘの影響を小さくすることができることが分かる。
ゲインＡｓｆは、前述の通り、ソースフォロワ回路の電圧ゲインで、一般的に０．８〜１．０であり、理論的に１．０以下である。そのため、ゲインＡｓｆを改善することは困難である。一方で、変換効率ηｆｄは、フローティングディフュージョンＦＤからみた寄生容量の合計Ｃｆｄで決まり、ηｆｄ＝ｅ／Ｃｆｄとなる。ｅは電子素量で１．６０２×１０−１９ク−ロンの定数である。
ノイズ低減のための容量削減には物理的な限界がある。また、図３Ａから図３Ｂに示すように、単位画素１１のピッチ（以下、画素ピッチという）を縮小するために、複数の単位画素１１間でトランジスタ（例えば、リセットトランジスタＲＳＴや増幅トランジスタＡＭＰ等）を共有する構造を採用すると、共有画素の複数の転送トランジスタＴＲＧから増幅トランジスタＡＭＰまでの配線の延長に伴ってフローティングディフュージョンＦＤの寄生容量Ｃｆｄが大きくなり、変換効率ηｆｄを大きくすることが増々困難となる。
上述のように、ソースフォロワ読出し構成では、そのゲインＡｓｆが１倍程度であるため、単位画素１１を微細化することで変換効率ηｆｄを大きくすることができなくなると、変換効率ηｖｓｌも大きく設計することができず、ノイズ低減ができなくなるという課題が存在する。
一方で、差動型増幅読出し構成では、垂直信号線ＶＳＬの電圧振幅ΔＶｖｓｌのゲインＡｄｉｆが、フローティングディフュージョンＦＤの寄生容量Ｃｆｄの一部である垂直信号線ＶＳＬとの寄生容量Ｃｇｄで決まる。なお、寄生容量Ｃｇｄには、増幅トランジスタＡＭＰの寄生容量だけでなく、ゲインＡｄｉｆを調整するために配線容量等で意図的に付加した容量も含まれ得る。
差動型増幅読出し構成における差動増幅回路のオープンループ・ゲインを−Ａｖとした場合、ηｖｓｌ＝ｅ／｛Ｃｇｄ＋Ｃｆｄ／−Ａｖ｝となる。同様に、差動型増幅読出し構成でのトータルノイズをフローティングディフュージョンＦＤにおける電子数に換算すると、総ノイズＶｎ＿ｔｏｔａｌの電子数Ｖｎ＿ｔｏｔａｌ＿ｅは、以下の式（２）で表される。
Figure 2021182657
式（２）から分かるように、差動型増幅読出し構成においても、変換効率ηｖｓｌ及びηｆｄを大きくすると、ノイズを低減することができる。
ここで、ソースフォロワ読出し構成の式（１）と差動型増幅読出し構成の式（２）とを比較すると、ＡＤＣノイズＶｎ＿ａｄｃ及びＡＦＥノイズＶｎ＿ａｆｅにおいては、式（１）の変換効率ηｖｓｌがＡｓｆ×ηｆｄであり、ゲインＡｓｆが最大でも１．０であることから、ηｖｓｌ≦ηｆｄ＝ｅ／Ｃｆｄとなる。したがって、寄生容量Ｃｆｄを小さくすることが難しい状況では、変換効率ηｖｓｌを大きくすることができない。
これに対し、式（２）の変換効率ηｖｓｌは、ｅ／｛Ｃｇｄ＋Ｃｆｄ／Ａｖ｝であり、オープンループ・ゲイン−Ａｖは、一般的に数１０〜１００程度であるため、寄生容量Ｃｆｄの影響を抑えることができ、それにより、ηｖｓｌ≒ｅ／Ｃｇｄとなる。寄生容量Ｃｇｄは、寄生容量Ｃｆｄの一部であるため、寄生容量Ｃｆｄよりも小さい値である。さらに、図４に示すように、寄生容量Ｃｇｄは増幅トランジスタＡＭＰに寄生する容量であるため、増幅トランジスタＡＭＰを複数の単位画素１１間で共有する構造を採用したとしても、容量削減の妨げとはならない。すなわち、変換効率ηｖｓｌは、差動型増幅読出し構成の方が大きな値とすることができる。これは、ノイズ低減という観点において、差動型増幅読出し構成の方がソースフォロワ読出し構成よりも有利であることを示している。
しかしながら、差動型増幅読出し構成は、変換効率がソースフォロワ読出し構成に対して大きく、読出し可能な最大入力電子数が小さい。つまり、差動型増幅読出し時のダイナミックレンジが小さい。実用的には、ソースフォロワ読出しと差動型増幅読出しとを、固体撮像素子を搭載する撮像装置の自動露出（ＡＥ：Auto Exposure）制御システムで撮像照度条件などに応じて切り替えることが望ましいが、切り替えたときの撮像画像の出力信号レベルや総ノイズ等に大きな変化があると、出力画像の明るさやノイズの程度が変化してしまう。そのため、ソースフォロワ読出しと差動型増幅読出しとを切り替える構成をＡＥ制御システムに組み込んだ場合の画質の低下を低減することが困難となる。
例えば、ソースフォロワ読出しの特性に近づけるために、寄生容量Ｃｇｄ（フローティングディフュージョンＦＤ−垂直信号線ＶＳＬ間の寄生容量）を意図的に付加することで、変換効率を下げてダイナミックレンジを広げることは可能であるが、変換効率が下がるとＡＦＥノイズＶｎ＿ａｆｅやＡＤＣノイズＶｎ＿ａｄｃの抑圧率が下がる。加えて、画素ノイズＶｎ＿ｐｉｘはフローティングディフュージョンＦＤの総容量に反比例するため、総ノイズＶｎ＿ｔｏｔａｌが悪化し、その結果、十分に暗いシ−ンでの低ノイズ読出しという差動型増幅読出し構成のメリットがなくなってしまうという課題が発生する。
そこで、以下の実施形態では、ソースフォロワ読出しと差動型増幅読出しとを切り替えた際の撮像画像の出力信号レベルや総ノイズ等の変化量を低減することを可能にする。これにより、画質の低下を抑制しつつ、ソースフォロワ読出しと差動型増幅読出しとを切り替えることが可能な固体撮像装置及び電子機器を実現することが可能となる。
２．一実施形態
次に、本開示の一実施形態に係る固体撮像装置及び電子機器について、図面を参照して詳細に説明する。
２．１ ＣＭＯＳイメージセンサのシステム構成例
図５は、本実施形態に係る電子機器に搭載される固体撮像装置としてのＣＭＯＳイメージセンサの概略構成例を示すシステム構成図である。図５に示すように、ＣＭＯＳイメージセンサ１は、画素アレイ部１０、垂直駆動部１３、カラム読出し回路部１４、カラム信号処理部１５、水平駆動部１６、システム制御部１２及び信号処理部１７を備える。これら画素アレイ部１０、垂直駆動部１３、カラム読出し回路部１４、カラム信号処理部１５、水平駆動部１６、システム制御部１２及び信号処理部１７は、同一の半導体基板（チップ）上または電気的に接続された複数の積層半導体基板（チップ）上に設けられる。
画素アレイ部１０には、入射光量に応じた電荷量を光電変換して内部に蓄積し、信号として出力を行うことが可能な光電変換素子（フォトダイオードＰＤ）を有する有効単位画素（以下、単位画素という）１１が行列状に２次元配置されている。また、画素アレイ部１０は、有効単位画素１１の他に、フォトダイオードＰＤを持たない構造のダミー単位画素や、受光面を遮光することで外部からの光入射が遮断された遮光単位画素等が、行及び／又は列状に配置されている領域を含む場合がある。なお、遮光単位画素は、受光面が遮光された構造である以外は、有効単位画素１１と同様の構成を備えていてもよい。
また、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素１１を、単に「画素」と記述する場合もある。
画素アレイ部１０には、行列状の画素配列に対して、行ごとに画素駆動線ＬＤが図面中の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直画素配線ＬＶが図面中の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線ＬＤの一端は、垂直駆動部１３の各行に対応した出力端に接続されている。
カラム読出し回路部１４は少なくとも、画素アレイ部１０内の選択行における単位画素１１に列毎に定電流を供給する回路、カレントミラー回路、読出し対象の単位画素１１の切替えスイッチなどを含み、画素アレイ部１０内の選択画素におけるトランジスタと共に増幅器を構成し、光電荷信号を電圧信号に変換して垂直画素配線ＬＶに出力する。
垂直駆動部１３は、シフトレジスタやアドレスデコーダなどを含み、画素アレイ部１０の各単位画素１１を、全画素同時や行単位等で駆動する。この垂直駆動部１３は、その具体的な構成については図示を省略するが、読出し走査系と、掃出し走査系あるいは一括掃出し及び一括転送系とを有する構成となっている。
読出し走査系は、単位画素１１から画素信号を読み出すために、画素アレイ部１０の単位画素１１を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃出しについては、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃出しが行なわれる。このような掃出しにより、読出し行の単位画素１１のフォトダイオードＰＤから不要な電荷が掃出（リセット）される。そして、不要電荷の掃出し（リセット）により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、直前までフォトダイオードＰＤに溜まっていた不要な光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素１１における光電荷の蓄積時間（露光時間）となる。グローバル露光の場合は、一括掃出しから一括転送までの時間が蓄積時間（露光時間）となる。
垂直駆動部１３によって選択走査された画素行の各単位画素１１から出力される画素信号は、垂直画素配線ＬＶの各々を通してカラム信号処理部１５に供給される。カラム信号処理部１５は、画素アレイ部１０の画素列ごとに、選択行の各単位画素１１から垂直画素配線ＬＶを通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム信号処理部１５は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling：相関二重サンプリング）処理を行う。このカラム信号処理部１５によるＣＤＳにより、リセットノイズや増幅トランジスタＡＭＰの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム信号処理部１５には、ノイズ除去処理以外に、例えば、ＡＤ変換機能を持たせて、画素信号をデジタル信号として出力するように構成することも可能である。
水平駆動部１６は、シフトレジスタやアドレスデコーダなどを含み、カラム信号処理部１５の画素列に対応する単位回路を順番に選択する。この水平駆動部１６による選択走査により、カラム信号処理部１５で信号処理された画素信号が順番に信号処理部１７に出力される。
システム制御部１２は、各種のタイミング信号を生成するタイミングジェネレータ等を含み、タイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部１３、カラム信号処理部１５、水平駆動部１６などの駆動制御を行う。
ＣＭＯＳイメージセンサ１はさらに、信号処理部１７と、不図示のデータ格納部とを備えている。信号処理部１７は、少なくとも加算処理機能を有し、カラム信号処理部１５から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部は、信号処理部１７での信号処理にあたって、その処理に必要なデータを一時的に格納する。これら信号処理部１７およびデータ格納部については、ＣＭＯＳイメージセンサ１とは別の基板に設けられる外部信号処理部、例えばＤＳＰ（Digital Signal Processor）やソフトウェアによる処理であってもよいし、ＣＭＯＳイメージセンサ１と同じ基板上に搭載されてもよい。
２．２ 単位画素の回路構成例
次に、図５の画素アレイ部１０に行列状に配置されている単位画素１１の回路構成例について説明する。
図６は、本実施形態に係る有効画素領域の単位画素の概略構成例を示す回路図である。図６に示すように、単位画素１１は、フォトダイオードＰＤ、転送トランジスタＴＲＧ、第１フローティングディフュージョンＦＤ１、リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、垂直駆動部１３に一端が接続される画素駆動線ＬＤであるところの選択トランジスタ駆動線Ｌｓｅｌ、リセットトランジスタ駆動線Ｌｒｓｔ、切替トランジスタ駆動線Ｌｆｄｇ、転送トランジスタ駆動線Ｌｔｒｇ、及び、カラム読出し回路部１４に一端が接続される垂直画素配線ＬＶである垂直信号線ＶＳＬ、垂直リセット入力線ＶＲＤ、及び、垂直電流供給線ＶＣＯＭから構成される。
フォトダイオードＰＤは、入射した光を光電変換する。転送トランジスタＴＲＧは、フォトダイオードＰＤに発生した電荷を転送する。第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２は、転送トランジスタＴＲＧが転送した電荷を蓄積する。切替トランジスタＦＤＧは、第２フローティングディフュージョンＦＤ２による電荷の蓄積を制御する。増幅トランジスタＡＭＰは、第１及び／又は第２フローティングディフュージョンＦＤ１及び／又はＦＤ２に蓄積された電荷に応じた電圧の画素信号を垂直信号線ＶＳＬに出現させる。リセットトランジスタＲＳＴは、第１及び／又は第２フローティングディフュージョンＦＤ１及び／又はＦＤ２に蓄積された電荷を放出する。選択トランジスタＳＥＬは、読出し対象の単位画素１１を選択する。
フォトダイオードＰＤのアノードは、接地されており、カソ−ドは、転送トランジスタＴＲＧのソースに接続されている。転送トランジスタＴＲＧのドレインは、切替トランジスタＦＤＧのソースおよび増幅トランジスタＡＭＰのゲートに接続されており、この接続点が第１フローティングディフュージョンＦＤ１を構成する。リセットトランジスタＲＳＴと切替トランジスタＦＤＧとは、第１フローティングディフュージョンＦＤ１および垂直リセット入力線ＶＲＤの間に直列に配置されている。
リセットトランジスタＲＳＴのドレインは、垂直リセット入力線ＶＲＤに接続されており、増幅トランジスタＡＭＰのソースは、垂直電流供給線ＶＣＯＭに接続されている。増幅トランジスタＡＭＰのドレインは、選択トランジスタＳＥＬのソースに接続されており、選択トランジスタＳＥＬのドレインは、垂直信号線ＶＳＬに接続されている。
転送トランジスタＴＲＧのゲート、リセットトランジスタＲＳＴのゲート、切替トランジスタＦＤＧのゲート、及び、選択トランジスタＳＥＬのゲートは、画素駆動線ＬＶを介して、垂直駆動部１３にそれぞれ接続されており、駆動信号としてのパルスがそれぞれ供給される。
増幅トランジスタＡＭＰのゲートを第１フローティングディフュージョンＦＤ１、切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間ノードを第２フローティングディフュージョンＦＤ２とする。
また、第１フローティングディフュージョンＦＤ１と接地との間の寄生容量（第１容量成分）をＣＦＤ１とし、増幅トランジスタＡＭＰのドレイン側のノード（例えば、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬ間のノード）と第１フローティングディフュージョンＦＤ１との間の帰還容量（第２容量成分）をＣＦＤ１−ＶＳＬとし、第２フローティングディフュージョンＦＤ２と接地との間の寄生容量（第３容量成分）をＣＦＤ２とし、増幅トランジスタＡＭＰのドレイン側のノード（例えば、増幅トランジスタＡＭＰ及び選択トランジスタＳＥＬ間のノード）と第２フローティングディフュージョンＦＤ２との間の帰還容量（第４容量成分）をＣＦＤ２−ＶＳＬとする。
なお、これらの寄生容量ＣＦＤ１及びＣＦＤ２並びに帰還容量ＣＦＤ１−ＶＳＬ及びＣＦＤ２−ＶＳＬは、各トランジスタや配線等の寄生容量及び帰還容量に限られず、対接地や、増幅トランジスタＡＭＰと選択トランジスタＳＥＬ又は垂直信号線ＶＳＬとの間のノード等に、容量素子やメタル層などで意図的につけた容量等も含まれ得る。
２．３ 単位画素の基本機能例
次に、単位画素１１の基本機能について説明する。リセットトランジスタＲＳＴは、切替トランジスタＦＤＧが常時Ｈｉｇｈ状態であるときに機能し、垂直駆動部１３から供給される第１リセット信号ＲＳＴｓｉｇ／ｒｅｆに従って、第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２に蓄積されている電荷の排出をオン／オフする。リセットトランジスタＲＳＴのゲートにＨｉｇｈレベルの第１リセット信号ＲＳＴｓｉｇ／ｒｅｆが入力されると、第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２が、垂直リセット入力線ＶＲＤを通して印加される電圧にクランプされる。これにより、第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２に蓄積されていた電荷が排出（リセット）される。また、リセットトランジスタＲＳＴのゲートにＬｏｗレベルの第１リセット信号ＲＳＴｓｉｇ／ｒｅｆが入力されると、第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２は、垂直リセット入力線ＶＲＤと電気的に切断され、浮遊状態になる。
切替トランジスタＦＤＧは、第２リセット信号ＦＤＧｓｉｇ／ｒｅｆが常時Ｈｉｇｈ状態であるときに機能し、垂直駆動部１３から供給される第２リセット信号ＦＤＧｓｉｇ／ｒｅｆに従って、第１フローティングディフュージョンＦＤ１に蓄積されている電荷の排出をオン／オフする。切替トランジスタＦＤＧのゲートにＨｉｇｈレベルの第２リセット信号ＦＤＧｓｉｇ／ｒｅｆが入力されると、第１フローティングディフュージョンＦＤ１が、垂直リセット入力線ＶＲＤを通して印加される電圧にクランプされる。これにより、第１フローティングディフュージョンＦＤ１に蓄積されていた電荷が排出（リセット）される。また、切替トランジスタＦＤＧのゲートにＬｏｗレベルの第２リセット信号ＦＤＧｓｉｇ／ｒｅｆが入力されると、第１フローティングディフュージョンＦＤ１は、垂直リセット入力線ＶＲＤと電気的に切断され、浮遊状態になる。
フォトダイオードＰＤは、入射光を光電変換し、その光量に応じた電荷を生成する。生成された電荷は、フォトダイオードＰＤのカソード側に蓄積する。転送トランジスタＴＲＧは、垂直駆動部１３から供給される転送制御信号ＴＲＧｓｉｇ／ｒｅｆに従って、フォトダイオードＰＤから第１フローティングディフュージョンＦＤ１又は第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２への電荷の転送をオン／オフする。例えば、転送トランジスタＴＲＧのゲートにＨｉｇｈレベルの転送制御信号ＴＲＧｓｉｇ／ｒｅｆが入力されると、フォトダイオードＰＤに蓄積されている電荷が第１フローティングディフュージョンＦＤ１又は第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２に転送される。一方、転送トランジスタＴＲＧのゲートにＬｏｗレベルの転送制御信号ＴＲＧｓｉｇ／ｒｅｆが供給されると、フォトダイオードＰＤからの電荷の転送が停止する。なお、転送トランジスタＴＲＧが、第１フローティングディフュージョンＦＤ１又は第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２への電荷の転送を停止している間、光電変換された電荷は、フォトダイオードＰＤに蓄積される。
第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２それぞれは、フォトダイオードＰＤから転送トランジスタＴＲＧを介して転送されてくる電荷を蓄積して電圧に変換する機能を持つ。したがって、リセットトランジスタＲＳＴ及び／又は切替トランジスタＦＤＧがオフした浮遊状態では、第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２それぞれの電位は、それぞれが蓄積する電荷量に応じて変調される。
増幅トランジスタＡＭＰは、そのゲートに接続された第１フローティングディフュージョンＦＤ１又は第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２の電位変動を入力信号とする増幅器として機能し、その出力電圧信号は選択トランジスタＳＥＬを介して垂直信号線ＶＳＬに画素信号として出力される。
選択トランジスタＳＥＬは、垂直駆動部１３から供給される選択制御信号ＳＥＬｓｉｇ／ｒｅｆに従って、増幅トランジスタＡＭＰからの電圧信号の垂直信号線ＶＳＬへの出力をオン／オフする。例えば、選択トランジスタＳＥＬのゲートにＨｉｇｈレベルの選択制御信号ＳＥＬｓｉｇ／ｒｅｆが入力されると、増幅トランジスタＡＭＰからの電圧信号が垂直信号線ＶＳＬに出力され、Ｌｏｗレベルの選択制御信号ＳＥＬｓｉｇ／ｒｅｆが入力されると、垂直信号線ＶＳＬへの電圧信号の出力が停止される。これにより、複数の画素が接続された垂直信号線ＶＳＬにおいて、選択した単位画素１１の出力のみを取り出すことが可能となる。
このように、単位画素１１は、垂直駆動部１３から供給される転送制御信号ＴＲＧｓｉｇ／ｒｅｆ、第１リセット信号ＲＳＴｓｉｇ／ｒｅｆ、第２リセット信号ＦＤＧｓｉｇ／ｒｅｆ、及び、選択制御信号ＳＥＬｓｉｇ／ｒｅｆに従って駆動する。
２．４ 差動型増幅読出し構成の例
次に、画素アレイ部１０にて行列状に２次元配置された単位画素１１とカラム読出し回路部１４からなる差動型増幅読出し構成について説明する。
図７は、本実施形態に係る差動型増幅読出し構成の概略構成例を示す回路図である。図７に示す差動型増幅読出し構成は、画素信号の読出しが行なわれる単位画素（以下、信号画素という）１１Ａと、差動増幅の基準電圧を与える単位画素（以下、参照画素という）１１Ｂと、カラム読出し回路部１４に配置されたＰＭＯＳトランジスタＭｐ０及びＭｐ１から成るカレントミラー回路１４１と、信号画素１１Ａ及び参照画素１１Ｂに定電流を供給するテール電流源部１４２とで構成される。ここで、参照画素１１Ｂは、リセット時における第１フローティングディフュージョンＦＤ１０の電位変動が、信号画素１１Ａの第１フローティングディフュージョンＦＤ１１の電位変動と等価な動きをする単位画素１１であることが望ましく、例えば、読出し対象である信号画素（読出し画素ともいう）１１Ａの近傍にある読出しが終わった不活性な有効画素などであってよい。
参照画素１１Ｂ側の垂直リセット入力線ＶＲＤ０は、カラム読出し回路部１４で所定の電源Ｖｒｓｔに接続されており、リセット時には、垂直リセット入力線ＶＲＤ０を通して選択された参照画素１１Ｂの第１フローティングディフュージョンＦＤ１０、すなわち参照画素１１Ｂ側の増幅トランジスタＡＭＰ０の入力端子に所望の入力電圧信号が印加される。
参照画素１１Ｂ側の垂直信号線ＶＳＬ０は、カラム読出し回路部１４で、カレントミラー回路１４１における参照側のＰＭＯＳトランジスタＭｐ０のドレイン及びゲートと、読出側のＰＭＯＳトランジスタＭｐ１のゲートとに接続されている。
一方、読出側の垂直信号線ＶＳＬ１は、カラム読出し回路部１４でカレントミラー回路１４１における読出側のＰＭＯＳトランジスタＭｐ１のドレインと、選択された信号画素１１Ａの第１フローティングディフュージョンＦＤ１、すなわち読出側の増幅トランジスタＡＭＰ１の入力端子に、リセットトランジスタＲＳＴ１を介し接続される。これにより、差動型増幅読出し構成の出力信号が負帰還される。差動型増幅読出し構成の出力信号は、垂直信号線ＶＳＬ１から画素信号として取り出される。
また、参照側及び読出側の垂直電流供給線ＣＣＯＭは互いに接続されたのち、例えば、ＮＭＯＳトランジスタ等の負荷ＭＯＳトランジスタを用いて構成された定電流源であるテール電流源部１４２に接続される。
２．５ 差動型増幅読出し構成の周辺回路の例
つづいて、差動型増幅読出し構成の周辺回路を含めた構成について説明する。図８は、本実施形態に係る差動型増幅読出し構成及びその周辺回路の概略構成例を示す回路図である。なお、図８における差動型増幅読出し構成は、図７に例示した差動型増幅読出し構成と同様の構成であるが、図８では、例として、図７の参照画素１１Ｂを単位画素１１ｉとし、信号画素１１Ａを単位画素１１ｉ＋１としている。
図８に示すように、差動型増幅読出し構成を形成する信号画素１１Ａ及び参照画素１１Ｂには、例えば、列（カラム）方向に配列する複数の単位画素１１のうちの２つの単位画素１１ｉ及び１１ｉ＋１が用いられる。すなわち、差動型増幅読出し構成である差動増幅回路は、定電流回路であるテール電流源部１４２と、カレントミラー回路１４１と、２つの単位画素１１それぞれの増幅トランジスタＡＭＰｉ及びＡＭＰｉ＋１とで構成される。
単位画素１１ｉのリセットトランジスタＲＳＴｉのソースは、垂直リセット入力線ＶＲＤ０ｋに接続される。一方、単位画素１１ｉ＋１のリセットトランジスタＲＳＴｉ＋１のソースは、垂直リセット入力線ＶＲＤ１ｋに接続される。
また、単位画素１１ｉの選択トランジスタＳＥＬｉのソースは、垂直信号線ＶＳＬ０ｋに接続される。一方、単位画素１１ｉ＋１の選択トランジスタＳＥＬｉ＋１のソースは、垂直信号線ＶＳＬ１ｋに接続される。
さらに、単位画素１１ｉの増幅トランジスタＡＭＰｉのソースと、単位画素１１ｉ＋１の増幅トランジスタＡＭＰｉ＋１のソースとは共に、垂直電流供給線ＶＣＯＭｋに接続される。
垂直リセット入力線ＶＲＤ０ｋは、ソースフォロワ読出しの際にＨｉｇｈレベルのイネーブル信号ＳＦＥＮが入力されるスイッチＳＷＲＤＳ０を介して電源電圧ＶＤＤに接続されると共に、差動型増幅読出しの際にＨｉｇｈレベルのイネーブル信号ＤＡＥＮが入力されるスイッチＳＷＲＤＤ０を介して所定の電源Ｖｒｓｔに接続される。同様に、垂直リセット入力線ＶＲＤ１ｋは、ソースフォロワ読出しの際にＨｉｇｈレベルのイネーブル信号ＳＦＥＮが入力されるスイッチＳＷＲＤＳ１を介して電源電圧ＶＤＤに接続されると共に、差動型増幅読出しの際にＨｉｇｈレベルのイネーブル信号ＤＡＥＮが入力されるスイッチＳＷＲＤＤ１を介して所定の電源Ｖｒｓｔに接続される。
垂直信号線ＶＳＬ０ｋの一方の端は、差動型増幅読出しの際にＨｉｇｈレベルのイネーブル信号ＤＡＥＮが入力されるスイッチＳＷＶＳＤ０を介してカレントミラー回路１４１に接続され、他方の端は、ソースフォロワ読出しの際にＨｉｇｈレベルのイネーブル信号ＳＦＥＮが入力されるスイッチＳＷＶＳＳ０を介してテール電流源部１４２に接続される。同様に、垂直信号線ＶＳＬ１ｋの一方の端は、差動型増幅読出しの際にＨｉｇｈレベルのイネーブル信号ＤＡＥＮが入力されるスイッチＳＷＶＳＤ１を介してカレントミラー回路１４１に接続され、他方の端は、ソースフォロワ読出しの際にＨｉｇｈレベルのイネーブル信号ＳＦＥＮが入力されるスイッチＳＷＶＳＳ１を介してテール電流源部１４２に接続される。
垂直電流供給線ＶＣＯＭｋの一方の端は、ソースフォロワ読出しの際にＨｉｇｈレベルのイネーブル信号ＳＦＥＮが入力されるスイッチＳＷＣＯＭＳを介して電源電圧ＶＤＤに接続され、他方の端は、差動型増幅読出しの際にＨｉｇｈレベルのイネーブル信号ＤＡＥＮが入力されるスイッチＳＷＣＯＭＤを介してテール電流源部１４２に接続される。
また、垂直リセット入力線ＶＲＤ０ｋと垂直信号線ＶＳＬ０ｋとは、列方向の信号画素の切替えを制御する制御信号ＤＡＳ０が入力されるスイッチＳＷ０を介して接続されている。同様に、垂直リセット入力線ＶＲＤ１ｋと垂直信号線ＶＳＬ１ｋとは、列方向の信号画素の切替えを制御する制御信号ＤＡＳ１が入力されるスイッチＳＷ１を介して接続されている。
さらに、カレントミラー回路１４１における垂直信号線ＶＳＬ０ｋに設けられたＰＭＯＳトランジスタＭｐ０のドレインは、列方向の信号画素の切替えを制御する制御信号ＤＡＳ０が入力されるスイッチＳＷ２を介して、ＰＭＯＳトランジスタＭｐ０及びＭｐ１のゲートに接続されている。同様に、カレントミラー回路１４１における垂直信号線ＶＳＬ１ｋに設けられたＰＭＯＳトランジスタＭｐ１のドレインは、列方向の信号画素の切替えを制御する制御信号ＤＡＳ１が入力されるスイッチＳＷ３を介して、ＰＭＯＳトランジスタＭｐ０及びＭｐ１のゲートに接続されている。
以上のような構成において、各スイッチＳＷのオン／オフを切り替えることで、差動型増幅読出しとソースフォロワ読出しとを切り替えることが可能となる。また、差動型増幅読出し時には、切替トランジスタＦＤＧｉ及びＦＤＧｉ＋１のオン／オフを切り替えることで、差動型増幅読出し構成の変換効率を変化させることが可能となる。
なお、信号画素１１Ａと参照画素１１Ｂとの組合せは、列方向において隣接する２つの単位画素１１ｉ及び１１ｉ＋１に限定されるものではないが、例えば、図８に示すように、奇数行目の単位画素１１ｉの選択トランジスタＳＥＬｉを垂直信号線ＶＳＬ０ｋに接続し、偶数行目の単位画素１１ｉ＋１の選択トランジスタＳＥＬｉ＋１を垂直信号線ＶＳＬ１ｋに接続した場合には、互いに隣接する２つの単位画素１１ｉ及び１１ｉ＋１を信号画素１１Ａと参照画素１１Ｂとして組み合わせることができる。ただし、これに限定されず、それぞれの選択トランジスタＳＥＬが異なる垂直信号線ＶＳＬに接続されている同一列内の２つの単位画素１１であれば、その組合せを種々変形することが可能である。
２．６ 切替え時の周辺回路のスイッチ状態
次に、差動型増幅読出しとソースフォロワ読出しとを切り替える際の周辺回路のスイッチ状態を、図８に示す構成例に基づき説明する。
２．６．１ 差動型増幅読出し時の周辺回路のスイッチ状態
図９は、図８に示す構成例をベースとした、本実施形態に係る差動型増幅読出し時の周辺回路のスイッチ状態の例を示す回路図である。
図９に示すように、差動型増幅読出し時には、Ｌｏｗレベルのイネーブル信号ＳＦＥＮが出力されることで、周辺回路におけるスイッチＳＷＲＤＳ０、ＳＷＲＤＳ１、ＳＷＣＯＭＳ、ＳＷＶＳＳ０及びＳＷＶＳＳ１がオフ状態とされ、Ｈｉｇｈレベルのイネーブル信号ＤＡＥＮが出力されることで、周辺回路におけるスイッチＳＷＶＳＤ０、ＳＷＶＳＤ１及びＳＷＣＯＭＤがオン状態とされる。
また、ｉ行目の単位画素１１ｉが参照画素１１Ｂとして選択され、ｉ＋１行目の単位画素１１ｉ＋１が信号画素１１Ａとして選択された場合、Ｈｉｇｈレベルの制御信号ＤＡＳ０とＬｏｗレベルの制御信号ＤＡＳ１とが出力される。これにより、周辺回路におけるスイッチＳＷＲＤＤ０、ＳＷ０及びＳＷ２がオン状態とされると共に、スイッチＳＷＲＤＤ１、ＳＷ１及びＳＷ３がオフ状態とされる。
なお、図示は省略するが、ｉ−１行目の単位画素１１ｉ−１を参照画素１１Ｂとして選択し、ｉ行目の単位画素１１ｉを信号画素１１Ａとして選択する場合には、Ｌｏｗレベルの制御信号ＤＡＳ０とＨｉｇｈレベルの制御信号ＤＡＳ１とが出力されることで、周辺回路におけるスイッチＳＷＲＤＤ０、ＳＷ０及びＳＷ２がオフ状態とされると共に、スイッチＳＷＲＤＤ１、ＳＷ１及びＳＷ３がオン状態とされる。
２．６．２ ソースフォロワ読出し時の周辺回路のスイッチ状態
一方、図１０は、図８に示す構成例をベースとした、本実施形態に係るソースフォロワ読出し時の周辺回路のスイッチ状態の例を示す回路図である。
図１０に示すように、ソースフォロワ読出し時には、Ｈｉｇｈレベルのイネーブル信号ＳＦＥＮが出力されることで、周辺回路におけるスイッチＳＷＲＤＳ０、ＳＷＲＤＳ１、ＳＷＣＯＭＳ、ＳＷＶＳＳ０及びＳＷＶＳＳ１がオン状態とされ、Ｌｏｗレベルのイネーブル信号ＤＡＥＮが出力されることで、周辺回路におけるスイッチＳＷＶＳＤ０、ＳＷＶＳＤ１及びＳＷＣＯＭＤがオフ状態とされる。
また、制御信号ＤＡＳ０及びＤＡＳ１は、常にＬｏｗレベルとされる。したがって、ソースフォロワ読出し時には、周辺回路におけるスイッチＳＷＲＤＤ０、ＳＷ０及びＳＷ２と、スイッチＳＷＲＤＤ１、ＳＷ１及びＳＷ３とが、常にオフ状態とされる。
以上のように、周辺回路に設けたスイッチＳＷを制御することで、差動型増幅読出しとソースフォロワ読出しとを切り替えることが可能となる。
２．７ 差動型増幅読出し構成の駆動例
次に、差動型増幅読出し構成の駆動例について説明する。なお、以下の説明では、明確化のため、図７に示す差動型増幅読出し構成に基づくものとする。
２．７．１ 第１読出しモード（ＲＳＴ常時Ｈｉｇｈ）
図１１は、本実施形態に係る差動型増幅読出し構成の駆動例を示すタイミングチャ−トである。なお、本例では、第１リセット信号ＲＳＴｓｉｇ／ｒｅｆを常時Ｈｉｇｈ状態とした読出しモード（以下、第１読出しモードという）を説明する。この第１読出しモードは、フォトダイオードＰＤに蓄積した電荷の転送先として第１フローティングディフュージョンＦＤ１を使用する読出しモードである。
図１１に示すように、第１読出しモードでは、まず、時刻ｔ１〜ｔ２の期間において、信号画素１１Ａに入力される第２リセット信号ＦＤＧｓｉｇ及び転送制御信号ＴＲＧｓｉｇがＨｉｇｈレベルに立ち上がると、信号画素１１ＡのフォトダイオードＰＤ１及び第１フローティングディフュージョンＦＤ１に蓄積されている電荷が切替トランジスタＦＤＧ１を介して排出される。これにより、これまでフォトダイオードＰＤ１に蓄積されていた電荷が掃き出され、時刻ｔ２からｔ５までの期間においては、新たに入射した光を光電変換することで得られた電荷がフォトダイオードＰＤ１に蓄積される。
次に、時刻ｔ３〜ｔ７の期間において、選択された信号画素１１Ａ及び参照画素１１Ｂの選択制御信号ＳＥＬｓｉｇ及びＳＥＬｒｅｆがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、信号画素１１Ａの増幅トランジスタＡＭＰ１及び参照画素１１Ｂの増幅トランジスタＡＭＰ０それぞれのソースからドレインに向けて、テール電流源部１４２から電流が供給される。これにより、信号画素１１Ａの第１フローティングディフュージョンＦＤ１１の電位を入力電圧信号とする差動増幅回路（差動型増幅読出し構成）が動作し、その結果、増幅された電圧信号が垂直信号線ＶＳＬに出力される。この状態は、時刻ｔ７において、選択制御信号ＳＥＬｓｉｇ及びＳＥＬｒｅｆがＬｏｗレベルになるまで継続する。
なお、時刻ｔ１からｔ３の期間においては、参照画素１１Ｂの各駆動信号ＳＥＬｒｅｆ、ＲＳＴｒｅｆ、ＦＤＧｒｅｆ及びＴＲＧｒｅｆは、信号画素１１Ａの信号読出しには寄与しない。
また、時刻ｔ３〜ｔ４の期間において、信号画素１１Ａに入力される第２リセット信号ＦＤＧｓｉｇ及び参照画素１１Ｂに入力される第２リセット信号ＦＤＧｒｅｆがＨｉｇｈレベルに立ち上がると、信号画素１１Ａ及び参照画素１１Ｂの第１フローティングディフュージョンＦＤ１１及びＦＤ１０に蓄積されていた電荷がそれぞれ排出され、これにより、出力信号レベルが初期化（リセット）される。
この時、差動増幅回路の出力Ｖｏｕｔは、信号画素１１Ａ側の垂直リセット入力線ＶＲＤ１及び切替トランジスタＦＤＧ１を通して、差動増幅回路の入力の１つである信号画素１１Ａの第１フローティングディフュージョンＦＤ１１に電気的に接続される。その結果、差動増幅回路は、出力Ｖｏｕｔが信号画素１１Ａの第１フローティングディフュージョンＦＤ１１に負帰還されて仮想接地状態となるため、所定の電源Ｖｒｓｔに外部印加で固定されている参照画素１１Ｂの第１フローティングディフュージョンＦＤ１０と、信号画素１１Ａの第１フローティングディフュージョンＦＤ１１と、出力Ｖｏｕｔとが同電位となる（ボルテージフォロワ回路の構成）。
次に、信号画素１１Ａに入力される第２リセット信号ＦＤＧｓｉｇ及び参照画素１１Ｂに入力される第２リセット信号ＦＤＧｒｅｆがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、信号画素１１Ａ及び参照画素１１Ｂの第１フローティングディフュージョンＦＤ１１及びＦＤ１０が、それぞれの垂直リセット入力線ＶＲＤ１及びＶＲＤ０から電気的に切断され、浮遊状態になる。
この時、信号画素１１Ａの第１フローティングディフュージョンＦＤ１１と、参照画素１１Ｂの第１フローティングディフュージョンＦＤ１０とがほぼ等価な構造であることから、リセットオフ時の電位変動（リセットフィードスルー）もほぼ同じとなり、それにより、信号画素１１Ａの第１フローティングディフュージョンＦＤ１１の電位と、参照画素１１Ｂの第１フローティングディフュージョンＦＤ１０の電位とが、ほぼ同じ動きをする。そのため、差動増幅回路の出力は、リセットオン時の電源Ｖｒｓｔの電圧レベルからほとんど変化しない。この状態が、差動型増幅読出しにおけるリセット（初期）状態となり、この出力レベルが、差動型増幅読出しにおけるリセット（初期）レベルとなる。これは、差動増幅回路は、両入力の同相信号成分を増幅しないためである。このリセット状態は、時刻ｔ５で信号電荷の転送が行われるまで続き、その間、リセットレベルとしての電圧が読み出される。
次に、時刻ｔ５〜ｔ６の期間において、信号画素１１Ａの転送制御信号ＴＲＧｓｉｇがパルス状にＨｉｇｈレベルに立ち上がると、信号画素１１ＡのフォトダイオードＰＤ１に蓄積されていた電荷が転送トランジスタＴＲＧ１を介して第１フローティングディフュージョンＦＤ１に転送される。この転送された電荷により、信号画素１１Ａの第１フローティングディフュージョンＦＤ１の電位が変調される。この変調された電位が信号画素１１Ａの増幅トランジスタＡＭＰ１のゲートに電圧信号として入力されると、信号画素１１Ａ側の垂直信号線ＶＳＬ１に蓄積電荷量に応じた電圧信号が出力される。
この信号読出し状態は、時刻ｔ７において選択制御信号ＳＥＬｓｉｇ及びＳＥＬｒｅｆがＬｏｗレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
このようにして読み出されたリセットレベルと信号レベルとの差分をとることで、ノイズを除去するＣＤＳ処理が実行され、これにより、ノイズが除去された画素信号が読み出される。
２．７．２ 第２読出しモード（ＦＤＧ常時Ｈｉｇｈ）
次に、差動型増幅読出し構成の他の駆動例について説明する。図１２は、本実施形態に係る差動型増幅読出し構成の他の駆動例を示すタイミングチャ−トである。なお、本例では、第２リセット信号ＦＤＧｓｉｇ／ｒｅｆを常時Ｈｉｇｈ状態とした読出しモード（以下、第２読出しモードという）を説明する。この第２読出しモードは、フォトダイオードＰＤに蓄積した電荷の転送先として第１及び第２フローティングディフュージョンＦＤ１及びＤＳ２を使用する読出しモードである。したがって、第３読出しモードは、第１読出しモードよりも変換効率ηｖｓｌが低い読出しモードとなる。
図１２に示すように、第２読出しモードでは、まず、時刻ｔ１〜ｔ２の期間において、信号画素１１Ａに入力される第１リセット信号ＲＳＴｓｉｇ及び転送制御信号ＴＲＧｓｉｇがＨｉｇｈレベルに立ち上がると、信号画素１１ＡのフォトダイオードＰＤ１並びに第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１に蓄積されている電荷がリセットトランジスタＲＳＴ１を介して排出される。これにより、これまでフォトダイオードＰＤ１に蓄積されていた電荷が掃き出され、時刻ｔ２からｔ５までの期間においては、新たに入射した光を光電変換することで得られた電荷がフォトダイオードＰＤ１に蓄積される。
次に、時刻ｔ３〜ｔ７の期間において、選択された信号画素１１Ａ及び参照画素１１Ｂの選択制御信号ＳＥＬｓｉｇ及びＳＥＬｒｅｆがＬｏｗレベルからＨｉｇｈレベルに立ち上がると、信号画素１１Ａの増幅トランジスタＡＭＰ１及び参照画素１１Ｂの増幅トランジスタＡＭＰ０それぞれのソースからドレインに向けて、テール電流源部１４２から電流が供給される。これにより、信号画素１１Ａの第１フローティングディフュージョンＦＤ１１及び第２フローティングディフュージョンＦＤ２１の合成電位を入力電圧信号とする差動増幅回路（差動型増幅読出し構成）が動作し、その結果、増幅された電圧信号が垂直信号線ＶＳＬに出力される。この状態は、時刻ｔ７において選択制御信号ＳＥＬｓｉｇ及びＳＥＬｒｅｆがＬｏｗレベルになるまで継続する。
なお、時刻ｔ１からｔ３の期間においては、参照画素１１Ｂの各駆動信号ＳＥＬｒｅｆ、ＲＳＴｒｅｆ、ＦＤＧｒｅｆ及びＴＲＧｒｅｆは、信号画素１１Ａの信号読出しには寄与しない。
また、時刻ｔ３〜ｔ４の期間において、信号画素１１Ａに入力される第１リセット信号ＲＳＴｓｉｇ及び参照画素１１Ｂに入力される第１リセット信号ＲＳＴｒｅｆがＨｉｇｈレベルに立ち上がると、信号画素１１Ａ及び参照画素１１Ｂの第１及び第２フローティングディフュージョンＦＤ１１、ＦＤ２１、ＦＤ１０及びＦＤ２０に蓄積されていた電荷がそれぞれ排出され、これにより、出力信号レベルが初期化（リセット）される。
この時、差動増幅回路の出力Ｖｏｕｔは、信号画素１１Ａ側の垂直リセット入力線ＶＲＤ１及びリセットトランジスタＲＳＴ１を通して、差動増幅回路の入力の１つである信号画素１１Ａの第１及び第２フローティングディフュージョンＦＤ１及びＦＤ２に電気的に接続される。その結果、差動増幅回路は、出力Ｖｏｕｔが信号画素１１Ａの第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１に負帰還されて仮想接地状態となるため、所定の電源Ｖｒｓｔに外部印加で固定されている参照画素１１Ｂの第１及び第２フローティングディフュージョンＦＤ１０及びＦＤ２０と、信号画素１１Ａの第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１と、出力Ｖｏｕｔとが同電位となる（ボルテージフォロワ回路の構成）。
次に、信号画素１１Ａに入力される第２リセット信号ＦＤＧｓｉｇ及び参照画素１１Ｂに入力される第２リセット信号ＦＤＧｒｅｆがＨｉｇｈレベルからＬｏｗレベルに立ち下がると、信号画素１１Ａ及び参照画素１１Ｂの第１フローティングディフュージョンＦＤ１１及びＦＤ１０並びに第２フローティングディフュージョンＦＤ２１及びＦＤ２０が、それぞれの垂直リセット入力線ＶＲＤ１及びＶＲＤ０から電気的に切断され、浮遊状態になる。
この時、信号画素１１Ａの第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１と、参照画素１１Ｂの第１及び第２フローティングディフュージョンＦＤ１０及びＦＤ２０とがほぼ等価な構造であることから、リセットオフ時の電位変動（リセットフィードスルー）もほぼ同じとなり、それにより、信号画素１１Ａの第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１それぞれの電位と、参照画素１１Ｂの第１及び第２フローティングディフュージョンＦＤ１０及びＦＤ２０それぞれの電位とが、ほぼ同じ動きをする。そのため、差動増幅回路の出力は、リセットＯＮ時の電源Ｖｒｓｔの電圧レベルからほとんど変化しない。この状態が、差動型増幅読出しにおけるリセット（初期）状態となり、この出力レベルが、差動型増幅読出しにおけるリセット（初期）レベルとなる。これは、差動増幅回路は、両入力の同相信号成分は増幅しないためである。このリセット状態は、時刻ｔ５で信号電荷の転送が行われるまで続き、その間、リセットレベルとしての電圧が読み出される。
次に、時刻ｔ５〜ｔ６の期間において、信号画素１１Ａの転送制御信号ＴＲＧｓｉｇがパルス状にＨｉｇｈレベルに立ち上がると、信号画素１１ＡのフォトダイオードＰＤ１に蓄積された電荷が転送トランジスタＴＲＧ１を介して第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１に転送される。この転送された電荷により、信号画素１１Ａの第１及び第２フローティングディフュージョンＦＤ１１及びＦＤ２１の電位が変調される。この変調された電位が信号画素１１Ａの増幅トランジスタＡＭＰ１のゲートに電圧信号として入力されると、信号画素１１Ａ側の垂直信号線ＶＳＬ１に蓄積電荷量に応じた電圧信号が出力される。
この信号読出し状態は、時刻ｔ７において選択制御信号ＳＥＬｓｉｇがＬｏｗレベルになるまで続き、その間、信号レベルとしての電圧が読み出される。
このようにして読み出されたリセットレベルと信号レベルとの差分をとることで、ノイズを除去するＣＤＳ処理が実行され、これにより、ノイズが除去された画素信号が読み出される。
２．８ 差動型増幅読出しの変換効率
ここで、差動型増幅読出し（第１読出しモード及び第２読出しモード）の変換効率について説明する。図１３Ａは、第１読出しモード、すなわち、信号画素１１Ａ及び参照画素１１Ｂに入力する第１リセット信号ＲＳＴｓｉｇ／ｒｅｆを共に常時Ｈｉｇｈ状態とした場合の差動型増幅読出し構成の接続状態を示す回路図である。図１３Ｂは、第２読出しモード、すなわち、信号画素１１Ａ及び参照画素１１Ｂに入力する第２リセット信号ＦＤＧｓｉｇ／ｒｅｆを共に常時Ｈｉｇｈ状態とした場合の差動型増幅読出し構成の接続状態を示す回路図である。
図１３Ａに示すように、第１読出しモードでは、信号画素１１ＡのリセットトランジスタＲＳＴ１と参照画素１１ＢのリセットトランジスタＲＳＴ０とが共に常時オン状態となる。この状態では、差動増幅回路（差動型増幅読出し構成）のオープンループ・ゲインを−Ａｖとした場合、その変換効率ηｖｓｌは、以下の式（３）で表される。
Figure 2021182657
一方、図１３Ｂに示すように、第２読出しモードでは、信号画素１１Ａの切替トランジスタＦＤＧ１と参照画素１１Ｂの切替トランジスタＦＤＧ０とが共に常時オン状態となる。この状態での変換効率ηｖｓｌは、以下の式（４）で表される。
Figure 2021182657
式（３）と式（４）とを比較すると分かるように、式（４）では、信号画素１１Ａにおける第２フローティングディフュージョンＦＤ２の寄生容量ＣＦＤ２と、第２フローティングディフュージョンＦＤ２と垂直信号線ＶＳＬ１との間の帰還容量ＣＦＤ２−ＶＳＬとが分母に加わっているため、式（４）の方が式（３）よりも変換効率ηｖｓｌが低下していることが分かる。すなわち、第１読出しモードの方が、第２読出しモードよりも変換効率ηｖｓｌが高い。
２．９ ソースフォロワ読出し構成の駆動例
次に、ソースフォロワ読出し構成の駆動例について説明する。ソースフォロワ読出し構成の駆動は、基本的には、通常のソースフォロワ読出し時の駆動と同様であってよい。ただし、本実施形態では、第１リセット信号ＲＳＴｓｉｇ／ｒｅｆを常時Ｈｉｇｈ状態とした第３読出しモードと、第２リセット信号ＦＤＧｓｉｇ／ｒｅｆを常時Ｈｉｇｈ状態とした第４読出しモードとが存在する。
第３読出しモードは、差動型増幅読出し構成の第１読出しモードと同様に、フォトダイオードＰＤに蓄積した電荷の転送先として第１フローティングディフュージョンＦＤ１を使用する読出しモードである。一方、第４読出しモードは、差動型増幅読出し構成の第２読出しモードと同様に、フォトダイオードＰＤに蓄積した電荷の転送先として第１及び第２フローティングディフュージョンＦＤ１及びＤＳ２を使用する読出しモードである。したがって、第４読出しモードは、第３読出しモードよりも変換効率ηｖｓｌが低い読出しモードとなる。
２．１０ ソースフォロワ読出しの変換効率
つづいて、ソースフォロワ読出し（第３読出しモード及び第４読出しモード）の変換効率について説明する。図１４Ａは、第３読出しモード、すなわち、読出し対象の単位画素１１に入力する第１リセット信号ＲＳＴｓｉｇを常時Ｈｉｇｈ状態とした場合のソースフォロワ読出し構成の接続状態を示す回路図である。図１４Ｂは、第４読出しモード、すなわち、読出し対象の単位画素１１に入力する第２リセット信号ＦＤＧｓｉｇを常時Ｈｉｇｈ状態とした場合のソースフォロワ読出し構成の接続状態を示す回路図である。
図１４Ａに示すように、第３読出しモードでは、読出し対象の単位画素１１のリセットトランジスタＲＳＴが常時オン状態となる。この状態では、ソースフォロワ回路の電圧ゲインをＧとした場合、その変換効率ηｖｓｌは、以下の式（５）で表される。
Figure 2021182657
一方、図１４Ｂに示すように、第４読出しモードでは、読出し対象の単位画素１１の切替トランジスタＦＤＧが常時オン状態となる。この状態での変換効率ηｖｓｌは、以下の式（６）で表される。
Figure 2021182657
式（５）と式（６）とを比較すると分かるように、第２フローティングディフュージョンＦＤ２の寄生容量ＣＦＤ２と、第２フローティングディフュージョンＦＤ２と垂直信号線ＶＳＬとの間の帰還容量ＣＦＤ２−ＶＳＬとが分母に加わっているため、式（６）の方が式（５）よりも変換効率ηｖｓｌが低下していることが分かる。すなわち、第４読出しモードの方が、第３読出しモードよりも変換効率ηｖｓｌが低い。
２．１１ 差動型増幅読出しの変換効率とソースフォロワ読出しの変換効率との関係
以上のように、差動型増幅読出しにおいて、第１読出しモードは第２読出しモードよりも変換効率ηｖｓｌが高く、ソースフォロワ読出しにおいて、第４読出しモードは第３読出しモードよりも変換効率ηｖｓｌが低い。そこで、第４読出しモードの変換効率ηｖｓｌが第２読出しモードの変換効率ηｖｓｌよりも低くなり、且つ、第１読出しモードの変換効率ηｖｓｌが第３読出しモードの変換効率ηｖｓｌよりも高くなるように、単位画素１１を構成する各トランジスタ及び配線のパラメータを設定する。
それにより、変換効率ηｖｓｌの最も高い差動型増幅読出しの第１読出しモードと、変換効率ηｖｓｌの最も低いソースフォロワ読出しの第４読出しモードとの間に、中間の変換効率ηｖｓｌの第２読出しモード及び第３読出しモードを設けることが可能となる。
このように、差動型増幅読出しとソースフォロワ読出しとを切り替える際の繋ぎとなる変換効率ηｖｓｌの読出しモード（第２読出しモード及び第３読出しモード）を設けることで、差動型増幅読出しとソースフォロワ読出しとを切り替えたときに発生する撮像画像の出力信号レベルや総ノイズ等の変化を低減することが可能となる。それにより、例えば、ソースフォロワ読出しと差動型増幅読出しとを切り替える構成をＡＥ制御システムに組み込んだ場合の画質の低下を抑制することが可能となる。
なお、第２読出しモードの変換効率ηｖｓｌは、第３読出しモードの変換効率ηｖｓｌに対して、高い変換効率であってもよいし、低い変換効率であってもよいし、同等の変換効率であってもよい。
２．１２ 差動型増幅読出し構成を形成する単位画素の組合せ例
次に、本実施形態に係る差動型増幅読出し構成を形成する単位画素１１の組合せについて、幾つか例を挙げて説明する。
２．１２．１ 第１の組合せ例
図１５は、本実施形態に係る第１の組合せ例を説明するための模式図である。なお、図１５では、上述において図８を用いて説明したように、例えば、奇数行目の単位画素１１ｉの選択トランジスタＳＥＬｉが垂直信号線ＶＳＬ０ｋに接続され、偶数行目の単位画素１１ｉ＋１の選択トランジスタＳＥＬｉ＋１が垂直信号線ＶＳＬ１ｋに接続されているものとする。
列方向に配列する単位画素１１が交互に異なる垂直信号線ＶＳＬに接続されている場合、図１５に示すように、第１の組合せ例では、列方向に配列する単位画素１１において、互いに隣接する２つの単位画素１１が信号画素１１Ａ及び参照画素１１Ｂとして選択される。例えば、ｉ行目の読出しの際には、単位画素１１ｉが信号画素１１Ａとして選択され、単位画素１１ｉ−１が参照画素１１Ｂとして選択される。
次いで、ｉ＋１行目の読出しの際には、単位画素１１ｉ＋１が信号画素１１Ａとして選択され、単位画素１１ｉが参照画素１１Ｂとして選択される。以降、信号画素１１Ａとして選択される単位画素１１の行（以下、読出し行という）の切り替わりに追随して、参照画素１１Ｂとして選択される単位画素１１の行（以下、参照行という）が切り替えられる。
ただし、第１の組合せ例において、参照行は、読出し行の直前に読出し行とされた行に限られず、次に読出し行として選択される行であってもよい。
２．１２．２ 第２の組合せ例
図１６は、本実施形態に係る第２の組合せ例を説明するための模式図である。図１６に示すように、第２の組合せ例では、参照行が特定の行に固定されている。この参照行は、例えば、画素アレイ部１０における有効画素領域外の行であってもよい。この場合、参照行の参照画素１１Ｃは、垂直信号線ＶＳＬ０ｋに接続され、信号画素１１Ａを含む有効画素領域の単位画素１１は、全て垂直信号線ＶＳＬ１ｋに接続される。なお、参照画素１１Ｃは、参照画素１１Ｂと同様、通常の単位画素１１と同様の構成を有してもよい。
２．１２．２．１ 第２の組合せ例とした場合の差動型増幅読出し構成の周辺回路の変形例
第２の組合せ例のように、参照行を固定した場合、差動型増幅読出し構成の周辺回路を含めた構成は、図８に例示した構成に代えて、図１７に例示する構成とすることができる。
図１７に例示する構成では、図８に例示した構成と異なり、参照画素１１ＣのリセットトランジスタＲＳＴｃのソースが、垂直リセット入力線ＶＲＤ０ｋに接続され、全ての単位画素１１ｉのリセットトランジスタＲＳＴｉ＋１のソースが、垂直リセット入力線ＶＲＤ１ｋに接続される。また、垂直リセット入力線ＶＲＤ０ｋは、所定の電源Ｖｒｓｔに接続される。さらに、垂直リセット入力線ＶＲＤ１ｋは、ソースフォロワ読出しの際にＨｉｇｈレベルのイネーブル信号ＳＦＥＮが入力されるスイッチＳＷ５を介して電源電圧ＶＤＤに接続されると共に、差動型増幅読出しの際にＨｉｇｈレベルのイネーブル信号ＤＡＥＮが入力されるスイッチＳＷ４を介して垂直信号線ＶＳＬ１ｋに接続される。
なお、図１７に例示する構成では、参照画素１１Ｃにおける選択トランジスタＳＥＬｃのソースが接続される垂直信号線ＶＳＬ０ｋの一方の端側のスイッチＳＷＶＳＤ０が省略されると共に、他方の端がテール電流源部１４２には接続されない。また、カレントミラー回路１４１を構成する２つのＰＭＯＳトランジスタＭｐ０及びＭｐ１におけるスイッチＳＷ２又はＳＷ３を介したドレイン−ゲート間の接続構成は、ＰＭＯＳトランジスタＭｐ０のドレインとＰＭＯＳトランジスタＭｐ０及びＭｐ１のゲートとを接続する通常のカレントミラー回路の構成に置き換えられている。
このような構成に対し、差動型増幅読出し時には、Ｈｉｇｈレベルのイネーブル信号ＤＡＥＮとＬｏｗレベルのイネーブル信号ＳＦＥＮとがそれぞれのスイッチＳＷに入力される。これにより、スイッチＳＷＶＳＤ１、ＳＷＣＯＭＤ及びＳＷ４がオン状態とされ、スイッチＳＷＣＯＭＳ、ＳＷＶＳＳ１及びＳＷ５がオフ状態とされる。一方、ソースフォロワ読出し時には、Ｌｏｗレベルのイネーブル信号ＤＡＥＮとＨｉｇｈレベルのイネーブル信号ＳＦＥＮとがそれぞれのスイッチＳＷに入力される。これにより、スイッチＳＷＶＳＤ１、ＳＷＣＯＭＤ及びＳＷ４がオフ状態とされ、スイッチＳＷＣＯＭＳ、ＳＷＶＳＳ１及びＳＷ５がオン状態とされる。
２．１３ 単位画素の回路構成の変形例
次に、本実施形態に係る単位画素１１の回路構成の変形例について、幾つか例を挙げて説明する。なお、参考として、図６に示した本実施形態に係る単位画素１１の回路構成例を、図１８Ａに書き直す。図６及び図１８Ａに示す単位画素１１では、帰還容量ＣＦＤ１−ＶＳＬが、転送トランジスタＴＲＦと増幅トランジスタＡＭＰとを結ぶノードと、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを結ぶノードとの間で形成され、帰還容量ＣＦＤ２−ＶＳＬが、リセットトランジスタＲＳＴと切替トランジスタＦＤＧとを結ぶノードと、増幅トランジスタＡＭＰと選択トランジスタＳＥＬとを結ぶノードとの間で形成されている。
２．１３．１ 第１の変形例
図１８Ｂは、本実施形態に係る単位画素の第１の変形例を示す回路図である。図１８Ｂに示すように、第１の変形例に係る単位画素１１ａは、帰還容量ＣＦＤ２−ＶＳＬが、リセットトランジスタＲＳＴと切替トランジスタＦＤＧとを結ぶノードと、垂直信号線ＶＳＬとの間で形成されている点で、図１８Ａに示す単位画素１１と異なる。
２．１３．２ 第２の変形例
図１８Ｃは、本実施形態に係る単位画素の第２の変形例を示す回路図である。図１８Ｃに示すように、第２の変形例に係る単位画素１１ｂは、帰還容量ＣＦＤ２−ＶＳＬが、リセットトランジスタＲＳＴと切替トランジスタＦＤＧとを結ぶノードと、垂直信号線ＶＳＬとの間で形成されていると共に、帰還容量ＣＦＤ１−ＶＳＬが、転送トランジスタＴＲＦと増幅トランジスタＡＭＰとを結ぶノードと、垂直信号線ＶＳＬとの間で形成されている点で、図１８Ａに示す単位画素１１と異なる。
２．１３．３ 第３の変形例
図１９Ａは、本実施形態に係る単位画素の第３の変形例を示す回路図である。図１９Ａに示すように、第３の変形例に係る単位画素１１ｃは、第１フローティングディフュージョンＦＤ１と垂直信号線ＶＳＬとの間の帰還容量を、容量ＣＦＤ１−ＶＳＬと容量ＣＦＤ２−ＶＳＬとに分割し、容量ＣＦＤ２−ＶＳＬを必要に応じて切替トランジスタＦＤＧで画素回路から切り離すことができるように構成されている。
例えば、容量ＣＦＤ１−ＶＳＬは、増幅トランジスタＡＭＰのゲート−ドレイン間の寄生容量であってよい。一方、電気的に切り離すことが可能な容量ＣＦＤ２−ＶＳＬは、例えば、容量素子やメタル層（以下、メタル層を含めて容量素子という）などで意図的に付加された容量であってもよい。この場合、容量ＣＦＤ２−ＶＳＬを形成する容量素子が、第２フローティングディフュージョンＦＤ２の代わりの電荷蓄積部として機能する。
このような構成によれば、第２フローティングディフュージョンＦＤ２を省略することが可能となる。その場合、上述した式（３）〜式（６）における寄生容量ＣＦＤ２の項が省略される。
２．１３．４ 第４の変形例
図１９Ｂは、本実施形態に係る単位画素の第４の変形例を示す回路図である。図１９Ａに示した単位画素１１ｃ及び図１９Ｂに示す単位画素１１ｄのように、切替トランジスタＦＤＧは、帰還容量ＣＦＤ２−ＶＳＬに対して、第１フローティングディフュージョンＦＤ１側に配置されても（第３の変形例。図１９Ａ参照）、垂直信号線ＶＳＬ側に配置されても（第４の変形例。図１９Ｂ参照）よい。
２．１３．５ 第５の変形例
図２０は、本実施形態に係る単位画素の第５の変形例を示す回路図である。図２０に示すように、第５の変形例に係る単位画素１１ｅは、第２フローティングディフュージョンＦＤ２が第１フローティングディフュージョンＦＤ１を形成するノートと接地との間に設けられ、切替トランジスタＦＤＧが第１フローティングディフュージョンＦＤ１と第２フローティングディフュージョンＦＤ２との間に配置され、リセットトランジスタＲＳＴが第１フローティングディフュージョンＦＤ１と垂直リセット入力線ＶＲＤとの間に配置された構成を備える。
２．１３．６ 第６の変形例
図２１は、本実施形態に係る単位画素の第６の変形例を示す回路図である。図２１に示すように、第６の変形例に係る単位画素１１ｆは、複数のフォトダイオードＰＤｍ−１及びＰＤｍと複数の転送トランジスタＴＲＧｍ−１及びＴＲＧｍとで、他の回路構成（リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、第１フローティングディフュージョンＦＤ１及び第２フローティングディフュージョンＦＤ２等）を共有する構成を備える。言い換えれば、単位画素１１ｆは、隣接する単位画素１１との間で、リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、第１フローティングディフュージョンＦＤ１及び第２フローティングディフュージョンＦＤ２等を共有する構成を備える。
なお、図２１では、列方向に配列する単位画素１１のうち隣接する２つの単位画素１１間で回路構成を共有する場合を例示したが、これに限定されず、３つ以上の単位画素１１間で回路構成を共有するなど、種々変形することが可能である。
以上のように、本実施形態に係る単位画素１１は、図６及び図１８Ａに例示した回路構成に限定されず、種々変形することが可能である。
２．１４ 単位画素の断面構造例
次に、本実施形態に係る単位画素１１の断面構造について、幾つか例を挙げて説明する。
２．１４．１ 第１例
第１例では、表面照射型の単位画素１１の断面構造について、例を挙げて説明する。なお、本説明において、表面照射型とは、半導体基板における素子形成面を表面とし、この表面側からフォトダイオードＰＤへ光が入射する構造であるとする。
図２２Ａは、本実施形態の第１例に係る単位画素の断面構造例を示す断面図である。なお、図２２Ａ中、上側を表面（上面ともいう）とする。また、図２２Ａには、表面と垂直な面の断面が示されている。
図２２Ａに示すように、表面照射型の単位画素１１は、半導体基板１２０と、半導体基板１２０の上面上に設けられた配線層１１０とを備える。半導体基板１２０の上面付近には、行列状に２次元配置されたフォトダイオードＰＤが形成されている。
配線層１１０は、半導体基板１２０における各フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲＧや、転送トランジスタＴＲＧと他の画素トランジスタ（リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）とを接続する配線１１１等が、シリコン酸化膜などの絶縁膜１１２により覆われた構造を有する。なお、転送トランジスタＴＲＧ及び配線１１１は、フォトダイオードＰＤの上方から外れた位置に配置されており、これにより、フォトダイオードＰＤの上方に、フォトダイオードＰＤへ光が入射するための受光部開口エリアＡＰが設けられている。
配線層１１０の平坦化された上面上には、特定の波長の光を選択的に透過させるカラーフィルタ１０２と、入射する光をフォトダイオードＰＤに集光するオンチップレンズ１０１とが、単位画素１１ごとに設けられている。
また、図示は省略するが、半導体基板１２０におけるフォトダイオードＰＤの形成領域以外の領域、及び／又は、この領域に対応する配線層１１０には、転送トランジスタＴＲＧ以外の画素トランジスタ（リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）や、カラム読出し回路部１４やカラム信号処理部１５やその他の周辺回路等が設けられてもよい。
この表面照射型は、例えば、設計が容易で製造コストが安いという点においてメリットがある。
２．１４．２ 第２例
第２例では、裏面照射型の単位画素１１の断面構造について、例を挙げて説明する。なお、本説明において、裏面照射型とは、半導体基板における素子形成面と反対側を裏面とし、この裏面側からフォトダイオードＰＤへ光が入射する構造であるとする。
図２２Ｂは、本実施形態の第２例に係る単位画素の断面構造例を示す断面図である。なお、図２２Ｂ中、上側を裏面とする。また、図２２Ｂには、裏面と垂直な面の断面が示されている。
図２２Ｂに示すように、裏面照射型の単位画素１１は、半導体基板２２０と、半導体基板２２０の表面側に設けられた配線層１１０と、配線層１１０の上面に設けられた支持基板１３０とを備える。
半導体基板２２０の表面付近には、図２２Ａに示す半導体基板１２０と同様に、行列状に２次元配置されたフォトダイオードＰＤが形成されている。ただし、半導体基板２２０は、裏面側からＣＭＰ（Chemical Mechanical Polishing）等で削られることで、フォトダイオードＰＤが裏面付近にも位置するように薄厚化されている。
配線層１１０は、図２２Ａに示す配線層１１０と同様に、転送トランジスタＴＲＧや配線１１１等が絶縁膜１１２により覆われた構造を有する。ただし、裏面照射型の場合、フォトダイオードＰＤへ光が入射するための受光開口ＡＰを配線層１１０に設ける必要がない。
半導体基板２２０の平坦化された裏面上には、特定の波長の光を選択的に透過させるカラーフィルタ１０２と、入射する光をフォトダイオードＰＤに集光するオンチップレンズ１０１とが、単位画素１１ごとに設けられている。
配線層１１０の平坦化された上面には、支持基板１３０が接合されている。支持基板１３０は、例えば、シリコン基板などの半導体基板であってよい。この支持基板１３０には、例えば、転送トランジスタＴＲＧ以外の画素トランジスタ（リセットトランジスタＲＳＴ、切替トランジスタＦＤＧ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ等）や、カラム読出し回路部１４やカラム信号処理部１５やその他の周辺回路等が形成されてもよい。
このように、単位画素１１を裏面照射型の画素構造とすることで、フォトダイオードＰＤへ光が入射する開口を表面照射型よりも大きくすることができ、これにより、感度やフルウェルキャパシティ等の画素特性を向上することが可能となる。
２．１５ ＣＭＯＳイメージセンサの構造例
次に、本実施形態に係るＣＭＯＳイメージセンサ１の構造について、幾つか例を挙げて説明する。
２．１５．１ 第１例
図２３Ａは、本実施形態の第１例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。図２３Ａに示すように、第１例に係るＣＭＯＳイメージセンサ１Ａは、半導体基板２００と、支持基板２１０とが接合された積層構造を有する。
半導体基板２００には、画素アレイ部１０と、カラム読出し回路部１４と、カラム信号処理部１５と、その他の周辺回路２０１（システム制御部１２、垂直駆動部１３、水平駆動部１６、信号処理部１７、画素駆動線ＬＤ、垂直画素配線ＬＶ等）が設けられている。なお、画素アレイ部１０における各単位画素１１は、例えば、図２２Ａに示す表面照射型であってもよいし、図２２Ｂに示す裏面照射型であってもよい。
支持基板２１０は、ＣＭＯＳイメージセンサ１Ａの強度を高めるための部材であり、例えば、シリコン基板などの半導体基板や、セラミック基板などの絶縁基板等、種々の基板であってよい。また、画素アレイ部１０における各単位画素１１を表面照射型とした場合には、支持基板２１０が省略されてもよい。
２．１５．２ 第２例
図２３Ｂは、本実施形態の第２例に係るＣＭＯＳイメージセンサの概略構造例を示す模式図である。図２３Ｂに示すように、第２例に係るＣＭＯＳイメージセンサ１Ｂは、第１半導体基板３００と、第２半導体基板３１０とが、例えば、プラズマ接合やＣｕ−Ｃｕボンディング等で接合された積層構造を有する。
第１半導体基板３００には、例えば、画素アレイ部１０が設けられている。一方、第２半導体基板３１０には、カラム読出し回路部１４と、カラム信号処理部１５と、その他の周辺回路２０１が設けられている。なお、画素アレイ部１０における各単位画素１１は、例えば、図２２Ａに示す表面照射型であってもよいし、図２２Ｂに示す裏面照射型であってもよい。
このように、画素アレイ部１０以外の構成を画素アレイ部１０が設けられた第１半導体基板３００とは異なる第２半導体基板３１０に設けた積層構成とすることで、ＣＭＯＳイメージセンサ１Ｂを小型化することが可能となる。また、画素アレイ部１０と他の回路構成とを別々の製造プロセスで形成することが可能となるため、製造コストの低減や高性能化などを容易に実現することが可能となる。
２．１６ 作用・効果
以上のように、本実施形態によれば、最も変換効率ηｖｓｌの高い差動型増幅読出しの第１読出しモードと、最も変換効率ηｖｓｌの低いソースフォロワ読出しの第４読出しモードとの間に、中間の変換効率ηｖｓｌの第２読出しモード及び第３読出しモードを設けることが可能となる。これにより、差動型増幅読出しの低ノイズ特性を維持しつつ、読出し可能な最大電子数を大きくすることができる。すなわち、ソースフォロワ読出しから差動型増幅読出しへ又はその逆へ切り替える際に、中間の変換効率ηｖｓｌの読出しモードを経ることが可能となるため、画質の低下を抑制しつつ、ソースフォロワ読出しと差動型増幅読出しとを切り替えることが可能となる。
なお、上述したように、本実施形態において、差動型増幅読出しの第１読出しモードは、変換効率ηｖｓｌが最も高く且つ低ノイズの読出しモードである。一方、ソースフォロワ読出しの第４読出しモードは、変換効率ηｖｓｌが最も低く、例えば、フォトダイオードＰＤのフルウェルキャパシティ全ての入力電子数を読み出すことが可能な読出しモードである。
また、差動型増幅読出しの第２読出しモードは、第１読出しモードよりも変換効率ηｖｓｌを下げて読出し可能な最大電子数を大きくした読出しモードである。一方、ソースフォロワ読出しの第３読出しモードは、例えば、第２読出しモードと同程度の変換効率ηｖｓｌの読出しモードである。
このように、第２読出しモードと第３読出しモードとの変換効率ηｖｓｌを同程度とすることで、ソースフォロワ読出しから差動型増幅読出しへ又はその逆へ切り替えた際の不自然な出力信号やノイズの段差を軽減することが可能となる。ただし、第３読出しモードの変換効率ηｖｓｌは、第２読出しモードの変換効率ηｖｓｌよりも低くてもよいし、高くてもよい。
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
第１の垂直信号線及び第２の垂直信号線と、
前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
前記第１の垂直信号線に接続された第１の単位画素と、
前記第２の垂直信号線に接続された第２の単位画素と、
前記第１及び第２の単位画素に接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記第１及び第２の単位画素それぞれは、
入射した光を光電変換する光電変換素子と、
前記光電変換素子に発生した電荷を転送する転送トランジスタと、
前記転送トランジスタが転送した電荷を蓄積する第１及び第２の電荷蓄積部と、
前記第２の電荷蓄積部による電荷の蓄積を制御する切替トランジスタと、
前記第１の電荷蓄積部又は前記第１及び第２の電荷蓄積部に蓄積された電荷に応じた電圧を前記第１又は第２の垂直信号線に出現させる増幅トランジスタと、
を備え、
前記第１の単位画素における前記増幅トランジスタのドレインは、前記第１の垂直信号線に接続され、
前記第２の単位画素における前記増幅トランジスタのドレインは、前記第２の垂直信号線に接続され、
前記第１の単位画素における前記増幅トランジスタのソース及び第２の単位画素における前記増幅トランジスタのソースは、前記電流供給線に接続される
固体撮像装置。
（２）
前記第１及び第２の電荷蓄積部に蓄積された電荷を放出するリセットトランジスタをさらに備える前記（１）に記載の固体撮像装置。
（３）
前記第１及び第２の単位画素それぞれは、前記増幅トランジスタの前記ドレインと前記第１又は第２の垂直信号線との間に接続された選択トランジスタをさらに備える前記（１）又は（２）に記載の固体撮像装置。
（４）
前記第１の電荷蓄積部は、前記転送トランジスタのドレインと前記増幅トランジスタのゲートとを接続する第１ノードに設けられた第１容量成分と、前記第１ノードと前記増幅トランジスタのドレイン側の第２ノードとの間の第２容量成分とを含み、
前記第２の電荷蓄積部は、前記転送トランジスタの前記ドレイン側の第３ノードに設けられた第３容量成分と、前記第３ノードと前記増幅トランジスタのドレイン側の第４ノードとの間の第４容量成分とを含む、
前記（１）〜（３）の何れか１項に記載の固体撮像装置。
（５）
前記第１〜第４容量成分のうちの少なくとも１つは、容量素子又はメタル層を用いた付加された容量成分である前記（４）に記載の固体撮像装置。
（６）
前記転送トランジスタのソースは、前記光電変換素子に接続され、
前記転送トランジスタのドレインは、前記増幅トランジスタのゲート及び前記切替トランジスタのソースに接続され、
前記第１の電荷蓄積部は、前記転送トランジスタの前記ドレインと前記増幅トランジスタの前記ゲートとを接続するノードに設けられ、
前記第２の電荷蓄積部は、前記転送トランジスタの前記ドレインと前記切替トランジスタの前記ソースとを接続するノードに設けられる
前記（１）〜（５）の何れか１項に記載の固体撮像装置。
（７）
前記第１及び第２の単位画素それぞれは、
前記転送トランジスタのドレインと前記第１又は第２の垂直信号線とを接続する配線と、
前記配線上に設けられた容量素子と、
をさらに備え、
前記転送トランジスタのソースは、前記光電変換素子に接続され、
前記転送トランジスタの前記ドレインは、前記増幅トランジスタのゲートに接続され、
前記切替トランジスタは、前記配線上に設けられる
前記（１）〜（５）の何れか１項に記載の固体撮像装置。
（８）
前記容量素子は、前記転送トランジスタの前記ドレインと前記切替トランジスタのソースとの間に設けられている前記（７）に記載の固体撮像装置。
（９）
前記容量素子は、前記切替トランジスタの前記ドレインと前記第１又は第２の垂直信号線との間に設けられている前記（７）に記載の固体撮像装置。
（１０）
前記転送トランジスタのソースは、前記光電変換素子に接続され、
前記転送トランジスタのドレインは、前記増幅トランジスタのゲート及び前記切替トランジスタのドレインに接続され、
前記第１の電荷蓄積部は、前記転送トランジスタの前記ドレインと前記増幅トランジスタの前記ゲートとを接続するノードに設けられ、
前記第２の電荷蓄積部は、前記切替トランジスタのソースと接地との間に設けられる
前記（１）〜（５）の何れか１項に記載の固体撮像装置。
（１１）
前記第１及び第２の単位画素それぞれの前記増幅トランジスタのゲートは、他の単位画素に配置された転送トランジスタのドレインに接続されている前記（１）〜（１０）の何れか１項に記載の固体撮像装置。
（１２）
前記第１の垂直信号線と前記カレントミラー回路との接続を切り替える第１スイッチと、
前記第２の垂直信号線と前記カレントミラー回路との接続を切り替える第２スイッチと、
前記電流供給線と前記定電流回路との接続を切り替える第３スイッチと、
前記第１の垂直信号線と前記定電流回路との接続を切り替える第４スイッチと、
前記第２の垂直信号線と前記定電流回路との接続を切り替える第５スイッチと、
前記電流供給線と電源電圧との接続を切り替える第６スイッチと、
を備える前記（１）〜（１１）の何れか１項に記載の固体撮像装置。
（１３）
前記第１〜第３スイッチは、差動読出しモードの期間、オン状態となり、ソースフォロワ読出しモードの期間、オフ状態となり、
前記第４〜第６スイッチは、前記差動読出しモードの期間、オフ状態となり、前記ソースフォロワ読出しモードの期間、オン状態となる、
前記（１２）に記載の固体撮像装置。
（１４）
前記第１の垂直信号線と前記カレントミラー回路との接続を切り替える第１スイッチと、
前記電流供給線と前記定電流回路との接続を切り替える第２スイッチと、
前記第１の垂直信号線と前記定電流回路との接続を切り替える第３スイッチと、
前記電流供給線と電源電圧との接続を切り替える第４スイッチと、
を備える前記（１）〜（１１）の何れか１項に記載の固体撮像装置。
（１５）
前記第１及び第２スイッチは、差動読出しモードの期間、オン状態となり、ソースフォロワ読出しモードの期間、オフ状態となり、
前記第３及び第４スイッチは、前記差動読出しモードの期間、オフ状態となり、前記ソースフォロワ読出しモードの期間、オン状態となる、
前記（１４）に記載の固体撮像装置。
（１６）
前記第１及び第２の単位画素を含む複数の単位画素を備え、
前記複数の単位画素は、行列状に２次元配列し、
前記第１の単位画素と前記第２の単位画素とは、同一列に配置されている
前記（１）〜（１５）の何れか１項に記載の固体撮像装置。
（１７）
前記第２の単位画素は、前記同一列において前記第１の単位画素に隣接している前記（１６）に記載の固体撮像装置。
（１８）
前記第２の単位画素は、前記同一列における固定された単位画素である前記（１６）に記載の固体撮像装置。
（１９）
前記第１及び第２の垂直信号線に接続され、前記第１又は前記第２の単位画素からアナログの画素信号を前記第１又は第２の垂直信号線に読み出す読出し回路と、
前記読出し回路で前記第１及び第２の垂直信号線に読み出された前記アナログの画素信号をデジタル値に変換する信号処理部と、
をさらに備える前記（１）〜（１８）の何れか１項に記載の固体撮像装置。
（２０）
固体撮像装置を備え、
前記固体撮像装置は、
第１の垂直信号線及び第２の垂直信号線と、
前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
前記第１の垂直信号線に接続された第１の単位画素と、
前記第２の垂直信号線に接続された第２の単位画素と、
前記第１及び第２の単位画素に接続された電流供給線と、
前記電流供給線に接続された定電流回路と、
を備え、
前記第１及び第２の単位画素それぞれは、
入射した光を光電変換する光電変換素子と、
前記光電変換素子に発生した電荷を転送する転送トランジスタと、
前記転送トランジスタが転送した電荷を蓄積する第１及び第２の電荷蓄積部と、
前記第２の電荷蓄積部による電荷の蓄積を制御する切替トランジスタと、
前記第１の電荷蓄積部又は前記第１及び第２の電荷蓄積部に蓄積された電荷に応じた電圧を前記第１又は第２の垂直信号線に出現させる増幅トランジスタと、
を備え、
前記第１の単位画素における前記増幅トランジスタのドレインは、前記第１の垂直信号線に接続され、
前記第２の単位画素における前記増幅トランジスタのドレインは、前記第２の垂直信号線に接続され、
前記第１の単位画素における前記増幅トランジスタのソース及び第２の単位画素における前記増幅トランジスタのソースは、前記電流供給線に接続される
電子機器。
１、１Ａ、１Ｂ ＣＭＯＳイメージセンサ
１０ 画素アレイ部
１１、１１ａ〜１１ｆ 単位画素
１１Ａ 信号画素
１１Ｂ、１１Ｃ 参照画素
１２ システム制御部
１３ 垂直駆動部
１４ カラム読出し回路部
１５ カラム信号処理部
１６ 水平駆動部
１７ 信号処理部
２０ ＡＤＣ
１０１ オンチップレンズ
１０２ カラーフィルタ
１１０ 配線層
１１１ 配線
１１２ 絶縁膜
１２０、２００、２２０ 半導体基板
１３０、２１０ 支持基板
１４１ カレントミラー回路
１４２ テール電流源部
２０１ 周辺回路
３００ 第１半導体基板
３１０ 第２半導体基板
ＡＰ 受光部開口エリア
ＡＭＰ、ＡＭＰ０、ＡＭＰ１、ＡＭＰＣ、ＡＭＰｉ、ＡＭＰｉ＋１ 増幅トランジスタ
ＦＤ フローティングディフュージョン
ＦＤ１、ＦＤ１０、ＦＤ１１、ＦＤ１Ｃ、ＦＤ１ｉ、ＦＤ１ｉ＋１ 第１フローティングディフュージョン
ＦＤ２、ＦＤ２０、ＦＤ２１、ＦＤ２Ｃ、ＦＤ２ｉ、ＦＤ２ｉ＋１ 第２フローティングディフュージョン
ＦＤＧ、ＦＤＧ０、ＦＤＧ１、ＦＤＧＣ、ＦＤＧｉ、ＦＤＧｉ＋１ 切替トランジスタ
ＬＤ 画素駆動線
ＬＶ 垂直画素配線
Ｌｔｒｇ 転送トランジスタ駆動線
Ｌｒｓｔ リセットトランジスタ駆動線
Ｌｆｄｇ 切替トランジスタ駆動線
Ｌｓｅｌ 選択トランジスタ駆動線
Ｍｐ０、Ｍｐ１ ＰＭＯＳトランジスタ
ＰＤ、ＰＤ０、ＰＤ１、ＰＤＣ、ＰＤｉ、ＰＤｉ＋１、ＰＤｍ、ＰＤｍ＋１ フォトダイオード
ＲＳＴ、ＲＳＴ０、ＲＳＴ１、ＲＳＴＣ、ＲＳＴｉ、ＲＳＴｉ＋１ リセットトランジスタ
ＳＥＬ、ＳＥＬ０、ＳＥＬ１、ＳＥＬＣ、ＳＥＬｉ、ＳＥＬｉ＋１ 選択トランジスタ
ＳＷＲＤＳ０、ＳＷＲＤＳ１、ＳＷＲＤＤ０、ＳＷＲＤＤ１、ＳＷＶＳＳ０、ＳＷＶＳＳ１、ＳＷＶＳＤ０、ＳＷＶＳＤ１、ＳＷＣＯＭＤ、ＳＷＣＯＭＳ、ＳＷ０〜ＳＷ５ スイッチ
ＴＲＧ、ＴＲＧ０、ＴＲＧ１、ＴＲＧＣ、ＴＲＧｉ、ＴＲＧｉ＋１、ＴＲＧｍ、ＴＲＧｍ＋１ 転送トランジスタ
ＶＣＯＭ 垂直電流供給線
ＶＲＤ、ＶＲＤ０、ＶＲＤ１ 垂直リセット入力線
ＶＳＬ、ＶＳＬ０、ＶＳＬ１ 垂直信号線

Claims (20)

  1. 第１の垂直信号線及び第２の垂直信号線と、
    前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
    前記第１の垂直信号線に接続された第１の単位画素と、
    前記第２の垂直信号線に接続された第２の単位画素と、
    前記第１及び第２の単位画素に接続された電流供給線と、
    前記電流供給線に接続された定電流回路と、
    を備え、
    前記第１及び第２の単位画素それぞれは、
    入射した光を光電変換する光電変換素子と、
    前記光電変換素子に発生した電荷を転送する転送トランジスタと、
    前記転送トランジスタが転送した電荷を蓄積する第１及び第２の電荷蓄積部と、
    前記第２の電荷蓄積部による電荷の蓄積を制御する切替トランジスタと、
    前記第１の電荷蓄積部又は前記第１及び第２の電荷蓄積部に蓄積された電荷に応じた電圧を前記第１又は第２の垂直信号線に出現させる増幅トランジスタと、
    を備え、
    前記第１の単位画素における前記増幅トランジスタのドレインは、前記第１の垂直信号線に接続され、
    前記第２の単位画素における前記増幅トランジスタのドレインは、前記第２の垂直信号線に接続され、
    前記第１の単位画素における前記増幅トランジスタのソース及び第２の単位画素における前記増幅トランジスタのソースは、前記電流供給線に接続される
    固体撮像装置。
  2. 前記第１及び第２の電荷蓄積部に蓄積された電荷を放出するリセットトランジスタをさらに備える請求項１に記載の固体撮像装置。
  3. 前記第１及び第２の単位画素それぞれは、前記増幅トランジスタの前記ドレインと前記第１又は第２の垂直信号線との間に接続された選択トランジスタをさらに備える請求項１に記載の固体撮像装置。
  4. 前記第１の電荷蓄積部は、前記転送トランジスタのドレインと前記増幅トランジスタのゲートとを接続する第１ノードに設けられた第１容量成分と、前記第１ノードと前記増幅トランジスタのドレイン側の第２ノードとの間の第２容量成分とを含み、
    前記第２の電荷蓄積部は、前記転送トランジスタの前記ドレイン側の第３ノードに設けられた第３容量成分と、前記第３ノードと前記増幅トランジスタのドレイン側の第４ノードとの間の第４容量成分とを含む、
    請求項１に記載の固体撮像装置。
  5. 前記第１〜第４容量成分のうちの少なくとも１つは、容量素子又はメタル層を用いた付加された容量成分である請求項４に記載の固体撮像装置。
  6. 前記転送トランジスタのソースは、前記光電変換素子に接続され、
    前記転送トランジスタのドレインは、前記増幅トランジスタのゲート及び前記切替トランジスタのソースに接続され、
    前記第１の電荷蓄積部は、前記転送トランジスタの前記ドレインと前記増幅トランジスタの前記ゲートとを接続するノードに設けられ、
    前記第２の電荷蓄積部は、前記転送トランジスタの前記ドレインと前記切替トランジスタの前記ソースとを接続するノードに設けられる
    請求項１に記載の固体撮像装置。
  7. 前記第１及び第２の単位画素それぞれは、
    前記転送トランジスタのドレインと前記第１又は第２の垂直信号線とを接続する配線と、
    前記配線上に設けられた容量素子と、
    をさらに備え、
    前記転送トランジスタのソースは、前記光電変換素子に接続され、
    前記転送トランジスタの前記ドレインは、前記増幅トランジスタのゲートに接続され、
    前記切替トランジスタは、前記配線上に設けられる
    請求項１に記載の固体撮像装置。
  8. 前記容量素子は、前記転送トランジスタの前記ドレインと前記切替トランジスタのソースとの間に設けられている請求項７に記載の固体撮像装置。
  9. 前記容量素子は、前記切替トランジスタの前記ドレインと前記第１又は第２の垂直信号線との間に設けられている請求項７に記載の固体撮像装置。
  10. 前記転送トランジスタのソースは、前記光電変換素子に接続され、
    前記転送トランジスタのドレインは、前記増幅トランジスタのゲート及び前記切替トランジスタのドレインに接続され、
    前記第１の電荷蓄積部は、前記転送トランジスタの前記ドレインと前記増幅トランジスタの前記ゲートとを接続するノードに設けられ、
    前記第２の電荷蓄積部は、前記切替トランジスタのソースと接地との間に設けられる
    請求項１に記載の固体撮像装置。
  11. 前記第１及び第２の単位画素それぞれの前記増幅トランジスタのゲートは、他の単位画素に配置された転送トランジスタのドレインに接続されている請求項１に記載の固体撮像装置。
  12. 前記第１の垂直信号線と前記カレントミラー回路との接続を切り替える第１スイッチと、
    前記第２の垂直信号線と前記カレントミラー回路との接続を切り替える第２スイッチと、
    前記電流供給線と前記定電流回路との接続を切り替える第３スイッチと、
    前記第１の垂直信号線と前記定電流回路との接続を切り替える第４スイッチと、
    前記第２の垂直信号線と前記定電流回路との接続を切り替える第５スイッチと、
    前記電流供給線と電源電圧との接続を切り替える第６スイッチと、
    を備える請求項１に記載の固体撮像装置。
  13. 前記第１〜第３スイッチは、差動読出しモードの期間、オン状態となり、ソースフォロワ読出しモードの期間、オフ状態となり、
    前記第４〜第６スイッチは、前記差動読出しモードの期間、オフ状態となり、前記ソースフォロワ読出しモードの期間、オン状態となる、
    請求項１２に記載の固体撮像装置。
  14. 前記第１の垂直信号線と前記カレントミラー回路との接続を切り替える第１スイッチと、
    前記電流供給線と前記定電流回路との接続を切り替える第２スイッチと、
    前記第１の垂直信号線と前記定電流回路との接続を切り替える第３スイッチと、
    前記電流供給線と電源電圧との接続を切り替える第４スイッチと、
    を備える請求項１に記載の固体撮像装置。
  15. 前記第１及び第２スイッチは、差動読出しモードの期間、オン状態となり、ソースフォロワ読出しモードの期間、オフ状態となり、
    前記第３及び第４スイッチは、前記差動読出しモードの期間、オフ状態となり、前記ソースフォロワ読出しモードの期間、オン状態となる、
    請求項１４に記載の固体撮像装置。
  16. 前記第１及び第２の単位画素を含む複数の単位画素を備え、
    前記複数の単位画素は、行列状に２次元配列し、
    前記第１の単位画素と前記第２の単位画素とは、同一列に配置されている
    請求項１に記載の固体撮像装置。
  17. 前記第２の単位画素は、前記同一列において前記第１の単位画素に隣接している請求項１６に記載の固体撮像装置。
  18. 前記第２の単位画素は、前記同一列における固定された単位画素である請求項１６に記載の固体撮像装置。
  19. 前記第１及び第２の垂直信号線に接続され、前記第１又は前記第２の単位画素からアナログの画素信号を前記第１又は第２の垂直信号線に読み出す読出し回路と、
    前記読出し回路で前記第１及び第２の垂直信号線に読み出された前記アナログの画素信号をデジタル値に変換する信号処理部と、
    をさらに備える請求項１に記載の固体撮像装置。
  20. 固体撮像装置を備え、
    前記固体撮像装置は、
    第１の垂直信号線及び第２の垂直信号線と、
    前記第１及び第２の垂直信号線に接続されたカレントミラー回路と、
    前記第１の垂直信号線に接続された第１の単位画素と、
    前記第２の垂直信号線に接続された第２の単位画素と、
    前記第１及び第２の単位画素に接続された電流供給線と、
    前記電流供給線に接続された定電流回路と、
    を備え、
    前記第１及び第２の単位画素それぞれは、
    入射した光を光電変換する光電変換素子と、
    前記光電変換素子に発生した電荷を転送する転送トランジスタと、
    前記転送トランジスタが転送した電荷を蓄積する第１及び第２の電荷蓄積部と、
    前記第２の電荷蓄積部による電荷の蓄積を制御する切替トランジスタと、
    前記第１の電荷蓄積部又は前記第１及び第２の電荷蓄積部に蓄積された電荷に応じた電圧を前記第１又は第２の垂直信号線に出現させる増幅トランジスタと、
    を備え、
    前記第１の単位画素における前記増幅トランジスタのドレインは、前記第１の垂直信号線に接続され、
    前記第２の単位画素における前記増幅トランジスタのドレインは、前記第２の垂直信号線に接続され、
    前記第１の単位画素における前記増幅トランジスタのソース及び第２の単位画素における前記増幅トランジスタのソースは、前記電流供給線に接続される
    電子機器。
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