KR20220027552A - 이미지 센서 - Google Patents

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KR20220027552A
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심희성
김상윤
문주성
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삼성전자주식회사
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Abstract

이미지 센서가 개시된다. 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 복수의 픽셀들 각각은, 포토 다이오드, 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨젼 노드, 제1 노드에 연결되는 제1 샘플링 트랜지스터, 제1 노드에 연결되고, 리셋된 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제1 커패시터, 제2 노드에 연결되는 제2 샘플링 트랜지스터, 제2 노드에 연결되고, 광전하가 축적된 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제2 커패시터, 및 모드 제어 신호에 따라 제1 노드 및 제2 노드 각각에서의 등가 커패시턴스를 조절하는 적어도 하나의 모드 트랜지스터를 포함한다.

Description

이미지 센서{IMAGE SENSOR}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 더욱 상세하게는, 글로벌 셔터(global shutter) 방식의 구동을 지원할 수 있는 이미지 센서에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다.
이미지 센서는 노출 시간(exposure time)을 조절하여 전기적 신호의 기초가 되는 광전하(photocharge)의 양을 결정할 수 있다. 이미지 센서는 롤링 셔터(rolling shutter) 방식과 글로벌 셔터(global shutter) 방식을 이용하여 노출 시간을 조절할 수 있다. 이 때, 롤링 셔터 방식은 광전하의 축적 시간을 픽셀 어레이의 로우(row) 별로 다르게 제어하는 방식이고, 글로벌 셔터 방식은 픽셀 어레이의 서로 다른 로우들에 대해 광전하의 축적 시간을 동일하게 제어하는 방식이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 픽셀들의 광전하 축적 시간을 제어하여 왜곡 없는 이미지를 생성하는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 복수의 픽셀들 각각은, 포토 다이오드, 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨젼 노드, 제1 노드에 연결되는 제1 샘플링 트랜지스터, 제1 노드에 연결되고, 리셋된 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제1 커패시터, 제2 노드에 연결되는 제2 샘플링 트랜지스터, 제2 노드에 연결되고, 광전하가 축적된 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제2 커패시터, 및 모드 제어 신호에 따라 제1 노드 및 제2 노드 각각에서의 등가 커패시턴스를 조절하는 적어도 하나의 모드 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 복수의 픽셀들 각각은, 포토 다이오드, 포토 다이오드에서 생성된 광전하를 저장하는 플로팅 디퓨젼 노드, 플로팅 디퓨젼 노드를 픽셀 전압으로 리셋시키는 제1 리셋 트랜지스터, 플로팅 디퓨젼 노드의 전위 변화를 증폭하여 출력 노드로 출력하는 제1 소스 팔로워, 출력 노드 및 제1 노드 사이에 연결되는 제1 샘플링 트랜지스터, 출력 노드 및 제1 노드와 상이한 제2 노드 사이에 연결되는 제2 샘플링 트랜지스터, 제1 노드 및 제3 노드 사이에 연결되는 제1 커패시터, 제2 노드 및 제3 노드 사이에 연결되는 제2 커패시터, 및 모드 제어 신호에 응답하여 제1 커패시터의 일단 및 제2 커패시터의 일단에 픽셀 전압을 제공하는 적어도 하나의 모드 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 이미지 센서는, 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서, 복수의 픽셀들 각각은, 포토 다이오드, 포토 다이오드에서 생성된 광전하를 플로팅 디퓨젼 노드로 전달하는 전송 트랜지스터, 플로팅 디퓨젼 노드를 픽셀 전압으로 리셋시키는 리셋 트랜지스터, 플로팅 디퓨젼 노드의 전위 변화를 증폭하여 출력 노드로 출력하는 제1 소스 팔로워, 출력 노드를 프리자지하는 프리차지 트랜지스터, 출력 노드 및 제1 노드 사이에 연결되는 제1 샘플링 트랜지스터, 출력 노드 및 제1 노드와 상이한 제2 노드 사이에 연결되는 제2 샘플링 트랜지스터, 제1 노드 및 제3 노드 사이에 연결되는 제1 커패시터, 제2 노드 및 제3 노드 사이에 연결되는 제2 커패시터, 및 스위칭 동작에 따라 제3 노드에 픽셀 전압을 인가하는 모드 트랜지스터, 제1 노드의 전위 변화를 증폭하여 출력하는 제2 소스 팔로워, 제2 소스 팔로워에 연결되고, 제1 픽셀 신호를 제1 컬럼 라인으로 출력하는 제1 선택 트랜지스터, 제2 노드의 전위 변화를 증폭하여 출력하는 제3 소스 팔로워, 및 제3 소스 팔로워에 연결되고, 제2 픽셀 신호를 제2 컬럼 라인으로 출력하는 제2 선택 트랜지스터를 포함할 수 있다.
본 개시의 기술적 사상에 따른 이미지 센서는, 글로벌 셔터 동작을 통해 서로 다른 로우에 배치된 픽셀들의 광전하 축적 시간을 동일하게 하여 광전하 축적 시간의 차이에 의한 이미지의 왜곡을 제거할 수 있다.
또한, 본 개시의 기술적 사상에 따른 이미지 센서는, 리셋 동작에 대응하는 전하가 저장되는 제1 커패시터 및 포토 다이오드에서 생성된 광전하에 대응하는 전하가 저장되는 제2 커패시터를 포함하고, 상기 제1 커패시터와 연결되는 제1 노드 및 상기 제2 커패시터와 연결되는 제2 노드에서의 등가 커패시턴스를 조절할 수 있다. 따라서, 상기 제1 노드 및 상기 제2 노드의 전압 세틀링(settling) 타임이 감소될 수 있고, 이미지 센서의 동작 속도가 빨라질 수 있다.
도 1은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 글로벌 셔터 모드의 동작을 설명하기 위한 도면이다.
도 3은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀의 회로도이다.
도 4는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 제1 컬럼 라인 및 제2 컬럼 라인에 연결되는 리드아웃 회로의 일부 구성을 나타내는 블록도이다.
도 5는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
도 6은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
도 7 및 도 8은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀의 회로도이다.
도 9는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
도 10은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀의 회로도이다.
도 11은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 구성을 나타내는 블록도이다.
이미지 센서(100)를 포함하는 이미지 처리 시스템은 이미지 센서(100) 및 디지털 신호 프로세서(DSP: digital signal processor)를 포함할 수 있다. 이미지 센서(100)와 디지털 신호 프로세서는 각각 칩(chip)으로 구현되거나, 또는 이미지 센서(100)와 디지털 신호 프로세서가 하나의 이미지 센서 칩으로서 구현될 수 있다. 디지털 신호 프로세서는 이미지 데이터(ID)에 기초하여, 신호 처리를 수행할 수 있다. 예를 들어, 디지털 신호 프로세서는 노이즈 저감 처리, 게인 조정, 파형 정형화 처리, 보간 처리, 화이트밸런스 처리, 감마 처리, 에지 강조 처리, 등을 수행할 수 있다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 컨트롤러(120), 램프 신호 생성기(130), 로우 드라이버(140) 및 리드아웃 회로(150)를 포함할 수 있다. 예를 들어, 리드아웃 회로(150)는 상관 이중 샘플링(Correlated-Double Sampling) 회로, 아날로그-디지털 컨버터(Analog-Digital Converter), 및 버퍼 등을 포함할 수 있다.
픽셀 어레이(110)는 복수의 픽셀(PX)들을 포함할 수 있다. 복수의 픽셀(PX)들 각각은 광전 변환 소자를 포함할 수 있고, 광전 변환 소자에 의해 감지된 빛을 전기적 신호로 변환함으로써, 객체에 대응하는 픽셀 신호들을 생성할 수 있다. 복수의 픽셀(PX)들 각각은 대응하는 제1 내지 제n 컬럼 라인(CL0~CLn-1)을 통해 픽셀 신호들을 리드아웃 회로(150)로 출력할 수 있다.
픽셀 어레이(110)에서 복수의 픽셀(PX)들은 복수의 로우들 및 복수의 컬럼들으로 배치되는 매트릭스(matrix) 형태로 배열될 수 있다. 복수의 픽셀(PX)들은 APS(active pixel sensor)일 수 있다.
예시적인 실시 예에서, 복수의 픽셀(PX)들 각각은 레드(red) 파장 영역의 빛을 통과시키는 레드 필터, 그린(green) 파장 영역의 빛을 통과시키는 그린 필터, 및 블루(blue) 파장 영역의 빛을 통과시키는 블루 필터 중 하나를 포함할 수 있다. 그러나 이에 한정되지 않고, 복수의 픽셀(PX)들 각각은 다른 색상의 파장 영역의 빛을 투과시키는 컬러 필터 도는 투명하니 필터를 포함할 수 있다. 예시적인 실시 예에서, 복수의 픽셀(PX)들 각각은 화이트(white) 컬러 필터, 사이언(cyan) 컬러 필터, 마젠타(magenta) 컬러 필터, 및 옐로우(yellow) 컬러 필터 중 하나를 포함할 수 있다.
컨트롤러(120)는 로우 드라이버(140)의 동작을 제어할 수 있고, 램프 신호 생성기(130)의 동작을 제어할 수 있고, 리드아웃 회로(150)의 동작을 제어할 수 있다. 컨트롤러(120)는 제어 레지스터 블록을 포함할 수 있고, 제어 레지스터 블록은 디지털 신호 프로세서의 제어에 따라, 로우 드라이버(140), 램프 신호 생성기(130), 및 리드아웃 회로(150)의 동작을 제어할 수 있다. 예시적인 실시 예에서, 컨트롤러(120)는 이미지 센서(100)가 글로벌 셔터 모드로 동작하도록 로우 드라이버(140), 램프 신호 생성기(130), 및 리드아웃 회로(150)를 제어할 수 있다.
로우 드라이버(140)는 픽셀 어레이(110)를 제어하기 위한 제어 신호들(CSs)을 생성하고, 복수의 픽셀(PX)들 각각에 제어 신호들(CSs)을 제공할 수 있다. 예시적인 실시 예에서, 로우 드라이버(140)는 글로벌 셔터 모드로 동작하기 위하여, 복수의 픽셀(PX)들 각각에 제어 신호들(CSs)의 활성화 및 비활성화 타이밍을 결정할 수 있다.
픽셀 어레이(110)가 로우 별로 제어되도록 제어 신호들(CSs)은 픽셀 어레이(110)의 로우들 각각에 대응하도록 생성될 수 있다. 픽셀 어레이(110)는 로우 드라이버(140)로부터 제공된 제어 신호들(CSs)에 응답하여, 선택된 하나 이상의 로우로부터 리셋 신호 및 이미지 신호를 포함하는 픽셀 신호들을 리드아웃 회로(150)로 출력할 수 있다.
램프 신호 생성기(130)는 램프 신호(RAMP)를 생성할 수 있다. 램프 신호(RAMP)는 아날로그 신호를 디지털 신호로 변환하기 위한 신호로서, 삼각파의 형태를 갖도록 생성될 수 있다. 램프 신호 생성기(130)는 램프 신호(RAMP)를 리드아웃 회로(150), 예를 들어, 상관 이중 샘플링 회로로 제공할 수 있다.
리드아웃 회로(150)는 픽셀 어레이(110)에서 제공한 픽셀 신호를 샘플링 및 홀드할 수 있다. 예를 들어, 리드아웃 회로(150)는 램프 신호 생성기(130)에서 생성된 램프 신호(RAMP)를 수신할 수 있고, 리셋 신호, 제1 기준 신호, 제2 기준 신호, 및 이미지 신호 각각을 램프 신호(RAMP)와 비교한 결과를 아날로그-디지털 변환함으로써 이미지 데이터(ID)를 생성할 수 있다. 리드아웃 회로(150)의 구체적인 구성 및 동작에 대해서는 도 4에 대한 설명에서 후술하겠다.
도 2는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 글로벌 셔터 모드의 동작을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하면, 이미지 센서(100)는 글로벌 셔터(Global Shutter) 모드로 구동할 수 있다. 이미지 센서(100)는 글로벌 셔터 모드에서, 글로벌 신호 덤핑(Global Signal Dumping) 구간(GSDP) 동안 수행되는 글로벌 신호 덤핑 동작 및 리드아웃 구간(ROP) 동안 수행되는 리드아웃 동작을 수행할 수 있다. 글로벌 신호 덤핑 동작은, 플로팅 디퓨젼 노드에 축적된 전하를 리셋 시간동안 리셋하는 리셋 동작 및 광전 변환 소자에서 생성된 광전하를 축적 시간 동안 축적하는 축적 동작을 포함할 수 있다. 리드아웃 구간(ROP)에서는, 리드아웃 시간 동안 수행되는 리드아웃 동작이 로우 별로 순차적으로 수행되는 롤링 리드아웃 동작이 수행될 수 있다.
본 개시에 따른 이미지 센서(100)는 글로벌 셔터 모드로 동작함으로써, 서로 다른 로우에 배치된 픽셀들(PX)의 광전하 축적 시점을 동일하게 제어할 수 있고, 광전하 축적 시간의 차이에 의한 이미지의 왜곡을 제거할 수 있다. 다만, 본 개시에 따른 이미지 센서(100)는 동작 모드가 전환됨에 따라 롤링 셔터(Rolling Shutter) 모드로 구동할 수도 있다. 이미지 센서(100)는 롤링 셔터 모드로 구동될 때, 포토 다이오드(PD)의 광전하 축적 시간이 픽셀 어레이(110)의 로우 별로 다르게 제어할 수도 있다. 실시 예에 따라서 축적 시간은 모든 로우에 대해 동일할 수도 있고, 또는 일정 그룹의 로우들 별로 동일할 수도 있다. 이미지 센서(100)의 동작 모드는 디지털 신호 프로세서에 의해서 설정될 수 있다.
도 3은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀의 회로도이다.
도 3을 참조하면, 픽셀(PX)은 포토 다이오드(PD), 및 픽셀 신호들(PXS1, PXS2)를 생성하는 픽셀 신호 생성 회로(PSC)를 포함할 수 있다. 픽셀 신호 생성 회로(PSC)에 인가되는 제어 신호들(TS, RS, PC, SAMPS1, SAMPS2, EN, SELS1, SELS2)은 로우 드라이버(140)에서 생성된 제어 신호들(CSs) 중 일부일 수 있다.
포토 다이오드(PD)는 광의 세기에 따라 가변되는 광 전하를 생성할 수 있다. 예를 들어, 포토 다이오드(PD)는 입사된 광량에 비례하여 전하, 즉, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다. 포토 다이오드(PD)는 광전 변환 소자의 예로서, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)) 및 이들의 조합 중에서 적어도 하나일 수 있다.
픽셀 신호 생성 회로(PSC)는 복수의 트랜지스터들(TX, RX, SF1, PCX, SAMP1, SAMP2, MX, SF2, SF3, SX1, SX2), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 제1 커패시터(C1) 및 제2 커패시터(C2)에는 각각 리셋 동작에 따른 전하가 축적되거나, 광전하 축적 동작에 따른 전하가 축적될 수 있다.
픽셀 신호 생성 회로(PSC)는 전송 트랜지스터(TX)를 포함할 수 있다. 전송 트랜지스터(TX)는 포토 다이오드(PD)와 플로팅 디퓨젼 노드(FD) 사이에 연결될 수 있다. 전송 트랜지스터(TX)의 제1 단자는 포토 다이오드(PD)의 출력단과 연결되고, 제2 단자는 플로팅 디퓨젼 노드(FD)에 연결될 수 있다. 전송 트랜지스터(TX)는 로우 드라이버(140)로부터 수신된 전송 제어 신호(TS)에 응답하여 온(on) 또는 오프(off)될 수 있고, 포토 다이오드(PD)에서 생성된 광 전하를 플로팅 디퓨젼 노드(FD)로 전송할 수 있다.
픽셀 신호 생성 회로(PSC)는 리셋 트랜지스터(RX)를 포함할 수 있다. 리셋 트랜지스터(RX)는 플로팅 디퓨젼 노드(FD)에 축적된 전하를 리셋시킬 수 있다. 리셋 트랜지스터(RX)의 제1 단자는 픽셀 전압(VPIX, 예를 들어, 전원 전압)이 인가될 수 있고, 제2 단자는 플로팅 디퓨젼 노드(FD)에 연결될 수 있다. 리셋 트랜지스터(RX)는 로우 드라이버(140)로부터 수신된 리셋 제어 신호(RS)에 응답하여 온 또는 오프될 수 있고, 플로팅 디퓨젼 노드(FD)에 축적된 전하가 배출되어 플로팅 디퓨젼 노드(FD)가 리셋될 수 있다.
픽셀 신호 생성 회로(PSC)는 제1 소스 팔로워(SF1)를 포함할 수 있다. 제1 소스 팔로워(SF1)의 제1 단자에는 픽셀 전압(VPIX)이 인가될 수 있고, 제2 단자는 출력 노드(NO)에 연결될 수 있다. 제1 소스 팔로워(SF1)는 버퍼 증폭기(buffer amplifier)로서 플로팅 디퓨젼 노드(FD)에 충전된 전하량에 따른 신호를 버퍼링할 수 있다. 플로팅 디퓨젼 노드(FD)에 축적된 전하량에 따라 플로팅 디퓨젼 노드(FD)의 전위가 변하고, 제1 소스 팔로워(SF1)는 플로팅 디퓨젼 노드(FD)에서의 전위 변화를 증폭하여 이를 출력 노드(NO)로 출력할 수 있다.
픽셀 신호 생성 회로(PSC)는 프리차지 트랜지스터(PCX)를 포함할 수 있다. 프리차지 트랜지스터(PCX)의 제1 단자는 출력 노드(NO)와 연결될 수 있고, 제2 단자는 그라운드 전압(GND)이 인가될 수 있다. 프리차지 트랜지스터(PCX)는 로우 드라이버(140)로부터 수신된 프리차지 제어 신호(PC)에 따라 전류원으로써 동작할 수 있다.
예시적인 실시 예에서, 제1 소스 팔로워(SF1) 및 프리차지 트랜지스터(PCX) 사이에는 추가 트랜지스터가 직렬로 연결될 수 있다. 추가 트랜지스터의 스위칭 동작에 따라 출력 노드(NO)에 잔존하는 전하를 제거하는 동작이 선택적으로 수행될 수도 있다.
픽셀 신호 생성 회로(PSC)는 제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)를 포함할 수 있다. 제1 샘플링 트랜지스터(SPX1)는 출력 노드(NO)와 제1 노드(N1) 사이에 연결될 수 있고, 제2 샘플링 트랜지스터(SPX2)는 출력 노드(NO)와 제2 노드(N2) 사이에 연결될 수 있다. 제1 샘플링 트랜지스터(SPX1)는 로우 드라이버(140)로부터 수신된 제1 샘플링 제어 신호(SAMPS1)에 응답하여, 온 또는 오프될 수 있다. 제2 샘플링 트랜지스터(SPX2)는 로우 드라이버(140)로부터 수신된 제2 샘플링 제어 신호(SAMPS2)에 응답하여, 온 또는 오프될 수 있다.
제1 커패시터(C1)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 샘플링 트랜지스터(SAMP1)의 스위칭 동작에 따라 제1 커패시터(C1)에 전하가 축적될 수 있다. 제2 커패시터(C2)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 제2 샘플링 트랜지스터(SAMP2)의 스위칭 동작에 따라 제2 커패시터(C2)에 전하가 축적될 수 있다. 예를 들어, 제1 커패시터(C1)에는 리셋 동작에 따른 전하가 축적될 수 있고, 제2 커패시터(C2)에는 광전하 축적 동작에 따른 전하가 축적될 수 있다.
픽셀 신호 생성 회로(PSC)는 모드 트랜지스터(MX)를 포함할 수 있다. 모드 트랜지스터(MX)의 제1 단자에는 픽셀 전압(VPIX)이 인가될 수 있고, 모드 트랜지스터(MX)의 제2 단자는 제3 노드(N3)에 연결될 수 있다. 모드 트랜지스터(MX)는 모드 제어 신호(EN)에 따라 온 또는 오프될 수 있으며, 스위칭됨에 따라 제1 커패시터(C1) 및 제2 커패시터(C2)와 연결되는 제3 노드(N3)에 인가되는 전압을 조절할 수 있다.
픽셀 신호 생성 회로(PSC)는 제2 소스 팔로워(SF2) 및 제1 선택 트랜지스터(SX1)를 포함할 수 있다. 제2 소스 팔로워(SF2)의 제1 단자는 픽셀 전압(VPIX)이 인가될 수 있고, 제2 소스 팔로워(SF2)의 제2 단자는 제1 선택 트랜지스터(SX1)와 연결될 수 있다. 제2 소스 팔로워(SF2)는 제1 노드(N1)에 충전된 전하량에 따른 신호를 버퍼링할 수 있다. 제2 소스 팔로워(SF2)는 제1 노드(N1)에서의 전위 변화를 증폭하여 출력할 수 있다.
제1 선택 트랜지스터(SX1)의 제1 단자는 제2 소스 팔로워(SF2)와 연결되고, 제1 선택 트랜지스터(SX1)의 제2 단자는 제1 컬럼 라인(CL0)에 연결될 수 있다. 제1 선택 트랜지스터(SX1)는 로우 드라이버(140)로부터 수신된 제1 선택 제어 신호(SELS1)에 응답하여, 온 또는 오프될 수 있다. 제1 선택 트랜지스터(SX1)가 온될 때, 제1 컬럼 라인(CL0)으로 리셋 동작에 대응하는 리셋 신호(RST)를 포함하는 제1 픽셀 신호(PXS1)가 출력될 수 있다.
픽셀 신호 생성 회로(PSC)는 제3 소스 팔로워(SF3) 및 제2 선택 트랜지스터(SX2)를 포함할 수 있다. 제3 소스 팔로워(SF3)의 제1 단자는 픽셀 전압(VPIX)이 인가될 수 있고, 제3 소스 팔로워(SF3)의 제2 단자는 제2 선택 트랜지스터(SX2)와 연결될 수 있다. 제3 소스 팔로워(SF3)는 제2 노드(N2)에 충전된 전하량에 따른 신호를 버퍼링할 수 있다. 제3 소스 팔로워(SF3)는 제2 노드(N2)에서의 전위 변화를 증폭하여 출력할 수 있다.
제2 선택 트랜지스터(SX2)의 제1 단자는 제3 소스 팔로워(SF3)와 연결되고, 제2 선택 트랜지스터(SX2)의 제2 단자는 제2 컬럼 라인(CL1)에 연결될 수 있다. 제2 선택 트랜지스터(SX2)는 로우 드라이버(140)로부터 수신된 제2 선택 제어 신호(SELS2)에 응답하여, 온 또는 오프될 수 있다. 제2 선택 트랜지스터(SX2)가 온될 때 제2 컬럼 라인(CL1)으로 전하 축적 동작에 대응하는 이미지 신호(SIG)를 포함하는 제2 픽셀 신호(PXS2)가 출력될 수 있다.
예를 들어, 제1 픽셀 신호(PXS1)는 리셋 동작에 대응하는 리셋 신호(RST) 및 오프셋 제거를 위해 생성되는 제1 기준 신호(REF1)를 포함할 수 있고, 제2 픽셀 신호(PXS2)는 전하 축적 동작에 대응하는 이미지 신호(SIG) 및 오프셋 제거를 위해 생성되는 제2 기준 신호(REF2)를 포함할 수 있다. 제1 픽셀 신호(PXS1)는 제2 소스 팔로워(SF2)를 통해 출력되고, 제2 픽셀 신호(PXS2)는 제3 소스 팔로워(SF3)를 통해 출력되므로, 제2 소스 팔로워(SF2)의 문턱 전압 및 제3 소스 팔로워(SF3)의 문턱 전압 차이로 인하여, 리셋 신호(RST)와 이미지 신호(SIG) 사이에 오프셋이 발생될 수 있다. 따라서, 이미지 센서는 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)를 생성하고 이를 이용하여 리셋 신호(RST) 및 이미지 신호(SIG)의 오프셋을 제거할 수 있다.
본 개시에 따른 이미지 센서(100)의 픽셀(PX)은 리셋 동작에 따른 전하가 저장되는 제1 커패시터(C1), 전하 축적 동작에 따른 전하가 저장되는 제2 커패시터(C2), 및 제1 커패시터(C1)와 제2 커패시터(C2) 사이에 연결되는 모드 트랜지스터(MX)를 포함할 수 있다. 모드 트랜지스터(MX)의 온 또는 오프에 따라, 제1 커패시터(C1) 및 제2 커패시터(C2)의 연결 관계가 변경될 수 있고, 제1 노드(N1) 및 제2 노드(N2)에서의 등가 커패시턴스의 크기가 변경될 수 있다. 리드아웃 구간(ROP)에서, 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력될 때의 상기 등가 커패시턴스를, 이미지 신호(SIG) 및 리셋 신호(RST)가 출력될 때의 상기 등가 커패시턴스보다 작도록 제어함으로써 제1 노드(N1) 및 제2 노드(N2)의 전압 세틀링(settling) 타임이 감소될 수 있고, 제1 컬럼 라인(CL0) 및 제2 컬럼 라인(CL1)으로 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력되는 속도가 빨라질 수 있다.
도 4는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 제1 컬럼 라인 및 제2 컬럼 라인에 연결되는 리드아웃 회로의 일부 구성을 나타내는 블록도이다.
도 4를 참조하면, 리드아웃 회로(150)는 상관 이중 샘플링(correlated double sampling, CDS) 회로들(151), 아날로그-디지털 변환기들(Analog-Digital Converters, 153), 감산 회로(155) 및 버퍼(157)를 포함할 수 있다. 상관 이중 샘플링 회로들(151)은 제1 컬럼 라인(CL0)에 연결되는 제1 상관 이중 샘플링 회로(151_1) 및 제2 컬럼 라인(CL1)에 연결되는 제2 상관 이중 샘플링 회로(151_2)를 포함할 수 있다. 아날로그-디지털 변환기들(153)은 제1 상관 이중 샘플링 회로(151_1)에 연결되는 제1 아날로그-디지털 변환기(153_1) 및 제2 상관 이중 샘플링 회로(151_2)에 연결되는 제2 아날로그-디지털 변환기(153_2)를 포함할 수 있다. 도 4에서는 제1 컬럼 라인(CL0)및 제2 컬럼 라인(CL2)에 연결되는, 2개의 상관 이중 샘플링 회로들(151_1, 151_2) 및 2개의 아날로그-디지털 변환기들(153_1, 153_2)이 도시되었으나, 본 개시에 따른 이미지 센서는 이에 한정되지 않으며, 컬럼 라인들의 수에 대응하는 수의 상관 이중 샘플링 회로들 및 컬럼 라인들의 수에 대응하는 수의 아날로그-디지털 변환기들을 포함할 수 있다.
제1 상관 이중 샘플링 회로(151_1)는 제1 컬럼 라인(CL0)을 통해 제공된 제1 픽셀 신호(PXS1)를 샘플링 및 홀드할 수 있다. 예를 들어, 제1 컬럼 라인(CL0)으로부터 제공되는 제1 픽셀 신호(PXS1)는 리셋 신호(RST) 및 제1 기준 신호(REF1)를 포함할 수 있고, 제1 상관 이중 샘플링 회로(151_1)는 리셋 신호(RST)와 제1 기준 신호(REF1)를 이중으로 샘플링 할 수 있다.
제1 상관 이중 샘플링 회로(151_1)는 램프 신호(RAMP)와 제1 픽셀 신호(PXS1)를 비교할 수 있다. 제1 상관 이중 샘플링 회로(151_1)는 램프 신호(RAMP)와 리셋 신호(RST)를 비교하고, 램프 신호(RAMP)와 제1 기준 신호(REF1)를 비교한 제1 비교 신호(CMP1)를 출력할 수 있다.
제2 상관 이중 샘플링 회로(151_2)는 제2 컬럼 라인(CL1)을 통해 제공된 제2 픽셀 신호(PXS2)를 샘플링 및 홀드할 수 있다. 예를 들어, 제2 컬럼 라인(CL1)으로 제공되는 제2 픽셀 신호(PXS2)는 이미지 신호(SIG) 및 제2 기준 신호(REF2)를 포함할 수 있고, 제2 상관 이중 샘플링 회로(151_2)는 이미지 신호(SIG)와 제2 기준 신호(REF2)를 이중으로 샘플링 할 수 있다.
제2 상관 이중 샘플링 회로(151_2)는 램프 신호(RAMP)와 제2 픽셀 신호(PXS2)를 비교할 수 있다. 제2 상관 이중 샘플링 회로(151_2)는 램프 신호(RAMP)와 이미지 신호(SIG)를 비교하고, 램프 신호(RAMP)와 제2 기준 신호(REF2)를 비교한 제2 비교 신호(CMP1)를 출력할 수 있다.
제1 아날로그-디지털 변환기(153_1)는 제1 비교 신호(CMP1) 및 클락 신호(CLK)를 수신하여, 제1 디지털 신호(DS1)를 생성할 수 있다. 예를 들어, 제1 아날로그-디지털 변환기(153_1)는, 리셋 신호(RST)에 대응하는 제1 비교 신호(CMP1)의 특정 로직 레벨인 구간에서 클락 신호(CLK)에 동기되어 카운팅 동작을 수행함으로써 제1 카운트 값을 생성하고, 제1 기준 신호(REF1)에 대응하는 제1 비교 신호(CMP1)의 특정 로직 레벨인 구간에서 클락 신호(CLK)에 동기되어 카운팅 동작을 수행함으로써 제2 카운트 값을 생성할 수 있다. 이 후, 제1 아날로그-디지털 변환기(153_1)는 상기 제2 카운트 값에서 상기 제1 카운트 값을 감산하여 제1 디지털 신호(DS1)를 생성할 수 있다.
제2 아날로그-디지털 변환기(153_2)는 제2 비교 신호(CMP2) 및 클락 신호(CLK)를 수신하여, 제2 디지털 신호(DS2)를 생성할 수 있다. 예를 들어, 제2 아날로그-디지털 변환기(153_2)는, 이미지 신호(SIG)에 대응하는 제2 비교 신호(CMP2)의 특정 로직 레벨인 구간에서 클락 신호(CLK)에 동기되어 카운팅 동작을 수행함으로써 제1 카운트 값을 생성하고, 제2 기준 신호(REF2)에 대응하는 제2 비교 신호(CMP2)의 특정 로직 레벨인 구간에서 클락 신호(CLK)에 동기되어 카운팅 동작을 수행함으로써 제2 카운트 값을 생성할 수 있다. 이 후, 제2 아날로그-디지털 변환기(153_2)는 상기 제2 카운트 값에서 상기 제1 카운트 값을 감산하여 제2 디지털 신호(DS2)를 생성할 수 있다.
감산 회로(155)는 제1 디지털 신호(DS1)에서 제2 디지털 신호(DS2)를 감산하여, 이미지 신호에 대응하는 데이터 값에서 리셋 신호에 대응하는 데이터 값이 제거된 디지털 신호를 생성할 수 있다. 감산 회로(155)는 버퍼(157)로 감산 동작 결과에 따른 디지털 신호를 버퍼(157)로 전송할 수 있고, 버퍼(157)는 이미지 데이터(ID)를 출력할 수 있다.
예를 들어, 제1 컬럼 라인(CL0)으로는 리셋 신호(RST)가 출력된 후, 제1 기준 신호(REF1)가 출력될 수 있고, 제2 컬럼 라인(CL1)으로는 이미지 신호(SIG)가 출력된 후 제2 기준 신호(REF2)가 출력될 수 있다. 본 개시에 따른 이미지 센서는, 제1 소스 팔로워(SF1)와 다른 제2 소스 팔로워(SF2)로부터 출력됨에 따라, 제1 픽셀 신호(PXS1)와 비교하여 제2 픽셀 신호(PXS2)에 발생하는 오프셋을 제거할 수 있다. 리셋 신호(RST)와 비교하여 이미지 신호(SIG)에는 특정 오프셋이 발생할 수 있고, 제1 기준 신호(REF1)와 비교하여 제2 기준 신호(REF2)에도 동일한 특정 오프셋이 발생할 수 있다. 제2 상관 이중 샘플링 회로(151_2) 및 제2 아날로그-디지털 변환기(153_2)에 의하여 실질적으로 제2 기준 신호(REF2)로부터 이미지 신호(SIG)가 감산된 제2 디지털 신호(DS2)가 생성되므로, 제2 기준 신호(REF2) 및 이미지 신호(SIG) 각각에 발생되는 상기 오프셋이 제거될 수 있다.
도 5는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 동일한 로우에 배치되는 픽셀들은 동일한 제어 신호들이 제공될 수 있다.
도 3 내지 도 5를 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 리셋 제어 신호(RS)는 제2 레벨(예를 들어, 로우 레벨)에서 제1 레벨(예를 들어, 하이 레벨)으로 천이되어 제1 리셋 시간(RT1)동안 제1 레벨을 유지할 수 있고, 이후에 로우 레벨을 유지할 수 있다. 하이 레벨의 리셋 제어 신호(RS)에 의해 리셋 트랜지스터(RX)가 턴-온 됨에 따라, 플로팅 디퓨젼 노드(FD)는 리셋(리셋 동작)될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은 픽셀 전압(VPIX)으로 리셋될 수 있다.
리셋 제어 신호(RS)가 하이 레벨에서 로우 레벨로 천이된 후, 리셋 세틀링(Reset Settling) 시간(RCS)동안 제1 샘플링 제어 신호(SAMP1)는 하이 레벨을 유지할 수 있다. 하이 레벨의 제1 샘플링 제어 신호(SAMP1)에 의해 제1 샘플링 트랜지스터(SPX1)가 턴-온됨에 따라, 리셋된 플로팅 디퓨젼 노드(FD)의 전압이 제1 노드(N1)에 연결된 제1 커패시터(C1)에 샘플링될 수 있다.
제1 샘플링 제어 신호(SAMP1)가 하이 레벨에서 로우 레벨로 천이된 이후, 전송 제어 신호(TS)는 로우 레벨에서 하이 레벨로 천이될 수 있고 축적 시간(TT)동안 하이 레벨을 유지할 수 있다. 하이 레벨의 전송 제어 신호(TS)에 의해 전송 트랜지스터(TX)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)에 포토 다이오드(PD)에서 생성된 광전하가 축적(축적 동작)될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은, 축적되는 전하량에 따라 픽셀 전압(VPIX)에서부터 감소할 수 있다.
전송 제어 신호(TS)가 하이 레벨에서 로우 레벨로 천이된 후, 신호 세틀링(Signal Settling) 시간(SCS)동안 제2 샘플링 제어 신호(SAMP2)는 하이 레벨을 유지할 수 있다. 하이 레벨의 제2 샘플링 제어 신호(SAMP2)에 의해 제2 샘플링 트랜지스터(SPX2)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)의 전압이 제2 노드(N2)에 연결된 제2 커패시터(C2)에 샘플링될 수 있다.
제1 샘플링 제어 신호(SAMP1)가 로우 레벨에서 하이 레벨로 천이하기 이전에 프리차지 제어 신호(PC)는 로우 레벨에서 하이 레벨로 천이되고, 제2 샘플링 제어 신호(SAMP2)가 하이 레벨에서 로우 레벨로 천이된 후까지 프리차지 제어 신호(PC)는 하이 레벨을 유지할 수 있다. 하이 레벨의 프리차지 제어 신호(PC)에 의해 프리차지 트랜지스터(PCX)는 턴-온되고 출력 노드(NO)가 프리차지될 수 있다. 즉, 제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)가 연결된 출력 노드(NO)가 프리차지될 수 있다.
글로벌 신호 덤핑 구간(GSDP)에서 제1 선택 제어 신호(SELS1) 및 제2 선택 제어 신호(SELS2)는 로우 레벨을 유지할 수 있다. 모드 제어 신호(EN)는 글로벌 신호 덤핑 구간(GSDP)에서 하이 레벨을 유지할 수 있다.
리드-아웃 구간(ROP)에서 이하에서 설명되는 동작들이 수행될 수 있다. 제1 선택 제어 신호(SEL1) 및 제2 선택 제어 신호(SEL2)는 글로벌 신호 덤핑 구간(GSDP)에서 로우 레벨을 유지할 수 있고, 리드-아웃 구간(ROP)에서 하이 레벨로 천이할 수 있다. 제1 선택 제어 신호(SEL1) 및 제2 선택 제어 신호(SEL2)가 하이 레벨로 천이됨에 따라 제1 선택 트랜지스터(SX1) 및 제2 선택 트랜지스터(SX2)가 턴-온될 수 있다. 따라서, 제1 커패시터(C1)에 샘플링된 리셋 동작에 따른 전하에 대응하는 리셋 신호(RST)가 제1 컬럼 라인(CL0)에 통해 출력될 수 있고, 제2 커패시터(C2)에 샘플링된 축적 동작에 따른 전하에 대응하는 이미지 신호(SIG)가 제2 컬럼 라인(CL1)을 통해 출력될 수 있다.
리드-아웃 구간(ROP)에서 프리차지 제어 신호(PC)는 로우 레벨에서 하이 레벨로 천이할 수 있고, 이후 하이 레벨을 유지할 수 있다. 다만, 도 5에 도시된 바와 달리, 프리차지 제어 신호(PC)는 글로벌 신호 덤핑 구간(GSDP) 및 리드-아웃 구간(ROP)에 서 하이 레벨을 유지할 수도 있다.
제1 선택 트랜지스터(SX1) 및 제2 선택 트랜지스터(SX2)가 턴-온된 후, 램프 신호(RAMP)는 제1 시간(SRT)동안 일정한 기울기로 증가(또는 감소)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제1 시간(SRT)동안 제1 상관 이중 샘플링 회로(151_1)는 램프 신호(RAMP)와 리셋 신호(RST)를 비교할 수 있고, 제2 상관 이중 샘플링 회로(151_2)는 램프 신호(RAMP)와 이미지 신호(SIG)를 비교할 수 있다.
리셋 신호(RST) 및 이미지 신호(SIG)가 출력된 이후, 리셋 제어 신호(RS)는 제2 리셋 시간(RT2)동안 하이 레벨을 유지할 수 있다. 하이 레벨의 리셋 제어 신호(RS)에 의해 리셋 트랜지스터(RX)가 턴-온 됨에 따라, 플로팅 디퓨젼 노드(FD)는 리셋될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은 픽셀 전압(VPIX)으로 리셋될 수 있다.
리셋 제어 신호(RS)가 하이 레벨로 천이된 후, 제1 샘플링 제어 신호(SAMP1)는 로우 레벨에서 하이 레벨로 천이되고 제1 세틀링 시간(ST1) 동안 하이 레벨을 유지할 수 있다. 리셋 제어 신호(RS)가 하이 레벨로 천이된 후, 제2 샘플링 제어 신호(SAMP2)는 로우 레벨에서 하이 레벨로 천이될 수 있고, 제2 세틀링 시간(ST2) 동안 하이 레벨을 유지할 수 있다. 예시적인 실시 예에서, 제1 세틀링 시간(ST1), 및 제2 세틀링 시간(ST2)은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다.
제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)가 동시에 턴-온되므로 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압이 동일해질 수 있다. 제1 선택 제어 신호(SEL1) 및 제2 선택 제어 신호(SEL2)가 하이 레벨을 유지하므로, 제1 컬럼 라인(CL0)을 통해 제1 노드(N1)의 전압에 대응하는 제1 기준 신호(REF1)가 출력될 수 있고, 제2 컬럼 라인(CL1)을 통해 제2 기준 신호(REF2)가 출력될 수 있다. 제1 노드(N1)의 전압 및 제2 노드(N2)의 전압이 동일하더라도 제2 소스 팔로워(SF2) 및 제3 소스 팔로워(SF3)의 문턱 전압 차이로 인해, 제2 기준 신호(REF2)는 제1 기준 신호(REF1)와 비교하여 오프셋이 발생할 수 있다.
제1 샘플링 트랜지스터(SPX1) 및 제2 샘플링 트랜지스터(SPX2)가 턴-온된 이후에, 램프 신호(RAMP)는 제2 시간(RRT)동안 일정한 기울기로 증가(또는 감소)하도록 생성될 수 있다. 램프 신호(RAMP)의 전압 레벨이 일정하게 변하는 제2 시간(RRT)동안 제1 상관 이중 샘플링 회로(151_1)는 램프 신호(RAMP)와 제1 기준 신호(REF1)를 비교할 수 있고, 제2 상관 이중 샘플링 회로(151_2)는 램프 신호(RAMP)와 제2 기준 신호(REF2)를 비교할 수 있다.
예시적인 실시 예에서, 글로벌 신호 덤핑 구간(GSDP)에서 전송 제어 신호(TS)는 로우 레벨을 유지할 수 있다.
본 개시에 따른 이미지 센서의 픽셀(PX)은 제1 커패시터(C1) 및 제2 커패시터(C2)에 연결되는 모드 트랜지스터(MX)를 더 포함할 수 있고, 모드 제어 신호(EN)는 글로벌 신호 덤핑 구간(GSDP)에서 하이 레벨을 유지할 수 있다. 글로벌 신호 덤핑 구간(GSDP)에서 모드 제어 신호(EN)에 따라 모드 트랜지스터(MX)는 온 상태를 유지할 수 있고, 제3 노드(N3)에 픽셀 전압(VPIX)이 인가될 수 있다.
리드-아웃 구간(ROP) 중 리셋 신호(SIG) 및 이미지 신호(SIG)가 출력되는 동안에, 모드 제어 신호(EN)는 하이 레벨을 유지할 수 있다. 제3 노드(N3)에 픽셀 전압(VPIX)이 인가될 수 있다.
반면, 제1 샘플링 제어 신호(SAMP1)가 로우 레벨에서 하이 레벨로 천이되고, 제2 샘플링 제어 신호(SAMP2)가 로우 레벨에서 하이 레벨로 천이되면, 모드 제어 신호(EN)가 하이 레벨에서 로우 레벨로 천이될 수 있다. 예를 들어, 리셋 제어 신호(RS)가 하이 레벨로 천이된 후, 모드 제어 신호(EN)는 하이 레벨에서 로우 레벨로 천이되고, 모드 전환 시간(ET) 동안 로우 레벨을 유지할 수 있다. 예시적인 실시 예에서, 제1 세틀링 시간(ST1), 제2 세틀링 시간(ST2) 및 모드 전환 시간(ET)은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다.
로우 레벨의 모드 제어 신호(EN)에 의해 모드 트랜지스터(MX)는 턴-오프될 수 있고, 제3 노드(N3)를 플로팅시킬 수 있다. 제1 노드(N1) 및 제2 노드(N2)에서의 등가 커패시턴스는 제1 커패시터(C1)의 커패시턴스보다 작아질 수 있고, 제2 커패시터(C2)의 커패시턴스보다 작아질 수 있다. 따라서, 제1 노드(N1) 및 제2 노드(N2) 각각의 전압이 세틀링되는 속도가 증가할 수 있고, 제1 컬럼 라인(CL0)으로 제1 기준 신호(REF1)가 출력되는 속도가 증가할 수 있고, 제2 컬럼 라인(CL1)으로 제2 기준 신호(REF2)가 출력되는 속도가 증가할 수 있다.
즉, 본 개시에 따른 이미지 센서는 모드 트랜지스터(MX)의 스위칭 동작을 제어함으로써, 리셋 신호(SIG) 및 이미지 신호(SIG)가 출력되는 속도보다 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력되는 속도를 증가시킬 수 있다. 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)는 제2 소스 팔로워(SF2) 및 제3 소스 팔로워(SF3)의 문턱 전압 차이로 인해 발생된 오프 셋을 제거하기 위해 생성하는 신호이므로, 이전에 출력되는 이미지 신호(SIG) 및 리셋 신호(RST)에 영향을 미치지 않는다. 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력되는 속도를 증가시킴으로써, 이미지 데이터(ID)를 출력하는 속도도 빨라질 수 있다.
도 6은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 동일한 로우에 배치되는 픽셀들은 동일한 제어 신호들이 제공될 수 있다. 도 6에 대한 설명에서는 도 5에 대한 설명에서와 동일한 설명에 대해 중복 설명을 생략하겠다.
도 3, 도 4 및 도 6을 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서, 제1 샘플링 제어 신호(SAMP1)가 하이 레벨에서 로우 레벨로 천이된 이후, 제1 축적 시간(TT1)동안 전송 제어 신호(TS)는 하이 레벨일 수 있다. 하이 레벨의 전송 제어 신호(TS)에 의해 전송 트랜지스터(TX)가 턴-온됨에 따라, 플로팅 디퓨젼 노드(FD)에 포토 다이오드(PD)에서 생성된 광전하가 축적될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은, 축적되는 전하량에 따라 픽셀 전압(VPIX)에서부터 감소할 수 있다.
리드-아웃 구간(ROP)에서, 제2 축적 시간(TT2)동안 전송 제어 신호(TS)는 하이 레벨일 수 있다. 이 때, 제2 축적 시간(TT2)은 리셋 제어 신호(RS)가 하이 레벨을 갖는 제2 리셋 시간(RT2)에 포함될 수 있다. 따라서, 전송 제어 신호(TS)가 하이 레벨이더라도 플로팅 디퓨젼 노드(FD)는 리셋될 수 있고, 픽셀 전압(VPIX)일 수 있다. 도 6에서 설명된 제어 신호들이 제공되는 로우는 리드-아웃 구간(ROP)에서도 글로벌 셔터 동작을 수행할 수 있다.
도 7 및 도 8은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀의 회로도이다. 동일한 로우에 배치되는 픽셀들은 동일한 제어 신호들이 제공될 수 있다. 도 7 및 도 8에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 7을 참조하면, 픽셀(PXa)은 포토 다이오드(PD), 및 픽셀 신호들(PXS1, PXS2)를 생성하는 픽셀 신호 생성 회로(PSCa)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCa)는 복수의 트랜지스터들(TX, RX, SF1, PCX, SAMP1, SAMP2, MX1, MX2, SF2, SF3, SX1, SX2), 제1 커패시터(C1a) 및 제2 커패시터(C2a)를 포함할 수 있다. 제1 커패시터(C1a) 및 제2 커패시터(C2a)에는 각각 리셋 동작에 따른 전하가 축적되거나, 광전하 축적 동작에 따른 전하가 축적될 수 있다. 픽셀 신호 생성 회로(PSCa)에 인가되는 제어 신호들(TS, RS, PC, SAMPS1, SAMPS2, EN1, EN2, SELS1, SELS2)은 로우 드라이버(140)에서 생성된 제어 신호들(CSs) 중 일부일 수 있다.
제1 커패시터(C1a)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 샘플링 트랜지스터(SAMP1)의 스위칭 동작에 따라 제1 커패시터(C1a)에 전하가 축적될 수 있다. 제1 커패시터(C1a)의 제1 단자는 제1 노드(N1)에 연결되고, 제1 커패시터(C1a)의 제2 단자는 제3 노드(N3)에 연결되는 제1 모드 트랜지스터(MX1)에 연결될 수 있다.
픽셀 신호 생성 회로(PSCa)는 제1 모드 트랜지스터(MX1)를 포함할 수 있다. 제1 모드 트랜지스터(MX1)의 제1 단자에는 제1 커패시터(C1a)와 연결될 수 있고, 제1 모드 트랜지스터(MX1)의 제2 단자에는 픽셀 전압(VPIX)이 인가될 수 있다. 제1 모드 트랜지스터(MX1)는 제1 모드 제어 신호(EN1)에 따라 온 또는 오프될 수 있으며, 제1 커패시터(C1a)의 제2 단자에 인가되는 전압을 조절할 수 있다. 예를 들어, 제1 모드 트랜지스터(MX1)의 스위칭 동작에 따라 제1 커패시터(C1a)의 제2 단자에는 픽셀 전압(VPIX)이 인가되거나, 제1 커패시터(C1a)의 제2 단자가 플로팅될 수 있다.
제2 커패시터(C2a)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 제2 샘플링 트랜지스터(SAMP2)의 스위칭 동작에 따라 제2 커패시터(C2a)에 전하가 축적될 수 있다. 제2 커패시터(C2a)의 제1 단자는 제2 노드(N2)에 연결되고, 제2 커패시터(C2a)의 제2 단자는 제3 노드(N3)에 연결되는 제2 모드 트랜지스터(MX2)에 연결될 수 있다.
픽셀 신호 생성 회로(PSCa)는 제2 모드 트랜지스터(MX2)를 포함할 수 있다. 제2 모드 트랜지스터(MX2)의 제1 단자에는 제2 커패시터(C2a)가 연결될 수 있고, 제2 모드 트랜지스터(MX2)의 제2 단자에는 픽셀 전압(VPIX)이 인가될 수 있다. 제2 모드 트랜지스터(MX2)는 제2 모드 제어 신호(EN2)에 따라 온 또는 오프될 수 있으며, 제2 커패시터(C2a)의 제2 단자에 인가되는 전압을 조절할 수 있다. 예를 들어, 제2 모드 트랜지스터(MX2)의 스위칭 동작에 따라 제2 커패시터(C2a)의 제2 단자에는 픽셀 전압(VPIX)이 인가되거나, 제2 커패시터(C2a)의 제2 단자가 플로팅될 수 있다.
본 개시에 따른 이미지 센서의 픽셀(PXa)은 리셋 동작에 따른 전하가 저장되는 제1 커패시터(C1a), 전하 축적 동작에 따른 전하가 저장되는 제2 커패시터(C2a), 제1 커패시터(C1a)의 일 단에 연결되는 제1 모드 트랜지스터(MX1) 및 제2 커패시터(C2a)의 일단에 연결되는 제2 모드 트랜지스터(MX2)를 포함할 수 있다. 제1 모드 트랜지스터(MX1) 및 제2 모드 트랜지스터(MX2)의 온 또는 오프에 따라, 제1 노드(N1) 및 제2 노드(N2)에서의 등가 커패시턴스가 변경될 수 있다. 리드아웃 구간(ROP)에서, 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력될 때의 상기 등가 커패시턴스를, 이미지 신호(SIG) 및 리셋 신호(RST)가 출력될 때의 상기 등가 커패시턴스보다 작도록 제어함으로써 제1 노드(N1) 및 제2 노드(N2)의 전압 세틀링 타임이 감소될 수 있고, 제1 컬럼 라인(CL0) 및 제2 컬럼 라인(CL1)으로 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력되는 속도가 빨라질 수 있다.
도 8을 참조하면, 픽셀(PXb)은 포토 다이오드(PD), 및 픽셀 신호를 생성하는 픽셀 신호 생성 회로(PSCb)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCb)에 인가되는 제어 신호들(TS, RS, PC, SAMPS1, SAMPS2, EN1b, EN2b, SELS1, SELS2)은 로우 드라이버(140)에서 생성된 제어 신호들(CSs) 중 일부일 수 있다.
픽셀 신호 생성 회로(PSCb)는 복수의 트랜지스터들(TX, RX, SF1, PCX, SAMP1, SAMP2, MX1b, MX2b, SF2, SF3, SX1, SX2), 제1 커패시터(C1b) 및 제2 커패시터(C2b)를 포함할 수 있다. 제1 커패시터(C1b) 및 제2 커패시터(C2b)에는 각각 리셋 동작에 따른 전하가 축적되거나, 광전하 축적 동작에 따른 전하가 축적될 수 있다.
제1 커패시터(C1b)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결될 수 있다. 제1 샘플링 트랜지스터(SAMP1)의 스위칭 동작에 따라 제1 커패시터(C1b)에 전하가 축적될 수 있다. 제1 커패시터(C1b)의 제1 단자는 제1 모드 트랜지스터(MX1b)에 연결되고, 제1 커패시터(C1b)의 제2 단자는 픽셀 전압(VPIX)이 인가되는 제3 노드(N3)에 연결될 수 있다.
픽셀 신호 생성 회로(PSCb)는 제1 모드 트랜지스터(MX1b)를 포함할 수 있다. 제1 모드 트랜지스터(MX1b)의 제1 단자는 제1 노드(N1)에 연결되고, 제1 모드 트랜지스터(MX1b)의 제2 단자는 제1 커패시터(C1b)와 연결될 수 있다. 제1 모드 트랜지스터(MX1b)는 제1 모드 제어 신호(EN1b)에 따라 온 또는 오프될 수 있으며, 제1 모드 트랜지스터(MX1b)의 스위칭 동작에 따라 제1 커패시터(C1b)와 제1 노드(N1)가 연결되거나 전기적으로 분리될 수 있다.
제2 커패시터(C2b)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결될 수 있다. 제2 샘플링 트랜지스터(SAMP2)의 스위칭 동작에 따라 제2 커패시터(C2b)에 전하가 축적될 수 있다. 제2 커패시터(C2b)의 제1 단자는 제2 모드 트랜지스터(MX2b)에 연결될 수 있고, 제2 커패시터(C2b)의 제2 단자는 픽셀 전압(VPIX)이 인가되는 제3 노드(N3)에 연결될 수 있다.
픽셀 신호 생성 회로(PSCb)는 제2 모드 트랜지스터(MX2b)를 포함할 수 있다. 제2 모드 트랜지스터(MX2b)의 제1 단자는 제2 노드(N2)에 연결되고, 제2 모드 트랜지스터(MX2b)의 제2 단자는 제2 커패시터(C2b)와 연결될 수 있다. 제2 모드 트랜지스터(MX2b)는 제2 모드 제어 신호(EN2b)에 따라 온 또는 오프될 수 있으며, 제2 모드 트랜지스터(MX2b)의 스위칭 동작에 따라 제2 커패시터(C2b)와 제2 노드(N2)가 연결되거나 전기적으로 분리될 수 있다.
본 개시에 따른 이미지 센서의 픽셀(PXb)은 리셋 동작에 따른 전하가 저장되는 제1 커패시터(C1b), 전하 축적 동작에 따른 전하가 저장되는 제2 커패시터(C2b), 제1 커패시터(C1b)의 일 단에 연결되는 제1 모드 트랜지스터(MX1b) 및 제2 커패시터(C2b)의 일단에 연결되는 제2 모드 트랜지스터(MX2b)를 포함할 수 있다. 제1 모드 트랜지스터(MX1b) 및 제2 모드 트랜지스터(MX2b)의 온 또는 오프에 따라, 제1 노드(N1) 및 제2 노드(N2)에서의 등가 커패시턴스가 변경될 수 있다. 리드아웃 구간(ROP)에서, 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력될 때의 상기 등가 커패시턴스를, 이미지 신호(SIG) 및 리셋 신호(RST)가 출력될 때의 상기 등가 커패시턴스보다 작도록 제어함으로써 제1 노드(N1) 및 제2 노드(N2)의 전압 세틀링 타임이 감소될 수 있고, 제1 컬럼 라인(CL0) 및 제2 컬럼 라인(CL1)으로 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력되는 속도가 빨라질 수 있다.
도 9는 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 도 9에 대한 설명에서는, 도 5에 대한 설명에서와 동일한 설명에 대해 중복 설명을 생략하겠다.
도 7 내지 도 9를 참조하면, 본 개시에 따른 이미지 센서의 픽셀(PXa, PXb)은 제1 커패시터(C1a, C1b)에 연결되는 제1 모드 트랜지스터(MX1, MX1b) 및 제2 커패시터(C2a, C2b)에 연결되는 제2 모드 트랜지스터(MX2, MX2b)를 포함할 수 있다. 제1 모드 제어 신호(EN1, EN1b) 및 제2 모드 제어 신호(EN2, EN2b)는 글로벌 신호 덤핑 구간(GSDP)에서 하이 레벨을 유지할 수 있다. 글로벌 신호 덤핑 구간(GSDP)에서 제1 모드 제어 신호(EN1, EN1b) 및 제2 모드 제어 신호(EN2, EN2b)에 응답하여 제1 모드 트랜지스터(MX1, MX1b) 및 제2 모드 트랜지스터(MX2, MX2b)는 온 상태를 유지할 수 있다. 리드-아웃 구간(ROP) 중 리셋 신호(RST) 및 이미지 신호(SIG)가 출력되는 동안에, 제1 모드 제어 신호(EN1, EN1b) 및 제2 모드 제어 신호(EN2, EN2b)는 하이 레벨을 유지할 수 있고, 제1 모드 트랜지스터(MX1, MX1b) 및 제2 모드 트랜지스터(MX2, MX2b)는 온 상태를 유지할 수 있다.
반면, 제1 샘플링 제어 신호(SAMP1)가 로우 레벨에서 하이 레벨로 천이되고, 제2 샘플링 제어 신호(SAMP2)가 로우 레벨에서 하이 레벨로 천이되면, 제1 모드 제어 신호(EN1, EN1b) 및 제2 모드 제어 신호(EN2, EN2b)가 하이 레벨에서 로우 레벨로 천이될 수 있다. 예를 들어, 리셋 제어 신호(RS)가 하이 레벨로 천이된 시점 전후로, 제1 모드 제어 신호(EN1, EN1b)는 하이 레벨에서 로우 레벨로 천이되고, 제1 모드 전환 시간(ET1) 동안 로우 레벨을 유지할 수 있다. 또한, 예를 들어, 리셋 제어 신호(RS)가 하이 레벨로 천이된 시점 전후로, 제2 모드 제어 신호(EN2, EN2b)는 하이 레벨에서 로우 레벨로 천이되고, 제2 모드 전환 시간(ET2) 동안 로우 레벨을 유지할 수 있다. 예시적인 실시 예에서, 제1 세틀링 시간(ST1), 제2 세틀링 시간(ST2), 제1 모드 전환 시간(ET1) 및 제2 모드 전환 시간(ET2)은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다.
로우 레벨의 제1 모드 제어 신호(EN1, EN1b)에 의해 제1 모드 트랜지스터(MX1, MX1b)는 턴-오프될 수 있고, 제1 노드(N1) 및 제3 노드(N3) 사이가 전기적으로 분리될 수 있다. 로우 레벨의 제2 모드 제어 신호(EN2, EN2b)에 의해 제2 모드 트랜지스터(MX2, MX2b)는 턴-오프될 수 있고, 제2 노드(N2) 및 제3 노드(N3) 사이를 전기적으로 분리시킬 수 있다. 따라서, 제1 노드(N1) 및 제2 노드(N2)에서의 등가 커패시턴스는 제1 커패시터(C1)의 커패시턴스보다 작아질 수 있고, 제2 커패시터(C2)의 커패시턴스보다 작아질 수 있다. 제1 컬럼 라인(CL0)으로 제1 기준 신호(REF1)가 출력되는 속도가 증가할 수 있고, 제2 컬럼 라인(CL1)으로 제2 기준 신호(REF2)가 출력되는 속도가 증가할 수 있다. 즉, 본 개시에 따른 이미지 센서는 제1 모드 트랜지스터(MX1, MX1b) 및 제2 모드 트랜지스터(MX2, MX2b)의 스위칭 동작을 제어함으로써, 리셋 신호(RST) 및 이미지 신호(SIG)가 출력되는 속도보다 제1 기준 신호(REF1) 및 제2 기준 신호(REF2)가 출력되는 속도를 증가시킬 수 있다.
도 10은 본 개시의 예시적인 실시 예에 따른 이미지 센서에 포함된 픽셀의 회로도이다. 도 11은 본 개시의 예시적인 실시 예에 따른 이미지 센서의 픽셀에 제공되는 제어 신호들 및 램프 신호를 도시한 타이밍도이다. 도 10에 대한 설명에서는 도 2에서와 동일한 부호에 대해 중복 설명을 생략하겠다. 도 11에 대한 설명에서는 도 5에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 10을 참조하면, 픽셀(PXc)은 포토 다이오드(PD), 및 픽셀 신호들(PXcS1, PXcS2)를 생성하는 픽셀 신호 생성 회로(PSCc)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCc)는 복수의 트랜지스터들(TX, RX1, RX2, SF1, PCX, SAMP1, SAMP2, MX, SF2, SF3, SX1, SX2), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다. 픽셀 신호 생성 회로(PSCc)에 인가되는 제어 신호들(TS, RS1, RS2, PC, SAMPS1, SAMPS2, EN, SELS1, SELS2)은 로우 드라이버(140)에서 생성된 제어 신호들(CSs) 중 일부일 수 있다.
픽셀 신호 생성 회로(PSCc)는 제1 리셋 트랜지스터(RX1) 및 제2 리셋 트랜지스터(RX2)를 포함할 수 있다. 제1 리셋 트랜지스터(RX1) 및 제2 리셋 트랜지스터(RX2)는 플로팅 디퓨젼 노드(FD)에 축적된 전하를 리셋시킬 수 있다. 리셋 트랜지스터(RX1)의 제1 단자는 픽셀 전압(VPIX)이 인가될 수 있고, 리셋 트랜지스터(RX1)의 제2 단자는 제2 리셋 트랜지스터(RX2)에 연결될 수 있다. 제2 리셋 트랜지스터(RX2)의 제1 단자는 제1 리셋 트랜지스터(RX1)에 연결될 수 있고, 제2 리셋 트랜지스터(RX2)의 제2 단자는 플로팅 디퓨젼 노드(FD)에 연결될 수 있다.
제1 리셋 트랜지스터(RX1) 및 제2 리셋 트랜지스터(RX2) 각각은 로우 드라이버(140)로부터 수신된 제1 리셋 제어 신호(RS1) 및 제2 리셋 제어 신호(RS2)에 응답하여 온 또는 오프될 수 있다. 제1 리셋 트랜지스터(RX1) 및 제2 리셋 트랜지스터(RX2)가 모두 턴-온되면, 플로팅 디퓨젼 노드(FD)에 축적된 전하가 배출되어 플로팅 디퓨젼 노드(FD)가 리셋될 수 있다.
도 10 및 도 11을 참조하면, 글로벌 신호 덤핑 구간(GSDP)에서 제1 리셋 제어 신호(RS1)는 제2 레벨(예를 들어, 로우 레벨)에서 제1 레벨(예를 들어, 하이 레벨)으로 천이되어 제1 리셋 시간(RT11)동안 하이 레벨을 유지할 수 있다. 글로벌 신호 덤핑 구간(GSDP)에서 제2 리셋 제어 신호(RS2)는 제2 레벨에서 제1 레벨로 천이되어 제1 리셋 시간(RT21)동안 제1 레벨을 유지할 수 있다. 하이 레벨의 제1 리셋 제어 신호(RS1) 및 하이 레벨의 제2 리셋 제어 신호(RS2)에 의해 제1 리셋 트랜지스터(RX1) 및 제2 리셋 트랜지스터(RX2)가 턴-온될 수 있고, 플로팅 디퓨젼 노드(FD)는 리셋(리셋 동작)될 수 있다. 예시적인 실시 예에서, 제1 리셋 제어 신호(RS1)의 제1 리셋 시간(RT11)과 제2 리셋 제어 신호(RS2)의 제1 리셋 시간(RT21)은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다.
예시적인 실시 예에서, 이미지 센서는 LCG(Low Conversion Gain, LCG) 모드 및 HCG(High Conversion Gain, HCG) 모드로 동작함으로써, DCG(dual conversion gain, DCG) 기능을 지원할 수 있다. LCG 모드에서는, 전송 제어 신호(TS)가 축적 시간(TT) 동안 하이 레벨을 유지할 때, 제2 리셋 제어 신호(RS2)가 하이 레벨일 수 있다. 제2 리셋 제어 신호(RS2)는 LCG 시간(LT) 동안 하이 레벨을 유지할 수 있고, LCG 시간(LT)과 축적 시간(TT)은 서로 오버랩될 수 있다. 플로팅 디퓨젼 노드(FD)에 광전하가 축적되는 동안 제2 리셋 트랜지스터(RX2)가 온되므로, 실질적으로 플로팅 디퓨젼 노드(FD)의 등가 커패시턴스가 증가되는 효과가 발생될 수 있고, 포토 다이오드(PD)에서 생성된 광전하를 이미지 신호(SIG)로 변환하는 변환 효율(conversion gain)이 감소될 수 있다. 다만, 플로팅 디퓨젼 노드(FD)의 등가 커패시턴스가 커질수록 플로팅 디퓨젼 노드(FD)에 상대적으로 많은 광 전하를 축적할 수 있다.
예시적인 실시 예에서, 제2 리셋 트랜지스터(RX2)의 제1 단자에는 추가 커패시터가 더 연결될 수 있고, 제2 리셋 트랜지스터(RX2)가 온될 때 상기 추가 커패시터와 플로팅 디퓨젼 노드(FD)가 서로 전기적으로 연결됨으로써, 플로팅 디퓨젼 노드(FD)의 등가 커패시턴스가 증가될 수도 있다.
도 10에서는 이미지 센서가 LCG 모드로 동작할 때를 설명하기 위한 타이밍도이나, 본 개시에 따른 이미지 센서는 이에 한정되지는 않는다. 이미지 센서가 HCG 모드로 동작할 때, 전송 제어 신호(TS)가 하이 레벨을 유지하는 축적 시간(TT) 동안, 제2 리셋 제어 신호(RS2)는 로우 레벨을 유지할 수도 있다. HCG 모드에서는, 포토 다이오드(PD)에서 생성된 광전하를 이미지 신호(SIG)로 변환하는 변환 효율이 상대적으로 증가할 수 있고, 플로팅 디퓨젼 노드(FD)에 상대적으로 적은 량의 광 전하를 축적할 수 있다.
리드아웃 구간(ROP)에서 제1 리셋 제어 신호(RS1)가 제2 리셋 시간(RT12)동안 하이 레벨을 유지할 때, 제2 리셋 제어 신호(RS2)는 제2 리셋 시간(RT22) 동안 하이 레벨을 유지할 수 있다. 하이 레벨의 제1 리셋 제어 신호(RS1) 및 하이 레벨의 제2 리셋 제어 신호(RS2)에 의해 제1 리셋 트랜지스터(RX1) 및 제2 리셋 트랜지스터(RX2)가 턴-온될 수 있고, 플로팅 디퓨젼 노드(FD)는 리셋될 수 있다. 예를 들어, 플로팅 디퓨젼 노드(FD)의 전압은 픽셀 전압(VPIX)으로 리셋될 수 있다. 예시적인 실시 예에서, 제1 리셋 제어 신호(RS1)의 제2 리셋 시간(RT12)과 제2 리셋 제어 신호(RS2)의 제1 리셋 시간(RT22)은 서로 오버랩될 수 있고, 예를 들어, 서로 일치할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서,
    상기 복수의 픽셀들 각각은,
    포토 다이오드;
    상기 포토 다이오드에서 생성된 광전하를 축적하는 플로팅 디퓨젼 노드;
    제1 노드에 연결되는 제1 샘플링 트랜지스터;
    상기 제1 노드에 연결되고, 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제1 커패시터;
    제2 노드에 연결되는 제2 샘플링 트랜지스터;
    상기 제2 노드에 연결되고, 상기 광전하가 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 제2 커패시터; 및
    모드 제어 신호에 따라 상기 제1 노드 및 상기 제2 노드 각각에서의 등가 커패시턴스를 조절하는 적어도 하나의 모드 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 제1 노드의 전위 변화에 따른 제1 픽셀 신호를 제1 컬럼 라인으로 출력하는 제1 소스 팔로워; 및
    상기 제2 노드의 전위 변화에 따른 제2 픽셀 신호를 제2 컬럼 라인으로 출력하는 제2 소스 팔로워를 더 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2 항에 있어서,
    상기 이미지 센서는, 상기 픽셀 어레이와 연결된 복수의 컬럼 라인들로부터 픽셀 신호들을 수신하고, 상기 픽셀 신호들에 따른 이미지 데이터를 출력하는 리드아웃 회로를 포함하고,
    상기 리드아웃 회로는,
    상기 제1 컬럼 라인에 연결되는 제1 상관 이중 샘플링 회로, 및 제1 아날로그 디지털 회로;
    상기 제2 컬럼 라인에 연결되는 제2 상관 이중 샘플링 회로 및 제2 아날로그 디지털 회로; 및
    상기 제1 아날로그 디지털 회로 및 상기 제2 아날로그 디지털 회로 각각으로부터 출력된 디지털 신호를 감산하는 감산 회로를 더 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제2 항에 있어서,
    제1 구간에서는, 상기 제1 컬럼 라인으로 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 리셋 신호가 출력되고, 상기 제2 컬럼 라인으로 상기 광전하가 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 이미지 신호가 출력되고,
    제1 구간에 이후의 제2 구간에서는, 상기 제1 컬럼 라인으로 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 제1 기준 신호가 출력되고, 상기 제2 컬럼 라인으로 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 제2 기준 신호가 출력되는 것을 특징으로 하는 이미지 센서.
  5. 제4 항에 있어서,
    상기 제1 구간에서의 상기 제1 노드 및 상기 제2 노드 각각의 등가 커패시턴스는, 상기 제2 구간에서의 상기 제1 노드 및 상기 제2 노드 각각의 커패시턴스보다 큰 것을 특징으로 하는 이미지 센서.
  6. 제4 항에 있어서,
    상기 이미지 센서는,
    상기 제2 구간에서, 상기 제1 샘플링 트랜지스터 및 상기 제2 샘플링 트랜지스터가 턴-온될 때, 상기 적어도 하나의 모드 트랜지스터가 오프 되도록 상기 모드 제어 신호를 생성하는 로우 드라이버를 더 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제1 항에 있어서,
    상기 적어도 하나의 모드 트랜지스터의 제1 단자는 상기 제1 커패시터 및 상기 제2 커패시터와 연결되는 제3 노드에 연결되고,
    상기 적어도 하나의 모드 트랜지스터의 제2 단자에는 픽셀 전압이 인가되는 것을 특징으로 하는 이미지 센서.
  8. 제1 항에 있어서,
    상기 적어도 하나의 모드 트랜지스터는 제1 모드 트랜지스터 및 제2 모드 트랜지스터를 포함하고,
    상기 제1 모드 트랜지스터의 제1 단자는 상기 제1 커패시터에 연결되고, 상기 제1 모드 트랜지스터의 제2 단자에는 픽셀 전압이 인가되고,
    상기 제2 모드 트랜지스터의 제1 단자는 상기 제2 커패시터에 연결되고, 상기 제2 모드 트랜지스터의 제2 단자에는 상기 픽셀 전압이 인가되는 것을 특징으로 하는 이미지 센서.
  9. 제1 항에 있어서,
    상기 적어도 하나의 모드 트랜지스터는 제1 모드 트랜지스터 및 제2 모드 트랜지스터를 포함하고,
    상기 제1 모드 트랜지스터의 제1 단자는 상기 제1 노드에 연결되고, 상기 제1 모드 트랜지스터의 제2 단자는 상기 제1 커패시터에 연결되고,
    상기 제2 모드 트랜지스터의 제1 단자는 상기 제2 노드에 연결되고, 상기 제2 모드 트랜지스터의 제2 단자는 상기 제2 커패시터에 연결되는 것을 특징으로 하는 이미지 센서.
  10. 제1 항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 플로팅 디퓨젼 노드를 픽셀 전압으로 리셋시키고 서로 직렬로 연결되는 제1 리셋 트랜지스터 및 제2 리셋 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제10 항에 있어서,
    상기 광전하가 상기 플로팅 디퓨젼 노드에 저장될 때, 상기 제1 리셋 트랜지스터는 오프되고, 상기 제2 리셋 트랜지스터는 온 되는 것을 특징으로 하는 이미지 센서.
  12. 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서,
    상기 복수의 픽셀들 각각은,
    포토 다이오드;
    상기 포토 다이오드에서 생성된 광전하를 저장하는 플로팅 디퓨젼 노드;
    상기 플로팅 디퓨젼 노드를 픽셀 전압으로 리셋시키는 제1 리셋 트랜지스터;
    상기 플로팅 디퓨젼 노드의 전위 변화를 증폭하여 출력 노드로 출력하는 제1 소스 팔로워;
    상기 출력 노드 및 제1 노드 사이에 연결되는 제1 샘플링 트랜지스터;
    상기 출력 노드 및 상기 제1 노드와 상이한 제2 노드 사이에 연결되는 제2 샘플링 트랜지스터;
    상기 제1 노드 및 제3 노드 사이에 연결되는 제1 커패시터;
    상기 제2 노드 및 상기 제3 노드 사이에 연결되는 제2 커패시터; 및
    모드 제어 신호에 응답하여 상기 제1 커패시터의 일단 및 상기 제2 커패시터의 일단에 픽셀 전압을 제공하는 적어도 하나의 모드 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
  13. 제12 항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 제1 노드의 전위 변화에 따른 제1 픽셀 신호를 제1 컬럼 라인으로 출력하는 제2 소스 팔로워; 및
    상기 제2 노드의 전위 변화에 따른 제2 픽셀 신호를 제2 컬럼 라인으로 출력하는 제2 소스 팔로워를 더 포함하는 것을 특징으로 하는 이미지 센서.
  14. 제13 항에 있어서,
    제1 구간에서는, 상기 제1 컬럼 라인으로 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 리셋 신호가 출력되고, 상기 제2 컬럼 라인으로 상기 광전하가 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 이미지 신호가 출력되고,
    제1 구간에 이후의 제2 구간에서는, 상기 제1 컬럼 라인으로 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 제1 기준 신호가 출력되고, 상기 제2 컬럼 라인으로 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 제2 기준 신호가 출력되는 것을 특징으로 하는 이미지 센서.
  15. 제12 항에 있어서,
    상기 복수의 픽셀들 각각은,
    상기 출력 노드를 프리차지하는 프리차지 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센서.
  16. 제12 항에 있어서,
    상기 적어도 하나의 모드 트랜지스터는, 상기 모드 제어 신호에 따라 상기 제3 노드에 픽셀 전압을 인가하는 것을 특징으로 하는 이미지 센서.
  17. 제12 항에 있어서,
    상기 적어도 하나의 모드 트랜지스터는 제1 모드 트랜지스터 및 제2 모드 트랜지스터를 포함하고,
    상기 제1 모드 트랜지스터는 픽셀 전압이 인가되는 상기 제3 노드 및 상기 제1 커패시터 사이에 연결되고,
    상기 제2 모드 트랜지스터는 픽셀 전압이 인가되는 상기 제3 노드 및 상기 제2 커패시터 사이에 연결되는 것을 특징으로 하는 이미지 센서.
  18. 제12 항에 있어서,
    상기 플로팅 디퓨젼 노드 및 상기 제1 리셋 트랜지스터 사이에 연결되는 제2 리셋 트랜지스터를 더 포함하고,
    상기 제2 리셋 트랜지스터의 스위칭 동작에 따라 상기 플로팅 디퓨젼 노드의 등가 커패시턴스가 조절되는 것을 특징으로 하는 이미지 센서.
  19. 제12 항에 있어서,
    상기 제1 커패시터는, 리셋된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하고,
    상기 제2 커패시터는, 상기 광전하가 축적된 상기 플로팅 디퓨젼 노드의 전압에 대응하는 전하를 저장하는 것을 특징으로 하는 이미지 센서.
  20. 복수의 픽셀들이 배열된 픽셀 어레이를 포함하는 이미지 센서에 있어서,
    상기 복수의 픽셀들 각각은,
    포토 다이오드;
    상기 포토 다이오드에서 생성된 광전하를 플로팅 디퓨젼 노드로 전달하는 전송 트랜지스터;
    상기 플로팅 디퓨젼 노드를 픽셀 전압으로 리셋시키는 리셋 트랜지스터;
    상기 플로팅 디퓨젼 노드의 전위 변화를 증폭하여 출력 노드로 출력하는 제1 소스 팔로워;
    상기 출력 노드를 프리자지하는 프리차지 트랜지스터;
    상기 출력 노드 및 제1 노드 사이에 연결되는 제1 샘플링 트랜지스터;
    상기 출력 노드 및 상기 제1 노드와 상이한 제2 노드 사이에 연결되는 제2 샘플링 트랜지스터;
    상기 제1 노드 및 제3 노드 사이에 연결되는 제1 커패시터;
    상기 제2 노드 및 상기 제3 노드 사이에 연결되는 제2 커패시터; 및
    스위칭 동작에 따라 상기 제3 노드에 픽셀 전압을 인가하는 모드 트랜지스터;
    상기 제1 노드의 전위 변화를 증폭하여 출력하는 제2 소스 팔로워;
    상기 제2 소스 팔로워에 연결되고, 제1 픽셀 신호를 제1 컬럼 라인으로 출력하는 제1 선택 트랜지스터;
    상기 제2 노드의 전위 변화를 증폭하여 출력하는 제3 소스 팔로워; 및
    상기 제3 소스 팔로워에 연결되고, 제2 픽셀 신호를 제2 컬럼 라인으로 출력하는 제2 선택 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
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