WO2021131300A1 - 撮像装置 - Google Patents

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WO2021131300A1
WO2021131300A1 PCT/JP2020/040235 JP2020040235W WO2021131300A1 WO 2021131300 A1 WO2021131300 A1 WO 2021131300A1 JP 2020040235 W JP2020040235 W JP 2020040235W WO 2021131300 A1 WO2021131300 A1 WO 2021131300A1
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WO
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source
transistor
drain
charge storage
storage unit
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Application number
PCT/JP2020/040235
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English (en)
French (fr)
Inventor
西村　佳壽子
阿部　豊
Original Assignee
パナソニックＩｐマネジメント株式会社
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Filing date
Publication date
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Priority to JP2021566863A priority patent/JPWO2021131300A1/ja
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Priority to US17/664,426 priority patent/US11653117B2/en

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present disclosure relates to an imaging device that captures an image.
  • kTC noise also referred to as "reset noise”
  • Patent Document 1 discloses a technique for reducing reset noise by intrapixel feedback.
  • the imaging apparatus includes a photoelectric conversion unit that converts light into a signal charge, a charge storage unit that stores the signal charge, an amplification transistor having a gate connected to the charge storage unit, and a source. And a feedback transistor in which one of the drain is electrically connected to the charge storage portion and the other of the source and drain is connected to one of the source and drain of the amplification transistor, and between the amplification transistor and the feedback transistor.
  • a pixel including a current supply unit that supplies a current to the first node, a first-select transistor in which one of the source and drain is connected to the other of the source and drain of the amplification transistor, and one of the source and drain is said.
  • the second selection transistor connected to the one of the source and drain of the amplification transistor, the current source and the first voltage supply circuit are included, and the current source and the first voltage are connected to the other of the source and drain of the first selection transistor. It includes a current source voltage source switching circuit that selectively connects any one of the supply circuits, and a second voltage supply circuit that is connected to the other of the source and drain of the second selection transistor.
  • the imaging apparatus includes a photoelectric conversion unit that converts light into a signal charge, a charge storage unit that stores the signal charge, an amplification transistor having a gate connected to the charge storage unit, and a source. And a feedback transistor in which one of the drain is electrically connected to the charge storage portion and the other of the source and drain is connected to one of the source and drain of the amplification transistor, and between the amplification transistor and the feedback transistor.
  • a current supply unit that supplies current to the first node only for a part of the period for resetting the charge storage unit, and a first-select transistor in which one of the source and the drain is connected to the first node.
  • a first voltage supply connected to the other of the source and drain of the first-choice transistor and a first voltage supply connected to the other of the source and drain of the amplification transistor and supplying at least two different voltages from each other. It is equipped with a circuit.
  • An imaging device capable of effectively reducing reset noise is provided.
  • FIG. 1 is a schematic view showing a configuration of an image pickup apparatus according to a first embodiment.
  • FIG. 2A is a schematic diagram showing an exemplary configuration of pixels according to the first embodiment.
  • FIG. 2B is a schematic view showing a configuration example of the photodetector according to the first embodiment.
  • FIG. 2C is a schematic view showing a configuration example of the photodetector according to the first embodiment.
  • FIG. 3 is a schematic diagram showing the configuration of the signal readout circuit according to the first embodiment.
  • FIG. 4 is a timing chart showing the operation of the signal readout circuit according to the first embodiment.
  • FIG. 5 is a schematic diagram showing an exemplary configuration of pixels according to the second embodiment.
  • FIG. 6 is a schematic diagram showing the configuration of the signal readout circuit according to the second embodiment.
  • FIG. 7 is a timing chart showing the operation of the signal readout circuit according to the second embodiment.
  • FIG. 8 is an exploded perspective view showing the configuration of the image pickup apparatus according to the third embodiment.
  • FIG. 9 is a block diagram showing a configuration of the camera system according to the fourth embodiment.
  • FIG. 1 is a schematic view showing the configuration of the image pickup apparatus 100 according to the first embodiment.
  • the image pickup apparatus 100 is, for example, a laminated image pickup device, and has a photoelectric conversion film laminated on a semiconductor substrate for photoelectric conversion of incident light.
  • the image pickup apparatus 100 includes a plurality of pixels 110 and peripheral circuits.
  • a photosensitive region (pixel region) is formed by arranging a plurality of pixels 110 in a two-dimensional array.
  • the plurality of pixels 110 may be arranged one-dimensionally in a row.
  • the image pickup device 100 is a line sensor.
  • the plurality of pixels 110 are arranged on the array in the row direction and the column direction.
  • the column direction is the direction in which the columns in the pixel array in which the pixels are arranged in an array are extended
  • the row direction is the direction in which the rows in the pixel array are extended.
  • Each of the plurality of pixels 110 is connected to the power supply line 120.
  • a predetermined power supply voltage is supplied to each of the plurality of pixels 110 via the power supply line 120.
  • the storage control line 130 is connected to each of the plurality of pixels 110.
  • the same constant voltage applied to the entire photoelectric conversion film is supplied to each of the plurality of pixels 110 via the storage control line 130.
  • the photoelectric conversion film may be divided into several regions, and different voltages may be supplied to each region. A plurality of voltages may be supplied to the entire photoelectric conversion film or to some regions.
  • the peripheral circuit includes a vertical scanning circuit 141, a column signal processing circuit 142, a horizontal signal reading circuit 143, and a current source 144.
  • the vertical scanning circuit is also called a row scanning circuit
  • the horizontal signal readout circuit is also called a column scanning circuit.
  • the column signal processing circuit 142 and the current source 144 may be arranged for each column in the pixel array.
  • the column signal processing circuit 142 and the current source 144 may be arranged n in a row in the pixel array and one in every m row.
  • the vertical scanning circuit 141 is connected to the selection control signal line CON500, the amplification control signal line CON300, and the reset control signal line CON400.
  • the selection control signal line is also called an address signal line.
  • the vertical scanning circuit 141 selects a plurality of pixels 110 arranged in each row of the pixel array in units of rows by applying a predetermined voltage to the selection control signal line CON500. As a result, the reading of the signal voltage of the selected pixel 110 is executed.
  • the column signal processing circuit 142 is arranged in each row of the pixel array, and is electrically connected to each of the pixels 110 arranged in each row via the vertical signal lines 170 arranged in each row.
  • the vertical signal line is also called a signal read signal line.
  • the column signal processing circuit 142 performs noise suppression signal processing represented by correlated double sampling, analog-to-digital conversion (AD conversion), and the like on the signal read from the pixel 110.
  • the horizontal signal reading circuit 143 is connected to a plurality of column signal processing circuits 142, reads signals from the plurality of column signal processing circuits 142, and outputs a signal to the horizontal common signal line 180.
  • the pixel 110 is composed of a photoelectric conversion unit that converts light into an electric signal and a signal reading circuit that reads out the signal charge converted by the photoelectric conversion unit.
  • FIG. 2A is a schematic diagram showing an exemplary circuit configuration of the pixel 110.
  • the pixel 110 includes a photoelectric conversion unit 1, an amplification unit 2, a feedback control unit 3, a charge storage unit FD, and a power supply selection unit 5A.
  • the photoelectric conversion unit 1 converts light into a signal charge.
  • the charge storage unit FD stores the signal charge converted by the photoelectric conversion unit 1.
  • a signal readout circuit is formed by the amplification unit 2, the feedback control unit 3, the charge storage unit FD, and the power supply selection unit 5A.
  • FIG. 2B is a schematic view showing a configuration example of a photodetector 1A which is an example of the photoelectric conversion unit 1 shown in FIG. 1
  • FIG. 2C is a light detection which is an example of the photoelectric conversion unit 1 shown in FIG. It is a schematic diagram which shows the structural example of the vessel 1E.
  • the photoelectric conversion unit 1 can be realized, for example, by a photodetector 1A using a photoelectric conversion film, for example, an organic photoelectric conversion film 1B, as shown in FIG. 2B.
  • the photodetector 1A is composed of an upper electrode 1C, a lower electrode 1D, and an organic photoelectric conversion film 1B sandwiched between them.
  • a reference voltage Vp is supplied via the storage control line 130 illustrated in FIG.
  • the photoelectric conversion unit 1 can be realized by a photodetector 1E using a photodiode, for example, as shown in FIG. 2B.
  • a ground potential or reference voltage Vp to one end of the photodiode and connecting one end of the node forming the charge storage unit FD to the other end of the photodiode, the charge storage unit converts the signal charge converted by the photodetector 1E. Can be accumulated in FD.
  • the ground potential or reference voltage Vp is supplied via the storage control line 130 illustrated in FIG.
  • the photoelectric conversion unit 1 may be realized by other elements having an optical conversion function.
  • the charge storage unit FD is connected to the photoelectric conversion unit 1 by a wiring layer.
  • the charge storage unit FD is further connected to the input of the amplification unit 2.
  • the amplification unit 2 amplifies the signal corresponding to the signal charge accumulated in the charge storage unit FD, and outputs the signal to the feedback control unit 3 and the output selection unit 5 (see FIG. 3).
  • the amplification unit 2 and the feedback control unit 3 form a feedback circuit 30 via the charge storage unit FD.
  • the signal read from the charge storage unit FD by the feedback circuit 30 is fed back to the charge storage unit FD through the amplification unit 2 and the feedback control unit 3.
  • the power supply selection unit 5A is connected to the power supply line 70.
  • the power supply line 70 corresponds to the power supply line 120 illustrated in FIG.
  • the power supply line 70 is connected to the voltage circuit 8.
  • the image pickup apparatus 100 sets the power supply selection unit 5A to a desired period, for example, a period during which the feedback circuit 30 is formed, that is, an off state.
  • a desired period for example, a period during which the feedback circuit 30 is formed, that is, an off state.
  • FIG. 3 is a schematic diagram showing the configuration of the signal readout circuit 50.
  • components similar to those already shown in FIGS. 1, 2A, 2B, and 2C are illustrated with the same reference numerals.
  • the signal readout circuit 50 includes a charge storage unit FD, an amplification unit 2, a feedback control unit 3, a current supply unit 9, an output selection unit 5, a power supply selection unit 5A, and a current source.
  • the voltage source switching circuit 60 and the voltage circuit 8 are included.
  • the voltage circuit 8 is also referred to as a second voltage supply circuit 8.
  • the pixel 110 includes a charge storage unit FD, an amplification unit 2, a feedback control unit 3, and a current supply unit 9 in the signal readout circuit 50.
  • the output selection unit 5 and the power supply selection unit 5A are included.
  • the amplification unit 2 includes an amplification transistor 200.
  • the feedback control unit 3 includes a feedback transistor 300, a noise holding unit RD, a reset transistor 400, a first capacitance element 320, and a second capacitance element 310.
  • the output selection unit 5 includes the first selection transistor 500.
  • the power supply selection unit 5A includes a second selection transistor 501.
  • the pixel 110 includes the photoelectric conversion unit 1, the charge storage unit FD, the amplification transistor 200, the feedback transistor 300, the current supply unit 9, the first selection transistor 500, the second selection transistor 501, and the first. It includes a capacitance element 320, a second capacitance element 310, and a reset transistor 400.
  • the gate of the amplification transistor 200 is connected to the charge storage unit FD.
  • One of the source and drain of the feedback transistor 300 is connected to the charge storage unit FD via the first capacitance element 320. That is, one end of the first capacitance element 320 is connected to the charge storage unit FD, and the other end of the first capacitance element 320 is connected to one of the source and drain of the feedback transistor 300.
  • the other of the source and drain of the feedback transistor 300 is connected to one of the source and drain of the amplification transistor 200.
  • the node between one of the source and drain of the feedback transistor 300 and the first capacitance element 320 is referred to as a noise holding unit RD.
  • the signal of the charge storage unit FD is negatively fed back to the charge storage unit FD through the amplification transistor 200, the feedback transistor 300, and the first capacitance element 320.
  • One of the source and drain of the reset transistor 400 is connected to the charge storage unit FD.
  • the reset transistor 400 initializes the potential of the charge storage unit FD.
  • the other of the source and drain of the reset transistor 400 is connected to the noise holding unit RD. That is, the reset transistor 400 is connected in parallel with the first capacitance element 320.
  • One end of the second capacitance element 310 is connected to one of the source and drain of the feedback transistor 300.
  • the other end of the second capacitance element 310 is connected to the reference potential VC1 arranged inside the pixel 110 or outside the pixel 110.
  • the current supply unit 9 includes a current source 600.
  • the current supply unit 9 supplies a current to the first node MD between the amplification transistor 200 and the feedback transistor 300.
  • One of the source and drain of the first-select transistor 500 is connected to the other of the source and drain of the amplification transistor 200.
  • One of the source and drain of the second selection transistor 501 is connected to one of the source and drain of the amplification transistor 200.
  • the current source voltage source switching circuit 60 includes a current source 6 and a first voltage supply circuit 64, and one of the current source 6 and the first voltage supply circuit 64 is provided on the other side of the source and drain of the first selection transistor 500. Selectively connect.
  • the other of the source and drain of the first selection transistor 500 is selectively connected to either one of the current source 6 and the first voltage supply circuit 64 via the signal read-out line 7.
  • the current source 6 corresponds to the current source 144 illustrated in FIG.
  • the signal readout line 7 corresponds to the vertical signal line 170 illustrated in FIG.
  • the second voltage supply circuit 8 is connected to the other of the source and drain of the second selection transistor 501.
  • the other of the source and drain of the second selection transistor 501 is connected to the second voltage supply circuit 8 via the power supply line 70.
  • the kTC noise is generated together by turning off the reset transistor 400 and the feedback transistor 300.
  • the magnitude of the kTC noise applied to the voltage of the charge storage unit FD is such that the feedback transistor 300 does not have the first capacitance element 320 and the second capacitance element 310 provided in the pixel 110.
  • Cfd, Cc, and Cs indicate the capacitance of the charge storage unit FD, the capacitance of the first capacitance element 320, and the capacitance of the second capacitance element 310, respectively.
  • the larger the capacitance Cs of the second capacitance element 310 the smaller the generated noise itself. Further, the smaller the capacitance Cc of the first capacitance element 320, the larger the attenuation rate. Therefore, kTC noise can be sufficiently reduced by appropriately setting the capacitance Cc of the first capacitance element 320 and the capacitance Cs of the second capacitance element 310.
  • the second capacitance element 310 is connected to the charge storage unit FD via the first capacitance element 320.
  • the charge storage unit FD and the second capacitance element 310 are directly connected without going through the first capacitance element 320.
  • the substantial capacity of the charge storage unit FD is (Cfd + Cs). Therefore, when the capacitance Cs of the second capacitance element 310 is relatively large, the substantial capacitance of the charge storage unit FD also becomes a large value, so that a high gain cannot be obtained.
  • the high gain here may be said to be a high signal-to-noise ratio.
  • the second capacitance element 310 is connected to the charge storage unit FD via the first capacitance element 320. Therefore, the substantial capacity of the charge storage unit FD is expressed as (Cfd + (CcCs) / (Cc + Cs)).
  • the substantial capacitance of the charge storage unit FD is approximately (Cfd + Cc). That is, the substantial increase in the capacity of the charge storage unit FD is small.
  • the conversion gain is obtained by connecting the second capacitance element 310 having a capacitance larger than the capacitance of the first capacitance element 320 to the charge storage unit FD via the first capacitance element 320 having a relatively small capacitance. The decrease can be suppressed.
  • the amplification control signal line CON300 is connected to the gate of the feedback transistor 300, and the state of the feedback transistor 300 is determined by the potential of the amplification control signal line CON300. For example, when the amplification control signal line CON300 is at an intermediate potential between the high level and the low level, the feedback transistor 300 is turned on and the signal of the charge storage unit FD is fed back. When the amplification control signal line CON300 is at the low level, the feedback transistor 300 is turned off and the signal of the charge storage unit FD is not fed back. When the amplification control signal line CON300 is at a high level, the feedback transistor 300 is turned on, the signal of the charge storage unit FD is fed back, and the potentials of the noise holding unit RD and the first node MD become equal.
  • a selection control signal line CON500 is connected to the gate of the first selection transistor 500, and the state of the first selection transistor 500 is determined by the potential of the selection control signal line CON500. For example, when the selection control signal line CON500 is at a high level, the first selection transistor 500 is turned on, and the amplification transistor 200 and the signal reading line 7 are electrically connected. When the selection control signal line CON500 is at a low level, the first selection transistor 500 is turned off, and the amplification transistor 200 and the signal reading line 7 are electrically separated.
  • the power supply selection signal line CON501 is connected to the gate of the second selection transistor 401, and the state of the second selection transistor 401 is determined by the potential of the power supply selection signal line CON501. For example, when the power supply selection signal line CON501 is at a high level, the second selection transistor 501 is turned on, and the amplification transistor 200 and the power supply line 70 are electrically connected. When the power supply selection signal line CON501 is at a low level, the second selection transistor 501 is turned off, and the amplification transistor 200 and the power supply line 70 are electrically separated.
  • the power selection signal line CON501 may be connected to, for example, the vertical scanning circuit 141. That is, the vertical scanning circuit 141 may supply a predetermined voltage to the power supply selection signal line CON501.
  • the first voltage supply circuit 64 has a voltage source 65 for supplying the reference potential VA3 and a voltage source 66 for supplying the reference potential VA4 which is a potential higher than the reference potential VA3.
  • a voltage source 65 is connected to the signal reading line 7 via the switch element 61, a voltage source 66 is connected via the switch element 62, and a current source 6 is connected via the switch element 63.
  • the signal reading line 7 is switched between the voltage source 65, the voltage source 66, and the current source 6 from the signals applied to the switch element control signal lines CON61, CON62, and CON63 connected to the switch elements 61, 62, and 63, respectively. ..
  • the switch element control signal lines CON61, CON62 and CON63 may be connected to, for example, the vertical scanning circuit 141. That is, a predetermined voltage may be applied from the vertical scanning circuit 141 to the switch element control signal lines CON61, CON62, and CON63.
  • the second voltage supply circuit 8 has a voltage source 86 that supplies the control potential VB2 connected to the power supply line 70.
  • the amplifier circuit 20B includes a second voltage supply circuit 8, a second selection transistor 501, an amplifier transistor 200, a current source 600, a first selection transistor 500, a signal readout line 7, and a current source voltage source switching circuit 60.
  • the amplifier circuit 20B includes a current source 6 in the direction of flowing out from the first node MD in the current source voltage source switching circuit 60 and a current source 600 in the direction of flowing into the first node MD in the pixel 110. ..
  • the current source 600 may be selected and the feedback circuit 30 may be operated.
  • the current source 6 may be selected and the amplifier circuit 20B may be operated.
  • the amplifier circuit 20B can switch between a mode in which the amplifier circuit 20B operates as a source grounded amplifier circuit having a high amplification factor and a mode in which the amplifier circuit 20B operates as a source follower circuit having an amplification factor of approximately 1.
  • the control of the current source 6 and the current source 600 with the power supply selection signal line CON501.
  • the amplification transistor 200 and the power supply line 70 may be disconnected with the second selection transistor 501 turned off.
  • the second selection transistor 501 may be turned on and connected to the amplification transistor 200 and the power supply line 70.
  • a reset control signal line CON400 is connected to the gate of the reset transistor 400, and the state of the reset transistor 400 is determined by the potential of the reset control signal line CON400. For example, when the potential of the reset control signal line CON400 is at a high level, the reset transistor 400 is turned on, and the noise holding unit RD and the charge storage unit FD are electrically connected. When the potential of the reset control signal line CON400 is low level, the reset transistor 400 is turned off, and the noise holding unit RD and the charge storage unit FD are connected via the first capacitance element 320.
  • the transistor included in the signal readout circuit 50 has been described as an NMOS transistor, but this polarity may be inverted. That is, the transistor included in the signal readout circuit 50 may be a epitaxial transistor. Since it is clear that the level of the control signal, the potential of the voltage source, etc. are changed according to the polarity of the transistor, the detailed description thereof will be omitted here.
  • the signal read circuit 50 having the above configuration performs a reset operation during the reset period for resetting the charge storage unit FD, and performs a read operation during the read period for reading the signal charge stored in the charge storage unit FD.
  • the reset period further comprises a pre-reset period and a noise suppression period.
  • FIG. 4 is a timing chart showing the operation of the signal readout circuit 50.
  • the current source 6 is disconnected from the signal reading line 7, and a current is supplied from the current source 600 in the pixel 110.
  • the potentials of the amplification control signal line CON300 and the reset control signal line CON400 are set to a high level, and the feedback transistor 300 and the reset transistor 400 are turned on.
  • the potential of the power supply selection signal line CON501 is set to a low level, the second selection transistor 501 is turned off, and the connection between the pixel 110 and the power supply line 70 is cut off.
  • the current source voltage source switching circuit 60 is controlled to set the source or drain potential of the amplification transistor 200 to VA3.
  • the potential of the charge storage unit FD is set to the reset potential VRST.
  • the potential of the power supply selection signal line CON501 is held at a low level, the second selection transistor 501 is turned off, and the connection between the pixel 110 and the second voltage supply circuit 8 is disconnected. Further, the potential of the reset control signal line CON400 is set to a low level while the current is being supplied from the current source 600 in the pixel 110. At this time, kTC noise remains in the charge storage unit FD. After that, at time t3, the current source voltage source switching circuit 60 is controlled to set the source or drain potential of the amplification transistor 200 to VA4, which is higher than VA3.
  • the potential of the amplification control signal line CON300 is set to the control potential VB2, which is an intermediate potential between the high level and the low level.
  • the amplifier circuit 20B operates in the source grounded amplification mode. Assuming that the amplification factor is ⁇ A, the capacitance of the first capacitance element 320 is Cc, and the capacitance of the charge storage unit FD is Cfd, the signal of the charge storage unit FD is amplified by ⁇ A ⁇ Cc / (Cc + Cfd) times and charged. It will return to the storage unit FD.
  • the kTC noise of the reset transistor 400 remaining in the charge storage unit FD at time t5 due to the operation during the period from time t4 to time t5 is the kTC noise remaining in the charge storage unit FD at time t2 due to the feedback operation. It will be suppressed twice.
  • the feedback operation causes the kTC noise. It is suppressed twice, and is further multiplied by Cc / (Cfd + Cc) and transmitted to the charge storage unit FD. Therefore, the kTC noise remaining in the charge storage unit FD at time t5 is relative to the kTC noise remaining in the charge storage unit FD at time t2. Double.
  • a current is supplied from the current source 600 in the pixel 110 during the reset period, that is, the period in which the pre-reset period and the noise suppression period are combined, and the connection between the pixel 110 and the power supply line 70 is cut off.
  • the problem caused by the parasitic capacitance coupling between the power supply line 70 and the peripheral signal line can be suppressed.
  • Problems caused by parasitic capacitance coupling include, for example, voltage fluctuations in feedback operation for noise suppression and voltage fluctuations caused by changing the supply voltage fluctuate peripheral signals, and it takes time for signal convergence. It is an issue that ends up.
  • the voltage fluctuations referred to here are, for example, from the voltage setting VB2 at the time of reading by the source follower, the reset voltage setting VA3 at the time of pre-reset, the voltage setting VA4 at the time of noise suppression, and the time of reading at the source follower. It is a fluctuation to the voltage setting VB2. Further, since the load of the power supply line 70 is not added to the pixel 110 at the time of noise suppression, the effect of speeding up the convergence of the feedback circuit can be obtained.
  • the current source voltage source switching circuit 60 is controlled so that the source or drain of the amplification transistor 200 becomes the control potential VB2.
  • the potential of the power supply selection signal line CON501 is set to a high level
  • the second selection transistor 501 is turned on, and the pixel 110 and the power supply line 70 are connected.
  • the supply of the current from the current source 600 in the pixel 110 to the pixel 110 is stopped, and the supply of the current by the current source 6 is started.
  • the amplification transistor 200 and the current source 6 form a source follower circuit, and the signal reading line 7 has a potential corresponding to the potential of the charge storage unit FD.
  • the amplification factor of the source follower circuit is about 1 time.
  • the voltage of the charge storage unit FD is approximately the potential of the reset voltage VRST, and is output to the signal read line 7 at an amplification factor of about 1 in the read period.
  • the random noise is the fluctuation of the output when the charge signal converted by the photoelectric conversion unit 1 is 0, that is, the sum of the squares of the kTC noise of the reset transistor 400 and the kTC noise of the feedback transistor 300, and each noise. Is the kTC noise of the reset transistor 400 during the noise suppression period.
  • the kTC noise of the feedback transistor 300 is suppressed by a factor of two.
  • the signal charge converted by the photoelectric conversion unit 1 is read out in a state of being suppressed twice.
  • a subsequent circuit for detecting the signal of the signal reading line 7 may be connected to the signal reading line 7.
  • the subsequent circuit include, but are not limited to, a circuit having a configuration in which the signal of the signal reading line 7 is AD-converted for each column.
  • the image pickup apparatus 100 can also perform CDS for canceling the variation of the subsequent circuit. Specifically, after reading the signal charge during the read period, the reset operation is performed again. After the completion of this reset operation, the read operation is performed again before the photoelectric conversion is performed by the photoelectric conversion unit 1. As a result, the reference voltage can be read out. CDS may be performed by taking the difference between the signal voltage and the reference voltage. As described above, the image pickup apparatus 100 may or may not perform CDS.
  • the amplification factor is about 1 times. However, it is not necessary to be limited to this, and the amplification factor may be set to a value other than 1 time depending on the S / N, circuit range, etc. required for the system.
  • the image pickup apparatus 100 includes a source grounded amplifier circuit in the feedback circuit for noise cancellation. This makes it possible to suppress random noise without being affected by the layout and the parasitic capacitance caused by the device.
  • the image pickup apparatus 100 is configured to supply the reset voltage of the charge storage unit FD during the pre-reset period from the amplification transistor 200 by the noise holding unit RD.
  • the amplification transistor 200 may be supplied by the first node MD. Further, it may be supplied from the reference potential VR1 set to a desired voltage in advance. Thereby, the charge storage unit FD and the noise holding unit RD can be reset to a constant potential regardless of the variation of the transistor. Therefore, it is possible to provide better image data regardless of device variation.
  • the power supply selection unit 5A is provided inside the pixel 110, it may be arranged outside the pixel 110. In that case, the pixel area can be reduced and the load of the voltage source 86 cannot be seen. Speed up can be achieved.
  • the image pickup apparatus 100 having the above configuration, the direction of the current flowing through the signal reading line 7 during the reset period and the direction of the current flowing through the signal reading line 7 during the reading period match. Therefore, the image pickup device 100 has a signal read-out line 7 as compared with an image pickup device in which the direction of the current flowing through the signal read-out line 7 during the reset period and the direction of the current flowing through the signal read-out line 7 during the read-out period are opposite to each other. It is possible to suppress the voltage fluctuation of the power supply caused by the reversal of the direction of the current flowing through. Therefore, the reset noise can be effectively reduced.
  • a current is supplied from the current source 600 in the pixel 110 during the reset period, that is, the period in which the pre-reset period and the noise suppression period are combined, and the connection between the pixel 110 and the power supply line 70 is disconnected. To do. This makes it possible to suppress the noise problem caused by the parasitic capacitance coupling between the power supply line 70 and the peripheral signal lines.
  • both configurations may be provided or either one configuration may be provided.
  • the image pickup device 100 according to the first embodiment is changed from the pixel 110 to the pixel according to the second embodiment.
  • FIG. 5 is a schematic diagram showing an exemplary circuit configuration of the pixel 110A according to the second embodiment.
  • the pixel 110A includes a photoelectric conversion unit 1, an amplification unit 2, a feedback control unit 3, a charge storage unit FD, and an output selection unit 5.
  • a signal readout circuit is formed by the amplification unit 2, the feedback control unit 3, the charge storage unit FD, and the output selection unit 5.
  • the output selection unit 5 is connected to a signal reading line 7 shared by at least two pixels 110A.
  • the signal amplified by the amplification unit 2 is output to the signal reading line 7 via the output selection unit 5.
  • the signal readout line 7 corresponds to the vertical signal line 170 illustrated in FIG.
  • the signal reading line 7 is connected to the current source circuit 60A.
  • the image pickup apparatus sets the output selection unit 5 to a desired period, for example, a period during which the feedback circuit 30 is formed, that is, an off state.
  • a desired period for example, a period during which the feedback circuit 30 is formed, that is, an off state.
  • the image pickup apparatus disconnects the output selection unit 5 for a desired period, for example, a period during which the feedback circuit 30 is formed.
  • the influence of the load (for example, time constant) of the signal reading line 7 is suppressed, and noise suppression is realized at high speed.
  • FIG. 6 is a schematic diagram showing the configuration of the signal readout circuit 50A according to the second embodiment.
  • components similar to those already shown in FIGS. 1, 2A, 2B, 2C, 3 and 5 are illustrated with the same reference numerals.
  • the signal readout circuit 50A includes a charge storage unit FD, an amplification unit 2, a feedback control unit 3, a current supply unit 9A, an output selection unit 5, a current source circuit 60A, and a voltage circuit. Includes 8A.
  • the voltage circuit 8A is also referred to as a first voltage supply circuit 8.
  • the pixel 110A includes a charge storage unit FD, an amplification unit 2, a feedback control unit 3, and a current supply unit 9A in the signal readout circuit 50A. Includes an output selection unit 5.
  • the amplification unit 2 includes an amplification transistor 200.
  • the feedback control unit 3 includes a feedback transistor 300, a noise holding unit RD, a reset transistor 400, a first capacitance element 320, and a second capacitance element 310.
  • the output selection unit 5 includes the first selection transistor 500.
  • the pixel 110A includes the photoelectric conversion unit 1, the charge storage unit FD, the amplification transistor 200, the feedback transistor 300, the current supply unit 9, the first selection transistor 500, the first capacitance element 320, and the second. It includes a capacitive element 310 and a reset transistor 400.
  • the gate of the amplification transistor 200 is connected to the charge storage unit FD.
  • One of the source and drain of the feedback transistor 300 is connected to the charge storage unit FD via the first capacitance element 320. That is, one end of the first capacitance element 320 is connected to the charge storage unit FD, and the other end of the first capacitance element 320 is connected to one of the source and drain of the feedback transistor 300. The other of the source and drain of the feedback transistor 300 is connected to one of the source and drain of the amplification transistor 200.
  • One of the source and drain of the reset transistor 400 is connected to the charge storage unit FD.
  • the other of the source and drain of the reset transistor 400 is connected to the noise holding unit RD. That is, the reset transistor 400 is connected in parallel with the first capacitance element 320.
  • One end of the second capacitance element 310 is connected to one of the source and drain of the feedback transistor 300.
  • the other end of the second capacitance element 310 is connected to the reference potential VC1 arranged inside the pixel 110 or outside the pixel 110.
  • the current supply unit 9A includes the current supply transistor 900, and supplies the current to the first node MD between the amplification transistor 200 and the feedback transistor 300 only for a part of the period for resetting the charge storage unit FD. .. The details of the period during which the current supply unit 9A supplies the current to the first node MD will be described later.
  • One of the source and drain of the first selection transistor 500 is connected to the first node MD. That is, one of the source and drain of the first-select transistor 500 is connected to one of the source and drain of the amplification transistor 200.
  • the current source circuit 60A includes the current source 6.
  • the current source 6 is connected to the other of the source and drain of the first-choice transistor 500.
  • the current source 6 is connected to the other of the source and drain of the first-select transistor 500 via the signal read-out line 7.
  • the current source 6 causes a current to flow in the direction of flowing out from the first node MD.
  • the current source 6 corresponds to the current source 144 illustrated in FIG.
  • the signal readout line 7 corresponds to the vertical signal line 170 illustrated in FIG.
  • the first voltage supply circuit 8A is connected to the other of the source and drain of the amplification transistor 200.
  • the first voltage supply circuit 8A supplies at least two different voltages from each other.
  • the other of the source and drain of the amplification transistor 200 is connected to the first voltage supply circuit 8A via the power supply line 70.
  • the power supply line 70 corresponds to the power supply line 120 illustrated in FIG.
  • the first voltage supply circuit 8A includes a voltage source 83 for supplying the reference potential VA1, a voltage source 84 for supplying VA2 having a potential higher than the reference potential VA1, and a voltage source 85 for supplying the control potential VB1.
  • the voltage source 83 is connected to the power supply line 70 via the switch element 80.
  • the voltage source 84 is connected to the power supply line 70 via the switch element 81.
  • the voltage source 85 is connected to the power supply line 70 via the switch element 82.
  • the switch element control signal lines CON80, CON81 and CON82 are connected to the switch elements 80, 81 and 82.
  • the potential of the power supply line 70 is switched between VA1, VA2, and VB1 by the switch element control signal lines CON80, CON81, and CON82.
  • the amplifier circuit 20A includes a first voltage supply circuit 8A, an amplification transistor 200, a current supply transistor 900, a first selection transistor 500, a signal read-out line 7, and a current source circuit 60A.
  • the amplifier circuit 20A includes a current supply transistor 900 in the pixel 110A.
  • the current supply transistor 900 supplies a current in the direction of flowing into the first node MD.
  • a gate voltage line CON900 is connected to the gate of the current supply transistor 900, and the state of the current supply transistor 900 is determined by the potential of the gate voltage line CON900.
  • the feedback circuit 30 is operated by setting the gate voltage line CON900 to a low level or an intermediate voltage between a high level and a low level only for a part of the period for resetting the charge storage unit FD. Therefore, the initial value voltage can be sequentially set in the charge storage unit FD, the noise holding unit RD, and the first node MD.
  • the current source 6 and the current supply transistor 900 with the control of the switch element of the first voltage supply circuit 8A.
  • the current supply transistor 900 is selected and the feedback circuit 30A is operated.
  • the potential of the source or drain of the amplifier transistor 200 is VB1
  • the current source 6 is selected and the amplifier circuit 20A is operated.
  • the amplifier circuit 20A can switch between a mode in which the amplifier circuit 20A operates as a source grounded amplifier circuit having a high amplification factor and a mode in which the amplifier circuit 20A operates as a source follower circuit having an amplification factor of approximately 1.
  • the current source 6 and the current supply transistor 900 with the control of the selective control signal line CON500.
  • the first selection transistor 500 is turned off and the amplification transistor 200 and the signal reading line 7 are disconnected.
  • the potential of the source or drain of the amplification transistor 200 is VB1
  • the amplification transistor 200 and the signal reading line 7 are connected with the first selection transistor 500 turned on.
  • a reset control signal line CON400 is connected to the gate of the reset transistor 400, and the state of the reset transistor 400 is determined by the potential of the reset control signal line CON400. For example, when the potential of the reset control signal line CON400 is at a high level, the reset transistor 400 is turned on, and the noise holding unit RD and the charge storage unit FD are electrically connected. When the potential of the reset control signal line CON400 is low level, the reset transistor 400 is turned off, and the noise holding unit RD and the charge storage unit FD are connected only by the first feedback capacitance 320.
  • the signal readout circuit 50A has described the constituent transistor as an NMOS transistor, but the polarity may be inverted. That is, the transistor constituting the signal readout circuit 50A may be a epitaxial transistor. Since it is clear that the level of the control signal, the potential of the voltage source, etc. are changed according to the constituent transistors, the details thereof will be omitted here.
  • the signal read circuit 50A having the above configuration performs a reset operation during the reset period for resetting the charge storage unit FD, and performs a read operation during the read period for reading the signal charge stored in the charge storage unit FD.
  • the reset period further comprises a pre-reset period and a noise suppression period.
  • FIG. 7 is a timing chart showing the operation of the signal readout circuit 50A.
  • the potential of the selection control signal line CON500 is set to a low level to turn off the first selection transistor 500 and disconnect the current source 6 from the signal reading line 7. Further, by setting the potential of the gate voltage line CON900 to an intermediate voltage between the high level and the low level, the initial voltage of the charge storage unit FD is set and the feedback circuit 30 is operated. In this state, the potentials of the amplification control signal line CON300 and the reset control signal line CON400 are set to a high level, and the feedback transistor 300 and the reset transistor 400 are set to the ON state. Further, by controlling the first voltage supply circuit 8A and setting the potential of the source or drain of the amplification transistor 200 to be VA1, the potential of the charge storage unit FD is set to the reset potential VRST.
  • the potential of the selection control signal line CON500 is held at a low level, and the potential of the reset control signal line CON400 is lowered to a low level while a minute current flows through the current supply transistor 900 in the pixel 110A. To do.
  • kTC noise remains in the charge storage unit FD.
  • the second voltage supply circuit 8 is controlled to set the potential of the source or drain of the amplification transistor 200 to be VA2 higher than VA1.
  • the potential of the amplification control signal line CON300 is set to the control potential VB1 which is an intermediate potential between the high level and the low level, and a part of the period from time t14 to time t16.
  • the potential of the gate voltage line CON900 is set to a high level during the period from time t14 to time t15, which is the period of 1), a large amount of current is set to flow instantaneously through the current supply transistor 900.
  • the amplifier circuit 20A is operating in the source ground amplification mode, and its amplification factor is ⁇ A.
  • the signal of the charge storage unit FD is amplified by ⁇ A ⁇ Cc / (Cc + Cfd) and returned to the charge storage unit FD.
  • the kTC noise of the reset transistor 400 remaining in the charge storage unit FD at time t16 due to the operation during the period from time t14 to time t16 is the kTC noise remaining in the charge storage unit FD at time t12 due to the feedback operation. It will be suppressed twice.
  • the kTC noise generated in the feedback transistor 300 is caused by the feedback operation. It is suppressed twice, and is further multiplied by Cc / (Cfd + Cc) and transmitted to the charge storage unit FD. Therefore, the kTC noise remaining in the charge storage unit FD at time t15 is relative to the kTC noise remaining in the charge storage unit FD at time t2. Double.
  • the signal readout circuit 50A is set so that a minute current or a large amount of current flows instantaneously through the current supply transistor 900 in the pixel 110A during the reset period, that is, the period in which the pre-reset period and the noise suppression period are combined.
  • the connection between the pixel 110A and the signal reading line 7 is disconnected.
  • problems caused by parasitic capacitance coupling include, for example, voltage fluctuations in feedback operation for noise suppression and voltage fluctuations caused by changing the supply voltage fluctuate peripheral signals, and it takes time for signal convergence. It is a problem to end up.
  • the voltage fluctuations referred to here are, for example, from the voltage setting VB1 at the time of reading by the source follower, the reset voltage setting VA1 at the time of pre-reset, the voltage setting VA2 at the time of noise suppression, and the time of reading at the source follower. It is a fluctuation to the voltage setting VB1. Further, since the load of the power supply line 70 is not added to the pixel 110 at the time of noise suppression, the effect of speeding up the convergence of the feedback circuit can be obtained.
  • gate voltage line CON900 is controlled in this configuration, the same effect may be realized by controlling the source voltage VD1 of the current supply transistor.
  • the first voltage supply circuit 8A is controlled so that the source or drain of the amplification transistor 200 becomes the control potential VB1.
  • the potential of the selection control signal line CON500 is set to a high level
  • the first selection transistor 500 is turned on, and the pixel 110 and the current source 6 are connected.
  • the potential of the gate voltage line CON900 is set to a high level, and the current supply transistor 900 in the pixel 110A is turned off.
  • the amplification transistor 200 and the current source 6 form a source follower circuit, and the signal reading line 7 has a potential corresponding to the potential of the charge storage unit FD.
  • the amplification factor of the source follower circuit is about 1 time.
  • the voltage of the charge storage unit FD is approximately the potential of the reset voltage VRST, and is output to the signal read line 7 at an amplification factor of about 1 in the read period.
  • the random noise is the fluctuation of the output when the charge signal converted by the photoelectric conversion unit 1 is 0, that is, the sum of the squares of the kTC noise of the reset transistor 400 and the kTC noise of the feedback transistor 300, and each noise. Is the kTC noise of the reset transistor 400 during the noise suppression period.
  • the kTC noise of the feedback transistor 300 is suppressed by a factor of two.
  • the signal charge converted by the photoelectric conversion unit 1 is read out in a state of being suppressed twice.
  • the subsequent circuit for detecting the signal of the signal reading line 7 may be connected to the signal reading line 7.
  • the subsequent circuit include, but are not limited to, a circuit having a configuration in which the signal of the signal reading line 7 is AD-converted for each column.
  • the image pickup apparatus according to the second embodiment can perform CDS for canceling the variation of the subsequent circuit. Specifically, after reading the signal charge during the read period, the reset operation is performed again. After the completion of this reset operation, the read operation is performed again before the photoelectric conversion is performed by the photoelectric conversion unit 1. As a result, the reference voltage can be read out. CDS may be performed by taking the difference between the signal voltage and the reference voltage. As described above, the image pickup apparatus according to the second embodiment may or may not perform CDS.
  • the image pickup apparatus since the image pickup apparatus according to the second embodiment has a configuration in which the signal of the charge storage unit FD is read out by the source follower circuit, it has been described that the amplification factor is about 1 time. However, the present invention is not limited to this, and the amplification factor may be set to a value other than 1 time, for example, depending on the S / N required for the system, the circuit range, and the like.
  • the image pickup apparatus by including the source grounded amplifier circuit in the feedback circuit for noise cancellation, random noise is generated without being affected by the layout and the parasitic capacitance caused by the device. It can be suppressed.
  • the image pickup apparatus is configured to supply the reset voltage of the charge storage unit FD during the pre-reset period from the amplification transistor 200 by the noise holding unit RD.
  • the amplification transistor 200 may be supplied to the first node MD. Further, it may be supplied from the reference potential VR1 set to a desired voltage in advance. Thereby, the charge storage unit FD and the noise holding unit RD can be reset to a constant potential regardless of the variation of the transistor. Therefore, it is possible to provide better image data regardless of device variation.
  • the current supply unit 9 composed of the current supply transistor 900 is connected to the first node MD only for a part of the reset period for resetting the charge storage unit FD. Supply current.
  • the image pickup device can supply a larger current to the feedback transistor 300 than the image pickup device provided with the current supply unit that supplies the current to the first node MD during the entire reset period.
  • the image pickup apparatus can shorten the feedback period as compared with the image pickup apparatus according to the second comparative example.
  • the reset noise can be effectively reduced as compared with the conventional image pickup apparatus.
  • a current is supplied from the current source 900 in the pixel 110 during the reset period, that is, the period in which the pre-reset period and the noise suppression period are combined, and the pixel 110 and the signal read line 7 are connected to each other. Disconnect. This makes it possible to suppress the noise problem caused by the parasitic capacitance coupling between the signal readout line 7 and the peripheral signal lines.
  • both configurations may be provided or either one configuration may be provided.
  • FIG. 8 is an exploded perspective view showing the configuration of the image pickup apparatus 100B according to the third embodiment.
  • the image pickup apparatus 100B is configured by laminating the first substrate 2000 and the second substrate 2100 on each other.
  • a pixel array 111 in which pixels 110 are arranged in an array is arranged.
  • An analog-to-digital conversion circuit 2200, a memory 2400, and an arithmetic processing circuit 2300 are arranged on the second board 2100.
  • the analog-to-digital conversion circuit 2200 converts an analog signal, which is an output signal from each pixel 110 constituting the pixel array 111, into a digital signal.
  • the memory 2400 stores a digital signal converted by the analog-to-digital conversion circuit 2200.
  • the arithmetic processing circuit 2300 arithmetically processes the digital signal converted by the analog-digital conversion circuit 2200.
  • the first substrate 2000 and the second substrate 2100 are electrically connected by the connecting portion 2500.
  • the output selection unit 5 and the power supply selection unit 5A are arranged on the first substrate 2000.
  • the load of the connection unit 2500 is not included in the wiring load, and capacitance coupling due to wiring can be suppressed.
  • the output selection unit 5 and the power supply selection unit 5A may be arranged at the connection portion of the second board 2100.
  • the image pickup apparatus 100B has been described as having a laminated structure in which two substrates, the first substrate 2000 and the second substrate 2100, are laminated to each other.
  • the image pickup apparatus 100B may have another configuration as long as it has a laminated structure in which at least two substrates are laminated.
  • the image pickup apparatus 100B may have a laminated structure in which three or more substrates are laminated to each other, or have a laminated structure in which a plurality of child substrates are laminated in parallel on one substrate. It may be.
  • connection unit 2500 may be arranged for each row of the pixel array 111, may be arranged for each area, or may be arranged for each pixel 110. May be good.
  • the image pickup device 100 according to the first embodiment, the image pickup device according to the second embodiment, and the image pickup device 100B according to the third embodiment can be applied as an image pickup device in a camera system such as a digital video camera or a digital still camera. Is.
  • FIG. 9 is a block diagram showing the configuration of the camera system 1000 according to the fourth embodiment.
  • the same components as those of the image pickup apparatus 100 according to the first embodiment are designated by the same reference numerals as having already been described, and detailed description thereof will be omitted. ..
  • the camera system 1000 includes an image pickup device 100, a lens 1001, a camera signal processing circuit 1002, and a system controller 1003.
  • the lens 1001 collects external light on the pixel array of the image pickup apparatus 100.
  • the camera signal processing circuit 1002 performs signal processing on the output signal from the image pickup apparatus 100 and outputs an image or data to the outside.
  • the system controller 1003 controls the image pickup device 100 and the camera signal processing circuit 1002.
  • the camera system 1000 having the above configuration, by applying the image pickup device 100 as an image pickup device, fluctuations in the vertical signal line are suppressed, and thus noise characteristics are improved. Moreover, the reset noise can be effectively reduced. Therefore, the camera system 1000 can accurately read out the electric charge, and as a result, it is possible to realize a camera system having good image characteristics.
  • the image pickup apparatus 100 has been described as having a configuration in which the pixel 110 includes a current supply unit 9 as a circuit for supplying a current to the first node MD.
  • the pixel 110 resets the charge storage unit FD to the first node MD instead of the current supply unit 9 only for a part of the period.
  • a configuration example including the current supply unit 9A according to the second embodiment for supplying a current is also conceivable.
  • the imaging device 100 has a configuration in which the pixel 110 includes a current supply unit 9A instead of the current supply unit 9, so that the current is applied to the first node MD during the entire reset period, as in the image pickup device according to the second embodiment. It is possible to supply a larger current to the first node MD than the imaging device according to the second comparative example including the current supply unit for supplying the current. As a result, the image pickup device 100 including the current supply section 9A instead of the current supply section 9 can shorten the feedback period as compared with the image pickup device according to the second comparative example.
  • the reset noise can be effectively reduced as compared with the image pickup device according to Comparative Example 2.
  • the image pickup apparatus 100 has been described as having a configuration in which the second selection transistor 501 is provided in the pixel 110.
  • the image pickup apparatus 100 is not necessarily limited to the configuration in which the second-selection transistor 501 is provided in the pixel 110, and the image pickup apparatus 100 may be configured to include the second-selection transistor 501 outside the pixel 110. Good.
  • the image pickup device 100 is configured to include the second selection transistor 501 outside the pixel 110, so that the size of the pixel 110 can be reduced.
  • the image pickup apparatus 100 may be configured to include one second-selection transistor 501 for each pixel 110, or may be configured to include one second-selection transistor 501 for each of a plurality of pixels 110. Good.
  • the image pickup apparatus 100 has a configuration in which one second-selection transistor 501 is provided for each of the plurality of pixels 110, so that the size of the pixel array is larger than that of a configuration in which one second-selection transistor 501 is provided for each pixel 110. It can be made smaller.
  • the image pickup apparatus 100 has been described as having the current supply unit 9A composed of the current supply transistor 900.
  • the current supply unit 9A is not necessarily limited to the above configuration as long as the current supply unit 9A can supply the current to the first node MD only for a part of the period for resetting the charge storage unit FD.
  • the current supply unit 9A may be configured to include, for example, a plurality of transistors, or may be configured to include components other than the transistors without including the transistors.
  • the first voltage supply circuit 8A supplies the voltage source 83 for supplying VA1, the voltage source 84 for supplying VA2, and the voltage for supplying VB1. It has been described that the voltage source 85 is provided and at least two different voltages are supplied by switching the selected voltage source.
  • the first voltage supply circuit 8A does not necessarily have to be limited to the above configuration as long as it can supply at least two voltages different from each other.
  • the first voltage supply circuit 8A may be configured to include one voltage source that switches and outputs at least two different voltages.
  • the image pickup apparatus is an amplification transistor having a photoelectric conversion unit that converts light into a signal charge, a charge storage unit that stores the signal charge, and a gate connected to the charge storage unit.
  • a feedback transistor in which one of the source and drain is electrically connected to the charge storage portion and the other of the source and drain is connected to one of the source and drain of the amplification transistor, and the amplification transistor and the feedback transistor.
  • a pixel comprising a current supply unit for supplying current to a first node between, and a first-select transistor in which one of the source and drain is connected to the other of the source and drain of the amplification transistor, and the source and drain.
  • One includes a second selection transistor connected to the one of the source and drain of the amplification transistor, a current source and a first voltage supply circuit, and the other of the source and drain of the first selection transistor has the current source and the said. It includes a current source voltage source switching circuit that selectively connects any one of the first voltage supply circuits, and a second voltage supply circuit that is connected to the other of the source and drain of the second selection transistor.
  • the current supply unit may supply the current to the first node only for a part of the period during which the charge storage unit is reset.
  • the second selection transistor may be included in the pixel.
  • the amplification transistor outputs a signal corresponding to the amount of the signal charge accumulated in the charge storage unit to the outside of the pixel, and the first In the second period in which the two-selection transistor is in the off state, the amplification transistor may negatively feed back a signal corresponding to the potential of the charge storage unit to the charge storage unit.
  • the current source voltage source switching circuit may connect the current source in the first period and connect the first voltage supply circuit in the second period.
  • the imaging apparatus includes a photoelectric conversion unit that converts light into a signal charge, a charge storage unit that stores the signal charge, an amplification transistor having a gate connected to the charge storage unit, and a source. And a feedback transistor in which one of the drain is electrically connected to the charge storage portion and the other of the source and drain is connected to one of the source and drain of the amplification transistor, and between the amplification transistor and the feedback transistor.
  • a current supply unit that supplies current to the first node only for a part of the period for resetting the charge storage unit, and a first-select transistor in which one of the source and the drain is connected to the first node.
  • a first voltage supply connected to the other of the source and drain of the first-choice transistor and a first voltage supply connected to the other of the source and drain of the amplification transistor and supplying at least two different voltages from each other. It is equipped with a circuit.
  • the current supply unit may include a current supply transistor.
  • the amplification transistor outputs a signal corresponding to the amount of the signal charge accumulated in the charge storage unit to the outside of the pixel, and the first In the second period in which the one-selection transistor is turned off, the amplification transistor may negatively feed back a signal corresponding to the potential of the charge storage unit to the charge storage unit.
  • the first voltage supply circuit may supply different voltages in the first period and the second period.
  • the amplification factors of the amplification transistors may be different from each other between the first period and the second period.
  • the pixel has a first capacitance element having one end connected to the charge storage portion and the other end connected to one of the source and drain of the feedback transistor, and one end of the source and drain of the feedback transistor.
  • a second capacitive element connected to the device may be included.
  • the capacity of the second capacitance element may be larger than the capacitance of the first capacitance element.
  • one of the source and the drain may be connected to the charge storage unit, and a reset transistor for initializing the potential of the charge storage unit may be further provided.
  • the other of the source and drain of the reset transistor may be connected to the one of the source and drain of the feedback transistor.
  • the present disclosure can be widely used in an imaging device that captures an image.

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Abstract

撮像装置１００は、電荷蓄積部ＦＤに接続されるゲートを有する増幅トランジスタ２００と、ソース及びドレインの一方が電荷蓄積部ＦＤに電気的に接続され、他方が増幅トランジスタ１００のソース及びドレインの一方に接続されるフィードバックトランジスタ３００と、第１ノードＭＤに電流を供給する電流供給部９と、ソース及びドレインの一方が増幅トランジスタ２００のソース及びドレインの他方に接続される第１選択トランジスタ５００と、ソース及びドレインの一方が増幅トランジスタ２００の上記一方に接続される第２選択トランジスタ５０１と、第１選択トランジスタ５００のソース及びドレインの他方に電流源６と第１電圧供給回路６４との一方を選択的に接続させる電流源電圧源切り替え回路６０と、第２選択トランジスタ５０１のソース及びドレインの他方に接続される第２電圧供給回路８とを備える。

Description

撮像装置
　本開示は、画像を撮像する撮像装置に関する。
　撮像装置の分野においては、ノイズ低減の要求がある。特に、リセット時に発生するｋＴＣノイズ（「リセットノイズ」とも呼ばれる）を低減したいという要望がある。
　例えば、特許文献１には、画素内フィードバックによりリセットノイズを低減する技術が開示されている。
特開２０１６－１２７５９３号公報
　リセットノイズを効果的に低減することができる撮像装置を提供する。
　本開示の一態様に係る撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に接続されるゲートを有する増幅トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記増幅トランジスタのソースおよびドレインの一方に接続されるフィードバックトランジスタと、前記増幅トランジスタと前記フィードバックトランジスタとの間の第１ノードに電流を供給する電流供給部と、ソースおよびドレインの一方が前記増幅トランジスタのソースおよびドレインの他方に接続される第１選択トランジスタと、を含む画素と、ソースおよびドレインの一方が前記増幅トランジスタのソースおよびドレインの前記一方に接続される第２選択トランジスタと、電流源および第１電圧供給回路を含み、前記第１選択トランジスタのソースおよびドレインの他方に前記電流源および前記第１電圧供給回路のいずれか一方を選択的に接続させる電流源電圧源切り替え回路と、前記第２選択トランジスタのソースおよびドレインの他方に接続される第２電圧供給回路と、を備える。
　本開示の一態様に係る撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に接続されるゲートを有する増幅トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記増幅トランジスタのソースおよびドレインの一方に接続されるフィードバックトランジスタと、前記増幅トランジスタと前記フィードバックトランジスタとの間の第１ノードに、前記電荷蓄積部をリセットする期間のうちの一部の期間のみ電流を供給する電流供給部と、ソースおよびドレインの一方が前記第１ノードに接続される第１選択トランジスタと、を含む画素と、前記第１選択トランジスタのソースおよびドレインの他方に接続される電流源と、前記増幅トランジスタのソースおよびドレインの他方に接続され、互いに異なる少なくとも２つの電圧を供給する第１電圧供給回路と、を備える。
　リセットノイズを効果的に低減することができる撮像装置が提供される。
図１は、実施の形態１に係る撮像装置の構成を示す模式図である。 図２Ａは、実施の形態１に係る画素の例示的な構成を示す模式図である。 図２Ｂは、実施の形態１に係る光検出器の構成例を示す模式図である。 図２Ｃは、実施の形態１に係る光検出器の構成例を示す模式図である。 図３は、実施の形態１に係る信号読み出し回路の構成を示す模式図である。 図４は、実施の形態１に係る信号読み出し回路の動作を示すタイミングチャートである。 図５は、実施の形態２に係る画素の例示的な構成を示す模式図である。 図６は、実施の形態２に係る信号読み出し回路の構成を示す模式図である。 図７は、実施の形態２に係る信号読み出し回路の動作を示すタイミングチャートである。 図８は、実施の形態３に係る撮像装置の構成を示す分解斜視図である。 図９は、実施の形態４に係るカメラシステムの構成を示すブロック図である。
　以下、本開示の一態様に係る撮像装置等の具体例について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本開示を限定する主旨ではない。なお、各図は模式図であり、必ずしも厳密に図示されたものではない。
　（実施の形態１）
　図１は、実施の形態１に係る撮像装置１００の構成を示す模式図である。撮像装置１００は、一例として積層型の撮像素子であり、半導体基板に積層された、入射光を光電変換する光電変換膜を有している。
　撮像装置１００は、複数の画素１１０と、周辺回路とを備える。撮像装置１００には、複数の画素１１０が２次元にアレイ状に配置されることにより、感光領域（画素領域）が形成されている。なお、複数の画素１１０は、１次元に列状に配列されてもよい。この場合、撮像装置１００はラインセンサである。ここでは、複数の画素１１０は、行方向および列方向にアレイ上に配置されているとして説明する。列方向とは、画素がアレイ状に配列されてなる画素アレイにおける列が伸びる方向であり、行方向とは画素アレイにおける行が伸びる方向である。
　複数の画素１１０のそれぞれは、電源線１２０に接続される。複数の画素１１０のそれぞれには、電源線１２０を介して所定の電源電圧が供給される。
　また、複数の画素１１０のそれぞれは、蓄積制御線１３０が接続される。複数の画素１１０のそれぞれには、蓄積制御線１３０を介して、光電変換膜の全体に印加する同一の一定電圧が供給される。但し、変動を抑制するなどの制御を行う場合には、光電変換膜をいくつかの領域に分けて、それぞれの領域に対して異なる電圧が供給されるとしてもよい。光電変換膜の全体、または、いくつかの領域に対して、複数の電圧が供給されるとしてもよい。
　周辺回路は、垂直走査回路１４１と、カラム信号処理回路１４２と、水平信号読み出し回路１４３と、電流源１４４とを含む。垂直走査回路は行走査回路とも呼ばれ、水平信号読み出し回路は列走査回路とも呼ばれる。カラム信号処理回路１４２および電流源１４４は、画素アレイにおける列毎に配置され得る。カラム信号処理回路１４２および電流源１４４は、画素アレイにおける一列にn個、m列毎に1個配置してもよい。
　以下、周辺回路の構成の一例を説明する。
　垂直走査回路１４１は、選択制御信号線ＣＯＮ５００および増幅制御信号線ＣＯＮ３００、リセット制御信号線ＣＯＮ４００に接続される。選択制御信号線はアドレス信号線とも呼ばれる。垂直走査回路１４１は、選択制御信号線ＣＯＮ５００に所定の電圧を印加することにより、画素アレイの各行に配置された複数の画素１１０を行単位で選択する。これにより、選択された画素１１０の信号電圧の読み出しが実行される。
　カラム信号処理回路１４２は、画素アレイの各列に配置され、各列に配置された垂直信号線１７０を介して、各列に配置された画素１１０のそれぞれに電気的に接続される。垂直信号線は、信号読み出し信号線とも呼ばれる。カラム信号処理回路１４２は、画素１１０から読み出された信号に対して、相関二重サンプリングに代表される雑音抑止信号処理およびアナログ－デジタル変換（ＡＤ変換）等を行う。
　水平信号読み出し回路１４３は、複数のカラム信号処理回路１４２に接続され、複数のカラム信号処理回路１４２から信号を読み出し、水平共通信号線１８０に信号を出力する。
　画素１１０は、光を電気信号に変換する光電変換部と、光電変換部により変換された信号電荷を読み出す信号読み出し回路とで構成される。
　次に、図２Ａ、図２Ｂ、図２Ｃを参照して、画素１１０の構造を説明する。
　図２Ａは、画素１１０の例示的な回路構成を示す模式図である。
　図２Ａに示すように、画素１１０は、光電変換部１と、増幅部２と、フィードバック制御部３と、電荷蓄積部ＦＤと、電源選択部５Ａとを備える。
　光電変換部１は、光を信号電荷に変換する。
　電荷蓄積部ＦＤは、光電変換部１により変換された信号電荷を蓄積する。
　増幅部２と、フィードバック制御部３と、電荷蓄積部ＦＤと、電源選択部５Ａとによって、信号読み出し回路が形成される。
　図２Ｂは、図１に示される光電変換部１の一例である光検出器１Ａの構成例を示す模式図であり、図２Ｃは、図１に示される光電変換部１の一例である光検出器１Ｅの構成例を示す模式図である。
　光電変換部１は、例えば、図２Ｂに示すように、光電変換膜、一例として有機光電変換膜１Ｂを用いた光検出器１Ａにより実現することができる。
　光検出器１Ａは、例えば、図２Ｂに示すように、上部電極１Ｃ、下部電極１Ｄ、およびこれらに挟まれた有機光電変換膜１Ｂから構成される。上部電極１Ｃに基準電圧Ｖｐを印加し、電荷蓄積部ＦＤを形成するノードの一端を下部電極１Ｄに接続することにより、電界がかかり、光検出器１Ａが変換する信号電荷を電荷蓄積部ＦＤに蓄積できる。基準電圧Ｖｐは、図１に図示される蓄積制御線１３０を介して供給される。
　光電変換部１は、例えば、図２Ｂに示すように、フォトダイオードを用いた光検出器１Ｅにより実現することができる。フォトダイオードの一端に接地電位または基準電圧Ｖｐを印加し、電荷蓄積部ＦＤを形成するノードの一端をフォトダイオードの他端に接続することにより、光検出器１Ｅが変換する信号電荷を電荷蓄積部ＦＤに蓄積できる。接地電位または基準電圧Ｖｐは、図１に図示される蓄積制御線１３０を介して供給される。
　光電変換部１は、その他の光変換機能を有する素子により実現されてもよい。
　再び図２Ａに戻って、画素１１０の構成についての説明を続ける。
　電荷蓄積部ＦＤは、配線層によって光電変換部１に接続される。電荷蓄積部ＦＤは、さらに、増幅部２の入力に接続される。
　増幅部２は、電荷蓄積部ＦＤに蓄積された信号電荷に応じた信号を増幅し、フィードバック制御部３と出力選択部５（図３参照）とに出力する。
　増幅部２とフィードバック制御部３とは、電荷蓄積部ＦＤを介して帰還回路３０を形成する。帰還回路３０によって、電荷蓄積部ＦＤから読み出された信号は、増幅部２とフィードバック制御部３とを通って電荷蓄積部ＦＤに帰還される。
　電源選択部５Ａは、電源ライン７０に接続される。電源ライン７０は、図１に図示される電源線１２０に対応する。電源ライン７０は電圧回路８に接続される。
　上記構成において、撮像装置１００は、電源選択部５Ａを所望の期間、例えば、帰還回路３０が形成される期間切断、すなわちオフ状態とする。これにより、電源ライン７０の負荷、すなわち時定数の影響が抑制され、ノイズ抑制を高速化することができる。
　以下、信号読み出し回路の詳細について説明する。
　図３は、信号読み出し回路５０の構成を示す模式図である。図３において、既に図１、図２Ａ、図２Ｂ、図２Ｃで図示された構成要素と同様の構成要素については、同じ符号が振られて図示される。
　図３に示すように、信号読み出し回路５０は、電荷蓄積部ＦＤと、増幅部２と、フィードバック制御部３と、電流供給部９と、出力選択部５と、電源選択部５Ａと、電流源電圧源切り替え回路６０と、電圧回路８とを含む。以下、電圧回路８を、第２電圧供給回路８とも称する。
　図３に示すように、画素１１０は、光電変換部１に加えて、信号読み出し回路５０のうちの、電荷蓄積部ＦＤと、増幅部２と、フィードバック制御部３と、電流供給部９と、出力選択部５と、電源選択部５Ａとを含む。
　図３に示すように、増幅部２は、増幅トランジスタ２００を含む。フィードバック制御部３は、フィードバックトランジスタ３００と、ノイズ保持部ＲＤと、リセットトランジスタ４００と、第１容量素子３２０と、第２容量素子３１０とを含む。出力選択部５は、第１選択トランジスタ５００を含む。電源選択部５Ａは、第２選択トランジスタ５０１を含む。
　すなわち、画素１１０は、光電変換部１と、電荷蓄積部ＦＤと、増幅トランジスタ２００と、フィードバックトランジスタ３００と、電流供給部９と、第１選択トランジスタ５００と、第２選択トランジスタ５０１と、第１容量素子３２０と、第２容量素子３１０と、リセットトランジスタ４００とを含む。
　増幅トランジスタ２００のゲートは、電荷蓄積部ＦＤに接続される。
　フィードバックトランジスタ３００のソースおよびドレインの一方は、第１容量素子３２０を介して電荷蓄積部ＦＤに接続される。すなわち、第１容量素子３２０の一端は、電荷蓄積部ＦＤに接続され、第１容量素子３２０の他端は、フィードバックトランジスタ３００のソースおよびドレインの一方に接続される。フィードバックトランジスタ３００のソースおよびドレインの他方は、増幅トランジスタ２００のソースおよびドレインの一方に接続される。ここで、フィードバックトランジスタ３００のソースおよびドレインの一方と、第１容量素子３２０との間のノードをノイズ保持部ＲＤと呼ぶ。電荷蓄積部ＦＤの信号は、増幅トランジスタ２００、フィードバックトランジスタ３００、および第１容量素子３２０を通って電荷蓄積部ＦＤに負帰還される。
　リセットトランジスタ４００のソースおよびドレインの一方は、電荷蓄積部ＦＤに接続される。リセットトランジスタ４００は、電荷蓄積部ＦＤの電位を初期化する。リセットトランジスタ４００のソースおよびドレインの他方は、ノイズ保持部ＲＤに接続される。すなわち、リセットトランジスタ４００は、第１容量素子３２０と並列に接続される。
　第２容量素子３１０の一端は、フィードバックトランジスタ３００のソースおよびドレインの一方に接続される。第２容量素子３１０の他端は、画素１１０内部もしくは画素１１０外部に配置される基準電位ＶＣ１に接続される。
　電流供給部９は、電流源６００を含む。電流供給部９は、増幅トランジスタ２００とフィードバックトランジスタ３００との間の第１ノードＭＤに電流を供給する。
　第１選択トランジスタ５００のソースおよびドレインの一方は、増幅トランジスタ２００のソースおよびドレインの他方に接続される。
　第２選択トランジスタ５０１のソースおよびドレインの一方は、増幅トランジスタ２００のソースおよびドレインの一方に接続される。
　電流源電圧源切り替え回路６０は、電流源６および第１電圧供給回路６４を含み、第１選択トランジスタ５００のソースおよびドレインの他方に、電流源６および第１電圧供給回路６４のいずれか一方を選択的に接続させる。ここで、第１選択トランジスタ５００のソースおよびドレインの他方は、信号読み出しライン７を介して、電流源６および第１電圧供給回路６４のいずれか一方と選択的に接続される。電流源６は、図１に図示される電流源１４４に対応する。信号読み出しライン７は、図１に図示される垂直信号線１７０に対応する。
　第２電圧供給回路８は、第２選択トランジスタ５０１のソースおよびドレインの他方に接続される。ここで、第２選択トランジスタ５０１のソースおよびドレインの他方は、電源ライン７０を介して、第２電圧供給回路８と接続される。
　ｋＴＣノイズは、リセットトランジスタ４００とフィードバックトランジスタ３００をオフ状態とすることにより共に発生する。ここで、そのうちのフィードバックトランジスタ３００のｋＴＣノイズについて、電荷蓄積部ＦＤの電圧に加わるｋＴＣノイズの大きさは、画素１１０に第１容量素子３２０および第２容量素子３１０を設けずにフィードバックトランジスタ３００のソースおよびドレインの一方を電荷蓄積部ＦＤに直接接続した場合の
Figure JPOXMLDOC01-appb-M000001
 倍である。ここで、Ｃｆｄ、Ｃｃ、及びＣｓは、それぞれ、電荷蓄積部ＦＤの容量、第１容量素子３２０の容量、及び第２容量素子３１０の容量を示す。
　このように、第２容量素子３１０の容量Ｃｓが大きい程、発生するノイズ自体は小さくなる。また、第１容量素子３２０の容量Ｃｃが小さい程、減衰率は大きくなる。従って、第１容量素子３２０の容量Ｃｃ及び第２容量素子３１０の容量Ｃｓを適切に設定することにより、ｋＴＣノイズを十分に低減することができる。
　なお、リセットトランジスタ４００及びフィードバックトランジスタ３００がオフ状態のとき、第２容量素子３１０は、第１容量素子３２０を介して電荷蓄積部ＦＤに接続されている。ここで、第１容量素子３２０を介さずに電荷蓄積部ＦＤと第２容量素子３１０とを直接に接続した場合を想定する。このとき、電荷蓄積部ＦＤの実質的な容量は、（Ｃｆｄ＋Ｃs）となる。よって、第２容量素子３１０の容量Ｃｓが比較的大きい場合、電荷蓄積部ＦＤの実質的な容量も大きな値となるため、高いゲインが得られない。ここでいう高いゲインとは、高いＳＮ比と言ってもよい。そこで、本実施の形態では、第１容量素子３２０を介して第２容量素子３１０を電荷蓄積部ＦＤに接続している。そのため、電荷蓄積部ＦＤの実質的な容量は、（Ｃｆｄ＋（ＣｃＣｓ）／（Ｃｃ＋Ｃｓ））と表される。第１容量素子３２０の容量Ｃｃが比較的小さく、第２容量素子３１０の容量Ｃｓが比較的大きい場合、電荷蓄積部ＦＤの実質的な容量は、おおよそ（Ｃｆｄ＋Ｃｃ）となる。すなわち、電荷蓄積部ＦＤの実質的な容量の増加は小さい。このように、比較的小さな容量を有する第１容量素子３２０を介して、第１容量素子３２０の容量よりも大きな容量の第２容量素子３１０を電荷蓄積部ＦＤに接続することにより、変換ゲインの低下を抑制することができる。
　フィードバックトランジスタ３００のゲートには、増幅制御信号線ＣＯＮ３００が接続され、増幅制御信号線ＣＯＮ３００の電位により、フィードバックトランジスタ３００の状態が決定される。例えば、増幅制御信号線ＣＯＮ３００がハイレベルとローレベルの間の中間電位にある場合、フィードバックトランジスタ３００はオン状態となり電荷蓄積部ＦＤの信号は帰還される。増幅制御信号線ＣＯＮ３００がローレベルにある場合、フィードバックトランジスタ３００はオフ状態となり、電荷蓄積部ＦＤの信号は帰還されない。増幅制御信号線ＣＯＮ３００がハイレベルにある場合、フィードバックトランジスタ３００はオン状態となり、電荷蓄積部ＦＤの信号は帰還され、ノイズ保持部ＲＤと第１ノードＭＤとの電位は等しくなる。
　第１選択トランジスタ５００のゲートには、選択制御信号線ＣＯＮ５００が接続され、選択制御信号線ＣＯＮ５００の電位により、第１選択トランジスタ５００の状態が決定される。例えば、選択制御信号線ＣＯＮ５００がハイレベルの場合、第１選択トランジスタ５００はオン状態となり、増幅トランジスタ２００と信号読み出しライン７とが電気的に接続される。選択制御信号線ＣＯＮ５００がローレベルの場合、第１選択トランジスタ５００はオフ状態となり、増幅トランジスタ２００と信号読み出しライン７とが電気的に分離される。
　第２選択トランジスタ４０１のゲートには、電源選択信号線ＣＯＮ５０１が接続され、電源選択信号線ＣＯＮ５０１の電位により、第２選択トランジスタ４０１の状態が決定される。例えば、電源選択信号線ＣＯＮ５０１がハイレベルの場合、第２選択トランジスタ５０１はオン状態となり、増幅トランジスタ２００と電源ライン７０とが電気的に接続される。電源選択信号線ＣＯＮ５０１がローレベルの場合、第２選択トランジスタ５０１はオフ状態となり、増幅トランジスタ２００と電源ライン７０とが電気的に分離される。電源選択信号線ＣＯＮ５０１は、例えば、垂直走査回路１４１に接続されてもよい。すなわち、垂直走査回路１４１が電源選択信号線ＣＯＮ５０１に所定の電圧を供給してもよい。
　第１電圧供給回路６４は、基準電位ＶＡ３を供給する電圧源６５と、基準電位ＶＡ３より高い電位である基準電位ＶＡ４を供給する電圧源６６とを有する。
　信号読み出しライン７には、スイッチ素子６１を介して電圧源６５が接続され、スイッチ素子６２を介して電圧源６６が接続され、スイッチ素子６３を介して電流源６が接続される。スイッチ素子６１、６２及び６３のそれぞれに接続されるスイッチ素子制御信号線ＣＯＮ６１、ＣＯＮ６２及びＣＯＮ６３に印加される信号より、信号読み出しライン７を電圧源６５、電圧源６６及び電流源６の間で切り替える。スイッチ素子制御信号線ＣＯＮ６１、ＣＯＮ６２及びＣＯＮ６３は、例えば、垂直走査回路１４１に接続されてもよい。すなわち、垂直走査回路１４１からスイッチ素子制御信号線ＣＯＮ６１、ＣＯＮ６２、及びＣＯＮ６３に所定の電圧が印加されてもよい。
　第２電圧供給回路８は、電源ライン７０に接続された制御電位ＶＢ２を供給する電圧源８６を有する。
　増幅回路２０Ｂは、第２電圧供給回路８、第２選択トランジスタ５０１、増幅トランジスタ２００、電流源６００、第１選択トランジスタ５００、信号読み出しライン７、及び、電流源電圧源切り替え回路６０を含む。本実施の形態では、増幅回路２０Ｂは、電流源電圧源切り替え回路６０内に第１ノードＭＤから流れ出す方向の電流源６と、画素１１０内に第１ノードＭＤに流れ込む方向の電流源６００を含む。
　本実施の形態では、電流源６及び電流源６００のどちらを使用するかを切り替え可能である。
　さらに、電流源６、電流源６００、及び、電流源電圧源切り替え回路６０のスイッチ素子の制御を連動させることが可能である。例えば、増幅トランジスタ２００のソースもしくはドレインの電位がＶＡ３もしくはＶＡ４であるときには、電流源６００を選択し帰還回路３０を動作させてもよい。増幅トランジスタ２００のソースもしくはドレインの電位がＶＢ２であるときには、電流源６を選択し増幅回路２０Ｂを動作させてもよい。この動作により、増幅回路２０Ｂは、増幅率の高いソース接地増幅回路として動作するモードと、増幅率がほぼ１であるソースフォロア回路として動作するモードとを切り替えることが可能となる。
　さらに、電流源６及び電流源６００と電源選択信号線ＣＯＮ５０１との制御を連動させることが可能である。例えば、増幅トランジスタ２００のソースもしくはドレインの電位がＶＡ３もしくはＶＡ４であるときには、第２選択トランジスタ５０１をオフ状態として増幅トランジスタ２００と電源ライン７０とを切断してもよい。増幅トランジスタ２００のソースもしくはドレインの電位がＶＢ２であるときには、第２選択トランジスタ５０１をオン状態として増幅トランジスタ２００と電源ライン７０と接続してもよい。この動作により、増幅回路２０Ｂがソース接地増幅回路として動作するモードの時には、第１ノードＭＤの変動を電源ライン７０に伝えることがない。また、第１ノードＭＤが電源ライン７０の負荷の影響を受けることがなくなる。
　リセットトランジスタ４００のゲートには、リセット制御信号線ＣＯＮ４００が接続され、リセット制御信号線ＣＯＮ４００の電位により、リセットトランジスタ４００の状態が決定される。例えば、リセット制御信号線ＣＯＮ４００の電位がハイレベルの場合、リセットトランジスタ４００はオン状態となり、ノイズ保持部ＲＤと電荷蓄積部ＦＤとが電気的に接続される。リセット制御信号線ＣＯＮ４００の電位がローレベルの場合、リセットトランジスタ４００はオフ状態となり、ノイズ保持部ＲＤと電荷蓄積部ＦＤとは第１容量素子３２０を介して接続される。
　実施の形態１において、信号読み出し回路５０に含まれるトランジスタをＮＭＯＳトランジスタとして説明したが、この極性は反転してもよい。すなわち、信号読み出し回路５０に含まれるトランジスタはＰＭＯＳトランジスタであってもよい。トランジスタの極性に合わせて制御信号のレベル、電圧源の電位を変えること等は明白であるため、ここではその詳細についての説明を省略する。
　上記構成の信号読み出し回路５０は、電荷蓄積部ＦＤをリセットするリセット期間においてリセット動作を行い、電荷蓄積部ＦＤに蓄積された信号電荷を読み出す読み出し期間において読み出し動作を行う。リセット期間は、さらに、プリリセット期間とノイズ抑制期間とからなる。
　以下、図面を参照しながら、信号読み出し回路５０の動作について説明する。
　図４は、信号読み出し回路５０の動作を示すタイミングチャートである。
　＜プリリセット期間の動作＞
　時刻ｔ１において、信号読み出しライン７から電流源６を切断し、画素１１０内の電流源６００から電流を供給する。この状態で、増幅制御信号線ＣＯＮ３００及びリセット制御信号線ＣＯＮ４００の電位をハイレベルにしてフィードバックトランジスタ３００及びリセットトランジスタ４００をオン状態にする。また、電源選択信号線ＣＯＮ５０１の電位をローレベルにして第２選択トランジスタ５０１をオフ状態にし、画素１１０と電源ライン７０との接続を切断する。さらに、電流源電圧源切り替え回路６０を制御して、増幅トランジスタ２００のソースもしくはドレインの電位をＶＡ３に設定する。これにより、電荷蓄積部ＦＤの電位をリセット電位ＶＲＳＴとする。
　＜ノイズ抑制期間の動作＞
　次に、時刻ｔ２において、電源選択信号線ＣＯＮ５０１の電位をローレベルのまま保持し、第２選択トランジスタ５０１をオフ状態にし、画素１１０と第２電圧供給回路８との接続を切断する。さらに、画素１１０内の電流源６００から電流を供給している状態で、リセット制御信号線ＣＯＮ４００の電位をローレベルにする。このとき、電荷蓄積部ＦＤにはｋＴＣノイズが残存している。その後、時刻ｔ３において、電流源電圧源切り替え回路６０を制御して増幅トランジスタ２００のソースもしくはドレインの電位を、ＶＡ３より高いＶＡ４に設定する。
　その後、時刻ｔ４から時刻ｔ５の期間に、増幅制御信号線ＣＯＮ３００の電位をハイレベルとローレベルとの中間の電位である制御電位ＶＢ２に設定する。時刻ｔ４から時刻ｔ５の期間において、増幅回路２０Ｂはソース接地増幅モードで動作している。その増幅率を－Ａとし、第１容量素子３２０の容量をＣｃ、電荷蓄積部ＦＤの容量をＣｆｄとすると、電荷蓄積部ＦＤの信号は、－Ａ×Ｃｃ／（Ｃｃ＋Ｃｆｄ）倍増幅されて電荷蓄積部ＦＤに帰還することとなる。
　時刻ｔ４から時刻ｔ５の期間の動作により、時刻ｔ５において電荷蓄積部ＦＤに残存するリセットトランジスタ４００のｋＴＣノイズは、帰還動作により、時刻ｔ２において電荷蓄積部ＦＤに残存するｋＴＣノイズの、
Figure JPOXMLDOC01-appb-M000002
 倍に抑制されることとなる。
　また、フィードバックトランジスタ３００で発生するｋＴＣノイズについては、帰還動作により
Figure JPOXMLDOC01-appb-M000003
 倍に抑制され、電荷蓄積部ＦＤには更にＣｃ／（Ｃｆｄ＋Ｃｃ）倍されて伝達することとなる。従って、時刻ｔ５において電荷蓄積部ＦＤに残存するｋＴＣノイズは、時刻ｔ２において電荷蓄積部ＦＤに残存するｋＴＣノイズに対して、
Figure JPOXMLDOC01-appb-M000004
 倍となる。
　信号読み出し回路５０では、リセット期間、すなわちプリリセット期間とノイズ抑制期間とを合わせた期間において、画素１１０内の電流源６００から電流を供給し、画素１１０と電源ライン７０との接続を切断する。これにより、電源ライン７０と周辺信号線間の寄生容量カップリングにより発生する課題を抑制できる。寄生容量カップリングにより発生する課題としては、例えば、ノイズ抑制のための帰還動作における電圧の変動や、供給電圧を変更することによる電圧の変動が周辺信号を変動させ、信号収束に時間がかかってしまう課題である。なお、ここでいう電圧の変動は、例えば、ソースフォロアでの読み出し時の電圧設定ＶＢ２から、プリリセット時のリセット電圧設定ＶＡ３、ノイズ抑制時の電圧設定ＶＡ４、また、ソースフォロアでの読み出し時の電圧設定ＶＢ２への変動である。また、ノイズ抑制時に、画素１１０に電源ライン７０の負荷が付加されないため、帰還回路の収束が高速化するという効果が得られる。
　＜読み出し期間の動作＞
　時刻ｔ６において、増幅トランジスタ２００のソースもしくはドレインが制御電位ＶＢ２になるよう、電流源電圧源切り替え回路６０を制御する。その後、電源選択信号線ＣＯＮ５０１の電位をハイレベルにして第２選択トランジスタ５０１をオン状態にし、画素１１０と電源ライン７０とを接続する。同時に、画素１１０内の電流源６００からの画素１１０への電流の供給を停止し、電流源６による電流の供給を開始する。この状態においては、増幅トランジスタ２００と電流源６とがソースフォロア回路を形成し、信号読み出しライン７は、電荷蓄積部ＦＤの電位に応じた電位となる。ここで、ソースフォロア回路の増幅率は１倍程度である。
　時刻ｔ６において、電荷蓄積部ＦＤの電圧は、ほぼリセット電圧ＶＲＳＴの電位であり、読み出し期間において、１倍程度の増幅率で信号読み出しライン７に出力される。
　ここで、ランダムノイズは、光電変換部１で変換される電荷信号が０の時の出力のゆらぎ、すなわち、リセットトランジスタ４００のｋＴＣノイズとフィードバックトランジスタ３００のｋＴＣノイズの二乗和であり、各々のノイズは、ノイズ抑制期間にて、リセットトランジスタ４００のｋＴＣノイズは、
Figure JPOXMLDOC01-appb-M000005
 倍に抑制され、フィードバックトランジスタ３００のｋＴＣノイズは、
Figure JPOXMLDOC01-appb-M000006
 倍に抑制された状態で、光電変換部１で変換された信号電荷が読み出されることとなる。
　なお、撮像装置１００は、信号読み出しライン７の信号を検出するための後段回路が信号読み出しライン７に接続されるとしてもよい。後段回路の例としては、信号読み出しライン７の信号を列毎にＡＤ変換するような構成の回路が挙げられるが、これに限定されない。また、撮像装置１００は、後段回路のばらつきをキャンセルするためのＣＤＳを行うことも可能である。具体的には、読み出し期間において信号電荷を読み出した後、再度リセット動作を行う。このリセット動作の完了後、光電変換部１での光電変換を行う前に、再度読み出し動作を行う。これにより、基準電圧を読み出すことができる。信号電圧と基準電圧との差分を取ることでＣＤＳを行ってもよい。このように、撮像装置１００は、ＣＤＳを行ってもよく、ＣＤＳを行わなくてもよい。
　また、撮像装置１００は、電荷蓄積部ＦＤの信号をソースフォロア回路で読み出す構成であるため、増幅率は１倍程度であるとして説明した。しかし、これに限定される必要はなく、システムに必要なＳ／Ｎ、回路レンジ等に応じて、増幅率を１倍以外の値としてもよい。
　以上説明したように、撮像装置１００では、ノイズキャンセルのための帰還回路にソース接地増幅回路を含む。これにより、レイアウトやデバイス起因の寄生容量の影響を受けることなく、ランダムノイズを抑制することが可能である。
　なお、撮像装置１００では、プリリセット期間における電荷蓄積部ＦＤのリセット電圧を、増幅トランジスタ２００からノイズ保持部ＲＤで供給する構成にしている。しかし、これに限らず、例えば、増幅トランジスタ２００から第１ノードＭＤで供給するようにしてもよい。また、あらかじめ所望の電圧に設定した基準電位ＶＲ１から供給するようにしてもよい。それにより、電荷蓄積部ＦＤ及びノイズ保持部ＲＤをトランジスタのばらつきによらない一定の電位にリセットすることができる。そのため、よりデバイスばらつきによらずに良好な画像データを提供することが可能となる。
　また、電源選択部５Ａは画素１１０内に設けると説明したが、画素１１０外に配置してもよく、その場合は、画素面積の縮小が図れ、かつ、電圧源８６の負荷が見えない分の高速化が図れる。
　［考察］
　上記構成の撮像装置１００によると、リセット期間において信号読み出しライン７に流れる電流の向きと、読み出し期間において信号読み出しライン７に流れる電流の向きとが一致する。このため、撮像装置１００は、リセット期間において信号読み出しライン７に流れる電流の向きと、読み出し期間において信号読み出しライン７に流れる電流の向きとが逆向きになる撮像装置に比べて、信号読み出しライン７に流れる電流の向きが逆転することに起因する電源の電圧変動を抑制することができる。従って、リセットノイズを効果的に低減することができる。
　さらに、信号読み出し回路５０では、リセット期間、すなわちプリリセット期間とノイズ抑制期間とを合わせた期間において、画素１１０内の電流源６００から電流を供給し、画素１１０と電源ライン７０との接続を切断する。これにより、電源ライン７０と周辺信号線間の寄生容量カップリングにより発生するノイズ課題を抑制できる。
　本２つの構成を用いることにより、周辺信号線間の寄生容量抑制、ノイズキャンセルの高速化に効果をもたらすことが可能となる。ただし、求められる特性により、2つ共の構成を設けても、どちらか1つの構成を設けてもよい。
　（実施の形態２）
　以下、実施の形態１に係る撮像装置１００の一部の構成が変更されて構成される実施の形態２に係る撮像装置について説明する。以下、実施の形態２に係る撮像装置の構成要素のうち、実施の形態１に係る撮像装置１００の構成要素と同様の構成要素については、既に説明済であるとして同じ符号を振って、その詳細な説明を省略する。
　実施の形態２に係る撮像装置は、実施の形態１に係る撮像装置１００から、画素１１０が実施の形態２に係る画素に変更される。
　図５は、実施の形態２に係る画素１１０Ａの例示的な回路構成を示す模式図である。
　図５に示すように、画素１１０Ａは、光電変換部１と、増幅部２と、フィードバック制御部３と、電荷蓄積部ＦＤと、出力選択部５とを備える。
　増幅部２と、フィードバック制御部３と、電荷蓄積部ＦＤと、出力選択部５とによって、信号読み出し回路が形成される。
　出力選択部５は、少なくとも２つの画素１１０Ａで共有される信号読み出しライン７に接続される。増幅部２によって増幅された信号は、出力選択部５を介して信号読み出しライン７に出力される。信号読み出しライン７は、図１に図示される垂直信号線１７０に対応する。信号読み出しライン７は、電流源回路６０Ａに接続される。
　上記構成により、実施の形態２に係る撮像装置は、出力選択部５を所望の期間、例えば、帰還回路３０が形成される期間切断、すなわちオフ状態とする。これにより、信号読み出しライン７の変動の影響を、寄生容量によりカップリングした周辺信号に及ぼさない構成を実現する。また、上記構成により、実施の形態２に係る撮像装置は、出力選択部５を所望の期間、例えば、帰還回路３０が形成される期間切断する。これにより、信号読み出しライン７の負荷（例えば、時定数）の影響を抑制しノイズ抑制の高速化を実現する。
　以下、信号読み出し回路の詳細について説明する。
　図６は、実施の形態２に係る信号読み出し回路５０Ａの構成を示す模式図である。図６において、既に図１、図２Ａ、図２Ｂ、図２Ｃ、図３、図５で図示された構成要素と同様の構成要素については、同じ符号が振られて図示される。
　図６に示すように、信号読み出し回路５０Ａは、電荷蓄積部ＦＤと、増幅部２と、フィードバック制御部３と、電流供給部９Ａと、出力選択部５と、電流源回路６０Ａと、電圧回路８Ａとを含む。以下、電圧回路８Ａを、第１電圧供給回路８とも称する。
　図６に示すように、画素１１０Ａは、光電変換部１に加えて、信号読み出し回路５０Ａのうちの、電荷蓄積部ＦＤと、増幅部２と、フィードバック制御部３と、電流供給部９Ａと、出力選択部５とを含む。
　図６に示すように、増幅部２は、増幅トランジスタ２００を含む。フィードバック制御部３は、フィードバックトランジスタ３００と、ノイズ保持部ＲＤと、リセットトランジスタ４００と、第１容量素子３２０と、第２容量素子３１０とを含む。出力選択部５は、第１選択トランジスタ５００を含む。
　すなわち、画素１１０Ａは、光電変換部１と、電荷蓄積部ＦＤと、増幅トランジスタ２００と、フィードバックトランジスタ３００と、電流供給部９と、第１選択トランジスタ５００と、第１容量素子３２０と、第２容量素子３１０と、リセットトランジスタ４００とを含む。
　増幅トランジスタ２００のゲートは、電荷蓄積部ＦＤに接続される。
　フィードバックトランジスタ３００のソースおよびドレインの一方は、第１容量素子３２０を介して電荷蓄積部ＦＤに接続される。すなわち、第１容量素子３２０の一端は、電荷蓄積部ＦＤに接続され、第１容量素子３２０の他端は、フィードバックトランジスタ３００のソースおよびドレインの一方に接続される。フィードバックトランジスタ３００のソースおよびドレインの他方は、増幅トランジスタ２００のソースおよびドレインの一方に接続される。
　リセットトランジスタ４００のソースおよびドレインの一方は、電荷蓄積部ＦＤに接続される。リセットトランジスタ４００のソースおよびドレインの他方は、ノイズ保持部ＲＤに接続される。すなわち、リセットトランジスタ４００は、第１容量素子３２０と並列に接続される。
　第２容量素子３１０の一端は、フィードバックトランジスタ３００のソースおよびドレインの一方に接続される。第２容量素子３１０の他端は、画素１１０内部もしくは画素１１０外部に配置される基準電位ＶＣ１に接続される。
　電流供給部９Ａは、電流供給トランジスタ９００を含み、増幅トランジスタ２００とフィードバックトランジスタ３００との間の第１ノードＭＤに、電荷蓄積部ＦＤをリセットする期間のうちの一部の期間のみ電流を供給する。電流供給部９Ａが第１ノードＭＤに電流を供給する期間の詳細については後述する。
　第１選択トランジスタ５００のソースおよびドレインの一方は、第１ノードＭＤに接続される。すなわち、第１選択トランジスタ５００のソースおよびドレインの一方は、増幅トランジスタ２００のソースおよびドレインの一方に接続される。
　電流源回路６０Ａは、電流源６を含む。電流源６は、第１選択トランジスタ５００のソースおよびドレインの他方に接続される。ここで、電流源６は、信号読み出しライン７を介して第１選択トランジスタ５００のソースおよびドレインの他方に接続される。電流源６は、第１ノードＭＤから流れ出す方向に電流を流す。電流源６は、図１に図示される電流源１４４に対応する。信号読み出しライン７は、図１に図示される垂直信号線１７０に対応する。
　第１電圧供給回路８Ａは、増幅トランジスタ２００のソースおよびドレインの他方に接続される。第１電圧供給回路８Ａは、互いに異なる少なくとも２つの電圧を供給する。ここで、増幅トランジスタ２００のソースおよびドレインの他方は、電源ライン７０を介して第１電圧供給回路８Ａに接続される。電源ライン７０は、図１に図示される電源線１２０に対応する。
　第１電圧供給回路８Ａは、基準電位ＶＡ１を供給する電圧源８３と、基準電位ＶＡ１より高い電位であるＶＡ２を供給する電圧源８４と、制御電位ＶＢ１を供給する電圧源８５とを含む。
　電圧源８３は、スイッチ素子８０を介して電源ライン７０に接続される。電圧源８４は、スイッチ素子８１を介して電源ライン７０に接続される。電圧源８５は、スイッチ素子８２を介して電源ライン７０に接続される。スイッチ素子８０、８１及び８２は、スイッチ素子制御信号線ＣＯＮ８０、ＣＯＮ８１及びＣＯＮ８２が接続される。スイッチ素子制御信号線ＣＯＮ８０、ＣＯＮ８１及びＣＯＮ８２により、電源ライン７０の電位を、ＶＡ１、ＶＡ２、ＶＢ１の間で切り替える。
　増幅回路２０Ａは、第１電圧供給回路８Ａ、増幅トランジスタ２００、電流供給トランジスタ９００、第１選択トランジスタ５００、信号読み出しライン７、及び、電流源回路６０Ａを含む。
　本構成では、増幅回路２０Ａは、画素１１０Ａ内に、電流供給トランジスタ９００を含む。電流供給トランジスタ９００は、第１ノードＭＤに流れ込む方向に電流を供給する。
　電流供給トランジスタ９００のゲートには、ゲート電圧線ＣＯＮ９００が接続され、ゲート電圧線ＣＯＮ９００の電位により、電流供給トランジスタ９００の状態が決定される。例えば、ゲート電圧線ＣＯＮ９００を、電荷蓄積部ＦＤをリセットする期間のうちの一部の期間のみ、ローレベル、または、ハイレベルとローレベルとの中間電圧とすることで、帰還回路３０を動作させて、電荷蓄積部ＦＤ、ノイズ保持部ＲＤ、第１ノードＭＤに順次初期値電圧を設定することができる。
　さらに、電流源６及び電流供給トランジスタ９００と第１電圧供給回路８Ａのスイッチ素子の制御とを連動させることが可能である。例えば、増幅トランジスタ２００のソースもしくはドレインの電位がＶＡ１もしくはＶＡ２であるときには、電流供給トランジスタ９００を選択し帰還回路３０Ａを動作させる。増幅トランジスタ２００のソースもしくはドレインの電位がＶＢ１であるときには、電流源６を選択し増幅回路２０Ａを動作させる。この動作により、増幅回路２０Ａは、増幅率の高いソース接地増幅回路として動作するモードと、増幅率がほぼ１であるソースフォロア回路として動作するモードとを切り替えることが可能となる。
　本構成では、電流源６及び電流供給トランジスタ９００のどちらを使用するかを切り替え可能である。
　さらに、電流源６及び電流供給トランジスタ９００と選択制御信号線ＣＯＮ５００の制御とを連動させることが可能である。例えば、増幅トランジスタ２００のソースもしくはドレインの電位がＶＡ１もしくはＶＡ２であるときには、第１選択トランジスタ５００をオフ状態として増幅トランジスタ２００と信号読み出しライン７とを切断する。増幅トランジスタ２００のソースもしくはドレインの電位がＶＢ１であるときには、第１選択トランジスタ５００をオン状態として増幅トランジスタ２００と信号読み出しライン７とを接続する。この動作により、増幅回路２０Ａがソース接地増幅回路として動作するモードの時には、信号読み出しライン７に変動を伝えることなく、また、第１ノードＭＤが信号読み出しライン７の負荷の影響を受けることがなくなる。
　リセットトランジスタ４００のゲートには、リセット制御信号線ＣＯＮ４００が接続され、リセット制御信号線ＣＯＮ４００の電位により、リセットトランジスタ４００の状態が決定される。例えば、リセット制御信号線ＣＯＮ４００の電位がハイレベルの場合、リセットトランジスタ４００はオン状態となり、ノイズ保持部ＲＤと電荷蓄積部ＦＤとが電気的に接続される。リセット制御信号線ＣＯＮ４００の電位がローレベルの場合、リセットトランジスタ４００はオフ状態となり、ノイズ保持部ＲＤと電荷蓄積部ＦＤとは第１フィードバック容量３２０のみで接続される。
　実施の形態２において、信号読み出し回路５０Ａは、構成するトランジスタをＮＭＯＳトランジスタとして説明したが、この極性は反転してもよい。すなわち、信号読み出し回路５０Ａを構成するトランジスタはＰＭＯＳトランジスタであってもよい。構成するトランジスタに合わせて制御信号のレベル、電圧源の電位を変えること等は明白であるため、ここではその詳細についての説明を省略する。
　上記構成の信号読み出し回路５０Ａは、電荷蓄積部ＦＤをリセットするリセット期間においてリセット動作を行い、電荷蓄積部ＦＤに蓄積された信号電荷を読み出す読み出し期間において読み出し動作を行う。リセット期間は、さらに、プリリセット期間とノイズ抑制期間とからなる。
　以下、図面を参照しながら、信号読み出し回路５０Ａが行う動作について説明する。
　図７は、信号読み出し回路５０Ａの動作を示すタイミングチャートである。
　＜プリリセット期間の動作＞
　時刻ｔ１１において、選択制御信号線ＣＯＮ５００の電位をローレベルにすることで第１選択トランジスタ５００をオフ状態にして信号読み出しライン７から電流源６を切断する。また、ゲート電圧線ＣＯＮ９００の電位をハイレベルとローレベルとの中間電圧とすることで、電荷蓄積部ＦＤの初期電圧を設定し、帰還回路３０を動作させる。この状態で、増幅制御信号線ＣＯＮ３００及びリセット制御信号線ＣＯＮ４００の電位をハイレベルにして、フィードバックトランジスタ３００及びリセットトランジスタ４００をオン状態に設定する。また、第１電圧供給回路８Ａを制御して、増幅トランジスタ２００のソースもしくはドレインの電位をＶＡ１となるように設定することで、電荷蓄積部ＦＤの電位をリセット電位ＶＲＳＴとする。
　＜ノイズ抑制期間の動作＞
　次に、時刻ｔ１２において、選択制御信号線ＣＯＮ５００の電位をローレベルのまま保持し、画素１１０Ａ内の電流供給トランジスタ９００に微小な電流が流れる状態で、リセット制御信号線ＣＯＮ４００の電位をローレベルにする。このとき、電荷蓄積部ＦＤにはｋＴＣノイズが残存することとなる。その後、時刻ｔ１３において、第２電圧供給回路８を制御して増幅トランジスタ２００のソースもしくはドレインの電位を、ＶＡ１より高いＶＡ２になるように設定する。
　その後、時刻ｔ１４から時刻ｔ１６の期間に、増幅制御信号線ＣＯＮ３００の電位をハイレベルとローレベルとの中間の電位である制御電位ＶＢ１に設定し、時刻ｔ１４から時刻ｔ１６の期間のうちの一部の期間である時刻ｔ１４から時刻ｔ１５の期間に、ゲート電圧線ＣＯＮ９００の電位をハイレベルとすることで、電流供給トランジスタ９００に瞬間的に多くの電流が流れるように設定する。時刻ｔ１４から時刻ｔ１６において、増幅回路２０Ａはソース接地増幅モードで動作しており、その増幅率を－Ａとする。フィードバック容量の容量値をＣｃ、電荷蓄積部ＦＤの容量をＣｆｄとすると、電荷蓄積部ＦＤの信号は、－Ａ×Ｃｃ／（Ｃｃ＋Ｃｆｄ）倍増幅されて電荷蓄積部ＦＤに帰還することとなる。
　時刻ｔ１４から時刻ｔ１６の期間の動作により、時刻ｔ１６において電荷蓄積部ＦＤに残存するリセットトランジスタ４００のｋＴＣノイズは、帰還動作により、時刻ｔ１２において電荷蓄積部ＦＤに残存するｋＴＣノイズの、
Figure JPOXMLDOC01-appb-M000007
 倍に抑制されることとなる。
　また、フィードバックトランジスタ３００で発生するｋＴＣノイズは、帰還動作により
Figure JPOXMLDOC01-appb-M000008
 倍に抑制され、電荷蓄積部ＦＤには更にＣｃ／（Ｃｆｄ＋Ｃｃ）倍されて伝達することとなる。従って、時刻ｔ１５において電荷蓄積部ＦＤに残存するｋＴＣノイズは、時刻ｔ２において電荷蓄積部ＦＤに残存するｋＴＣノイズに対して、
Figure JPOXMLDOC01-appb-M000009
 倍となる。
　信号読み出し回路５０Ａでは、リセット期間、すなわちプリリセット期間とノイズ抑制期間とを合わせた期間において、画素１１０Ａ内の電流供給トランジスタ９００に微小な電流又は瞬間的に多くの電流が流れるように設定し、画素１１０Ａと信号読み出しライン７との接続を切断する。これにより、信号読み出しライン７と周辺信号線間の寄生容量カップリングにより発生する課題を抑制できる。寄生容量カップリングにより発生する課題とは、例えば、ノイズ抑制のための帰還動作における電圧の変動や、供給電圧を変更することによる電圧の変動が周辺信号を変動させ、信号収束に時間がかかってしまうという課題である。なお、ここでいう電圧の変動は、例えば、ソースフォロアでの読み出し時の電圧設定ＶＢ１から、プリリセット時のリセット電圧設定ＶＡ１、ノイズ抑制時の電圧設定ＶＡ２、また、ソースフォロアでの読み出し時の電圧設定ＶＢ１への変動である。また、ノイズ抑制時に、画素１１０に電源ライン７０の負荷が付加されないため、帰還回路の収束が高速化するという効果が得られる。
　また、本構成ではゲート電圧線ＣＯＮ９００を制御したが、電流供給トランジスタのソース電圧ＶＤ１を制御し、同様の効果を実現しても構わない。
　＜読み出し期間の動作＞
　時刻ｔ１７において、増幅トランジスタ２００のソースもしくはドレインが制御電位ＶＢ１になるよう、第１電圧供給回路８Ａを制御する。その後、選択制御信号線ＣＯＮ５００の電位をハイレベルにして第１選択トランジスタ５００をオン状態にし、画素１１０と電流源６とを接続する。同時に、ゲート電圧線ＣＯＮ９００の電位をハイレベルに設定して、画素１１０Ａ内の電流供給トランジスタ９００をオフ状態とする。この状態においては、増幅トランジスタ２００と電流源６とがソースフォロア回路を形成し、信号読み出しライン７は、電荷蓄積部ＦＤの電位に応じた電位となる。ここで、ソースフォロア回路の増幅率は１倍程度である。
　時刻ｔ１７において、電荷蓄積部ＦＤの電圧は、ほぼリセット電圧ＶＲＳＴの電位であり、読み出し期間において、１倍程度の増幅率で信号読み出しライン７に出力される。
　ここで、ランダムノイズは、光電変換部１で変換される電荷信号が０の時の出力のゆらぎ、すなわち、リセットトランジスタ４００のｋＴＣノイズとフィードバックトランジスタ３００のｋＴＣノイズの二乗和であり、各々のノイズは、ノイズ抑制期間にて、リセットトランジスタ４００のｋＴＣノイズは、
Figure JPOXMLDOC01-appb-M000010
 倍に抑制され、フィードバックトランジスタ３００のｋＴＣノイズは、
Figure JPOXMLDOC01-appb-M000011
 倍に抑制された状態で、光電変換部１で変換された信号電荷が読み出されることとなる。
　なお、実施の形態２に係る撮像装置は、信号読み出しライン７の信号を検出するための後段回路が信号読み出しライン７に接続されるとしてもよい。後段回路の例としては、信号読み出しライン７の信号を列毎にＡＤ変換するような構成の回路が挙げられるが、これに限定されない。また、実施の形態２に係る撮像装置は、後段回路のばらつきをキャンセルするためのＣＤＳを行うことも可能である。具体的には、読み出し期間において信号電荷を読み出した後、再度リセット動作を行う。このリセット動作の完了後、光電変換部１での光電変換を行う前に、再度読み出し動作を行う。これにより、基準電圧を読み出すことができる。信号電圧と基準電圧との差分を取ることでＣＤＳを行ってもよい。このように、実施の形態２に係る撮像装置は、ＣＤＳを行ってもよく、ＣＤＳを行わなくてもよい。
　また、実施の形態２に係る撮像装置は、電荷蓄積部ＦＤの信号をソースフォロア回路で読み出す構成であるため、増幅率は１倍程度であるとして説明した。しかし、これに限らず、例えば、システムに必要なＳ／Ｎ、回路レンジ等に応じて、増幅率を１倍以外の値としてもよい。
　以上説明したように、実施の形態２に係る撮像装置では、ノイズキャンセルのための帰還回路にソース接地増幅回路を含むことにより、レイアウトやデバイス起因の寄生容量の影響を受けることなく、ランダムノイズを抑制することが可能である。
　なお、実施の形態２に係る撮像装置では、プリリセット期間における電荷蓄積部ＦＤのリセット電圧を、増幅トランジスタ２００からノイズ保持部ＲＤで供給する構成にしている。しかし、増幅トランジスタ２００から第１ノードＭＤに供給するようにしてもよい。また、あらかじめ所望の電圧に設定した基準電位ＶＲ１から供給するようにしてもよい。それにより、電荷蓄積部ＦＤ及びノイズ保持部ＲＤをトランジスタのばらつきによらない一定の電位にリセットすることができる。そのため、よりデバイスばらつきによらずに良好な画像データを提供することが可能となる。
　［考察］
　上記構成の実施の形態２に係る撮像装置によると、電流供給トランジスタ９００により構成される電流供給部９は、電荷蓄積部ＦＤをリセットするリセット期間のうちの一部の期間のみ第１ノードＭＤに電流を供給する。
　このため、実施の形態２に係る撮像装置は、リセット期間全体において第１ノードＭＤに電流を供給する電流供給部を備える撮像装置よりも、フィードバックトランジスタ３００に大電流を供給することができる。これにより、実施の形態２に係る撮像装置は、第２の比較例に係る撮像装置よりも、フィードバック期間を短縮することができる。
　従って、実施の形態２に係る撮像装置によると、従来の撮像装置よりも、リセットノイズを効果的に低減することができる。
　さらに、信号読み出し回路５０Ａでは、リセット期間、すなわちプリリセット期間とノイズ抑制期間とを合わせた期間において、画素１１０内の電流源９００から電流を供給し、画素１１０と信号読み出しライン７との接続を切断する。これにより、信号読み出しライン７と周辺信号線間の寄生容量カップリングにより発生するノイズ課題を抑制できる。
　本２つの構成を用いることにより、周辺信号線間の寄生容量抑制、ノイズキャンセルの高速化に効果をもたらすことが可能となる。ただし、求められる特性により、2つ共の構成を設けても、どちらか1つの構成を設けてもよい。
　（実施の形態３）
　以下、少なくとも２つの基板が積層された積層構造を有する、実施の形態３に係る撮像装置について説明する。以下、実施の形態３に係る撮像装置の構成要素のうち、実施の形態１に係る撮像装置１００の構成要素と同様の構成要素については、既に説明済みであるとして同じ符号を振って、その詳細な説明を省略する。
　図８は、実施の形態３に係る撮像装置１００Ｂの構成を示す分解斜視図である。
　図８に示すように、撮像装置１００Ｂは、第１の基板２０００と第２の基板２１００とが互いに積層されて構成される。
　第１の基板２０００には、画素１１０がアレイ状に配列されてなる画素アレイ１１１が配置される。
　第２の基板２１００には、アナログ－デジタル変換回路２２００と、メモリ２４００と、演算処理回路２３００とが配置される。アナログ－デジタル変換回路２２００は、画素アレイ１１１を構成する各画素１１０からの出力信号であるアナログ信号をデジタル信号に変換する。メモリ２４００は、アナログ－デジタル変換回路２２００によって変換されたデジタル信号を記憶する。演算処理回路２３００は、アナログ－デジタル変換回路２２００によって変換されたデジタル信号を演算処理する。
　第１の基板２０００と第２の基板２１００とは、接続部２５００により電気的に接続される。
　上記構成の撮像装置１００Ｂにおいて、出力選択部５と電源選択部５Ａとは、第１の基板２０００に配置される。第１の基板２０００に出力選択部５と電源選択部５Ａとを配置することで、接続部２５００の負荷が配線の負荷に含まれなくなり、配線による容量カップリングを抑制することができる。また、構成上は、第２の基板２１００の接続部に出力選択部５と電源選択部５Ａとを配置しても構わない。
　なお、ここでは、図８を用いて、撮像装置１００Ｂは、第１の基板２０００および第２の基板２１００の２つの基板が互いに積層された積層構造を有する構成であるとして説明した。しかしながら、撮像装置１００Ｂは、少なくとも２つの基板が積層された積層構造を有する構成であれば、他の構成であっても構わない。例えば、撮像装置１００Ｂは、３つ以上の基板が互いに積層された積層構造を有する構成であってもよく、１つの基板の上に、複数の子基板が並列に積層された積層構造を有する構成であってもよい。
　また、接続部２５００は、画素アレイ１１１の列毎に配置される構成であってもよいし、領域ごとに配置される構成であってもよいし、画素１１０毎に配置される構成であってもよい。
　（実施の形態４）
　実施の形態１に係る撮像装置１００、実施の形態２に係る撮像装置、及び、実施の形態３に係る撮像装置１００Ｂは、デジタルビデオカメラ、デジタルスチルカメラ等のカメラシステムにおける、撮像デバイスとして適用可能である。
　以下、実施の形態１に係る撮像装置１００を撮像デバイスとして適用する実施の形態４に係るカメラシステムについて説明する。
　図９は、実施の形態４に係るカメラシステム１０００の構成を示すブロック図である。以下、カメラシステム１０００の構成要素のうち、実施の形態１に係る撮像装置１００の構成要素と同様の構成要素については、既に説明済であるとして同じ符号を振って、その詳細な説明を省略する。
　図９に示すように、カメラシステム１０００は、撮像装置１００と、レンズ１００１と、カメラ信号処理回路１００２と、システムコントローラ１００３とを備える。
　レンズ１００１は、撮像装置１００の画素アレイに外部の光を集光する。
　カメラ信号処理回路１００２は、撮像装置１００からの出力信号に対して信号処理を行い、画像又はデータを外部に出力する。
　システムコントローラ１００３は、撮像装置１００とカメラ信号処理回路１００２とを制御する。
　上記構成のカメラシステム１０００によると、撮像装置１００を撮像デバイスとして適用することで、垂直信号線の変動を抑制、ひいては、ノイズ特性を向上させる。また、リセットノイズを効果的に低減することができる。ゆえに、カメラシステム１０００は、正確な電荷読み出しが可能となり、結果、画像特性の良好なカメラシステムを実現することができる。
　（補足）
　以上のように、本出願において開示する技術の例示として、実施の形態１から実施の形態４について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。
　（１）実施の形態１において、撮像装置１００は、画素１１０が、第１ノードＭＤに電流を供給する回路として電流供給部９を備える構成であるとして説明した。これに対して、他の構成例として、撮像装置１００は、画素１１０が、電流供給部９の替わりに、第１ノードＭＤに、電荷蓄積部ＦＤをリセットする期間のうちの一部の期間のみ電流を供給する実施の形態２に係る電流供給部９Ａを備える構成例も考えられる。
　撮像装置１００は、画素１１０が、電流供給部９の替わりに電流供給部９Ａを備える構成とすることで、実施の形態２に係る撮像装置と同様に、リセット期間全体において第１ノードＭＤに電流を供給する電流供給部を備える第２の比較例に係る撮像装置よりも、第１ノードＭＤに大電流を供給することができる。これにより、電流供給部９の代わりに電流供給部９Ａを備える撮像装置１００は、第２の比較例に係る撮像装置よりも、フィードバック期間を短縮することができる。
　従って、電流供給部９の代わりに電流供給部９Ａを備える撮像装置１００によると、比較例２に係る撮像装置よりも、リセットノイズを効果的に低減することができる。
　（２）実施の形態１において、撮像装置１００は、第２選択トランジスタ５０１を画素１１０内に備える構成であるとして説明した。しかしながら、撮像装置１００は、必ずしも、第２選択トランジスタ５０１を画素１１０内に備える構成に限定される必要はなく、撮像装置１００は、第２選択トランジスタ５０１を画素１１０外に備える構成であってもよい。
　撮像装置１００は、第２選択トランジスタ５０１を画素１１０外に備える構成とすることで、画素１１０のサイズを小さくすることができる。
　また、撮像装置１００は、１つの画素１１０毎に１つの第２選択トランジスタ５０１を備える構成であってもよいし、複数の画素１１０毎に１つの第２選択トランジスタ５０１を備える構成であってもよい。
　撮像装置１００は、複数の画素１１０毎に１つの第２選択トランジスタ５０１を備える構成とすることで、１つの画素１１０毎に１つの第２選択トランジスタ５０１を備える構成よりも、画素アレイのサイズを小さくすることができる。
　（３）実施の形態１において、撮像装置１００は、電流供給部９Ａが、電流供給トランジスタ９００により構成されるとして説明した。しかしながら、電流供給部９Ａは、第１ノードＭＤに、電荷蓄積部ＦＤをリセットする期間のうちの一部の期間のみ電流を供給することができれば、必ずしも、上記構成に限定される必要はない。電流供給部９Ａは、例えば、複数のトランジスタを含んで構成されてもよいし、トランジスタを含まずに、トランジスタ以外の構成要素を含んで構成されてもよい。
　（４）実施の形態２において、実施の形態２に係る撮像装置は、第１電圧供給回路８Ａが、ＶＡ１を供給する電圧源８３と、ＶＡ２を供給する電圧源８４と、ＶＢ１を供給する電圧源８５とを備え、選択する電圧源を切り替えることで、互いに異なる少なくとも２つの電圧を供給する構成であるとして説明した。しかしながら、第１電圧供給回路８Ａは、互いに異なる少なくとも２つの電圧を供給することができれば、必ずしも、上記構成に限定される必要はない。例えば、第１電圧供給回路８Ａは、互いに異なる少なくとも２つの電圧を切り替えて出力する１つの電圧源を備える構成であっても構わない。
　（５）本開示の一態様に係る撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に接続されるゲートを有する増幅トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記増幅トランジスタのソースおよびドレインの一方に接続されるフィードバックトランジスタと、前記増幅トランジスタと前記フィードバックトランジスタとの間の第１ノードに電流を供給する電流供給部と、ソースおよびドレインの一方が前記増幅トランジスタのソースおよびドレインの他方に接続される第１選択トランジスタと、を含む画素と、ソースおよびドレインの一方が前記増幅トランジスタのソースおよびドレインの前記一方に接続される第２選択トランジスタと、電流源および第１電圧供給回路を含み、前記第１選択トランジスタのソースおよびドレインの他方に前記電流源および前記第１電圧供給回路のいずれか一方を選択的に接続させる電流源電圧源切り替え回路と、前記第２選択トランジスタのソースおよびドレインの他方に接続される第２電圧供給回路と、を備える。
　上記構成の撮像装置によると、リセットノイズを効果的に低減することができる。
　また、前記電流供給部は、前記電荷蓄積部をリセットする期間のうちの一部の期間のみ前記第１ノードに前記電流を供給するとしてもよい。
　また、前記第２選択トランジスタは、前記画素に含まれるとしてもよい。
　また、前記第２選択トランジスタがオン状態となる第１期間において、前記増幅トランジスタは、前記電荷蓄積部に蓄積された前記信号電荷の量に対応する信号を前記画素の外部に出力し、前記第２選択トランジスタがオフ状態となる第２期間において、前記増幅トランジスタは、前記電荷蓄積部の電位に対応する信号を前記電荷蓄積部に負帰還させるとしてもよい。
　また、前記電流源電圧源切り替え回路は、前記第１期間において前記電流源を接続させ、前記第２期間において前記第１電圧供給回路を接続させるとしてもよい。
　本開示の一態様に係る撮像装置は、光を信号電荷に変換する光電変換部と、前記信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に接続されるゲートを有する増幅トランジスタと、ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記増幅トランジスタのソースおよびドレインの一方に接続されるフィードバックトランジスタと、前記増幅トランジスタと前記フィードバックトランジスタとの間の第１ノードに、前記電荷蓄積部をリセットする期間のうちの一部の期間のみ電流を供給する電流供給部と、ソースおよびドレインの一方が前記第１ノードに接続される第１選択トランジスタと、を含む画素と、前記第１選択トランジスタのソースおよびドレインの他方に接続される電流源と、前記増幅トランジスタのソースおよびドレインの他方に接続され、互いに異なる少なくとも２つの電圧を供給する第１電圧供給回路と、を備える。
　上記構成の撮像装置によると、リセットノイズを効果的に低減することができる。
　また、前記電流供給部は、電流供給トランジスタを含むとしてもよい。
　また、前記第１選択トランジスタがオン状態となる第１期間において、前記増幅トランジスタは、前記電荷蓄積部に蓄積された前記信号電荷の量に対応する信号を前記画素の外部に出力し、前記第１選択トランジスタがオフ状態となる第２期間において、前記増幅トランジスタは、前記電荷蓄積部の電位に対応する信号を前記電荷蓄積部に負帰還させるとしてもよい。
　また、前記第１電圧供給回路は、前記第１期間と前記第２期間とで互いに異なる電圧を供給するとしてもよい。
　また、前記第１期間と前記第２期間との間で、前記増幅トランジスタの増幅率が互いに異なるとしてもよい。
　また、前記画素は、一端が前記電荷蓄積部に接続され、他端が前記フィードバックトランジスタのソースおよびドレインの一方に接続される第１容量素子と、一端が前記フィードバックトランジスタのソースおよびドレインの前記一方に接続される第２容量素子と、を含むとしてもよい。
　また、前記第２容量素子の容量は、前記第１容量素子の容量よりも大きいとしてもよい。
　また、ソースおよびドレインの一方が前記電荷蓄積部に接続され、前記電荷蓄積部の電位を初期化するためのリセットトランジスタをさらに備えるとしてもよい。
　また、前記リセットトランジスタのソースおよびドレインの他方は、前記フィードバックトランジスタのソースおよびドレインの前記一方に接続されるとしてもよい。
　本開示は、画像を撮像する撮像装置に広く利用可能である。
　１　光電変換部
　１Ａ、１Ｅ　光検出器
　１Ｂ　有機光電変換膜
　１Ｃ　上部電極
　１Ｄ　下部電極
　２　増幅部
　３　フィードバック制御部
　５　出力選択部
　５Ａ　電源選択部
　６　電流源
　７　信号読み出しライン
　８　第２電圧供給回路（電圧回路）
　８Ａ　第１電圧供給回路（電圧回路）
　９、９Ａ　電流供給部
　３０　帰還回路
　５０、５０Ａ　信号読み出し回路
　６０　電流源電圧源切り替え回路
　６０Ａ　電流源回路
　６１、６２、６３、８０、８１、８２　スイッチ素子
　６４　第１電圧供給回路
　６５、６６、８３、８４、８５、８６　電圧源
　７０　電源ライン
　１００、１００Ｂ　撮像装置
　１１０、１１０Ａ　画素
　１２０　電源線
　１３０　蓄積制御線
　１４１　垂直走査回路
　１４２　カラム信号処理回路
　１４３　水平信号読み出し回路
　１４４　電流源
　１７０　垂直信号線
　１８０　水平共通信号線
　２００　増幅トランジスタ
　３００　フィードバックトランジスタ
　３１０　第２容量素子
　３２０　第１容量素子
　４００　リセットトランジスタ
　５００　第１選択トランジスタ
　５０１　第２選択トランジスタ
　６００　電流源
　９００　電流供給トランジスタ
　１０００　カメラシステム
　１００１　レンズ
　１００２　カメラ信号処理回路
　１００３　システムコントローラ
　２０００　第１の基板
　２１００　第２の基板
　２２００　アナログ－デジタル変換回路
　２３００　演算処理回路
　２４００　メモリ
　２５００　接続部
　ＦＤ　電荷蓄積部
　ＲＤ　ノイズ保持部
　ＭＤ　第１ノード
　ＣＯＮ６１、ＣＯＮ６２、ＣＯＮ６３、ＣＯＮ８０、ＣＯＮ８１、ＣＯＮ８２　スイッチ素子制御信号線
　ＣＯＮ３００　増幅制御信号線
　ＣＯＮ４００　リセット制御信号線
　ＣＯＮ５００　選択制御信号線
　ＣＯＮ５０１　電源選択信号線

Claims (14)

  1. 　光を信号電荷に変換する光電変換部と、
    　前記信号電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に接続されるゲートを有する増幅トランジスタと、
    　ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記増幅トランジスタのソースおよびドレインの一方に接続されるフィードバックトランジスタと、
    　前記増幅トランジスタと前記フィードバックトランジスタとの間の第１ノードに電流を供給する電流供給部と、
    　ソースおよびドレインの一方が前記増幅トランジスタのソースおよびドレインの他方に接続される第１選択トランジスタと、
    　を含む画素と、
    　ソースおよびドレインの一方が前記増幅トランジスタのソースおよびドレインの前記一方に接続される第２選択トランジスタと、
    　電流源および第１電圧供給回路を含み、前記第１選択トランジスタのソースおよびドレインの他方に前記電流源および前記第１電圧供給回路のいずれか一方を選択的に接続させる電流源電圧源切り替え回路と、
    　前記第２選択トランジスタのソースおよびドレインの他方に接続される第２電圧供給回路と、
    　を備える、撮像装置。
  2. 　前記電流供給部は、前記電荷蓄積部をリセットする期間のうちの一部の期間のみ前記第１ノードに前記電流を供給する、
    　請求項１に記載の撮像装置。
  3. 　前記第２選択トランジスタは、前記画素に含まれる、
    　請求項１または請求項２に記載の撮像装置。
  4. 　前記第２選択トランジスタがオン状態となる第１期間において、前記増幅トランジスタは、前記電荷蓄積部に蓄積された前記信号電荷の量に対応する信号を前記画素の外部に出力し、
    　前記第２選択トランジスタがオフ状態となる第２期間において、前記増幅トランジスタは、前記電荷蓄積部の電位に対応する信号を前記電荷蓄積部に負帰還させる、
    　請求項１から請求項３のいずれか１項に記載の撮像装置。
  5. 　前記電流源電圧源切り替え回路は、前記第１期間において前記電流源を接続させ、前記第２期間において前記第１電圧供給回路を接続させる、
    　請求項４に記載の撮像装置。
  6. 　光を信号電荷に変換する光電変換部と、
    　前記信号電荷を蓄積する電荷蓄積部と、
    　前記電荷蓄積部に接続されるゲートを有する増幅トランジスタと、
    　ソースおよびドレインの一方が前記電荷蓄積部に電気的に接続され、ソースおよびドレインの他方が前記増幅トランジスタのソースおよびドレインの一方に接続されるフィードバックトランジスタと、
    　前記増幅トランジスタと前記フィードバックトランジスタとの間の第１ノードに、前記電荷蓄積部をリセットする期間のうちの一部の期間のみ電流を供給する電流供給部と、
    　ソースおよびドレインの一方が前記第１ノードに接続される第１選択トランジスタと、
    　を含む画素と、
    　前記第１選択トランジスタのソースおよびドレインの他方に接続される電流源と、
    　前記増幅トランジスタのソースおよびドレインの他方に接続され、互いに異なる少なくとも２つの電圧を供給する第１電圧供給回路と、
    　を備える、撮像装置。
  7. 　前記電流供給部は、電流供給トランジスタを含む、
    　請求項６に記載の撮像装置。
  8. 　前記第１選択トランジスタがオン状態となる第１期間において、前記増幅トランジスタは、前記電荷蓄積部に蓄積された前記信号電荷の量に対応する信号を前記画素の外部に出力し、
    　前記第１選択トランジスタがオフ状態となる第２期間において、前記増幅トランジスタは、前記電荷蓄積部の電位に対応する信号を前記電荷蓄積部に負帰還させる、
    　請求項６または請求項７に記載の撮像装置。
  9. 　前記第１電圧供給回路は、前記第１期間と前記第２期間とで互いに異なる電圧を供給する、
    　請求項８に記載の撮像装置。
  10. 　前記第１期間と前記第２期間との間で、前記増幅トランジスタの増幅率が互いに異なる、
    　請求項４、請求項５、請求項８、請求項９のいずれか１項に記載の撮像装置。
  11. 　前記画素は、
    　一端が前記電荷蓄積部に接続され、他端が前記フィードバックトランジスタのソースおよびドレインの一方に接続される第１容量素子と、
    　一端が前記フィードバックトランジスタのソースおよびドレインの前記一方に接続される第２容量素子と、
    　を含む、請求項１から請求項１０のいずれか１項に記載の撮像装置。
  12. 　前記第２容量素子の容量は、前記第１容量素子の容量よりも大きい、
    　請求項１１に記載の撮像装置。
  13. 　ソースおよびドレインの一方が前記電荷蓄積部に接続され、前記電荷蓄積部の電位を初期化するためのリセットトランジスタをさらに備える、
    　請求項１から請求項１２のいずれか１項に記載の撮像装置。
  14. 　前記リセットトランジスタのソースおよびドレインの他方は、前記フィードバックトランジスタのソースおよびドレインの前記一方に接続される、
    　請求項１３に記載の撮像装置。
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